JP2022513216A - 電界抑制が向上させられた高電圧半導体装置 - Google Patents

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Abstract

半導体装置(16)が提供される。半導体装置(16)は、終端領域にわたって形成される電界(E-field)抑制層(36)を備える。E-field抑制層(36)は、金属接触領域(66)にわたる開口でパターン形成される。E-field抑制層(36)は、半導体装置(16)が最大電圧以下で動作しているとき、E-field抑制層(36)の上方の電界強度が隣接する材料の誘電強度未満となるような厚さを有する。

Description

本明細書に開示されている主題は、半導体装置に関し、より詳細には、電界抑制が向上させられた半導体装置に関する。
電力変換システムなどのパワーエレクトロニクスシステムが、負荷による消費のために電力をある形態から別の形態へと変換するために、現代の電気システム全般で広く使用されている。多くのパワーエレクトロニクスシステムは、サイリスタ、ダイオード、および様々な種類のトランジスタ(例えば、この電力変換過程における金属酸化膜半導体電界効果トランジスタ(MOSFET)、接合ゲート電界効果トランジスタ(JFET)、絶縁ゲートバイポーラトランジスタ(IGBT)、および他の適切なトランジスタ)など、様々な半導体装置および構成部品を使用している。様々な半導体装置が、回路における電流の流れを制御するために、パワーエレクトロニクスシステムに含まれ得る。具体的には、トランジスタ(例えば、金属酸化膜半導体電界効果トランジスタ(MOSFET)または絶縁ゲートバイポーラトランジスタ(IGBT))などの半導体装置が利用され得る。しかしながら、特定の種類のトランジスタまたは他の半導体装置が、このようなトランジスタの選択によって提供される特定の便益のため、大きな電力用途で利用される一方で、それぞれの種類のトランジスタは、信頼できる動作を確保するために、いくつかの設計上の検討および困難を提起する可能性がある。
パワーエレクトロニクスシステムにおいてしばしば使用される半導体装置は、炭化ケイ素金属酸化膜半導体電界効果トランジスタ(SiC MOSFET)である。高出力で高周波数のパワースイッチング用途におけるSiC MOSFETの潜在的な性能の便益は良好に確立されてきた。例えば、SiCは、ケイ素(Si)基板において製作される半導体装置(例えば、トランジスタ)を用いて達成可能な臨界電界強度よりおおよそ10倍大きい高い臨界電界強度(2～3MV/cm)を可能にする。したがって、SiC基板の利用は、Si単極装置では提供できない電圧階級における小さな損失をSiC単極装置(JFET、MOSFET)は提供するため、高電圧、高周波数、および高効率の性能を有する装置を提供する。しかしながら、遮断条件(および、SiC表面の上方の誘電システムとの電界の相互作用)の下でSiC材料と関連付けられる大きな電界は、SiC MOSFET装置の設計、製作、および試験を複雑にする。
具体的には、高電圧出力装置のための材料としてのSiCの使用は、電力モジュールにおけるウェーハ形態とダイ形態との両方において、製作および高電圧試験の間に困難を提起する。ウェーハ形態とダイ形態との両方において、光電圧終端領域は、装置がウェーハ形態である場合には空気、および、装置がモジュール形態である場合にはシリコーンゲルなど、小さい誘電強度の材料で典型的には覆われる。装置が、高電圧逆バイアス条件などの特定の条件の下で試験されるとき、電界は、終端領域を覆う不動態層として製作される絶縁層を通じて半導体基板の外へ延びる。電界強度は、不動態の上の材料の能力を超え、信頼性リスクまたは誘電性の失陥(アーク放電)をもたらす可能性がある。
本明細書に記載されている実施形態は、先に述べられた困難のうちの1つまたは複数に対処することができる。
一実施形態において、半導体装置が提供されている。半導体装置は、終端領域にわたって形成される電界(E-field)抑制層を備える。E-field抑制層は、金属接触領域にわたる開口でパターン形成される。E-field抑制層は、半導体装置が最大電圧以下で動作しているとき、E-field抑制層の上方の電界強度が隣接する材料の誘電強度未満となるような厚さを有する。
別の実施形態では、金属酸化膜半導体電界効果トランジスタ(MOSFET)素子を備える半導体装置が提供される。半導体装置は、MOSFET素子の表面にわたって形成される1つまたは複数の隔離層も備える。さらに、半導体装置は、1つまたは複数の隔離層にわたって形成されるパターン形成された電界(E-field)抑制層であって、半導体装置が最大電圧以下で動作しているとき、E-field抑制層の上方の電界強度が隣接する材料の誘電強度未満となるように、MOSFET素子によって生成される電界強度を抑制するように構成されるパターン形成された電界(E-field)抑制層を備える。
さらなる実施形態において、半導体装置が提供されている。半導体装置は、炭化ケイ素(SiC)基板と、SiC基板に形成される終端領域と、SiC基板に形成される金属接触領域とを備える。半導体装置は、終端領域にわたって形成される電界(E-field)抑制層であって、E-field抑制層は、金属接触領域にわたる開口でパターン形成され、E-field抑制層は、半導体装置が最大電圧以下で動作しているとき、E-field抑制層の上方の電界強度が隣接する材料の誘電強度未満となるような厚さを備える、電界(E-field)抑制層を備える。
本発明のこれらおよび他の特徴、態様、および利点は、同様の符号が図面全体を通じて同様の部品を表している添付の図面を参照して以下の詳細な記載が読まれるとき、より良く理解されることになる。
本開示の実施形態による、半導体装置を備えるパワーエレクトロニクスシステムのブロック図である。 パワーエレクトロニクスシステムにおいて利用され得る炭化ケイ素(SiC)半導体装置の終端領域の断面図である。 本開示の実施形態による、パワーエレクトロニクスシステムにおいて利用され得る炭化ケイ素(SiC)半導体装置の終端領域の断面図である。 様々な材料および温度を通じて、図3のSiC半導体装置の表面の上方の電界強度のモデル化の結果の図である。 本発明の実施形態による、E-field抑制層を伴って製作されたウェーハの図である。 本発明の実施形態により製作された、SiC半導体装置の一部分の上面図である。 本発明の実施形態により製作された、SiC半導体装置の一部分の側面図である。 本発明の別の実施形態により製作された、SiC半導体装置の一部分の上面図である。 本発明の別の実施形態により製作された、SiC半導体装置の一部分の側面図である。 本発明の別の実施形態により製作された、SiC半導体装置の一部分の上面図である。 本発明の別の実施形態により製作された、SiC半導体装置の一部分の側面図である。
1つまたは複数の明確な実施形態が以下に説明される。これらの実施形態の簡潔な説明を提供する試みにおいて、実際の実施のすべての特徴が本明細書において説明されるとは限らない。任意の工学プロジェクトまたは設計プロジェクトにおけるような任意のこのような実際の実施の発展において、システムに関連する制約およびビジネスに関連する制約の順守など、ある実施と別の実施とでは異なり得る開発者の特定の目標を達成するために、数多くの実施特有の決定が行われなければならないことは、理解されるべきである。さらに、このような発展の試みは複雑で時間が掛かるが、本開示の便益を有する当業者にとって、設計、製作、および製造の所定の仕事であることは、理解されるべきである。
他に定められていない場合、本明細書で使用される技術的な用語および科学的な用語は、本開示が属する技術の当業者によって一般的に理解される意味と同じ意味を有する。本明細書で使用されているような「第1」、「第2」などの用語は、任意の順番、量、または重要性を意味しているが、どちらかと言えば、ある要素を他の要素から区別するために使用されている。また、本開示の様々な実施形態の要素を導入するとき、冠詞「1つ」および「その」は、その要素が1つまたは複数あることを意味するように意図されている。「備える」、「含む」、および「有する」という用語は、包括的となるように意図されており、列記された要素以外の追加の要素があり得ることを意味している。範囲が開示されている場合、同じ構成要素または性質に向けられたすべての範囲の終点は包括的であり、独立して組み合わせ可能である。量との関連で使用される「おおよそ」という修飾語は、述べられた値を含み、文脈によって述べられた意味を有する(例えば、具体的な量の測定と関連付けられる過程の変化または誤差の度合いを含む)。
本明細書で使用されるとき、「層」という用語は、下にある表面の少なくとも一部分に、連続または非連続の手法で配置される材料を言っている。さらに、「層」という用語は、配置された材料の均一な厚さを必ずしも意味せず、配置された材料は、他に明示されていない場合、均一な厚さまたは変化する厚さを有してもよい。その上、本明細書で使用されているような「層」という用語は、文脈が他を明確に指示していない場合、単一の層または複数の層を言っている。さらに、本明細書に使用されているように、「配置される」、「スパッタされる」、または「堆積させられる」の文言は、他に明示的に指示されていない場合、互いと接触して直接的に配置される層、または、間に介在する層を有することで間接的に配置される層を言っている。本明細書で使用されているような「隣接」という用語は、2つの層が、連続的に配置され、互いと直接的に接触していることを意味する。さらに、「～に」という用語は、互いへの層/領域の相対的な位置を説明しており、上方または下方の相対位置は視認者への装置の配向に依存するため、必ずしも「～の上に」を意味しない。さらに、「上」、「下」、「～の上方に」、「～の下方に」、「上方」、およびこれらの用語の変形の使用は、利便性のために行われ、他に述べられていない場合、構成要素の任意の具体的な配向を必要としない。この点を考慮して、本明細書で使用されているように、「下方」、「中間」、または「下」は、基板層に相対的により近い特徴を言っているが、「上」または「上方」という用語は、基板層から相対的に最も遠い具体的な特徴を言っている。
様々な半導体装置が電力変換システムに含まれてもよい。具体的には、トランジスタ(例えば、金属酸化膜半導体電界効果トランジスタ(MOSFET)、接合電界効果トランジスタ(JFET)、または絶縁ゲートバイポーラトランジスタ(IGBT))、および電力ダイオードなどの半導体装置が利用され得る。本実施形態が金属酸化膜半導体電界効果トランジスタ(MOSFET)の文脈で本明細書では記載されているが、本技術の一部は、高電圧システムで利用される他の種類のトランジスタまたは他の半導体装置など、他の種類の半導体装置構造に適用可能であることは理解されるべきである。さらに、現在記載されている実施形態が、炭化ケイ素に基づく半導体装置(例えば、SiC MOSFET)に具体的な便益を提供するように試験されているが、本実施形態は、例えば、シリコン(Si)、炭化ケイ素(SiC)、ゲルマニウム(Ge)、窒化アルミニウム(AlN)、窒化ガリウム(GaN)、ヒ化ガリウム(GaAs)、ダイヤモンド(C)などの他の基板材料を採用する半導体装置に便益を提供してもよい。
本発明の実施形態の技術的効果は、高電圧システムで利用でき、アーク抑制のための特別なプロービング技術(例えば、除去可能な液体誘電層を使用するプロービング、または、高圧プロービング室の使用)なしで、ウェーハ形態で全電圧および評価付けの温度まで試験可能であり、ダイ形態で全電圧および評価付けの温度まで試験可能である堅牢な半導体装置を提供する。本実施形態は、商業的な製作と相性が良い堅牢で柔軟な厚い誘電性電界(E-field)抑制層であって、評価付けの温度においてであってもウェーハ形態またはダイ形態でプローブされるときにアーク放電を回避するために、信頼できるモジュール使用(装置がシリコーンゲルに封入されている)に必要とされるフリンジング場強度未満に、または、空気の誘電強度未満に、フリンジング場強度を低減するのに十分であるE-field抑制層で覆われた終端領域などの特定の領域を有するSiC MOSFET装置などの半導体装置を提供する。
より明確には、E-field抑制層は、全電圧での逆バイアスなどの高電圧試験、および評価付けの高温の下でのアーク放電を回避するために、パターン形成され、装置終端領域にわたって配置される。一実施形態では、E-field抑制層は、ロールまたはシートの形態で提供およびパターン化され得る誘電性ポリイミドである。SiC MOSFETの上面における金属接触領域は、ワイヤボンディングまたは他の接触スキームのために、パターン形成された厚いE-field抑制層を通じて露出されたままである。E-field抑制層は、E-field抑制層が大きな電界と関連付けられる信頼性失陥からの保護を提供する電力モジュールにおける個別のパッケージまたは使用のために、ウェーハソーイングの間にダイで個片化され、パッケージされていないダイの一部のままとできる。E-field抑制層は、高電圧試験の間にSiC MOSFETの表面の上方で起こり得る電界アーク放電を抑制または阻止するのに十分な厚さを有する。
本実施形態の技術的効果は、特別な試験機器の使用なしで、半導体装置または試験機器への損傷の危険性を低減して、評価付けの全電圧および温度での半導体装置の試験を可能にする。ウェーハプローブからの「知られている良好なダイ」の生産における信頼は高められ、信頼性リスクが低減させられる。不十分な誘電強度(つまり、充填の問題または気泡による終端にわたる空隙)による品質の問題は、ダイが高い価値の組立体へと組み立てられる前に、ウェーハのレベルにおいて決定され、それによって組立の後の廃棄の装置と関連付けられるコストを低減することができる。
さらに、開示された実施形態は、視覚検査を介して検出可能なだけであり得る不良と関連付けられ得る失陥を軽減するが、装置製作の間の視覚的検査は難しいかまたは可能ではない。例えば、半導体装置の製造の間の特定の時点において、装置を製造するために利用される透明なゲルまたは組立体においてかまたはそれを通じてでは、品質の欠陥のための視覚的検査への能力はない可能性があり得る。このような視覚的検査は、半導体装置(例えば、SiC MOSFET)の製作と関連付けられるロウ付けまたは溶接の作業によるゴミを見つけるのに、または、装置の動作または信頼性に影響を与え得る他の望ましくない粒子を特定するのに、典型的には望ましい。特定の時点において視覚的検査を実施する能力のないのは、組立においてダイを見る視覚的能力の欠如(視線が得られない)によるためであり得る、または、包囲する材料(例えば、ゲル)を通じて検査するための非破壊の試験方法が得られないためであり得る。有利には、終端領域にわたって厚いE-field抑制層を有するここで記載されている半導体装置は、以前の設計における気泡または粒子に関連していた可能性のある失陥を軽減し、それによって、装置の失陥を防止するために、以前の設計において有益であった可能性のある視覚的検査の必要性を排除する。したがって、本実施形態は、より高い品質および信頼できる部品を提供するダイのレベルでの全電圧の評価付けを可能にする。さらに、モジュール構築において、ゲルにおけるE-fieldは、評価付けの誘電強度の評価付けがされた材料の下方に留まることができ、粒子および気泡に関連付けられ得る信頼性の懸念を回避している。
なおもさらには、本明細書において提供される実施形態によれば、パワーオーバーレイ(POL)構造がSiC MOSFETに接合するために有利に採用される。装置の電流密度が上昇するにつれて、装置の全電流は、ソースボンド(例えば、限定された断面積)への電線接続の許容電流によって制限され得る。これは、終端のために使用されるダイの相対的に大きい領域を伴うより小さいダイについて特に当てはまる。本明細書において提供されているように、終端領域にわたって形成されるE-field抑制層は、接合領域を元のパッドの大きさより大きくなるように再配分するPOL構造を形成するために、POLメタライゼーション層と組み合わさってPOL誘電層として利用され得る。終端領域にわたって配置されたE-field抑制層を組み込んでいる開示されているPOL構造は、様々な金属の種類および様々な接合技術と互換性があるように再メタライゼーションを提供することもできる。
ここで開示されている実施形態によるさらなる技術的効果として、半導体装置のダイ終端領域が設計において最も大きい電界を典型的には生成するため、終端領域におけるE-field抑制層の実施は、後の装置の封じ込めにおいて電気的要件を軽減し、許容される材料の性質を拡げることができる。これは、より高い電圧のダイを、より小さい電圧のモジュール設計の特徴と一体にさせることができる。また、E-field抑制層は、そうでない場合にこのような層が設けられていない装置を損傷させ得る応力緩衝を提供し、これは、より大きな体積の装置の大きさ、または、より複雑な3Dモジュールの形を提供する剛性の封入材料の使用を可能にすることができる。
前述のことを考慮して、図1は、パワーエレクトロニクスシステム10(例えば、電力変換システム、スイッチングシステムなど)の実施形態のブロック図を示している。パワーエレクトロニクスシステム10は、電力源12と、電気負荷14と、少なくとも1つの半導体装置16(例えば、スイッチング装置)と、制御装置18(例えば、電子制御ユニット)とを備え得る。電力源12は交流(AC)電力源または直流(DC)電力源を備え得る。一部の実施形態では、電力源12は、電力網、発電機、電池などを備え得る。電力源12は、半導体装置16に電気的に接続され、電流(例えば、AC電流またはDC電流)を半導体装置16に供給することができる。また、少なくとも1つの半導体装置16は、電気負荷14に電気的に接続され、電流(例えば、AC電流またはDC電流)を電気負荷14に供給することができる。電気負荷14はDC負荷またはAC負荷を備え得る。特定の実施形態において、電気負荷14は、電力を保存するように、および/または、動作を実施するために電力を使用するように構成され得る。例えば、電気負荷14は、電池、コンピュータ、電気モータなどを備え得る。
半導体装置16は、1つまたは複数の有線および/または無線の通信を介して制御装置18と通信で結ばれ得る。一部の実施形態では、制御装置18は、1つまたは複数の処理装置と、1つまたは複数の処理装置によって実行可能な命令を保存する1つまたは複数の記憶装置(例えば、有形の非一時的なコンピュータ読取可能媒体)とを備え得る。特定の実施形態では、制御装置18は論理アレイおよび/または制御回路を備え得る。制御装置18は、半導体装置16を伝導状態(例えば、オン状態)と非伝導状態(例えば、オフ状態)との間で切り替えるように構成され得る。さらに、半導体装置16は、電力源12から電気負荷14への電流の流れを制御するように構成され得る。具体的には、半導体装置16は、半導体装置16が伝導状態にあるとき、電流を電力源12から電気負荷14へと流すことを許可または可能にすることができる。また、半導体装置16は、半導体装置16が非伝導状態にあるとき、電力源から電気負荷14への電流の流れを阻止することができる。一実施形態によれば、半導体装置16は、上記で手短に述べられ、後でさらに詳細に記載されているように、終端領域にわたってパターン形成された厚い誘電層を含むように製作された炭化ケイ素金属酸化膜半導体電界効果トランジスタ(SiC MOSFET)を備える。一部の実施形態では、制御装置18は、電力源12からのAC電流をDC電流へと変換するように半導体装置16を制御するように構成され得る。
図2は、図1のパワーエレクトロニクスシステム10において使用され得る半導体装置16の一部分の実施形態の断面図である。具体的には、図2に示された半導体装置16は、以後においてSiC MOSFET装置20と称される平面状のnチャネル炭化ケイ素金属酸化膜半導体電界効果トランジスタ(SiC MOSFET)の一部分である。先に記載されているように、装置の動作および試験の間、SiC MOSFET装置20の終端領域は、特に特定の動作条件の下で、大きな電界を呈する可能性があり、後で詳細に検討されている。したがって、図示されているSiC MOSFET装置20は、特定されており、ウェーハ形態およびダイ形態においてSiC MOSFET装置と関連付けられ得る特定の信頼性の問題を実証するために提供された実験データおよびシミュレーション結果との組み合わせで説明されている。具体的には、SiC MOSFET装置20の終端領域だけが、全電圧および温度の評価付けにわたってSiC MOSFET装置(および高電圧装置)を試験することと関連付けられ得る実験/モデル化データおよび困難をより明確に説明するために示されている。
図2の図示されているSiC MOSFET装置20は、半導体基板層22と、半導体ドリフト層24と、ブロッキング接合部26と、接合終端領域28とを備える。上記の実施形態では、半導体基板層22および半導体ドリフト層24は炭化ケイ素(SiC)を含み得る。半導体ドリフト層24は、第1の導電型(例えば、n型ドリフト層)のものとでき、下にあるSiC基板層22と直接的に境界接続し得る(つまり、SiC基板層22と直接接触して配置され得る)。一部の実施形態では、半導体基板層22は、第1の導電型を有してもよく、半導体ドリフト層24(例えば、n+基板層)より高濃度にドープされてもよい。ブロッキング接合部26は、半導体ドリフト層24の上方部分に形成でき、半導体ドリフト層24のn型部分との境界面におけるPN接合を提供するために、第2の導電型(例えば、p+ブロッキング接合)で高濃度にドープされてもよい。接合終端(JTE)領域28は、ブロッキング接合部26と半導体ドリフト層24との間のPN接合の終端として提供されている。JTE領域28は、ブロッキング接合部26との近接に対して段階的なドーピングプロファイルを有する領域である。つまり、JTE領域28は、ブロッキング接合部26との境界において、第2の導電型(例えば、p+)で最も高濃度にドープされ得る。JTE領域28がブロッキング接合部26との境界から横に遠くへと延びるため、JTE領域28は徐々により低濃度にドープされることになる。JTE領域28にわたる高濃度から低濃度へのこの段階的なドーピングは、電荷の段階的な分配を作り出し、電界を領域にわたって拡げる。
本明細書に記載されているJTE領域28は、接合終端の図示の例を提供しており、より明確には、本明細書に記載されているJTE領域28は、段階的な区域のJTEの図示の例を描写している。しかしながら、一部の実施形態では、フローティング領域などの第2の導電型(例えば、p型)を有する埋込領域が、別の終端および/または接合終端の構造に対応する1つまたは複数の性質を有するように追加または代替で実施され得る。例えば、埋込領域は、中間ウェル領域と接触している単一の埋込領域を含み得る単一の区域のJTEとして、および/または、1つまたは複数の連結された埋込領域を含み得る複数の区域のJTEとして、埋め込まれ得る。一部の実施形態では、2つ以上の連結された埋込領域が、同じかまたは異なる性質を有してもよく、2つ以上の連結された埋込領域のうちの少なくとも1つが中間ウェル領域に接してもよい。追加で、一部の実施形態では、埋込領域は複数フローティング帯域JTEを形成するために実施されてもよい。このような実施形態では、第1の埋込領域が中間ウェル領域と接触し得るが、異なる間隔および/または幅を有するフローティング領域などの追加の埋込領域のセットが、第1の埋込領域および互いから切断されて実施され得る。さらに、一部の実施形態では、埋込領域(例えば、フローティング領域)が、フローティングフィールドリング(FFR)終端を形成するために実施されてもよい。このような実施形態では、フローティング領域は、互いから切断され、中間ウェル領域から切断されて実施され得る。追加または代替で、埋込領域は、中間ウェル領域と接触しており、FFRを形成するために埋め込まれた追加の埋込領域のセットから切断された第1の埋込領域を含み得る空間変調されたJTEを形成するために、実施されてもよい。また、本明細書に記載されている技術が、単一帯域のJTE、複数帯域のJTE、段階的なJTE、複数フローティング帯域のJTE、FFR、および/または空間変調されたJTEなどの任意の適切な接合終端に適用できることと、本明細書に記載されている実施形態が例示であって限定しないように意図されていることとは、理解され得る。
本明細書で使用されているように、「半導体素子」、「トランジスタ素子」、「能動素子」、「能動装置素子」、「MOSFET素子」などの用語は、半導体材料の上、中、上方、または周りに形成される装置の一部分を占める層および材料を言っている。これらの用語は、装置の表面にわたって配置される誘電性材料を含んでいない。例えば、図示されている例では、SiC MOSFET装置20の半導体素子(トランジスタ素子、能動素子、能動装置素子)は、半導体基板層22、半導体ドリフト層24、ブロッキング接合部26、および接合終端領域28を含む。しかしながら、用語は、後でさらに記載されている重なり合う誘電性または絶縁性の隔離材料を含んでいない。
理解されるように、SiC MOSFET装置20は、下にある装置の物理的および電気的な隔離を提供するために、多くの誘電性膜および絶縁膜で被覆されてもよい。例えば、SiC MOSFET装置20は不動態層30と誘電層32とを備え得る。後でさらに記載されているように、装置が完全にパッケージされる前にSiC MOSFET装置20がウェーハ形態またはダイ形態にあるとき、SiC MOSFET装置20は、製作後の材料または環境34において試験され得る。つまり、素子34は、SiC MOSFET装置20がなおもウェーハまたはダイの形態にあるとき、試験環境を指定するためにここでは使用されている。
不動態層30は、典型的なウェーハ加工の間に不動態層を形成するために使用される酸化物および窒化物などの絶縁材料の1つまたは複数の薄い層を含み得る。不動態層30を形成する薄い層は、例えば、おおよそ1～10ミクロン(μm)の範囲に厚さを有する不動態層30を形成するために標準的な堆積技術によって堆積させられ得る。シミュレーション試験に関して以下に詳細に記載されているMOSFET装置20の一実施形態では、不動態層30はおおよそ1.8μmの厚さを有する。例を用いると、TABLE 1(表1)は、不動態層30を形成するために、単独で、または、互い(または、同様の材料)との組み合わせで使用され得る、様々な膜の種類、誘電性、および可能な厚さを有するガラス状膜の一覧を提供している。
Figure 2022513216000002
TABLE 1(表1)から明白であるように、酸化物および窒化物の誘電強度が優れているが(例えば、3.0E6～10.0E6V/cmの範囲において)、不動態層30における材料の厚さは、標準的な堆積技術を用いて、10μm未満に概して制限される。したがって、不動態層30は、SiC MOSFET装置20の終端領域のいくらかの電気的隔離を提供する。しかしながら、この電気的隔離は、以下に記載されているように、高電圧動作の間に能動的な材料を完全に隔離するには不十分であり得る。
SiC MOSFET装置20の下にある終端領域のさらなる電気的な隔離を提供するために、誘電層32が不動態層30にわたって形成されてもよい。ウェーハ加工において用いられる標準的な堆積技術によれば、ポリイミド(または、同様の材料)が、誘電層32を形成するために、単独で、または、互いと組み合わされて堆積させられ得る。例を用いると、TABLE 2(表2)は、ウェーハ上の終端領域被覆のために検討でき、ウェーハ加工において使用される標準的な技術によって堆積させられ得る様々なポリイミドの一覧を提供している。
Figure 2022513216000003
TABLE 2(表2)から明白であるように、ポリイミド材料の誘電強度が良好であるが(例えば、2.75E6～4.7E6V/cmの範囲において)、誘電層32における材料の厚さは、標準的な堆積技術を用いて、15μm未満に概して制限される。誘電層32はSiC MOSFET装置20の終端領域のさらなる隔離を提供できるが、この層は、不動態層30との組み合わせで、高電圧動作の間に装置を完全に隔離するには十分でない可能性がある。
SiC MOSFET装置20が製作され、なおもウェーハ形態にあるとき、装置は、信頼性および機能的試験のために、終端領域において電気的にプローブされ得る。つまり、ダイが個片化され、知られている良好なダイへとパッケージされる前に、SiC MOSFET装置20をウェーハ形態で試験することは有益である。欠陥が特定されることがより早まれば、さらなる処理装置によって廃棄される可能性のある、最終的に廃棄される時間および材料がより減らせる。SiC MOSFET装置20をウェーハ形態で(および、さらなるパッケージ化の前にダイ形態で)試験することで、知られている良好なダイが早く特定され得る。したがって、SiC MOSFET装置20がウェーハ形態にあるとき、空気またはゲルなどの製作後の材料(環境)34において典型的にはプローブされる。特に、電気的試験を最適に有意義とするためには、SiC MOSFET装置20は、SiC MOSFET装置20が実施すると評価付けされる可能な動作温度および電気的限度の全範囲にわたって試験されるべきである。しかしながら、ウェーハ形態でのSiC MOSFET装置20の電気的プローブは、高電圧における熱領域において生成される大きなE-fieldに基づいて、完全な出力の評価付けおよび温度において問題を提起する可能性がある。例えば、製作後の材料34が、TABLE 3(表3)に提供される材料のうちの1つを含み得ることを検討する。
Figure 2022513216000004
特に、乾燥空気の誘電強度は、標準温度および標準圧力(STP)における製作後の材料または試験環境34のうち最小である。したがって、ウェーハ形態でのSiC MOSFET装置20を試験するとき、SiC MOSFET装置20は、SiC MOSFET装置20の表面において測定可能なE-field強度を3.0E4V/cm以下のレベルで維持する間、乾燥空気におけるその最も高い評価付けの電圧動作まで試験させることができるべきである。10μm未満の厚さを有するガラス状膜の不動態層30と、15μm未満の厚さを有するポリイミドの誘電層32とを有する前述したSiC MOSFET装置20の様々な実施形態の試験結果は、追加の材料のない図2の示された設計が、典型的な製作後の材料34において完全な電気的隔離を提供するには不十分であることを実証している。明確には、空気における逆バイアス条件(1700V)の下で試験されているSiC MOSFET装置20のシミュレーション結果は、電界強度の測定可能な度合いがおおよそ2.7E5V/cmであり、これは、3.0E4V/cmの表面での空気における目標最大E-field強度を十分に上回る。つまり、誘電層32との組み合わせでの記載した不動態層30は、ゲルまたは空気におけるMOSFET装置20の高温評価付け限度(例えば、175℃～200℃)およびMOSFET装置20の高電圧評価付け限度(例えば、完全逆バイアス条件の下で1700V)において、特別の試験機器なしで、ウェーハまたはダイの形態での試験の間、アーク放電を回避するために必要な保護を提供しない。
SiC MOSFET装置20の完成したパッケージの前であるが、ウェーハ試験およびダイ試験の間にSiC MOSFET装置20の終端領域にわたって形成される材料の上方でのアーク放電の可能性を軽減するために、E-field抑制層(図3～図7Bに関して後でさらに図示および記載される)が、本発明の実施形態により、本明細書で開示されている。E-field抑制層は、装置がすべての評価付けの温度および電圧においてウェーハおよびダイの形態で確実に試験され得るように、SiC MOSFET装置20の終端領域のさらなる電気的隔離を提供する。
図示されている誘電層32の上に堆積、配置、または概して形成され得るE-field抑制層のために使用される材料を選択するとき、特定の設計考察が行われた。大きな誘電強度を含め、誘電層32の材料が好ましい特性を有するため、同様の誘電性材料がE-field抑制層における使用のために検査された。そのため、シミュレーションが、不動態層30および誘電層32にわたって追加の誘電性材料を有するSiC MOSFET装置20の結果をモデル化して、2.0E6～5.0E6V/cmの範囲のE-field強度と2.9～3.6の範囲の誘電率とを有する誘電性材料の適切な厚さを決定し、E-field抑制層を形成し、SiC MOSFET装置20を確実に試験するために、実行された。
図3は、誘電層32に形成されたE-field抑制層36を有するSiC MOSFET装置20を示している。ここで記載されている実施形態によれば、E-field抑制層36は、完全な温度および電圧の評価付けに対して、ウェーハ形態またはダイ形態におけるSiC MOSFET装置20の終端領域にわたって生成される電界の十分な隔離を提供する。図4に示されたシミュレーション試験結果に関して説明されるとして、2.0E6～5.0E6V/cmの範囲のE-field強度と、2.9～3.6の範囲の誘電率とを有する材料を利用するときのE-field抑制層36の十分な厚さTが、下にある不動態層30および誘電層32について選択される厚さおよび材料に依存して、おおよそ80μm～100μmの範囲にあると見出された。E-field抑制層36の厚さTのこの範囲は、空気の「最悪の場合」の試験環境において十分な電気的隔離も提供する。理解されるように、E-field抑制層36の厚さTは、不動態層30または誘電層32の誘電強度および/または厚さが増加させられる場合、おおよそ80μm～100μmの範囲未満に低減され得る。特定の実施形態において、厚さTはより大きくさせられ得る。例えば、他の実施形態では、厚さTはおおよそ50μm～200μmの範囲にあり得る。しかしながら、典型的な製作施設において一般的に利用可能であるこれらの材料および堆積技術の選択は、材料の選択および厚さの能力を、TABLE 1(表1)およびTABLE 2(表2)に関して記載されているものと同様の材料および厚さに制限してしまう可能性がある。さらに、試験環境(つまり、製作後の材料34)が空気以外の何か(例えば、シリコーンゲル)であると知られている場合、図4に関して後でさらに記載されているように、E-field抑制層36の厚さも低減されてもよい。
同じく説明されるとして、E-field抑制層36の厚さTが、2.0E6～5.0E6V/cmの範囲のE-field強度と、2.9～3.6の範囲の誘電率とを有する材料について、おおよそ80μm～100μmの範囲にあるということを示すシミュレーションの試験結果に基づいて、多くの従来の技術は、TABLE 2(表2)において先に記載されているものなどの材料を適切な厚さ範囲に堆積させることができない。したがって、材料の他の形態が、E-field抑制層36のための選択可能な材料として、本明細書に開示されている。例えば、ポリイミド、ポリベンゾオキサゾール(PBO)、または、2つの混合物は、E-field抑制層36として利用されてもよい。これらの材料は、分配、硬化、およびパターン形成される液体誘電体としてチップ表面に適用され得る。材料は、スピンキャスト、浸漬被覆、噴霧被覆、またはスクリーン印刷され得る。スクリーン印刷、エアロゾルジェット印刷、グラビア印刷、または駐車分配を含み得る付加技術を用いて液体樹脂材料を付加的に適用することも可能である。一実施形態では、E-field抑制層36のために利用される厚い誘電体が、ポリイミド(例えば、Kaptonの銘柄)のシートまたはロールの形態での乾いた膜として提供されてもよい。シート形態でのポリイミドは、このE-field抑制層36のための材料の候補として概して以下に記載されおり、その実験的検証のために実証されているが、他の高温誘電性材料がシート形態で利用可能である。例えば、ポリエーテルイミド(Ultem)、ポリイミド、ポリエーテルイミド、液体結晶ポリマー(LCP)ポリスルホン、ポリエーテルエーテルケトン(PEEK)、ポリアリーレンエーテルケトン、エポキシ、ならびに、ポリベンゾオキサゾールおよびフルオロポリマーまたはエポキシも、100～500μmの厚さシートで利用可能であり、同じく検討されてもよい。
図4を参照すると、モデルの結果40が示されている。明確には、TABLE 1(表1)およびTABLE 2(表2)に関して先に記載されているものと同様の特性を有する不動態層30および誘電層32を有し、誘電層32に形成されたE-field抑制層(例えば、ポリイミド材料)36を有するSiC MOSFET装置20がモデル化されている。シミュレートされたポリイミドを通じてのE-field強度のシミュレートされた測定結果(y軸42に沿う)が、ポリイミドのE-field抑制層36の厚さを決定して、ゲルまたは空気における最も過酷な動作条件(例えば、完全な逆バイアス条件の下での1700V)において生成される電界を十分に抑制するために、半導体からSiC MOSFET装置20の表面への距離(x軸44に沿う)の関数としてプロットされている。つまり、ポリイミドのE-field抑制層36の厚さの選択は、E-field抑制層36の電界の度合いが試験環境(つまり、製作後の材料34)の誘電強度以上となるように決定され得る。さらなる考察が、製作後の材料34の誘電強度が温度と共に変化する場合に提供されてもよい(シリコーンゲルなど)。
再びTABLE 3(表3)を参照すると、シリコーンゲルが製作後の材料34である場合、室温(25℃)におけるシリコーンゲルの誘電強度はおおよそ1.75E5V/cmであり、175℃においておおよそ1.0E5V/cmである。空気の誘電強度は、SiC MOSFET装置20の標準的な動作範囲にわたっておおよそ3.0E4である。したがって、E-field抑制層36の厚さは、SiC MOSFET装置20の終端領域の上方に生成され得るE-fieldを確実に抑制するために選択されるべきである。再び図4に戻ると、これらの3つの条件の下でのシミュレーション試験結果は、SiC MOSFET装置20の全電圧および温度範囲にわたって信頼できる試験を確実にするために、E-field抑制層36の最小厚さを実証している。
明確には、曲線46は、ポリイミドの厚さを通じて電界強度をモデル化しており、したがって、1700Vにおける電界の適切な抑制を提供するために、E-field抑制層36の閾厚さを提供している。装置が試験される製作後の材料34がシリコーンゲルであり、SiC MOSFET装置20が室温で動作する場合、E-field抑制層のおおよそ25μmの閾厚さは電界の度合いを1.75E5V/cm未満まで低下させ、これは、曲線46における点48によって指示されているように、終端領域の上方で生成され得る最大E-fieldを抑制するのに十分である。製作後の材料34がシリコーンゲルであり、MOSFET装置20が175℃の温度で動作する場合、E-field抑制層36のおおよそ44μmの閾厚さは電界の度合いを1.0E5V/cm未満まで低下させ、これは、曲線46における点50によって指示されているように、終端領域の上方で生成され得る最大E-fieldを抑制するのに十分である。製作後の材料34が空気であり、MOSFET装置20が任意の温度で動作する場合、E-field抑制層36のおおよそ94μmの閾厚さは、この層の上方の電界の度合いを3.0E4V/cm未満まで低下させ、これは、曲線46の点52によって指示されているように、終端領域の上方で生成され得る最大E-fieldを抑制するのに十分である。したがって、試験環境(つまり、製作後の材料34)が空気である「最悪の場合」の試験シナリオを可能とするために、おおよそ94μmの全体の誘電体厚さが、MOSFET装置20の評価付けの電圧および温度における試験の間に信頼性リスクおよび/または誘電性の失陥(アーク放電)を軽減するために選択されるべきである。つまり、不動態層30、誘電層32、およびE-field抑制層36の組み合わさった厚さは、信頼できる試験を確保するためにおおよそ94μmとされるべきである(または、94μmより大きくされるべきである)。したがって、不動態層30の厚さがおおよそ1.8μmであり、誘電層32の厚さがおおよそ12μmである実施形態では、E-field抑制層36の厚さはおおよそ82.2μm以上であるべきである。
図5は、本実施形態により製作され、実験的検証を提供するために試験されたSiC MOSFET装置20を含む試験ウェーハ60を示している。ウェーハ60の一部分62の拡大図が、SiC MOSFETダイ20をより良く示すために提供されている。本実施形態によれば、各々のダイはE-field抑制層36を備える。ウェーハ形態での試験および検証の目的のために、不動態層30(見ることができない)はおおよそ1.8μmの厚さに堆積させられている。ロール形態で利用可能なポリイミドのKapton膜が、ウェーハに接着させられており、E-field抑制層36を提供している。E-field抑制層36と、下にある誘電層32との組み合わさった厚さは、おおよそ87μmである。膜(E-field抑制層36)が並べられ、ウェーハに接着させられる前、E-field抑制層36は、プローブに向けてゲート金属64およびソースパッド66を露出させるために、レーザーアブレーションを介してパターン形成されている。SiC MOSFET装置20は、1200ボルトで評価付けされたSiC装置であり、SiC装置は、室温から200℃までの範囲にある試験温度において完全破壊電圧でプローブされており、アーク放電は観察されていない。実際、これらの材料および厚さを使用すると、E-field抑制層36は、おおよそ1800ボルトまで動作させるとき、確実にアーク放電を阻止することが分かった。特に、E-field抑制層36は、下にある接点構造を露出させるために(ウェーハへの堆積または配置の前または後に)パターン形成され得る任意の材料であって、通常の評価付けの動作条件(例えば、電圧および温度)の間にSiC MOSFET装置20の半導体素子によって生成され得る電界の十分な抑制を提供する任意の材料であり得る。
ここで図6Aおよび図6Bを参照すると、本発明の実施形態の他の特徴および便益が開示されている。明確には、図6Aは単一のSiC MOSFET装置20の上面図を示しており、図6BはSiC MOSFET装置20の側面図を示している。図示されているように、SiC MOSFET装置20は、ソース金属パッド66を露出させるためにパターン形成されたE-field抑制層36を備える。先に記載されているように、E-field抑制層36は、SiC MOSFET装置20がその最も高い電圧の評価付け(例えば、1700V)において動作するときに終端領域において生成され得る電界70を阻止するのに十分である厚さT(例えば、80μm～100μm)を有する。E-field抑制層36の先に記載した便益に加えて、電界70がE-field抑制層36の中での懸念のレベル未満に低減されるため、E-field抑制層36の上面に存在し得る粒子、ゴミ、または気泡は装置の動作に影響を与えない。したがって、SiC MOSFET装置20が後にパッケージ化されるとき、それによって、このようなゴミのために装置20の表面を視覚的に検査する能力を排除し、粒子、ゴミ、または気泡(パッケージ材料における)の有害な影響は、E-field抑制層36内の電界70の低減により粒子が残留する電界と反応しないため、軽減されることになる。また、図6Aおよび図6Bに示されているのは、SiC MOSFET装置20への電気的接続を提供するためにソース金属パッド66に電気的に結合されている接合要素72である。一実施形態では、接合要素72は、SiC MOSFET装置20を外部の素子、装置、またはシステムに電気的に結合できるアルミニウムのウェッジ接合要素である。理解されるように、他の種類の接合要素(例えば、ワイヤ接合、ストラップなど)および他の導電性金属(例えば、銅、金など)が特定の実施形態において使用されてもよい。
図7Aおよび図7Bはそれぞれ、E-field抑制層36を利用する、向上した接合構造を有するSiC MOSFET装置20の代替の実施形態の上面図および側面図である。接合要素72の数を増加させ、SiC MOSFET装置20のためのより良好な電流密度を提供するために、メタライゼーション74の追加の層がSiC MOSFET装置20全体にわたって提供されている。有利には、先に記載した便益に加えて、E-field抑制層36は、メタライゼーション74とSiC MOSFET装置20の下にある能動領域との間の絶縁性の障壁として、誘電層も提供する。この実施形態では、E-field抑制層36とメタライゼーション74とはパワーオーバーレイ(POL)構造を提供するために組み合わさる。POL構造は、SiC MOSFET装置20に接合するために有利に採用され得る。装置の電流密度が増加するにつれて、装置の全電流は、ソースボンド(例えば、限定された断面積)への電線接続の許容電流によって制限され得る。これは、終端のために使用されるダイの相対的に大きい領域を伴うより小さいダイについて特に当てはまる。本明細書において提供されているように、終端領域にわたって形成されるE-field抑制層36は、SiC MOSFET装置20の下にある能動領域からの電気的隔離を維持しつつ、接合領域を元のパッドの大きさ(つまり、ソース金属パッド66)より大きくなるように再配分するPOL構造を形成するために、POLメタライゼーション層74と組み合わさってPOL誘電層として利用され得る。終端領域にわたって配置されたE-field抑制層36を組み込んでいる開示されているPOL構造は、様々な金属の種類および様々な接合技術と互換性があるように再メタライゼーションを提供することもできる。例えば、メタライゼーション74は、より良好な接合のためにニッケル-金(NiAu)を伴う銅(Cu)であり得る。接合要素72の数は、メタライゼーション74の大きさが下にあるソース金属パッド66より大きいため、増加させられ得る。一実施形態では、接合要素72はアルミニウムのウェッジ接合要素である。他の実施形態では、接合要素72は銅のウェッジ接合要素である。理解されるように、他の種類の接合要素(例えば、ワイヤ接合、ストラップなど)および他の導電性金属が特定の実施形態において使用されてもよい。
図8Aおよび図8Bはそれぞれ、E-field抑制層36と、動作の間にパッケージのオン抵抗を低下させることができる接合要素72とを利用する、向上した接合構造を有するSiC MOSFET装置20の代替の実施形態の上面図および側面図である。図7Aおよび図7Bに示された実施形態と同様に、現在示されている実施形態は、大きな領域にわたる接合領域の再分配のためのPOL構造を含む。POL構造はE-field抑制層36(POL誘電体)とメタライゼーション層74とを備える。メタライゼーション74は、より良好な接合のためにニッケル-金(NiAu)を伴う銅(Cu)であり得る。図示されている実施形態では、接合要素72は、例えば、半田76を使用して下にあるメタライゼーション74に電気的および物理的に結合され得る銅ストラップまたは銅クリップ接合の要素であり得る。理解されるように、他の導電性接着剤が半田76の代わりに使用されてもよい。有利には、銅クリップ接合の使用は、動作中にパッケージのオン抵抗を低下させることができる。
この記載された説明は、最良の態様を含め、本発明を開示するために、および、任意の装置またはシステムを作って使用することと、任意の組み込まれた方法を実施することとを含め、すべての当業者に本開示の実施形態を実施させることができるように、例を使用している。本発明の特許可能な範囲は、請求項によって定められており、当業者の思い付く他の例を含む可能性がある。このような他の例は、請求項の文字通りの言葉と違わない構造的な要素を有する場合、または、請求項の文字通りの言葉と非実質的な違いを伴う等価の構造的な要素を含む場合、請求項の範囲内にあるように意図されている。
本発明のさらなる態様は、以下の項の主題によって提供される。
［項１］ 終端領域にわたって形成される電界(E-field)抑制層であって、前記E-field抑制層は、金属接触領域にわたる開口でパターン形成され、前記E-field抑制層は、前記半導体装置が最大電圧以下で動作しているとき、前記E-field抑制層の上方の電界強度が隣接する材料の誘電強度未満となるような厚さを備える、電界(E-field)抑制層を備える半導体装置。
［項２］ 前記装置は、トランジスタ、ダイオード、MOSFET、JFET、IGBT、またはサイリスタを備える、任意の前項に記載の半導体装置。
［項３］ 基板と、前記基板に形成される半導体ドリフト層と、前記ドリフト層に形成されるブロッキング接合部と、前記半導体ドリフト層に形成され、前記ブロッキング接合部に横で隣接する接合終端領域とをさらに備える、任意の前項に記載の半導体装置。
［項４］ 前記基板または前記ドリフト層の少なくとも一方は炭化ケイ素(SiC)を含む、任意の前項に記載の半導体装置。
［項５］ 前記最大電圧は900ボルトから10KVまでである、任意の前項に記載の半導体装置。
［項６］ 前記E-field抑制層の下方に形成される不動態層をさらに備える、任意の前項に記載の半導体装置。
［項７］ 前記不動態層にわたって、前記E-field抑制層の下方に形成される誘電層を備える、任意の前項に記載の半導体装置。
［項８］ 前記E-field抑制層はおおよそ50μm～200μmの範囲で厚さを備える、任意の前項に記載の半導体装置。
［項９］ 前記E-field抑制層は、ポリイミド、ポリベンゾオキサゾール(PBO)、エポキシ、ビスベンゾシクロブテン(BCB)、ポリエーテルイミド(Ultem)、ポリエーテルイミド、液体結晶ポリマー(LCP)、ポリスルホン、ポリエーテルエーテルケトン(PEEK)、ポリアリーレンエーテルケトン、フルオロポリマー、またはそれらの組み合わせを含む、任意の前項に記載の半導体装置。
［項１０］ 下にある接合領域を拡大するように構成されるパワーオーバーレイ(POL)構造を備え、前記POL構造は、
前記E-field抑制層と、
前記E-field抑制層の上方に少なくとも一部形成されるメタライゼーション層と
を備える、任意の前項に記載の半導体装置。
［項１１］ 前記メタライゼーション層は再メタライゼーション層である、任意の前項に記載の半導体装置。
［項１２］ 前記メタライゼーション層は前記開口へと延び、前記メタライゼーション層は、前記開口を通じて前記金属接触領域に電気的に結合される、任意の前項に記載の半導体装置。
［項１３］ 前記E-field抑制層は、乾燥膜の形態で適用可能な材料を含む、任意の前項に記載の半導体装置。
［項１４］ 金属酸化膜半導体電界効果トランジスタ(MOSFET)素子と、
前記MOSFET素子の表面にわたって形成される1つまたは複数の隔離層と、
前記1つまたは複数の隔離層にわたって形成されるパターン形成された電界(E-field)抑制層であって、前記半導体装置が最大電圧以下で動作しているとき、前記E-field抑制層の上方の電界強度が隣接する材料の誘電強度未満となるように、前記MOSFET素子によって生成される電界強度を抑制するように構成されるパターン形成された電界(E-field)抑制層と
を備える半導体装置。
［項１５］ 前記1つまたは複数の隔離層は不動態層と誘電層とを備える、任意の前項に記載の半導体装置。
［項１６］ 前記E-field抑制層は、ポリイミド、ポリベンゾオキサゾール(PBO)、エポキシ、ビスベンゾシクロブテン(BCB)、ポリエーテルイミド(Ultem)、ポリエーテルイミド、液体結晶ポリマー(LCP)、ポリスルホン、ポリエーテルエーテルケトン(PEEK)、ポリアリーレンエーテルケトン、フルオロポリマー、またはそれらの組み合わせを含む、任意の前項に記載の半導体装置。
［項１７］ 前記E-field抑制層はおおよそ50μm～200μmの範囲で厚さを備える、任意の前項に記載の半導体装置。
［項１８］ 前記E-field抑制層は前記MOSFET素子の終端領域を覆い、前記E-field抑制層は、SiC MOSFET素子の下にあるゲートパッド、ソースパッド、またはそれら両方を露出させるようにパターン形成される、任意の前項に記載の半導体装置。
［項１９］ 前記E-field抑制層の上方に少なくとも一部配置され、前記SiC MOSFET素子の前記下にあるゲートパッド、前記ソースパッド、またはそれら両方に電気的に結合されるように、前記パターン形成されたE-field抑制層の開口へと延びるメタライゼーション層をさらに備える、任意の前項に記載の半導体装置。
［項２０］ 前記メタライゼーション層は、前記SiC MOSFET素子の前記下にあるゲートパッド、前記ソースパッド、またはそれら両方の領域より大きい領域を備える、任意の前項に記載の半導体装置。
［項２１］ 前記MOSFET素子は炭化ケイ素(SiC)を含む、任意の前項に記載の半導体装置。
［項２２］ 炭化ケイ素(SiC)基板と、
前記SiC基板に形成される終端領域と、
前記SiC基板に形成される金属接触領域と、
終端領域にわたって形成される電界(E-field)抑制層であって、前記E-field抑制層は、金属接触領域にわたる開口でパターン形成され、前記E-field抑制層は、前記半導体装置が最大電圧以下で動作しているとき、前記E-field抑制層の上方の電界強度が隣接する材料の誘電強度未満となるような厚さを備える、電界(E-field)抑制層と
を備える半導体装置。
［項２３］ 前記E-field抑制層はおおよそ50μm～200μmの範囲で厚さを備える、任意の前項に記載の半導体装置。
［項２４］ 前記E-field抑制層はおおよそ80μm～100μmの範囲で厚さを備える、任意の前項に記載の半導体装置。
［項２５］ 前記E-field抑制層の上方に少なくとも一部形成されるメタライゼーション層を備える、任意の前項に記載の半導体装置。
［項２６］ 前記メタライゼーション層は前記開口へと延び、前記メタライゼーション層は、前記開口を通じて前記金属接触領域に電気的に結合される、任意の前項に記載の半導体装置。
［項２７］ 前記E-field抑制層は、ポリイミド、ポリベンゾオキサゾール(PBO)、エポキシ、ビスベンゾシクロブテン(BCB)、ポリエーテルイミド(Ultem)、ポリエーテルイミド、液体結晶ポリマー(LCP)、ポリスルホン、ポリエーテルエーテルケトン(PEEK)、ポリアリーレンエーテルケトン、フルオロポリマー、またはそれらの組み合わせを含む、任意の前項に記載の半導体装置。
10 パワーエレクトロニクスシステム
12 電力源
14 電気負荷
16 半導体装置
18 制御装置
20 nチャネル炭化ケイ素金属酸化膜半導体電界効果トランジスタ、SiC MOSFET装置、SiC MOSFETダイ
22 半導体基板層、SiC基板層
24 半導体ドリフト層
26 ブロッキング接合部
28 接合終端領域、JTE領域
30 不動態層
32 誘電層
34 製作後の材料または環境、素子
36 E-field抑制層
40 モデルの結果
42 y軸
44 x軸
46 曲線
48、50、52 点
60 試験ウェーハ
62 ウェーハ60の一部分
64 ゲート金属
66 ソース金属パッド
70 電界
72 接合要素
74 メタライゼーション、POLメタライゼーション層

Claims (27)

  1. 終端領域にわたって形成される電界(E-field)抑制層であって、前記E-field抑制層は、金属接触領域にわたる開口でパターン形成され、前記E-field抑制層は、前記半導体装置が最大電圧以下で動作しているとき、前記E-field抑制層の上方の電界強度が隣接する材料の誘電強度未満となるような厚さを備える、電界(E-field)抑制層を備える半導体装置。
  2. 前記装置は、トランジスタ、ダイオード、MOSFET、JFET、IGBT、またはサイリスタを備える、請求項1に記載の半導体装置。
  3. 基板と、
    前記基板に形成される半導体ドリフト層と、
    前記ドリフト層に形成されるブロッキング接合部と、
    前記半導体ドリフト層に形成され、前記ブロッキング接合部に横で隣接する接合終端領域と
    をさらに備える、請求項1に記載の半導体装置。
  4. 前記基板または前記ドリフト層の少なくとも一方は炭化ケイ素(SiC)を含む、請求項3に記載の半導体装置。
  5. 前記最大電圧は900ボルトから10KVまでである、請求項1に記載の半導体装置。
  6. 前記E-field抑制層の下方に形成される不動態層をさらに備える、請求項1に記載の半導体装置。
  7. 前記不動態層にわたって、前記E-field抑制層の下方に形成される誘電層を備える、請求項6に記載の半導体装置。
  8. 前記E-field抑制層はおおよそ50μm～200μmの範囲で厚さを備える、請求項1に記載の半導体装置。
  9. 前記E-field抑制層は、ポリイミド、ポリベンゾオキサゾール(PBO)、エポキシ、ビスベンゾシクロブテン(BCB)、ポリエーテルイミド(Ultem)、ポリエーテルイミド、液体結晶ポリマー(LCP)、ポリスルホン、ポリエーテルエーテルケトン(PEEK)、ポリアリーレンエーテルケトン、フルオロポリマー、またはそれらの組み合わせを含む、請求項1に記載の半導体装置。
  10. 下にある接合領域を拡大するように構成されるパワーオーバーレイ(POL)構造を備え、前記POL構造は、
    前記E-field抑制層と、
    前記E-field抑制層の上方に少なくとも一部形成されるメタライゼーション層と
    を備える、請求項1に記載の半導体装置。
  11. 前記メタライゼーション層は再メタライゼーション層である、請求項10に記載の半導体装置。
  12. 前記メタライゼーション層は前記開口へと延び、前記メタライゼーション層は、前記開口を通じて前記金属接触領域に電気的に結合される、請求項10に記載の半導体装置。
  13. 前記E-field抑制層は、乾燥膜の形態で適用可能な材料を含む、請求項1に記載の半導体装置。
  14. 金属酸化膜半導体電界効果トランジスタ(MOSFET)素子と、
    前記MOSFET素子の表面にわたって形成される1つまたは複数の隔離層と、
    前記1つまたは複数の隔離層にわたって形成されるパターン形成された電界(E-field)抑制層であって、前記半導体装置が最大電圧以下で動作しているとき、前記E-field抑制層の上方の電界強度が隣接する材料の誘電強度未満となるように、前記MOSFET素子によって生成される電界強度を抑制するように構成されるパターン形成された電界(E-field)抑制層と
    を備える半導体装置。
  15. 前記1つまたは複数の隔離層は不動態層と誘電層とを備える、請求項14に記載の半導体装置。
  16. 前記E-field抑制層は、ポリイミド、ポリベンゾオキサゾール(PBO)、エポキシ、ビスベンゾシクロブテン(BCB)、ポリエーテルイミド(Ultem)、ポリエーテルイミド、液体結晶ポリマー(LCP)、ポリスルホン、ポリエーテルエーテルケトン(PEEK)、ポリアリーレンエーテルケトン、フルオロポリマー、またはそれらの組み合わせを含む、請求項14に記載の半導体装置。
  17. 前記E-field抑制層はおおよそ50μm～200μmの範囲で厚さを備える、請求項14に記載の半導体装置。
  18. 前記E-field抑制層は前記MOSFET素子の終端領域を覆い、前記E-field抑制層は、SiC MOSFET素子の下にあるゲートパッド、ソースパッド、またはそれら両方を露出させるようにパターン形成される、請求項14に記載の半導体装置。
  19. 前記E-field抑制層の上方に少なくとも一部配置され、前記SiC MOSFET素子の前記下にあるゲートパッド、前記ソースパッド、またはそれら両方に電気的に結合されるように、前記パターン形成されたE-field抑制層の開口へと延びるメタライゼーション層をさらに備える、請求項18に記載の半導体装置。
  20. 前記メタライゼーション層は、前記SiC MOSFET素子の前記下にあるゲートパッド、前記ソースパッド、またはそれら両方の領域より大きい領域を備える、請求項19に記載の半導体装置。
  21. 前記MOSFET素子は炭化ケイ素(SiC)を含む、請求項14に記載の半導体装置。
  22. 炭化ケイ素(SiC)基板と、
    前記SiC基板に形成される終端領域と、
    前記SiC基板に形成される金属接触領域と、
    終端領域にわたって形成される電界(E-field)抑制層であって、前記E-field抑制層は、金属接触領域にわたる開口でパターン形成され、前記E-field抑制層は、前記半導体装置が最大電圧以下で動作しているとき、前記E-field抑制層の上方の電界強度が隣接する材料の誘電強度未満となるような厚さを備える、電界(E-field)抑制層と
    を備える半導体装置。
  23. 前記E-field抑制層はおおよそ50μm～200μmの範囲で厚さを備える、請求項22に記載の半導体装置。
  24. 前記E-field抑制層はおおよそ80μm～100μmの範囲で厚さを備える、請求項22に記載の半導体装置。
  25. 前記E-field抑制層の上方に少なくとも一部形成されるメタライゼーション層を備える、請求項22に記載の半導体装置。
  26. 前記メタライゼーション層は前記開口へと延び、前記メタライゼーション層は、前記開口を通じて前記金属接触領域に電気的に結合される、請求項25に記載の半導体装置。
  27. 前記E-field抑制層は、ポリイミド、ポリベンゾオキサゾール(PBO)、エポキシ、ビスベンゾシクロブテン(BCB)、ポリエーテルイミド(Ultem)、ポリエーテルイミド、液体結晶ポリマー(LCP)、ポリスルホン、ポリエーテルエーテルケトン(PEEK)、ポリアリーレンエーテルケトン、フルオロポリマー、またはそれらの組み合わせを含む、請求項22に記載の半導体装置。
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