JP6416934B2 - 半導体装置およびその製造方法、並びに半導体モジュール - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、特にシリコンおよびシリコンカーバイドを原材料に用いるパワー半導体装置およびその製造方法に関するものである。
インバータに代表される電力変換機器の中で、パワー半導体は整流機能やスイッチング機能をもつ主要な構成部品として使われている。パワー半導体の材料として現在はシリコンが主流であるが、物性に優れるシリコンカーバイド(SiC)の採用に向けた開発が進んでいる。
従来、SiCを用いた半導体装置の信頼性を向上させる技術として、シリコーンゲル封止材と半導体との間に耐高電界封止材を挿入して、SiCチップのターミネーション領域付近におけるシリコーンゲル中の電界強度を耐電界の範囲内に抑制するものがあった(例えば、特許文献1参照)。
特開2013−191716号公報
SiCは、シリコンに対して絶縁破壊電界強度が一桁高く高電圧用途に適すること、熱伝導率もシリコンの3倍で、かつ高温でも半導体の性質を失いにくいことから原理的に温度上昇にも強く、素子の抵抗を下げられるためパワー半導体の材料として適している。
特に、インバータを構成するパワーモジュールのスイッチング素子と整流素子の内、整流素子の還流ダイオード(フリーホイーリングダイオード)をシリコンからSiCに置き換えたSiCハイブリッドモジュールの開発が先行している。整流素子はスイッチング素子に比べて構造と動作が単純で素子開発を進めやすいこと、またスイッチング損失を大幅に低減できるメリットが明確なことが理由にある。近年では、スイッチング素子もSiCに置き換えたフルSiCモジュールの開発も進んでおり、さらなる損失低減も可能になりつつある。
シリコンのPNダイオードをSiCのショットキーバリアダイオード(SBD=chottky arrier iode)に置き換えたSiCハイブリッドモジュールでは、リカバリ電流が無いためスイッチング損失が1/10に減るとの報告がある。これはバイポーラ素子のPNダイオードではスイッチング時に蓄積された少数キャリアがリカバリ電流として流れるが、ユニポーラ素子のSBDでは少数キャリアの蓄積が無いためである。
整流素子に加えてスイッチング素子も、シリコンのIGBT(以下Si−IGBT)をSiCのMOS(etal xide emiconductor)に置き換えたフルSiCモジュールでは、損失低減効果はさらに大きくなる。バイポーラ素子のSi−IGBTをユニポーラ素子のSiC−MOSで置き換えることで、シリコンPNダイオードをSiCのSBDに置き換えた場合と同じ原理によってスイッチング損失を低減できるためである。フルSiCモジュールでは、さらにSBDを省略してMOS側で整流機能まで受け持つ方式も存在する。
なお、シリコンでもSBDやMOSを製造可能だが、耐圧を高めるためにボディ層の厚みを増すと抵抗が高くなり実用的ではない。低抵抗なSiCを用いることで、耐圧600V〜3.3kVといった従来シリコンのSBDやMOSを適用できなかった高耐圧領域までユニポーラ素子のSBDやMOSを適用することが可能になっている。
SiCは前述のように絶縁破壊電界強度が高いため、チップ内部の電界強度を高めた設計が可能で、チップ周辺の電界緩和領域(ターミネーション領域)を縮小し面積コストを削減できる。このとき、SiCに接するパッケージの封止材にかかる電界強度も高くなるため、SiC用の封止材には絶縁破壊強度の高さが求められる。チップのターミネーション領域の直上では、例えばシリコンの場合には実装後にはシリコーンゲル等で封止がなされるが、SiCの場合には電界強度がシリコーンゲルの耐電界(絶縁破壊電界強度)を超えてしまうため、間に耐高電界封止材を挿入する方法が開示されている(特許文献1)。この方法によれば、SiCチップのターミネーション領域付近で、シリコーンゲル中の電界強度を耐電界の範囲内に抑制することができるため、SiCを用いた半導体装置の信頼性を向上できる。
しかしながら、特許文献1記載の方法において、チップのターミネーション領域近傍の封止材中の電界強度を緩和する技術には以下の課題があった。
1つめの課題は、チップ端部での耐高電界封止材の形状に起因している。図2と図3を用いて説明する。図2はSiCを用いたパワー半導体モジュールを構成するSiCチップの1つについての上面図で、図3が断面図を示す。ここに、耐高電界封止材の形成領域30を重ねたものが図4a、図4bであり、図4aはSiCチップの上面図、図4bはSiCチップの断面図である。図2、図3、図4a、および図4bのチップはダイオードの場合であり、電極31の周辺にターミネーション領域32があり、チップ上面に接するターミネーション領域の電界を緩和するために、耐高電界封止材34が配置されている。従来技術での耐高電界封止材の形成は、工程的にはチップを絶縁基板にマウントした状態で行っており、図5には、絶縁基22にハンダ35を用いて実装し、ワイヤ13を接合し封止材としてのゲル36で覆った状態の部分的な断面を示している。図5に示すチップ断面の拡大図で、耐高電界封止材の端部38の形状は塗布技術による形成方法に起因して裾を引いたテーパー形状となる。このため、特にチップ外周部の近傍で膜厚が薄く、SiCからの電界を十分に緩和できない問題がある。ターミネーション領域の幅39を十分に広く設計すればこの部分の電界は緩和されるが、その場合には高価なSiCチップ上で電気伝導に殆んど寄与しないターミネーション領域を広くとることとなりコストが増加する。SiCの優れた材料物性を活かすためには、ターミネーション領域を縮小しても端部での電界を緩和できるように、耐高電界封止材のチップ端部膜厚を高められる方法が必要となる。
2つめの課題は、生産のTAT(ターンアラウンドタイム)と塗布精度の不足に起因するものである。従来技術における耐高電界封止材の塗布工程フローを図6に示した。耐高電界封止材の塗布工程40は、チップを絶縁基板に接合する工程41の後に配置される。塗布工程40の様子を図7に示す。耐高電界封止材34はディスペンサー等により、絶縁基板22上にハンダ付けされたSiC−SBDチップ12のターミネーション領域32を一周するように塗布される。絶縁基板上のチップ毎に塗布ノズル42の水平位置と高さをアライメントしつつ、絶縁基板上に搭載した全チップについて繰り返し塗布していく必要があり、生産工程に時間を要する。塗布後に耐高電界封止材の硬化熱処理も必要で、このときに各絶縁基板を数時間熱処理する必要があるため時間を要する工程の一つとなっている。
また、各チップは絶縁基板にハンダ付けされているが、ハンダはリフロー時に液化して厚みバラツキや水平方向の移動、回転が生じるため、チップ毎に微妙にアライメントがずれている。ディスペンサーはチップ位置を光学的に認識して補正を行う機能が搭載されているものの、塗布精度が低下しやすく、精度向上を図ると塗布時間が増加するトレードオフに陥る問題がある。
また、こうした問題点はSiCのみならず、絶縁破壊電界強度が高い、GaNやダイヤモンドといったワイドバンドギャップ半導体を用いた半導体装置に共通している。
以上の問題点を鑑みて、発明者らは、以下に述べる新たな半導体装置の構造と製造方法を提案するに至った。
本発明の半導体装置は、例えば、ワイドギャップ半導体素子が形成された半導体チップを備え、前記半導体チップのパタン面側のチップの周辺部に形成される耐高電界封止材の断面形状が、チップ外周端側の少なくとも一部が垂直またはそれに近い端面形状を有し、チップ内周端側では内側に向けて膜厚が減少する形状を有し、前記ワイドギャップ半導体素子はシリコンカーバイドを含んで構成され、チップ外周端側の少なくとも一部が垂直ないしそれに近い端面形状を有する部分が、電界緩和領域幅の最大でも1/3以下だけチップ端からリセスした構造であることを特徴とする。
また、本発明の半導体装置の製造方法は、例えば、ワイドギャップ半導体素子が形成された半導体チップを備えた半導体装置の製造方法であって、前記半導体チップのパタン面側のチップの周辺部に配置する耐高電界封止材を半導体ウエハの状態で形成する工程と、前記半導体ウエハに対して熱処理を実施する工程と、熱処理された前記半導体ウエハに対してダイシングを実施する工程とを有することを特徴とする。
また、本発明の半導体モジュールは、例えば、ワイドギャップ半導体素子が形成された半導体チップを搭載した半導体モジュールであって、前記半導体チップは、前記半導体チップのパタン面側のチップの周辺部に形成される耐高電界封止材の断面形状が、チップ外周端側の少なくとも一部が垂直またはそれに近い端面形状を有し、チップ内周端側では内側に向けて膜厚が減少する形状を有し、前記ワイドギャップ半導体素子はシリコンカーバイドを含んで構成され、チップ外周端側の少なくとも一部が垂直ないしそれに近い端面形状を有する部分が、電界緩和領域幅の最大でも1/3以下だけチップ端からリセスした構造であることを特徴とする。
本発明によれば、絶縁破壊強度の高いワイドバンドギャップ半導体のチップ近傍の高電界領域においても、これを封止するシリコーンゲル等の封止材料の絶縁破壊電界強度を超えないように電界強度を緩和することが可能となり、ひいては半導体装置および半導体モジュールの信頼性を向上させることができる。
本発明の代表的な実施形態の1つである実施例1に係る半導体装置を示す断面図である。 SiCチップの上面図である。 SiCチップの断面図である。 耐高電界封止材の形成領域重ねたSiCチップの上面図である。 耐高電界封止材の形成領域重ねたSiCチップの断面図である。 従来技術による実装状態を示す図である。 従来技術における耐高電界封止材の塗布工程フローを示す図である。 従来技術による塗布工程を示す図である。 本発明の実施例1に係る半導体モジュールの外観および内部構成を示す斜視図である。 図8の半導体モジュールに搭載される絶縁基板の拡大図である。 本発明の実施例1に係る半導体装置の製造方法における耐高電界封止材の形成工程を含む主要工程のフローを示す図である。 本発明の実施例1に係る半導体装置の製造方法における耐高電界封止材の形成工程の様子を示す図である。 本発明の実施例1に係る半導体装置の製造方法における耐高電界封止材の形成工程を示す図である。 本発明の実施例1に係る半導体装置の製造方法におけるウエハをダイシングする工程を示す図である。 本発明の実施例1に係る半導体装置の製造方法におけるウエハ状態での耐高電界封止材の形成工程を示す断面拡大図である。 本発明の実施例1に係る半導体装置の製造方法におけるチップのダインシング工程を示す断面拡大図であって、ダイシング直前の様子を示す図である。 本発明の実施例1に係る半導体装置の製造方法におけるチップのダインシング工程を示す断面拡大図であって、ダイシング後の様子を示す図である。 本発明の実施例1に係る半導体装置の製造方法によりワイヤボンディングを実施した段階の半導体装置の断面図である。 本発明の実施例1における耐高電界封止材の一部が凹形状である場合の半導体装置の断面図である。 本発明の実施例1における耐高電界封止材の一部が凸形状である場合の半導体装置の断面図である。 本発明の実施例1における耐高電界封止材がカーボン治具と固着する前の状態を示す図である。 本発明の実施例1における耐高電界封止材がカーボン治具と固着した状態を示す図である。 本発明の実施例1における耐高電界封止材がカーボン治具と固着するのを回避する半導体装置構造を示す図である。 本発明の実施例1における耐高電界封止材がカーボン治具と固着するのを回避するカーボン治具構造を示す図である。 本発明の実施例1における半導体チップのターミネーション領域近傍の構造を示す拡大図である。 本発明の実施例1におけるケースおよびその内部を示す断面図である。 本発明の代表的な実施形態の1つである実施例2に係る半導体装置であるSiC−MOSを用いる半導体装置における絶縁基板の拡大図である。 本発明の実施例2におけるゲート電極パッドを中央配置したSiC−MOSの拡大図である。 本発明の実施例2におけるゲート電極パッドが電極端部寄り配置のSiC−MOS拡大図である。
本発明は、ワイドバンドギャップ半導体装置において、チップ周辺のターミネーション領域近傍に形成する耐高電界封止材の断面が、チップ外周端部で少なくとも一部が垂直な形状を有し、チップ内部端側では内側に向けて膜厚が減少する形状を有することを特徴とする。
耐高電界封止材としては、ポリアミドイミド樹脂、ポリエーテルアミドイミド樹脂、ポリエーテルアミド樹脂の中から一種あるいは複数の構成を用いる。
また、前記構造を実現するため、チップ周辺のターミネーション領域近傍に配置する耐高電界封止材を、半導体ウエハの状態で形成し、熱処理を実施し、ダイシングした後にチップが実装される製造方法を特徴とする。
ここで、チップ実装の前に耐高電界封止材を形成する本発明の製造方法では、チップマウント工程の高温熱処理が耐高電界封止材にも加わる。この高温熱処理中に発生する耐高電界封止材からの脱ガスによる問題を防止するため、耐高電界封止材の形成後に行う通常の硬化熱処理に加えて、より高温で望ましくは200℃から360℃の範囲の追加熱処理を行う。これにより、耐高電界封止材の形成工程とチップマウント工程を入れ替える特徴を有する本発明の製造方法が実現できる。
本発明が提供するワイドバンドギャップ半導体装置においては、絶縁破壊強度の高いワイドバンドギャップ半導体のチップ近傍の高電界領域においても、これを封止するシリコーンゲル等の封止材料の絶縁破壊電界強度を超えないように電界強度を緩和することが可能で、信頼性を向上できる。
特にチップ外周端部における耐高電界封止材の膜厚が厚い形状で形成できるため、チップ端部まで高電界となるような面積効率良く縮小された設計のターミネーション構造まで対応が可能で、チップ面積を縮小しコストを低減できる。
また、本発明の製造方法においては、耐高電界封止材を実装後の個別チップではなく半導体ウエハの段階で一括して形成するため、製造工程のTATが削減できる。同時に、各チップが等間隔で傾きが揃った半導体ウエハの状態で形成することで、耐高電界封止材の形成工程や検査工程の精度も向上できる。これにより、形成不良による廃棄コストの低減、検査工程の簡略化、ディスペンサー等の形成装置の低価格化が可能となる。
検査工程に関連して補足する。本発明の別の効果として、ウエハの状態で耐高電界封止材を形成することでウエハでの耐圧検査が容易になる。従来は封止材の無い状態で耐圧検査を行うと高電圧印加時に空気中の耐圧を超えて気中放電が発生するため、フロリナート滴下、もしくは局所的な高気圧化により放電を防止する特殊な付帯設備が必要であった。本発明によれば前記の付帯設備等は不要で、検査工程の簡略化と高速化が可能になる。
以下、本発明の実施形態を、各実施例として図面を参照しながら詳細に説明する。
本発明の第一の実施形態として、耐圧3.3kVで電流容量1200Aの、スイッチング素子群としてのSi−IGBTと、ダイオード素子群としてのSiC−SBDが搭載された半導体モジュール(SiCハイブリッドモジュール)の構造と製造方法を示す。
半導体モジュールの外観および内部構成は図8に示す通りであり、その中に絶縁基板22が4枚搭載される。絶縁基板22の拡大図を図9に示す。1枚の絶縁基板22には、Si−IGBT11が4チップとSiC−SBD12が10チップ搭載されている。SiCD−SBDの拡大図は図2に示す通りで、アノードの電極31の外側にはターミネーション領域32が配置されている。耐高電界封止材はこのターミネーション領域32を完全に覆うように形成する。ターミネーション領域32を含めてチップおよび絶縁基板22は、図5に示したようにケース内側のシリコーンゲル36により封止される。
耐高電界封止材の形成工程を含む主要な工程のフローを図10に示した。本発明の製造方法は、耐高電界封止材の形成工程を従来(図6)に示すチップの絶縁基板へのマウント工程41とワイヤボンディング工程43の間から、ウエハのダイシング工程44より前へ移動したことが特徴となる。耐高電界封止材の形成工程40を図11に模式的に示す。ウエハ状態でスクライブライン45上に耐高電界封止材34を形成する。形成方法は、ディスペンサーによってペースト状の耐高電界封止材34を格子状に塗布することで行う。従来方法では、チップ毎にハンダ付けのバラツキからチップの傾きや面内位置、回転などのアライメントのズレがあり、塗布を行うディスペンサーに高精度な位置補正技術が必要であった。塗布量はノズルと対象物の距離に敏感なため、画像認識によるノズルの面内位置補正に加えて、センサによってチップまでの距離を検出して傾きを補正して塗布する機能を備えていた。しかし、ここで述べる方法においては、ウエハ全体に対するアライメントを最初に一度行うだけで、あとは面内位置を画像により適切に認識するだけで、高さ調整機能を必要とせずに同精度での塗布が可能となる。塗布装置のコストが低減できる上に、塗布処理における認識時間やチップ毎のノズル移動にかかる時間が削減されるため、製造時間の短縮効果が得られる。
耐高電界封止材の塗布後には、硬化のための熱処理を行う。熱処理条件は、(1)100℃、30分、(2)200℃、1時間、の従来同様の硬化を行った後、(3)不活性雰囲気、300℃、1時間、の条件で追加の高温熱処理を行う。この追加熱処理によって後続のチップマウント工程の高温熱処理(最大355℃)においても脱ガスを抑制することが可能になる。熱処理と脱ガスの関係は、例えばTDS装置(昇温脱離ガス分析装置)によって評価することができる。従来は用いられなかった200℃以上の温度で処理することで脱ガスを低減している。また、最高温度は後続のチップマウント工程の最高温度以下であれば良く、400℃以下であれば耐高電界封止材の耐性の範囲内である。
耐高電界封止材の塗布は、ウエハのスクライブラインに沿って格子状に行うことで、図12に示すように横方向と縦方向の交差箇所47で余剰の封止材が広がって、ターミネーション領域のコーナ部分48を効果的に覆うことができる。
熱硬化の後、ウエハ状態での特性検査工程49を行う。ここで、前述のように電界強度の強いターミネーション領域が耐高電界封止材34で覆われることで大気中放電が抑制されるため、高電圧の印加試験が容易になっている。硬化が終了したウエハをスクライブラインに沿ってダイシングする工程を図13に模式的に示した。
続いて、チップ状態での特性テストを行い、絶縁基板にチップを接合する工程(図10の41)に進む。チップの接合はここでは高温ハンダを用いるため、最大355℃の還元性雰囲気中での熱処理を行う。接合したチップの電極上にワイヤボンディングを実施する工程43が続く。次に、絶縁基板をヒートシンクに接続されるモジュール底面となるベースプレートに接合する工程51と、ケース接着やゲル封入等のモジュールアセンブリ工程一式52を経ると本発明のSiCハイブリッドパワーモジュールの組立工程が完成する。
ここで、本発明の特徴となる耐高電界封止材の形状をより詳細に説明するため、以下図14から図16を用いて説明する。
図14は、ウエハ状態で耐高電界封止材を形成する工程の断面拡大図である。ディスペンサーの塗布ノズル42から吐出された耐高電界封止材34をウエハ上のターミネーション領域32の上に塗布していくと、ペースト状の耐高電界封止材は若干広がって両端は徐々に膜厚が薄くなるテーパー形状54を形成し、図14の55で示す形状となる。
チップ内周に向かってテーパー形状54を形成するメリットは以下にある。まず、電極31は等電位面になるため、ターミネーション領域32からの電界は断面で見て電極端境界56を中心に拡がっていく。同じように電極端境界56からほぼ一定距離だけ耐高電界封止材の膜が形成されているテーパー形状54は無駄のない理想的な形であり、例えば、ワイヤボンディングの接合部(図5の57)が位置ズレにより電極端部に接近した場合でも、接合部のヒール58の立ち上がり部が耐高電界封止材に干渉しにくい。またテーパー形状は塗布条件で決まり、境界が自動的に形成されるため、電極端内側で付加的なパターニング工程が不要なメリットは大きい。絶縁基板にマウントした状態のチップは面内方向にも、高さ方向にもアライメントずれがあるため、正確なパターニングが難しい。加えて、耐高電界封止材は膜厚が典型的には80μmとかなり厚いため、せいぜい10μm程度までの膜に適用する一般的なホトリソグラフィプロセスが適用しにくいことも理由となる。
テーパー形状は電界強度の高い電極端部56を覆うように裾部が電極31へオーバーラップしている必要があるが、そのオーバーラップ長59は、あまり長くとるとワイヤボンディングに必要な領域が不足するため、せいぜい1mm以内を基準として、この範囲に収めるように耐高電界封止材の塗布条件を設定する。
耐高電界封止材の塗布条件は、ディスペンサーのノズル径、吐出圧、ギャップ長(ノズルと塗布対象の距離)、塗布速度(ノズルの面内移動速度)、塗布材料としての耐高電界封止材の温度、をパラメータとして所望の塗布膜厚と塗布線幅が得られる範囲に調整できる。なお、本実施例の耐圧3.3kVクラス以上のような高圧品においては内部電界が強く、必要な耐高電界封止材の膜厚が一般的な塗布材料より厚くなるため、これらの条件調整によっても所望の膜厚に不足する場合がある。その場合には、耐高電界封止材を複数回塗布する方法によって増厚できる。具体的には、前述の方法で塗布した後、60℃の通常より低温の熱処理条件で大気中の仮硬化を行い、続けて2回目の塗布を行えばよい。3回以上の塗布を行う場合もこのステップを繰り返せばよい。これにより、工数は増加するものの、単一工程では到達し得ない厚膜の塗布が可能になる。
次に図15に示すようにダイシングブレード50によってチップのダインシングを行うと、図16に示すように耐高電界封止材34ごとチップが切断される。最終的なチップの断面形状を図1に示す。耐高電界封止材34はチップ外周部でほぼ垂直な断面形状となり、チップ外周端部まで膜厚がほぼ最大の状態が保たれる。このことがターミネーション領域32の設計上重要となる。面積効率を向上できる幅の狭いターミネーション領域は、チップの外周端近傍まで電界強度が高いため、外周端部で耐高電界封止材膜厚が薄い図5のような従来構造では上層に配置されるシリコーンゲル等の封止材中で材料が許す絶縁破壊電界強度の限界を超えてしまう。SiCなどのワイドバンドギャップ半導体の優れた物性を活かせる狭幅のターミネーション領域を実現するためには、図1に示す形状でチップ外周端部まで耐高電界封止材の膜厚が厚い状態を保つことが必要になる。
絶縁基板22に接合したチップの電極上にワイヤボンディングを実施した段階の断面を図17に示した。
耐高電界封止材の形成に際しては、チップ外周端部でその断面の少なくとも一部が垂直ないしそれに近い端面形状を有することで、チップ外周端部近傍まで高電界に対応した封止が可能になる。その観点で、耐高電界封止材の断面形状は、図18に示すように上部の一部が凹形状60になる場合や、図19の61に示すように凸形状を示す場合であっても同様の効果が得られる。図18あるいは図19の凹形状や凸形状は、主に耐高電界封止材の熱硬化条件の強さとダイシング条件(ブレード回転数や移動速度)との関係で決まるが、ダイシング後の耐高電界封止材とチップとの密着性等の他の要素を考慮して最適化して良い。
耐高電界封止材を形成したチップは、後の絶縁基板への接合方法によっては問題を生じる場合がある。ここでは接合に高温鉛ハンダを用いるため、水素還元炉によって最高355℃の熱処理でハンダをリフローさせて接合するが、チップを絶縁基板上の適切な位置に固定するカーボン治具の側面とチップ端部の耐高電界封止材が固着する場合がある。図20a、図20bにこの様子を示した。図20aは耐高電界封止材がカーボン治具と固着する前の状態を、図20bは耐高電界封止材がカーボン治具と固着した状態を、それぞれ示す。カーボン治具とチップ端面の耐高電界封止材の接触部62で固着が発生する。
両者の接触を避ければ固着は回避できるため、チップ外周端の断面を図21の構造とすることで解決できる。外周端面を高電界の緩和という本来目的には影響ない程度、電界緩和領域であるターミネーション領域幅の、最大でも1/3以下となる150μm以下、好ましくは30μmの少量だけチップ端からリセスする。図21の構造を実現するには、チップのダイシングにおいてブレード幅の異なる2種類のダイサーを使い、最初に幅広ブレード(100μm)でウエハ表面に達するまでの浅いダイシングを行い、次に幅の狭いブレード(50μm)で中心を最後まで切断する方法がある。もしくは、チップのダイシング後に、NMP(N−メチル−2−ピロリドン)等の溶剤を用いて耐高電界封止材を軽くエッチングするか、酸素プラズマ等によるアッシングを行うことで、耐高電界封止材の表面を等方的にリセスして所望の形状を形成できる。いずれの方法でも、チップ端部とカーボン治具内壁の接触を避けるギャップを形成すれば固着の問題は回避できる。
チップと絶縁基板の接合に、ハンダと高温の熱処理炉を用いないハンダレス接合の場合は、上記のリセス部の形成は不要になる。しかしながら、ハンダレス接合は、焼結銀を用いた接合方法の場合も、接合面をイオンビーム等で清浄化して高真空で接合する方法においても、チップと絶縁基板を加圧する必要がある。このとき、耐高電界封止材が上面からの加圧の障害となりえる。これを避けるためには、加圧治具を耐高電界封止材の形成部に接触しないように図22の63に示す凹凸を設けた形とすれば良い。
耐高電界封止材としては、ポリアミドイミド樹脂、ポリエーテルアミドイミド樹脂、ポリエーテルアミド樹脂の中から一種あるいは複数の構成を用いるが、ここではポリエーテルアミド樹脂とポリイミド樹脂の組み合わせを採用した。この場合、耐高電界封止材の絶縁破壊電界強度は230kV/mmで、シリコーンゲルの10倍以上の特性を有する。また、樹脂の粘度は、所望の膜厚に塗布するためにペースト状となる範囲に調整した。
本実施例では耐圧3.3kVのSiC−SBDを用いる。チップのターミネーション領域上の構成は詳細には、図23に示すようにSiCのp型不純物領域64の上にSiO2膜65があり、その上には保護膜としてのポリイミド膜66が4〜8μmの厚みで形成されている。その上に積層する形で耐高電界封止材34を形成する。図24に示すケース断面図において、ケース内の残りの空間67を封止するシリコーンゲル中で、SiC−SBDチップからの電界によってシリコーンゲルの絶縁破壊電界強度(14kV/mm)を超えないためには、ターミネーション領域上の耐高電界封止材34の膜厚は、主要領域をカバーしている図23のA−B地点間で少なくとも50μm以上、好ましくは80μm以上が必要となる。一方で、耐高電界封止材の膜厚は厚すぎても応力が増大しクラック等の問題が生じるため500μm以下とすることが良い。
なお、本実施例では耐圧3.3kVの高圧品を対象としているが、1.7kVや1.2kVの中耐圧品では、ターミネーション領域の設計にも依存するが耐高電界封止材の膜厚下限は緩和可能で、少なくとも20μm以上となる。
積層されたポリイミド膜66と耐高電界封止材34の比誘電率は、保護膜のポリイミドがおおよそ2.9、耐高電界封止材の主成分のポリエーテルアミドがおおよそ3.2であり、いずれも、下地の無機材料層SiO2膜65の比誘電率3.8〜4.1よりも小さく、上層の封止材となるシリコーンゲル36の比誘電率おおよそ2.7よりも大きい。これらの関係は、下地層SiO2膜の比誘電率≧保護膜および耐高電界封止材の比誘電率≧上層の封止材シリコーンゲルの比誘電率、としている。比誘電率の差が小さい関係とすることで、電荷の蓄積による影響が抑制される。
本発明の第二の実施形態として、耐圧3.3kV、電流容量1200Aで、スイッチング素子群としてのSiC−MOSを、ダイオード素子群としてSiC−SBDを搭載したフルSiCモジュールの構造と製造方法を示す。
モジュールの外観やケース構造は第一の実施例と同等のため省略して、絶縁基板のレイアウトを図25に、SiC−MOSチップの上面を図26に示す。SiC−MOSでは、ゲート電極パッド70の存在がSiC−SBDとの相違点となる。配線等を考慮したレイアウト効率向上のためには、ゲート用のパッドを電極の端部やコーナに配置することが従来、一般的に行われてきた。しかし、ターミネーション領域を縮小して、耐高電界封止材を形成する場合には、耐高電界封止材の電極へのオーバーラップ長59によりゲートパッドが覆われてワイヤボンディングに不都合が生じる。これを解決するためゲートパッドを電極端から1mm以上離間させている。図26では、ゲート配線の等長化を考慮してゲート電極パッド70を中央に配置している。ゲート電極パッドによる無効面積を最小化するためには、図27に示すレイアウトとしてゲート電極パッド71を電極端部寄りに配置しても良い。
この後の製造方法及び、他の部分の構成については第一の実施例と同等のため説明を省略する。また、本実施例の変形例として、SiC−SBDを省略してSiC−MOSの内蔵ダイオードを利用したSiC−MOSのみから成るフルSiCモジュールの構成にも適用可能である。
以上、本発明の代表的な実施例を記載したが、本発明の本質はワイドバンドギャップ半導体を用いた半導体チップに用いる耐高電界封止材をチップ端部まで必要な膜厚で形成した構造と製造方法にあり、その意味では上記Si−IGBTとSiC−SBDの組み合わせであるSiCハイブリッドモジュールや、SiC−MOSを単独あるいはSiC−SBDと組み合わせたフルSiCモジュールのみに限定されず、SiCやGaN、ダイヤモンド等のワイドバンドギャップ半導体を用いた技術や、これらと、シリコンや、ガリウムヒ素、ゲルマニウム等の一般的なバンドギャップを持つ半導体の組み合わせにも有効であり、ショットキーバリアダイオードやPNダイオード、MOSやJFET、バイポーラトランジスタ、IGBTなどの素子の組み合わせ他技術においても効果がある。
11 Si−IGBT
12 SiC−SBD
13 ワイヤ(ボンディング)
21 電極主端子
22 絶縁基板
25 ケース
26 カバー
27 共通エミッタ(ソース)回路パタン
28 共通エミッタ(ソース)主端子コンタクト
30 耐高電界封止材の形成領域
31 電極
32 ターミネーション領域
33 チップ外周部
34 耐高電界封止材
35 ハンダ
36 シリコーンゲル
37 回路配線金属
38 耐高電界封止材の端部
39 ターミネーション領域の幅
40 耐高電界封止材の塗布工程
41 チップを絶縁基板に接合する工程
42 ディスペンサーの塗布ノズル
43 ワイヤボンディング工程
44 ダイシング工程
45 スクライブライン
46 ウエハ
47 塗布時の横方向と縦方向の交差箇所
48 ターミネーション領域のコーナ部分
49 ウエハ特性検査工程
50 ダイサーのブレード
51 絶縁基板のベースプレートへの接合工程
52 ケース接着やゲル封入等のモジュールアセンブリ工程一式
53 チップ検査工程
54 テーパー形状
55 ウエハ状態での耐高電界封止材の塗布形状
56 電極端境界
57 ワイヤボンディングの接合部
58 ワイヤボンディング接合部のヒール
59 耐高電界封止材の電極へのオーバーラップ長
60 耐高電界封止材の凹形状
61 耐高電界封止材の凸形状
62 カーボン治具とチップ端面の耐高電界封止材の接触部
63 凹凸つきの加圧治具
64 SiCのp型不純物領域
65 SiO2
66 ポリイミド膜
67 ケース内の残りの空間
68 ベースプレート
69 チャネルストッパ
70 中央配置のゲート電極パッド
71 電極端部寄り配置のゲート電極パッド

Claims (13)

  1. ワイドギャップ半導体素子が形成された半導体チップを備え、
    前記半導体チップのパタン面側のチップの周辺部に形成される耐高電界封止材の断面形状が、チップ外周端側の少なくとも一部が垂直またはそれに近い端面形状を有し、チップ内周端側では内側に向けて膜厚が減少する形状を有し、
    前記ワイドギャップ半導体素子はシリコンカーバイドを含んで構成され
    チップ外周端側の少なくとも一部が垂直ないしそれに近い端面形状を有する部分が、電界緩和領域幅の最大でも1/3以下だけチップ端からリセスした構造であ
    ことを特徴とする半導体装置。
  2. 請求項1において、
    前記耐高電界封止材は、ポリアミドイミド樹脂、ポリエーテルアミドイミド樹脂、およびポリエーテルアミド樹脂のうちの少なくとも一種を含んで構成される
    ことを特徴とする半導体装置。
  3. 請求項1において、
    前記耐高電界封止材の膜厚が、少なくとも50μm以上で、かつ500μm以下である
    ことを特徴とする半導体装置。
  4. 請求項1において、
    前記耐高電界封止材の比誘電率が、下地の無機材料層の比誘電率より小さく、かつ上層の封止材の比誘電率より大きい
    ことを特徴とする半導体装置。
  5. ワイドギャップ半導体素子が形成された半導体チップを備え、
    前記半導体チップのパタン面側のチップの周辺部に形成される耐高電界封止材の断面形状が、チップ外周端側の少なくとも一部が垂直またはそれに近い端面形状を有し、チップ内周端側では内側に向けて膜厚が減少する形状を有し
    チップ外周端側の少なくとも一部が垂直ないしそれに近い端面形状を有する部分が、電界緩和領域幅の最大でも1/3以下だけチップ端からリセスした構造である
    ことを特徴とする半導体装置。
  6. ワイドギャップ半導体素子が形成された半導体チップを備えた半導体装置の製造方法であって
    前記半導体チップのパタン面側のチップの周辺部に配置する耐高電界封止材を半導体ウエハの状態で形成する工程と
    前記半導体ウエハに対して熱処理を実施する工程と、
    熱処理された前記半導体ウエハに対してダイシングを実施する工程と
    を有することを特徴とする半導体装置の製造方法
  7. 請求項6において、
    前記熱処理の温度が、200℃から400℃の範囲にある
    ことを特徴とする半導体装置の製造方法。
  8. 請求項において、
    前記耐高電界封止材の形成工程は、ウエハのスクライブラインに沿って前記耐高電界封止材を少なくとも2つの方向から交差させて塗布する工程を含む
    ことを特徴とする半導体装置の製造方法。
  9. ワイドギャップ半導体素子が形成された半導体チップを搭載した半導体モジュールであって、
    前記半導体チップは、前記半導体チップのパタン面側のチップの周辺部に形成される耐高電界封止材の断面形状が、チップ外周端側の少なくとも一部が垂直またはそれに近い端面形状を有し、チップ内周端側では内側に向けて膜厚が減少する形状を有し、
    前記ワイドギャップ半導体素子はシリコンカーバイドを含んで構成され、
    チップ外周端側の少なくとも一部が垂直ないしそれに近い端面形状を有する部分が、電界緩和領域幅の最大でも1/3以下だけチップ端からリセスした構造である
    ことを特徴とする半導体モジュール
  10. 請求項9において、
    前記耐高電界封止材は、ポリアミドイミド樹脂、ポリエーテルアミドイミド樹脂、およびポリエーテルアミド樹脂のうちの少なくとも一種を含んで構成される
    ことを特徴とする半導体モジュール。
  11. 請求項において、
    前記耐高電界封止材の膜厚が、少なくとも50μm以上で、かつ500μm以下であ
    ことを特徴とする半導体モジュール。
  12. 請求項において、
    前記耐高電界封止材の比誘電率が、下地の無機材料層の比誘電率より小さく、かつ上層の封止材の比誘電率より大きい
    ことを特徴とする半導体モジュール。
  13. ワイドギャップ半導体素子が形成された半導体チップを搭載した半導体モジュールであって、
    前記半導体チップは、前記半導体チップのパタン面側のチップの周辺部に形成される耐高電界封止材の断面形状が、チップ外周端側の少なくとも一部が垂直またはそれに近い端面形状を有し、チップ内周端側では内側に向けて膜厚が減少する形状を有し、
    チップ外周端側の少なくとも一部が垂直ないしそれに近い端面形状を有する部分が、電界緩和領域幅の最大でも1/3以下だけチップ端からリセスした構造である
    ことを特徴とする半導体モジュール。
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