JP2022164387A - Solid-state imaging device and imaging device - Google Patents

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Abstract

To provide a solid-state imaging element and an imaging device capable of reducing errors in a pixel output signal value by reducing the absolute value of the sum of dark currents of floating diffusion capacitances in each pixel.SOLUTION: A solid-state imaging element includes an n-type floating diffusion capacitor 313 that converts a signal charge generated in a photoelectric conversion film 320 into a signal voltage, the floating diffusion capacitor 313 is arranged in a well 302 provided on the substrate 301, an ion non-implanted portion 302a into which the impurity of the well 302 is not implanted is provided in at least a part of the region immediately below the floating diffusion capacitor 313, the impurity concentration of region immediately below the floating diffusion capacitor is lower than the impurity concentration of the well 302 surrounding the region immediately below the floating diffusion capacitor, and the impurity concentration of the well 302 of the region immediately below the floating diffusion capacitor is higher than the impurity concentration of the substrate 301.SELECTED DRAWING: Figure 5

Description

本発明は、固体撮像素子および撮像装置に関し、詳しくは、積層型光電変換膜またはフォトダイオードからなる光電変換部を備えた、高画質な画像を撮像し得る固体撮像素子および撮像装置に関するものである。 TECHNICAL FIELD The present invention relates to a solid-state imaging device and an imaging device, and more particularly to a solid-state imaging device and an imaging device that are equipped with a photoelectric conversion unit composed of a laminated photoelectric conversion film or a photodiode and capable of capturing high-quality images. .

従来、固体撮像素子、例えばＣＭＯＳ撮像素子においては、雑音が少ない高画質な画像を撮影することができるように、４トランジスタ型画素とアナログＣＤＳ（下記非特許文献１を参照）の組み合わせにより画素のリセット雑音除去が行われ、高画質化の技術開発が進められてきた。 Conventionally, in a solid-state image sensor, for example, a CMOS image sensor, a combination of a 4-transistor pixel and an analog CDS (see Non-Patent Document 1 below) is used in order to capture high-quality images with little noise. Reset noise removal has been performed, and technology development for higher image quality has been promoted.

さらに、画素サイズが微細化されたことにより、光を電気信号に変換する光電変換部の面積が狭くなり、感度の低下につながることが問題となっていることから、感度を向上させるために、光電変換膜積層型の構造のものが注目されており、研究開発が進められている（下記非特許文献２を参照）。このような光電変換膜積層型の固体撮像素子において、各単位画素が３トランジスタ型とされたものが知られている（下記特許文献１を参照）。 Furthermore, due to the miniaturization of the pixel size, the area of the photoelectric conversion portion that converts light into an electric signal becomes narrower, leading to a decrease in sensitivity. A structure of a photoelectric conversion film lamination type is attracting attention, and research and development are underway (see Non-Patent Document 2 below). Among such photoelectric conversion film stack type solid-state imaging devices, there is known one in which each unit pixel is of a 3-transistor type (see Patent Document 1 below).

このような光電変換膜積層型の３トランジスタ型画素を、その回路図および駆動波形を用い、従来技術として説明する。なお、ここでは、実施形態に用いる図２および図３を便宜的に用いて説明する。
図２には、光電変換膜（ＰＬ）２２０とｎ型浮遊拡散容量（ＦＤ）２１３が示されているが、これら光電変換膜２２０とｎ型浮遊拡散容量２１３が、光電変換膜積層型３トランジスタ型のものにおいて、暗電流を発生する部位となっている。
光電変換膜２２０の暗電流が蓄積される時間は、図３に示すように１撮像フレーム間隔であり、フレーム周波数が６０Ｈｚでは１６．６６７ミリ秒となるので、暗電流値が１００ｐＡ／ｃｍ２（下記非特許文献３を参照）で画素サイズが２．８×２．８μｍ２であるとすると、１フレーム当たりの暗電流値は約０．８電子／フレーム／画素である。また、ｎ型浮遊拡散容量２１３の暗電流が蓄積される時間は４トランジスタ型とは異なり１撮像フレーム間隔であるので、ｎ型浮遊拡散容量２１３の暗電流値は１．１９電子／フレーム／画素である（下記特許文献１、ならびに本願の図１５および図１６を参照）。 Such a photoelectric conversion film laminated type 3-transistor pixel will be described as a prior art using its circuit diagram and driving waveforms. Note that FIG. 2 and FIG. 3 used in the embodiment will be used for convenience of explanation here.
A photoelectric conversion film (PL) 220 and an n-type floating diffusion capacitor (FD) 213 are shown in FIG. This is the part that generates the dark current in the mold.
The time during which the photoelectric conversion film 220 accumulates the dark current is one imaging frame interval as shown in FIG . See Non-Patent Document 3 below) and the pixel size is 2.8×2.8 μm 2 , the dark current value per frame is about 0.8 electrons/frame/pixel. In addition, unlike the 4-transistor type, the dark current of the n-type floating diffusion capacitor 213 is accumulated at intervals of one imaging frame. (see Patent Document 1 below and FIGS. 15 and 16 of the present application).

特開２０１３－０７０１８１号公報JP 2013-070181 A

M. H. White et al., “Characterization of Surface Channel CCD Image Arrays at Low Light Levels,” IEEE Journal of Solid-State Circuits, Vol. 9, No. 1, pp. 1-12, 1972.M. H. White et al., "Characterization of Surface Channel CCD Image Arrays at Low Light Levels," IEEE Journal of Solid-State Circuits, Vol. 9, No. 1, pp. 1-12, 1972. S. Imura et al., “High-Sensitivity Image Sensors Overlaid With Thin-Film Gallium Oxide/Crystalline Selenium Heterojunction Photodiodes,” IEEE Transactions on Electron Devices, Vol. 63, No. 1, pp. 86-91, 2016.S. Imura et al., “High-Sensitivity Image Sensors Overlaid With Thin-Film Gallium Oxide/Crystalline Selenium Heterojunction Photodiodes,” IEEE Transactions on Electron Devices, Vol. 63, No. 1, pp. 86-91, 2016. S. Imura et al., “Low-dark-current photodiodes comprising highly (100)-oriented hexagonal selenium with crystallinity-enhanced tellurium nucleation layers,” IEEE Sensors Journal, Vol. 18, No. 8, pp. 3108-3113, 2018.S. Imura et al., “Low-dark-current photodiodes comprising highly (100)-oriented hexagonal selenium with crystallinity-enhanced tellurium nucleation layers,” IEEE Sensors Journal, Vol. 18, No. 8, pp. 3108-3113, 2018.

上述した従来技術の光電変換膜積層型３トランジスタ型画素の場合、ｎ型浮遊拡散容量２１３の暗電流が蓄積される時間が１撮像フレームと長いことにより、ｎ型浮遊拡散容量の暗電流の値が１．１９電子／フレーム／画素と大きい値になっている。 In the case of the conventional photoelectric conversion film stacked 3-transistor pixel described above, the dark current of the n-type floating diffusion capacitor 213 is stored for one imaging frame, which is a long time. is a large value of 1.19 electrons/frame/pixel.

このように、光電変換膜２２０の光電変換動作により発生する本来の信号電荷量に、上記増大したｎ型浮遊拡散容量の暗電流の電荷量が加算されてしまうため、本来の画素出力信号値からの誤差が増大した状態での値が出力されてしまうという課題があった。また、このことは、上述した４トランジスタ型画素を備えた固体撮像素子の場合でも同様に、課題とされていた。 As described above, since the amount of dark current generated by the increased n-type floating diffusion capacitance is added to the original amount of signal charge generated by the photoelectric conversion operation of the photoelectric conversion film 220, the original pixel output signal value becomes There is a problem that the value is output in a state where the error of is increased. Moreover, this is also a problem in the case of the above-described solid-state imaging device having four-transistor pixels.

本発明は上記事情に鑑みなされたものであり、各画素において、浮遊拡散容量の暗電流の絶対値をより小さい値として、画素出力信号値の誤差を軽減し得る固体撮像素子および撮像装置を提供することを目的とするものである。 SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and provides a solid-state imaging device and an imaging apparatus capable of reducing errors in pixel output signal values by reducing the absolute value of the dark current of the floating diffusion capacitance in each pixel. It is intended to

本発明に係る第１の固体撮像素子は、
画素回路上に配設した、積層体からなる光電変換膜、またはフォトダイオードからなる光電変換部のいずれかの光電変換手段を備えたＣＭＯＳ型の固体撮像素子であって、
前記光電変換手段で発生した信号電荷を信号電圧へ変換する浮遊拡散容量を備え、
該浮遊拡散容量は、基板上に設けられたウエル内に配するように構成され、
前記浮遊拡散容量は第１の導電型であり、前記ウエルは第２の導電型であり、前記基板は該第２の導電型であるように構成され、
前記浮遊拡散容量の直下領域の少なくとも一部には前記ウエルの不純物が注入されていないイオン非注入部を設け、該直下領域の不純物濃度は、該直下領域の周囲の前記ウエルの不純物濃度より低くなるように、かつ該直下領域の不純物濃度を、前記基板の不純物濃度より高くなるように構成されたことを特徴とするものである。 The first solid-state imaging device according to the present invention is
A CMOS solid-state imaging device provided with a photoelectric conversion means, which is either a photoelectric conversion film made of a laminate or a photoelectric conversion portion made of a photodiode, disposed on a pixel circuit,
comprising a floating diffusion capacitance for converting the signal charge generated by the photoelectric conversion means into a signal voltage;
the floating diffusion capacitance is configured to be disposed within a well provided on the substrate;
wherein the floating diffusion capacitance is of a first conductivity type, the well is of a second conductivity type, and the substrate is configured to be of the second conductivity type;
An ion non-implanted portion into which the impurity of the well is not implanted is provided in at least a part of the region directly below the floating diffusion capacitance, and the impurity concentration of the region directly below is lower than the impurity concentration of the well surrounding the region directly below. and the impurity concentration of the region directly under the substrate is higher than the impurity concentration of the substrate.

また、本発明に係る第２の固体撮像素子は、
画素回路上に配設した、積層体からなる光電変換膜、またはフォトダイオードからなる光電変換部のいずれかの光電変換手段を備えたＣＭＯＳ型の固体撮像素子であって、
前記光電変換手段で発生した信号電荷を信号電圧へ変換する浮遊拡散容量を備え、
該浮遊拡散容量は、基板上に設けられたウエル内に配するように構成され、
前記浮遊拡散容量は第１の導電型であり、前記ウエルは第２の導電型であり、前記基板は該第１の導電型であるように構成され、
前記浮遊拡散容量の直下領域の少なくとも一部には前記ウエルの不純物が注入されていないイオン非注入部を設け、該直下領域の不純物濃度は、該直下領域の周囲の前記ウエルの不純物濃度より低くなるように構成されたことを特徴とするものである。 Further, the second solid-state imaging device according to the present invention is
A CMOS solid-state imaging device provided with a photoelectric conversion means, which is either a photoelectric conversion film made of a laminate or a photoelectric conversion portion made of a photodiode, disposed on a pixel circuit,
comprising a floating diffusion capacitance for converting the signal charge generated by the photoelectric conversion means into a signal voltage;
the floating diffusion capacitance is configured to be disposed within a well provided on the substrate;
wherein the floating diffusion capacitance is of a first conductivity type, the well is of a second conductivity type, and the substrate is of the first conductivity type;
An ion non-implanted portion into which the impurity of the well is not implanted is provided in at least a part of the region directly below the floating diffusion capacitance, and the impurity concentration of the region directly below is lower than the impurity concentration of the well surrounding the region directly below. It is characterized in that it is configured to be

また、前記積層体からなる光電変換膜を前記光電変換手段として備えたＣＭＯＳ型の固体撮像素子であって、
前記画素回路が、前記浮遊拡散容量とリセット電源の間に配置されたリセットトランジスタと、前記浮遊拡散容量と接続されたゲート電極を備えたソースフォロアアンプトランジスタと、画素を選択するための駆動波形が入力されるゲート電極を備えた選択トランジスタと、の３つのトランジスタを備えたことが好ましい。 A CMOS-type solid-state imaging device including a photoelectric conversion film made of the laminate as the photoelectric conversion means,
The pixel circuit includes a reset transistor arranged between the floating diffusion capacitor and a reset power supply, a source follower amplifier transistor having a gate electrode connected to the floating diffusion capacitor, and a driving waveform for selecting a pixel. A selection transistor with a gate electrode to which the input is provided.

また、前記積層体からなる光電変換膜を前記光電変換手段として備えたＣＭＯＳ型の固体撮像素子であって、
前記浮遊拡散容量はｎ型半導体により構成され、前記ウエルはｐ型半導体により構成され、画素電極が前記浮遊拡散容量に接続された構成とされ、
前記光電変換膜は、電子注入阻止層、光電変換層兼電荷増倍層、正孔注入阻止層、および膜電極の各層をこの順に前記画素電極上に積層されてなり、
該膜電極には、前記画素電極へのリセット電圧に対して正の電圧を印加し、光電変換により発生した電子正孔対のうち正孔を前記光電変換膜の走行キャリアとして用いるように構成されてなることが好ましい。 A CMOS-type solid-state imaging device including a photoelectric conversion film made of the laminate as the photoelectric conversion means,
The floating diffusion capacitance is made of an n-type semiconductor, the well is made of a p-type semiconductor, and the pixel electrode is connected to the floating diffusion capacitance,
The photoelectric conversion film is formed by laminating an electron injection blocking layer, a photoelectric conversion layer/charge multiplication layer, a hole injection blocking layer, and a film electrode in this order on the pixel electrode,
A positive voltage is applied to the film electrode with respect to the reset voltage applied to the pixel electrode, and holes among electron-hole pairs generated by photoelectric conversion are used as running carriers of the photoelectric conversion film. It is preferable to

また、前記フォトダイオードからなる光電変換部を前記光電変換手段として備えたＣＭＯＳ型の固体撮像素子であって、
前記画素回路が、前記フォトダイオードと前記浮遊拡散容量の間に配置された転送トランジスタと、前記浮遊拡散容量とリセット電源の間に配置されたリセットトランジスタと、前記浮遊拡散容量と接続されたゲート電極を備えたソースフォロアアンプトランジスタと、画素を選択するための駆動波形が入力されるゲート電極を備えた選択トランジスタと、の４つのトランジスタを備えたことが好ましい。 A CMOS-type solid-state imaging device including a photoelectric conversion unit made up of the photodiode as the photoelectric conversion means,
The pixel circuit includes a transfer transistor arranged between the photodiode and the floating diffusion capacitance, a reset transistor arranged between the floating diffusion capacitance and a reset power supply, and a gate electrode connected to the floating diffusion capacitance. and a selection transistor having a gate electrode to which a drive waveform for selecting a pixel is input.

また、本発明に係る撮像装置は、上述したいずれかに記載の固体撮像素子を備え、この固体撮像素子により得られた画像情報を出力する手段を備えたことを特徴とするものである。
この撮像装置において、前記浮遊拡散容量の直下領域の前記ウエルの不純物濃度をＮとしたとき、空乏層の厚みＤを、下式（Ａ）に基づいて求める空乏層厚み算出手段を備えたことが好ましい。
Ｄ＝Ｃ／Ｎ …（Ａ）
ただし、Ｃは一定値。 An imaging apparatus according to the present invention is characterized by comprising any one of the solid-state imaging devices described above and means for outputting image information obtained by the solid-state imaging device.
The image pickup apparatus may further comprise depletion layer thickness calculating means for obtaining a thickness D of the depletion layer based on the following equation (A), where N is the impurity concentration of the well in the region immediately below the floating diffusion capacitance. preferable.
D=C/N (A)
However, C is a constant value.

本発明の固体撮像素子および撮像装置においては、浮遊拡散容量は第１の導電型であり、ウエルは第２の導電型であり、基板は第２の導電型であるように構成され、浮遊拡散容量の直下領域の少なくとも一部にウエルの不純物が注入されていないイオン非注入部を設け、この直下領域の不純物濃度を、この直下領域の周囲のウエルにおける不純物濃度より低くするように、かつこの直下領域の不純物濃度を該基板の不純物濃度より高くするように構成されている。
または、浮遊拡散容量は第１の導電型であり、ウエルは第２の導電型であり、基板は第１の導電型であるように構成され、浮遊拡散容量の直下領域の少なくとも一部にはウエルの不純物が注入されていないイオン非注入部を設け、この直下領域の不純物濃度を、この直下領域の周囲のウエルにおける不純物濃度より低くするように構成されている。 In the solid-state imaging device and imaging device of the present invention, the floating diffusion capacitance is of the first conductivity type, the well is of the second conductivity type, and the substrate is of the second conductivity type. An ion non-implanted portion into which impurities of the well are not implanted is provided in at least a part of the region immediately below the capacitor, and the impurity concentration of the region directly below is made lower than the impurity concentration of the well surrounding the region directly below the capacitor. It is configured such that the impurity concentration of the region immediately below is higher than the impurity concentration of the substrate.
Alternatively, the floating diffusion capacitance is of a first conductivity type, the well is of a second conductivity type, the substrate is configured to be of the first conductivity type, and at least a portion of the region immediately below the floating diffusion capacitance has An ion-non-implanted portion is provided in which no impurity is implanted in the well, and the impurity concentration in the region directly below is lower than the impurity concentration in the well surrounding the region directly below.

このように、浮遊拡散容量の直下領域の少なくとも一部にはウエルの不純物が注入されていないイオン非注入部を設けた構成とされているため、この直下領域は周囲からの固体中の不純物拡散による不純物はあるものの、結局、不純物濃度が低い状態とされる。
このため、深さに対する電位の変化においては、ウエルを一様に形成した従来技術の空乏層の底部位置に比べ、より深部まで空乏層の底部位置が拡がることになり、浮遊拡散容量とウエルの間の接合の電位勾配が緩やかになるので、バンド間トンネリングにより生成される接合暗電流を低減することができる。 In this way, at least a part of the region directly under the floating diffusion capacitance is provided with the non-ion-implanted portion into which the impurity of the well is not implanted. Although there are impurities caused by the
Therefore, in the change of the potential with respect to the depth, the bottom position of the depletion layer spreads deeper than the bottom position of the depletion layer in the conventional technology in which the well is formed uniformly. Junction dark current generated by band-to-band tunneling can be reduced because the potential gradient at the junction between the bands is gentle.

また、この直下領域のウエルにおける不純物が該基板の不純物と同じ導電型であり、かつ、不純物濃度が該基板の不純物濃度より高くなるように構成されている、または、直下領域のウエルにおける不純物と該基板の不純物が異なる導電型で構成されているので、基板の電位を基準とした直下領域のウエルに電位障壁が形成され、基板から浮遊拡散容量へ電子の暗電流が流入することを防ぐ効果を有する。 In addition, the impurity in the well in the region directly below is of the same conductivity type as the impurity in the substrate and the impurity concentration is higher than the impurity concentration in the substrate, or the impurity in the well in the region directly below Since the impurities in the substrate are of different conductivity types, a potential barrier is formed in the well in the region immediately below the potential of the substrate, which has the effect of preventing the dark current of electrons from flowing from the substrate to the floating diffusion capacitance. have

これにより、ノードの暗電流の絶対値が増加することによる、出力信号の本来の信号値からの誤差を軽減し、精度が向上した画素出力信号を得ることができる固体撮像素子および撮像装置を得ることができる。 As a result, a solid-state imaging device and an imaging apparatus are obtained that can reduce the error from the original signal value of the output signal due to an increase in the absolute value of the dark current of the node, and obtain a pixel output signal with improved accuracy. be able to.

なお、特開２００８－０９１７８８号公報には、ｎ型浮遊拡散容量の寄生容量を低減する技術が開示されているが、本願発明のように、浮遊拡散容量の暗電流を低減することを目的とするものではなく、その構成に想到するまでのアプローチも相違することから、発明として全く異なるものである。 Japanese Patent Application Laid-Open No. 2008-091788 discloses a technique for reducing the parasitic capacitance of the n-type floating diffusion capacitance. However, the approach to arrive at the configuration is also different, so they are completely different inventions.

本発明の第１実施形態（第２実施形態についても同様）に係る固体撮像素子の構成を模式的に示す図である。1 is a diagram schematically showing the configuration of a solid-state imaging device according to a first embodiment of the invention (same applies to a second embodiment); FIG. 第１実施形態に係る膜積層タイプの光電変換膜を備えた固体撮像素子における、３トランジスタ型画素回路の等価回路を示す回路図である。1 is a circuit diagram showing an equivalent circuit of a three-transistor pixel circuit in a solid-state imaging device having a film stacking type photoelectric conversion film according to the first embodiment; FIG. 第１実施形態に係る固体撮像素子において、信号読出しを行った場合における画素回路へ入力される信号のタイムチャートを示すものである。5 is a time chart of signals input to pixel circuits when signal readout is performed in the solid-state imaging device according to the first embodiment; 第１実施形態に係る固体撮像素子において、図３に示す信号のタイムチャートの（ａ）、（ｂ）、（ｃ）、（ｄ）各タイミングにおけるエネルギーバンドを示す模式図である。4 is a schematic diagram showing energy bands at respective timings (a), (b), (c), and (d) of the signal time chart shown in FIG. 3 in the solid-state imaging device according to the first embodiment; FIG. 第１実施形態に係る固体撮像素子の画素部の断面模式図である。It is a cross-sectional schematic diagram of the pixel part of the solid-state imaging device which concerns on 1st Embodiment. 図５のＡ－Ａ′線断面におけるバンド図であって、リセット時の状態を示す図である。FIG. 6 is a band diagram in the AA' line cross section of FIG. 5, showing a reset state. 図５に示す第１実施形態の固体撮像素子の画素部における、ｎ型浮遊拡散容量の平面レイアウト図（ａ）と、断面不純物分布を示す図（ｂ）である。6A is a plan layout view of n-type floating diffusion capacitors in the pixel portion of the solid-state imaging device of the first embodiment shown in FIG. 5, and FIG. 6B is a view showing cross-sectional impurity distribution; 図７に示す第１実施形態のｎ型浮遊拡散容量の深さ方向の不純物濃度分布およびキャリア濃度分布、ならびに電位分布を示す図である。8 is a diagram showing impurity concentration distribution, carrier concentration distribution, and potential distribution in the depth direction of the n-type floating diffusion capacitance of the first embodiment shown in FIG. 7; FIG. 図７と図８に示す第１実施形態のｎ型浮遊拡散容量の蓄積時間と蓄積電荷量の関係を示すグラフ（○：対数目盛で表す）と、図１５と図１６に示す従来技術のｎ型浮遊拡散容量の蓄積時間と蓄積電荷量の関係を示すグラフ（●：対数目盛で表す）を比較して示すものである。Graphs showing the relationship between the accumulation time and the accumulated charge amount of the n-type floating diffusion capacitance of the first embodiment shown in FIGS. 2 is a graph showing the relationship between the storage time of the floating diffusion capacitance and the amount of stored charge (●: expressed on a logarithmic scale) for comparison. 図７と図８に示す第１実施形態のｎ型浮遊拡散容量の蓄積時間と蓄積電荷量の関係を示すグラフ（○：線形目盛で表す）と、図１５と図１６に示す従来技術のｎ型浮遊拡散容量の蓄積時間と蓄積電荷量の関係を示すグラフ（●：線形目盛で表す）を比較して示すものである。Graphs showing the relationship between the accumulation time and the accumulated charge amount of the n-type floating diffusion capacitance of the first embodiment shown in FIGS. 2 is a graph showing the relationship between the storage time of the floating diffusion capacitance and the amount of stored charge (●: represented by a linear scale) for comparison. 第２実施形態に係るｎ型フォトダイオードタイプの光電変換部を備えた固体撮像素子における、４トランジスタ型画素回路の等価回路を示す回路図である。FIG. 10 is a circuit diagram showing an equivalent circuit of a four-transistor pixel circuit in a solid-state imaging device having an n-type photodiode type photoelectric conversion unit according to a second embodiment; 第２実施形態に係る固体撮像素子において、信号読出しを行った場合における画素回路へ入力される信号のタイムチャートを示すものである。FIG. 10 is a time chart of signals input to pixel circuits when signal readout is performed in the solid-state imaging device according to the second embodiment; FIG. 第２実施形態に係る固体撮像素子において、図１２に示す信号のタイムチャートの（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）各タイミングにおけるエネルギーバンドを示す模式図である。13 is a schematic diagram showing energy bands at respective timings (a), (b), (c), (d), and (e) of the signal time chart shown in FIG. 12 in the solid-state imaging device according to the second embodiment; FIG. . 第２実施形態に係る固体撮像素子の画素部の断面模式図である。It is a cross-sectional schematic diagram of the pixel part of the solid-state imaging device which concerns on 2nd Embodiment. 従来技術に係る固体撮像素子において、ｎ型浮遊拡散容量の平面レイアウト図（ａ）と、断面不純物分布を示す図（ｂ）である。In a solid-state imaging device according to the conventional technology, FIG. 従来技術に係る固体撮像素子において、ｎ型浮遊拡散容量の深さ方向の不純物濃度分布およびキャリア濃度分布、ならびに電位分布を示す図である。In a solid-state imaging device according to the prior art, it is a diagram showing impurity concentration distribution and carrier concentration distribution in the depth direction of the n-type floating diffusion capacitance, and potential distribution.

以下、本発明の実施形態に係る固体撮像素子について、図面を参照しながら説明する。
なお、以下の記載においては、まず光電変換膜を用いた第１実施形態について詳しく説明し、その後ｎ型光電変換部（ｎ-ＰＤ）を用いた第２実施形態について説明する。
また、上記第１実施形態においては、光電変換手段の暗電流はキャリアを正孔とし、浮遊拡散容量の暗電流はキャリアを電子とした例を示しているが、本発明の固体撮像素子としては、その他の場合について変更態様に記述した種々の組み合わせとすることが可能である。
ここで、以下に記載される技術用語について、簡単に説明しておく。すなわち、ｎ型光電変換部とはｎ型不純物濃度が低いｎ－型のことを称し、ｎ型浮遊拡散容量とはｎ型不純物濃度が高いｎ＋型のことを称し、光電変換膜とはｐ型不純物濃度が低いｐ－型またはｉ型のことを称する。 Hereinafter, solid-state imaging devices according to embodiments of the present invention will be described with reference to the drawings.
In the following description, the first embodiment using a photoelectric conversion film will be first described in detail, and then the second embodiment using an n-type photoelectric conversion part (n-PD) will be described.
In the above-described first embodiment, holes are used as carriers for the dark current of the photoelectric conversion means, and electrons are used as carriers for the dark current of the floating diffusion capacitance. , and various combinations described in the modified embodiments for other cases.
Here, the technical terms described below will be briefly explained. That is, the n-type photoelectric conversion portion refers to n − type having a low n-type impurity concentration, the n-type floating diffusion capacitance refers to n + type having a high n-type impurity concentration, and the photoelectric conversion film refers to p It refers to p − type or i type with low impurity concentration.

（第１実施形態）
図１は、本実施形態（後述する第２実施形態も同様）の固体撮像素子の前提となる単位画素の画素アレイ１０１を示すものであり、具体的にはＣＭＯＳ型固体撮像素子１００のシステム構成図である。ＣＭＯＳ型固体撮像素子１００は、光電変換素子を含む単位画素１０２がアレイ状に２次元配列され、画素駆動配線１０３、垂直信号線１０４と接続している画素アレイ１０１を有するとともに、周辺回路として、列並列信号処理回路１０５、出力回路１０６、タイミング制御回路１０７、水平走査回路１０８、垂直走査回路１０９から構成されている。なお、列並列信号処理回路１０５は、アナログデジタル変換回路（ＡＤＣ）を含む構成となっている。 (First embodiment)
FIG. 1 shows a pixel array 101 of unit pixels, which is a premise of a solid-state imaging device according to the present embodiment (the same applies to a second embodiment to be described later). Specifically, the system configuration of the CMOS solid-state imaging device 100 It is a diagram. A CMOS-type solid-state imaging device 100 has a pixel array 101 in which unit pixels 102 including photoelectric conversion elements are two-dimensionally arranged in an array and connected to pixel drive wirings 103 and vertical signal lines 104. It comprises a column parallel signal processing circuit 105 , an output circuit 106 , a timing control circuit 107 , a horizontal scanning circuit 108 and a vertical scanning circuit 109 . Note that the column-parallel signal processing circuit 105 has a configuration including an analog-to-digital conversion circuit (ADC).

ここで、列並列信号処理回路１０５および水平走査回路１０８が、図１中の上方および下方に配されているのは、片側に配された場合に比べ、列並列信号処理回路１０５のレイアウト幅を単位画素幅の２倍にしつつ、単位画素１列あたり１個の列並列信号処理回路を配置することができるという理由からである。 The column-parallel signal processing circuit 105 and the horizontal scanning circuit 108 are arranged above and below in FIG. This is because one column-parallel signal processing circuit can be arranged for each column of unit pixels while doubling the unit pixel width.

なお、本発明の第１実施形態に係る撮像装置は、例えば図１に示す固体撮像素子１００を備え、さらに、例えば出力回路１０６からの信号を、そのまま、または所望の信号形態に変換して外部に出力する信号出力部を備えた装置であり、例えば、カメラやセンサ等を含む広義の撮像装置である。 The imaging apparatus according to the first embodiment of the present invention includes, for example, the solid-state imaging device 100 shown in FIG. It is an imaging device in a broad sense including, for example, a camera, a sensor, and the like.

図２は、本実施形態に係る固体撮像素子に用いられる、単位画素１０２の等価回路図を示すものである。図２に示す本実施形態に係る単位画素１０２の等価回路は、光電変換膜（ＰＬ）２２０から信号電荷を読み出す画素回路が、ｎ型浮遊拡散容量（ＦＤ）２１３、リセットトランジスタ（ＲＴ）２１４、ソースフォロアアンプトランジスタ（ＳＦ）２１５、選択トランジスタ（ＳＬ）２１６、画素出力（ＯＵＴ）２１７、ソースフォロアアンプトランジスタ電源（ＳＦＶＤＤ）２２２、リセットトランジスタ電源（ＲＴＶＤＤ）２２３から構成されたｎＭＯＳ３トランジスタ型の単位画素１０２の回路構成とされている。 FIG. 2 shows an equivalent circuit diagram of the unit pixel 102 used in the solid-state imaging device according to this embodiment. The equivalent circuit of the unit pixel 102 according to the present embodiment shown in FIG. An nMOS 3-transistor unit pixel composed of a source follower amplifier transistor (SF) 215, a selection transistor (SL) 216, a pixel output (OUT) 217, a source follower amplifier transistor power supply (SFVDD) 222, and a reset transistor power supply (RTVDD) 223. 102 circuit configuration.

図２に示すように、光電変換膜（ＰＬ）２２０は、下部電極がビア（ＶＩＡ）２２７を通してｎ型浮遊拡散容量（ＦＤ）２１３に接続される。ｎ型浮遊拡散容量（ＦＤ）２１３をリセットするリセットトランジスタ（ＲＴ）２１４がｎ型浮遊拡散容量（ＦＤ）２１３とリセットトランジスタ電源（ＲＴＶＤＤ）２２３との間に接続される。ｎ型浮遊拡散容量（ＦＤ）２１３はソースフォロアアンプトランジスタ（ＳＦ）２１５のゲート電極に接続される。ソースフォロアアンプトランジスタ（ＳＦ）２１５と選択トランジスタ（ＳＬ）２１６がソースフォロアアンプトランジスタ電源（ＳＦＶＤＤ）２２２と画素出力（ＯＵＴ）２１７の間に接続される。
なお、図２はｎＭＯＳ３トランジスタ型の単位画素１０２の画素回路を示すものであるが、付加的な機能としてフィードバックリセット機能を備えた回路構成としてもよい。 As shown in FIG. 2 , the photoelectric conversion film (PL) 220 has a lower electrode connected to the n-type floating diffusion capacitor (FD) 213 through a via (VIA) 227 . A reset transistor (RT) 214 for resetting the n-type floating diffusion capacitance (FD) 213 is connected between the n-type floating diffusion capacitance (FD) 213 and a reset transistor power supply (RTVDD) 223 . An n-type floating diffusion capacitor (FD) 213 is connected to the gate electrode of a source follower amplifier transistor (SF) 215 . A source follower amplifier transistor (SF) 215 and a select transistor (SL) 216 are connected between a source follower amplifier transistor power supply (SFVDD) 222 and a pixel output (OUT) 217 .
Although FIG. 2 shows the pixel circuit of the nMOS 3-transistor type unit pixel 102, the circuit may have a feedback reset function as an additional function.

図３に、本実施形態に係る単位画素１０２の画素回路における入力信号のタイムチャートを示す。具体的には、選択トランジスタ（ＳＬ）２１６およびｎ型浮遊拡散容量リセットトランジスタ（ＲＴ）２１４の入力信号のタイムチャートを示す。
また、これらのラベルの後の（１）、（２）、（ｎ）等の符号は、図１における画素アレイ１０１の何行目の単位画素であるのかを表している。また、アナログデジタル変換回路（ＡＤＣ）のサンプリングタイミングのタイムチャートを示すものである。また、デジタル相関二重サンプリング回路（ＤＣＤＳ）でリセットノイズを低減する演算について示すものである。
図４に、図３の各タイミング（ａ）、（ｂ）、（ｃ）、（ｄ）におけるエネルギーバンド模式図を示す。 FIG. 3 shows a time chart of input signals in the pixel circuit of the unit pixel 102 according to this embodiment. Specifically, a time chart of input signals to the select transistor (SL) 216 and the n-type floating diffusion capacitor reset transistor (RT) 214 is shown.
Also, the symbols (1), (2), (n), etc. following these labels represent the row of the unit pixel in the pixel array 101 in FIG. Also, a time chart of sampling timing of an analog-to-digital conversion circuit (ADC) is shown. In addition, calculation for reducing reset noise in a digital correlated double sampling circuit (DCDS) is shown.
FIG. 4 shows energy band schematic diagrams at respective timings (a), (b), (c), and (d) in FIG.

図３と図４における（ａ）のタイミングは、電荷蓄積時であることを示すものである。光電変換膜（ＰＬ）２２０の上部電極（膜電極）に、リセットトランジスタ電源（ＲＴＶＤＤ）２２３の電圧を基準として正電圧を加えており、光電変換膜（ＰＬ）２２０で信号電荷の正孔が発生し、光電変換膜（ＰＬ）２２０からＶＩＡ２２７を経てｎ型浮遊拡散容量（ＦＤ）２１３に信号電荷の正孔が移動し、ｎ型浮遊拡散容量（ＦＤ）２１３で信号電荷の正孔が蓄積され、電位が大きくなる。 The timing of (a) in FIGS. 3 and 4 indicates the time of charge accumulation. A positive voltage is applied to the upper electrode (film electrode) of the photoelectric conversion film (PL) 220 with reference to the voltage of the reset transistor power supply (RTVDD) 223, and the photoelectric conversion film (PL) 220 generates signal charge holes. Then, signal charge holes move from the photoelectric conversion film (PL) 220 to the n-type floating diffusion capacitor (FD) 213 via the VIA 227 , and the signal charge holes are accumulated in the n-type floating diffusion capacitor (FD) 213 . , the potential increases.

（ｂ）のタイミングでは、選択トランジスタ（ＳＬ）２１６がオンになり当該画素が選択され、ｎ型浮遊拡散容量（ＦＤ）２１３に蓄積された信号電荷が読み出されて、アナログデジタル変換回路（ＡＤＣ）においてアナログ値からデジタル値へ変換される。
（ｃ）のタイミングでは、リセットトランジスタ（ＲＴ）２１４がオンになり、ｎ型浮遊拡散容量（ＦＤ）２１３がリセットトランジスタ電源（ＲＴＶＤＤ）２２３の電圧値にリセットされる。
（ｄ）のタイミングでは、リセットトランジスタ（ＲＴ）２１４がオフになる。また、ｎ型浮遊拡散容量（ＦＤ）２１３に混入したリセットノイズが読み出されて、アナログデジタル変換回路（ＡＤＣ）においてアナログ値からデジタル値へ変換される。 At the timing (b), the selection transistor (SL) 216 is turned on to select the pixel, the signal charge accumulated in the n-type floating diffusion capacitor (FD) 213 is read out, and the analog-to-digital conversion circuit (ADC ), the analog value is converted to a digital value.
At timing (c), the reset transistor (RT) 214 is turned on, and the n-type floating diffusion capacitor (FD) 213 is reset to the voltage value of the reset transistor power supply (RTVDD) 223 .
At the timing (d), the reset transistor (RT) 214 is turned off. Also, reset noise mixed in the n-type floating diffusion capacitor (FD) 213 is read out and converted from an analog value to a digital value in an analog-to-digital conversion circuit (ADC).

図３においてＭ－１フレームの１行目の単位画素１０２のリセット後、リセットノイズの値が読み出される。Ｍフレームの１行目の読み出しまでが１回の蓄積時間になる。その後、単位画素１０２が選択されて、リセットノイズが重畳された信号がアナログデジタル変換されて読み出される。このＭフレーム１行目のリセットノイズが重畳された信号がアナログデジタル変換された値と、Ｍ－１フレーム１行目のリセットノイズがアナログデジタル変換された値とでは、リセットノイズが同じものであるので、センサ外部でのデジタル相関二重サンプリング処理により、リセットノイズが相殺されて、信号のみを分離して抽出することができる（特開２０１５－１６７３４３号公報を参照）。 After resetting the unit pixels 102 in the first row of the M−1 frame in FIG. 3, the value of the reset noise is read. One accumulation time is up to the reading of the first row of the M frame. After that, the unit pixel 102 is selected, and the signal on which the reset noise is superimposed is analog-to-digital converted and read out. The reset noise is the same between the analog-digital converted value of the signal superimposed with the reset noise in the first row of the M frame and the analog-digital converted value of the reset noise in the first row of the M−1 frame. Therefore, reset noise can be canceled by digital correlated double sampling processing outside the sensor, and only the signal can be separated and extracted (see Japanese Patent Application Laid-Open No. 2015-167343).

図５に、本実施形態に係る固体撮像素子の画素構造の断面模式図を示す。この固体撮像素子は、画素回路上に光電変換膜３２０を積層してなる。
光電変換膜３２０は、電子注入阻止層（厚みは例えば２０ｎｍ）３０７、光電変換層（兼電荷増倍層）（厚みは例えば３００ｎｍ）３０５、正孔注入阻止層（厚みは例えば２０ｎｍ）３０４、およびＩＴＯ層からなる膜電極（厚みは例えば３０ｎｍ）３０６が、この順に積層された構造とされている。
また、画素回路は、ｐ型基板３０１上にｐ型ウエル３０２を形成し、ｐ型ウエル３０２内にｎ型ＭＯＳトランジスタ部を形成することで構成される。なお、画素電極３０３はｎ型浮遊拡散容量３１３と電気的に接続されている。ｎ型浮遊拡散容量３１３とリセットトランジスタ電源３２３の間にリセットトランジスタ３１４のゲート電極が接続されている。また、ｐ型基板３０１と画素電極３０３の間には絶縁層３０９が設けられている。 FIG. 5 shows a schematic cross-sectional view of the pixel structure of the solid-state imaging device according to this embodiment. This solid-state imaging device is formed by laminating a photoelectric conversion film 320 on a pixel circuit.
The photoelectric conversion film 320 includes an electron injection blocking layer (thickness is, for example, 20 nm) 307, a photoelectric conversion layer (and charge multiplication layer) (thickness is, for example, 300 nm) 305, a hole injection blocking layer (thickness is, for example, 20 nm) 304, and A film electrode (having a thickness of 30 nm, for example) 306 made of an ITO layer is laminated in this order.
A pixel circuit is constructed by forming a p-type well 302 on a p-type substrate 301 and forming an n-type MOS transistor section in the p-type well 302 . Note that the pixel electrode 303 is electrically connected to the n-type floating diffusion capacitor 313 . A gate electrode of the reset transistor 314 is connected between the n-type floating diffusion capacitance 313 and the reset transistor power supply 323 . An insulating layer 309 is provided between the p-type substrate 301 and the pixel electrode 303 .

図６は、図５のＡ－Ａ′線断面におけるバンド図であって、リセット時の状態を示すものである。
図６のバンド図は画素内部の状態を示す相対的な電位図であり、正孔注入阻止層３０４、光電変換層（兼電荷増倍層）３０５、電子注入阻止層３０７、およびｎ型浮遊拡散容量３１３とｐ型基板３０１（シリコン半導体材料）に対しては、伝導帯下端と価電子帯上端が表されている。
また、画素電極３０３とｎ型浮遊拡散容量３１３間の電位は２．３Ｖであり、ｎ型浮遊拡散容量３１３をリセットした状態におけるリセット電圧である。膜電極（ＩＴＯ層）３０６の電位は１５．３Ｖであり、画素電極３０３のリセット電圧を基準として＋１３.０Ｖが印加されており、膜内の走行キャリアは正孔となっている。 FIG. 6 is a band diagram taken along the line AA' in FIG. 5 and shows the state at the time of resetting.
The band diagram of FIG. 6 is a relative potential diagram showing the state inside the pixel, and includes a hole injection blocking layer 304, a photoelectric conversion layer (also a charge multiplication layer) 305, an electron injection blocking layer 307, and an n-type floating diffusion. For capacitor 313 and p-type substrate 301 (silicon semiconductor material), the conduction band bottom and valence band top are represented.
The potential between the pixel electrode 303 and the n-type floating diffusion capacitance 313 is 2.3 V, which is the reset voltage when the n-type floating diffusion capacitance 313 is reset. The potential of the film electrode (ITO layer) 306 is 15.3 V, +13.0 V is applied with reference to the reset voltage of the pixel electrode 303, and the running carriers in the film are holes.

膜電極３０６と光電変換層（兼電荷増倍層）３０５の間に正孔注入阻止層３０４を入れることにより、膜電極３０６から光電変換層（兼電荷増倍層）３０５へ正孔が注入されることを阻止している。画素電極３０３と光電変換層（兼電荷増倍層）３０５の間に電子注入阻止層３０７を入れることにより、画素電極３０３から光電変換層（兼電荷増倍層）３０５へ電子が注入されることを阻止している。画素電極３０３とｐ型基板３０１の間にｎ型浮遊拡散容量３１３を配置することにより、画素電極３０３からｐ型基板３０１へ電子が移動することを阻止している。 By inserting the hole injection blocking layer 304 between the membrane electrode 306 and the photoelectric conversion layer (cumulative charge multiplication layer) 305, holes are injected from the membrane electrode 306 into the photoelectric conversion layer (cumulative charge multiplication layer) 305. prevent you from doing so. By inserting the electron injection blocking layer 307 between the pixel electrode 303 and the photoelectric conversion layer (which also serves as the charge multiplication layer) 305, electrons are injected from the pixel electrode 303 to the photoelectric conversion layer (which also serves as the charge multiplication layer) 305. is preventing Electrons are prevented from moving from the pixel electrode 303 to the p-type substrate 301 by disposing the n-type floating diffusion capacitor 313 between the pixel electrode 303 and the p-type substrate 301 .

（本実施形態（第１実施形態および第２実施形態）におけるｎ型浮遊拡散容量の暗電流を低減する原理）
図７に第１実施形態（第２実施形態についても同様）におけるｎ型浮遊拡散容量（ＦＤ）３１３の構成について説明する。図７（ａ）は、ＣＭＯＳ型撮像素子を作製するパターン転写用マスクを上方から見た場合の平面レイアウト図を示すものであり、ｎ型浮遊拡散容量３１３の直下の矩形領域においてのみｐ型ウエル３０２に不純物が注入されていないイオン非注入部を設ける様子が示されている。 (Principle of reducing dark current of n-type floating diffusion capacitance in the present embodiment (first embodiment and second embodiment))
The configuration of the n-type floating diffusion capacitor (FD) 313 in the first embodiment (the same applies to the second embodiment) will be described with reference to FIG. FIG. 7(a) shows a plan layout view of a pattern transfer mask for fabricating a CMOS imaging device as viewed from above. A state of providing an ion non-implantation portion in which impurities are not implanted in 302 is shown.

すなわち、イオン注入プロセスでは、ｎ型浮遊拡散容量３１３の直下領域にはｐ型ウエル３０２の不純物のイオン注入がなされず、ｎ型浮遊拡散容量３１３の直下領域の周囲の領域にはｐ型ウエル３０２の不純物のイオン注入が行われる。イオン注入後の加熱処理により、周囲のｐ型ウエル３０２のイオン注入がなされた領域から、イオン注入に係るｐ型不純物がｎ型浮遊拡散容量３１３の直下領域に固体中の不純物拡散により拡散され、ｐ型不純物の濃度分布が形成される。この結果、断面不純物分布図である図７（ｂ）に示すように、ｐ型ウエル３０２の不純物濃度が部分的に低い領域が形成される。 That is, in the ion implantation process, the impurity ions of the p-type well 302 are not implanted into the region immediately below the n-type floating diffusion capacitance 313 , and the region around the region immediately below the n-type floating diffusion capacitance 313 is filled with the p-type well 302 . impurity ions are implanted. By heat treatment after the ion implantation, the p-type impurity related to the ion implantation is diffused from the ion-implanted region of the surrounding p-type well 302 to the region immediately below the n-type floating diffusion capacitance 313 by impurity diffusion in the solid, A concentration distribution of p-type impurities is formed. As a result, as shown in FIG. 7B, which is a cross-sectional impurity distribution diagram, a region with a partially low impurity concentration is formed in the p-type well 302 .

図８の上部には、ｎ型浮遊拡散容量３１３の中央部分における、深さ（μｍ）に対する不純物濃度およびキャリア濃度の変化を表すグラフを、また、図８の下部には、深さ（μｍ）に対する電位の変化を表すグラフを、各々示す。
ここで、本実施形態に係る図７および図８についての理解を容易にするため、まず、図７に対応する、従来技術に係る図１５を、さらに図８に対応する、従来技術に係る図１６を用いて、従来技術について説明する。 The upper portion of FIG. 8 is a graph showing changes in impurity concentration and carrier concentration with respect to the depth (μm) in the central portion of the n-type floating diffusion capacitance 313, and the lower portion of FIG. Graphs representing changes in potential with respect to are shown, respectively.
Here, in order to facilitate understanding of FIGS. 7 and 8 according to the present embodiment, first, FIG. 15 according to the conventional technique corresponding to FIG. 16, the prior art will be described.

まず、図１５に示す、従来技術におけるｎ型浮遊拡散容量７１３の構成について説明する。図１５（ａ）は、ＣＭＯＳ型撮像素子を作成するパターン転写用マスクの平面レイアウト図であり、ｎ型浮遊拡散容量７１３の直下を含めた領域全体にｐ型ウエル７０２のイオン注入がなされた領域を設けるように構成する。このため、ｎ型浮遊拡散容量７１３の直下領域でもｐ型ウエル７０２の不純物のイオン注入がなされるため、断面不純物分布図（ｂ）に示すように、ｐ型ウエル７０２の不純物濃度が一様に形成されることになる。 First, the configuration of the conventional n-type floating diffusion capacitor 713 shown in FIG. 15 will be described. FIG. 15(a) is a plan layout view of a pattern transfer mask for producing a CMOS imaging device, where ions of a p-type well 702 are implanted in the entire region including the area immediately below the n-type floating diffusion capacitance 713. FIG. is configured to provide Therefore, since the impurity ions of the p-type well 702 are implanted even in the region immediately below the n-type floating diffusion capacitance 713, the impurity concentration of the p-type well 702 is uniform as shown in the cross-sectional impurity distribution diagram (b). will be formed.

ここで、図１６を用い、従来技術に係る固体撮像素子における、ｎ型浮遊拡散容量７１３の深さ方向の不純物濃度分布およびキャリア濃度分布、ならびに電位分布について説明する。
図１６の上部には、ｎ型浮遊拡散容量７１３の中央部分における、深さ（μｍ）に対する不純物濃度およびキャリア濃度の変化を表すグラフを、また、図１６の下部には、深さ（μｍ）に対する電位の変化を表すグラフを、各々示す。 Here, the impurity concentration distribution, carrier concentration distribution, and potential distribution in the depth direction of the n-type floating diffusion capacitance 713 in the conventional solid-state imaging device will be described with reference to FIG.
The upper portion of FIG. 16 shows a graph showing changes in impurity concentration and carrier concentration with respect to the depth (μm) in the central portion of the n-type floating diffusion capacitance 713, and the lower portion of FIG. Graphs representing changes in potential with respect to are shown, respectively.

ｐ型ウエル７０２は均一（一様）に形成されているので、ｐ型ウエル７０２の不純物濃度は、標準の濃度になっている。このため、深さと電位の関係においては、ｎ型浮遊拡散容量７１３の直下領域における、ｐ型ウエル７０２の不純物濃度を低減させた図８に示す本実施形態の場合に比べ、空乏層の底位置が深部まで拡がっていない。このため、ｎ型浮遊拡散容量７１３とその直下領域のｐ型ウエル７０２の間の接合の電位勾配が急峻になるので、バンド間トンネリングにより生成される接合暗電流が増加する（〈２〉を参照）。ただし、ｐ型基板７０１の電位に比してｐ型ウエル７０２の電位は低く、ｐ型ウエル７０２の電位がｐ型基板７０１の電位を基準として電位障壁を構成するので、ｐ型基板７０１の少数キャリアである電子による暗電流がｎ型浮遊拡散容量７１３に流入しない（〈１〉を参照）電位分布となっている。 Since the p-type well 702 is formed uniformly (uniformly), the impurity concentration of the p-type well 702 is a standard concentration. Therefore, in the relationship between the depth and the potential, the bottom position of the depletion layer in the region immediately below the n-type floating diffusion capacitance 713 is lower than that of the present embodiment shown in FIG. does not extend deep. Therefore, the potential gradient of the junction between the n-type floating diffusion capacitor 713 and the p-type well 702 directly below it becomes steep, so that the junction dark current generated by band-to-band tunneling increases (see <2>. ). However, the potential of the p-type well 702 is lower than the potential of the p-type substrate 701, and the potential of the p-type well 702 constitutes a potential barrier with the potential of the p-type substrate 701 as a reference. The potential distribution is such that a dark current due to electrons, which are carriers, does not flow into the n-type floating diffusion capacitance 713 (see <1>).

これに対し、本実施形態に係るｐ型ウエル３０２の不純物濃度は、図１６に示す従来技術の場合とは異なり、ｎ型浮遊拡散容量３１３の直下領域にｐ型ウエル３０２の不純物が注入されていないイオン非注入部を設けているため、ｎ型浮遊拡散容量３１３の直下領域では、図８に示すように低い不純物濃度になっている。このため、深さに対する電位の変化においては、図１６に示す従来技術の空乏層の底部位置（0.5μｍ）に比べ、本実施形態のものでは、より深部（0.7μｍ）まで空乏層の底部位置が拡がっている。したがって、ｎ型浮遊拡散容量３１３とその直下領域のｐ型ウエル３０２の間の接合の電位勾配が緩やかになるので、バンド間トンネリングにより生成される接合暗電流を低減する（〈２〉を参照）ことができる。 On the other hand, the impurity concentration of the p-type well 302 according to this embodiment is different from that of the prior art shown in FIG. Since the non-implanted ion-implanted portion is provided, the impurity concentration in the region immediately below the n-type floating diffusion capacitance 313 is low as shown in FIG. Therefore, in the change in potential with respect to depth, the bottom position of the depletion layer is deeper (0.7 μm) in the present embodiment than the bottom position (0.5 μm) of the depletion layer in the prior art shown in FIG. is spreading. Therefore, the potential gradient at the junction between the n-type floating diffusion capacitance 313 and the p-type well 302 in the region immediately below it becomes gentle, thereby reducing the junction dark current generated by band-to-band tunneling (see <2>). be able to.

なお、上述した空乏層の底部位置（厚み）について説明するに、半導体においてｐｎ階段接合を形成した場合、ｎ型領域の不純物濃度ＮＤ、ｎ型領域の空乏層の厚さＷｎ、ｐ型領域の不純物濃度ＮＡ、およびｐ型領域の空乏層の厚さＷｐの間には、
ＮＤ×Ｗｎ＝ＮＡ×Ｗｐ
の関係があるので、これを利用して、求めることも有効である。 To explain the bottom position (thickness) of the depletion layer described above, when a pn abrupt junction is formed in a semiconductor, the impurity concentration N D of the n-type region, the thickness W n of the depletion layer of the n-type region, the p-type Between the impurity concentration N A of the region and the thickness W p of the depletion layer of the p-type region,
N D ×W n =N A ×W p
Since there is a relationship of , it is also effective to obtain by using this.

すなわち、本実施形態に係る撮像装置（の空乏層厚み算出手段（図示せず））において、ｎ型浮遊拡散容量の空乏層の厚さをＤ０、およびその不純物濃度をＮ０とした場合、Ｄ０とＮ０の積から求められたＣ（一定値）を利用した下式（Ａ）からｎ型浮遊拡散容量の直下領域のｐ型ウエルの空乏層の厚さＤを求めることが可能である。
Ｄ＝Ｃ／Ｎ …（Ａ）
ただし、Ｎはｎ型浮遊拡散容量の直下領域のｐ型ウエルの不純物濃度である。 That is, in the imaging device (depletion layer thickness calculation means (not shown) of) according to the present embodiment, when the thickness of the depletion layer of the n-type floating diffusion capacitance is D 0 and the impurity concentration is N 0 , The thickness D of the depletion layer of the p-type well in the region immediately below the n-type floating diffusion capacitance can be obtained from the following formula (A) using C (constant value) obtained from the product of D0 and N0 . be.
D=C/N (A)
However, N is the impurity concentration of the p-type well in the region immediately below the n-type floating diffusion capacitance.

また、本実施形態においては、ｐ型基板３０１の不純物濃度は、ｎ型浮遊拡散容量３１３の直下領域のｐ型ウエル３０２における不純物濃度より低くなっている。このため、ｐ型基板３０１の電位を基準とした場合、ｎ型浮遊拡散容量３１３の直下領域のｐ型ウエル３０２の電位はより低くなり、ｐ型ウエル３０２の電位がｐ型基板３０１の電位を基準として電位障壁となる。 Further, in this embodiment, the impurity concentration of the p-type substrate 301 is lower than that of the p-type well 302 in the region immediately below the n-type floating diffusion capacitance 313 . Therefore, when the potential of the p-type substrate 301 is used as a reference, the potential of the p-type well 302 in the region immediately below the n-type floating diffusion capacitance 313 becomes lower, and the potential of the p-type well 302 exceeds the potential of the p-type substrate 301 . It becomes a potential barrier as a reference.

なお、上記電位障壁により、ｐ型基板３０１の少数キャリアである電子の暗電流がｎ型浮遊拡散容量３１３へ流入しない（〈１〉を参照）電位分布となっていることについては、図１６に示す従来技術と同じとなる。 Note that the dark current of electrons, which are minority carriers, of the p-type substrate 301 does not flow into the n-type floating diffusion capacitance 313 due to the potential barrier (see <1>). It is the same as the conventional technology shown.

すなわち、このｐ型基板３０１の電位を基準としたｎ型浮遊拡散容量３１３の直下領域のｐ型ウエル３０２の電位障壁高さは、ｐ型基板３０１に存在する少数キャリアである電子の熱揺らぎのエネルギーである３ｋＢＴ（室温で０．０７８ｅＶ）以上であれば、ｐ型基板３０１からｎ型浮遊拡散容量３１３へ電子の暗電流が流入することを防ぐ効果（〈１〉を参照）があるので、この電位障壁高さは、図１６に示す従来技術の電位障壁高さより低くなっているものの、電子の暗電流が流入することを防ぐ効果（〈１〉を参照）において略同等と考えて差し支えない。 That is, the potential barrier height of the p-type well 302 in the region immediately below the n-type floating diffusion capacitance 313 with the potential of the p-type substrate 301 as a reference is the thermal fluctuation of electrons, which are minority carriers existing in the p-type substrate 301. If the energy is 3k B T (0.078 eV at room temperature) or more, it has the effect of preventing the dark current of electrons from flowing from the p-type substrate 301 to the n-type floating diffusion capacitance 313 (see <1>). Therefore, although this potential barrier height is lower than the potential barrier height of the conventional technology shown in FIG. It's okay.

縦横両軸を対数目盛とした図９、および縦横両軸を線形目盛とした図１０に、第１実施形態のｎ型浮遊拡散容量の蓄積時間と蓄積電荷量の関係を示すグラフ（○印）と、従来技術のｎ型浮遊拡散容量の蓄積時間と蓄積電荷量の関係を示すグラフ（●印）を各々示す。なお、図１０は、第１実施形態に係る直線の傾きと、従来技術に係る直線の傾きの違いを明らかにするために表されたものである。
ここで、ｎ型浮遊拡散容量の面積は、０．２５８４μｍ２であり、フレーム周波数は６０Ｈｚである。 FIG. 9 with both vertical and horizontal axes on a logarithmic scale and FIG. 10 with both vertical and horizontal axes on a linear scale are graphs (○ marks) showing the relationship between the accumulation time and the accumulated charge amount of the n-type floating diffusion capacitance of the first embodiment. and graphs (marked ●) showing the relationship between the storage time and the amount of stored charge of the n-type floating diffusion capacitance of the prior art. FIG. 10 is shown to clarify the difference between the slope of the straight line according to the first embodiment and the slope of the straight line according to the prior art.
Here, the area of the n-type floating diffusion capacitance is 0.2584 μm 2 and the frame frequency is 60 Hz.

このとき、図７に示す本実施形態の場合、すなわち、ｎ型浮遊拡散容量３１３の直下領域において、ｐ型ウエル３０２の不純物が注入されていないイオン非注入部を設けた場合には、電子暗電流の測定結果は１．１２電子／フレーム／画素であった。
一方、図１５に示す従来技術の場合、すなわち、ｎ型浮遊拡散容量７１３の直下領域にｐ型ウエル７０２の不純物が均一に存在している場合には、電子暗電流の測定結果は１．１９電子／フレーム／画素であった。
したがって、ｎ型浮遊拡散容量７１３の直下領域にｐ型ウエル７０２が均一に存在する従来技術の場合に比べ、ｎ型浮遊拡散容量直下領域にｐ型ウエル３０２の不純物が注入されていないイオン非注入部を設けた、本実施形態の場合には電子暗電流が６％低減した。 At this time, in the case of the present embodiment shown in FIG. 7, that is, in the case where an ion non-implanted portion in which the impurity of the p-type well 302 is not implanted is provided in the region immediately below the n-type floating diffusion capacitance 313, electron darkening is performed. The measured current was 1.12 electrons/frame/pixel.
On the other hand, in the case of the prior art shown in FIG. 15, that is, when the impurity of the p-type well 702 uniformly exists in the region immediately below the n-type floating diffusion capacitance 713, the measurement result of the electron dark current is 1.19. It was electrons/frame/pixel.
Therefore, compared to the conventional technique in which the p-type well 702 uniformly exists in the region immediately below the n-type floating diffusion capacitance 713, the ion non-implantation method in which the impurity of the p-type well 302 is not implanted in the region directly below the n-type floating diffusion capacitance 713 is used. In the case of this embodiment in which the portion is provided, the electron dark current is reduced by 6%.

（第２実施形態）
次に、本発明の第２実施形態について説明する。
なお、この第２実施形態は、第２実施形態特有の構成および作用効果を有するほか、上記第１実施形態と類似の構成および作用効果をも有しているので、本来は、第２実施形態の説明において、上記第１実施形態と共通する部分については省略することも可能であるが、以下の記載においては、発明の理解を容易、かつ円滑にするため、上記第１実施形態と重複する部分についても敢えて省略しないで説明する場合がある。 (Second embodiment)
Next, a second embodiment of the invention will be described.
It should be noted that, in addition to having the configuration and operational effects unique to the second embodiment, the second embodiment also has similar configuration and operational effects to those of the first embodiment. In the description of , it is possible to omit the parts common to the first embodiment, but in the following description, in order to facilitate and facilitate the understanding of the invention, it overlaps with the first embodiment Some parts may be explained without omitting them.

図１１は、第２実施形態に係る固体撮像素子に用いられる、単位画素１０２´の等価回路図を示すものである。図１１に示す第２実施形態に係る単位画素１０２´の等価回路は、ｐ型ウエルに囲まれたｎ型光電変換部（ｎ－ＰＤ）５１９から信号電荷を読み出す画素回路が、転送トランジスタ（ＴＸ）５１８、ｎ型浮遊拡散容量（ＦＤ）５１３、リセットトランジスタ（ＲＴ）５１４、ソースフォロアアンプトランジスタ（ＳＦ）５１５、選択トランジスタ（ＳＬ）５１６、画素出力（ＯＵＴ）５１７、ソースフォロアアンプトランジスタ電源（ＳＦＶＤＤ）５２２、リセットトランジスタ電源（ＲＴＶＤＤ）５２３から構成されたｎＭＯＳ４トランジスタ型の単位画素１０２´の回路構成とされている。 FIG. 11 shows an equivalent circuit diagram of a unit pixel 102' used in the solid-state imaging device according to the second embodiment. The equivalent circuit of the unit pixel 102' according to the second embodiment shown in FIG. ) 518, n-type floating diffusion capacitance (FD) 513, reset transistor (RT) 514, source follower amplifier transistor (SF) 515, selection transistor (SL) 516, pixel output (OUT) 517, source follower amplifier transistor power supply (SFVDD ) 522 , and a reset transistor power supply (RTVDD) 523 .

ｎ型光電変換部（ｎ－ＰＤ）５１９は、ｐ型ウエルに囲まれてなり、転送トランジスタ（ＴＸ）５１８に接続される。ｎ型浮遊拡散容量（ＦＤ）５１３は、転送トランジスタ（ＴＸ）５１８に接続される。ｎ型浮遊拡散容量（ＦＤ）５１３をリセットするリセットトランジスタ（ＲＴ）５１４がｎ型浮遊拡散容量（ＦＤ）５１３とリセットトランジスタ電源（ＲＴＶＤＤ）５２３との間に接続される。ｎ型浮遊拡散容量（ＦＤ）５１３はソースフォロアアンプトランジスタ（ＳＦ）５１５のゲート電極に接続される。ソースフォロアアンプトランジスタ（ＳＦ）５１５と選択トランジスタ（ＳＬ）５１６がソースフォロアアンプトランジスタ電源（ＳＦＶＤＤ）５２２と画素出力（ＯＵＴ）５１７の間に接続される。 An n-type photoelectric conversion portion (n-PD) 519 is surrounded by a p-type well and connected to a transfer transistor (TX) 518 . An n-type floating diffusion capacitor (FD) 513 is connected to a transfer transistor (TX) 518 . A reset transistor (RT) 514 for resetting the n-type floating diffusion capacitance (FD) 513 is connected between the n-type floating diffusion capacitance (FD) 513 and a reset transistor power supply (RTVDD) 523 . An n-type floating diffusion capacitor (FD) 513 is connected to the gate electrode of a source follower amplifier transistor (SF) 515 . A source follower amplifier transistor (SF) 515 and a selection transistor (SL) 516 are connected between a source follower amplifier transistor power supply (SFVDD) 522 and a pixel output (OUT) 517 .

本実施形態に係る単位画素１０２´の画素回路における入力信号のタイムチャート（選択トランジスタ（ＳＬ）５１６およびｎ型浮遊拡散容量リセットトランジスタ（ＲＴ）５１４の入力信号のタイムチャート）は、図１２により表される。また、図１３に、図１２の各タイミング（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）におけるエネルギーバンド模式図を示す。 A time chart of input signals (a time chart of input signals of the selection transistor (SL) 516 and the n-type floating diffusion capacitor reset transistor (RT) 514) in the pixel circuit of the unit pixel 102' according to the present embodiment is shown in FIG. be done. 13 shows energy band schematic diagrams at respective timings (a), (b), (c), (d), and (e) of FIG.

図１２と図１３における（ａ）のタイミングは、電荷蓄積時であることを示すものである。ｎ型光電変換部（ｎ－ＰＤ）５１９で信号電荷の電子が発生すると、ｎ型光電変換部（ｎ－ＰＤ）５１９に電子が蓄積される。
（ｂ）のタイミングでは、選択トランジスタ（ＳＬ）５１６がオンになり当該画素が選択され、リセットトランジスタ（ＲＴ）５１４がオンになり、ｎ型浮遊拡散容量（ＦＤ）５１３がリセットトランジスタ電源（ＲＴＶＤＤ）５２３の電圧値にリセットされる。 The timing of (a) in FIGS. 12 and 13 indicates the time of charge accumulation. When signal charge electrons are generated in the n-type photoelectric conversion unit (n-PD) 519 , electrons are accumulated in the n-type photoelectric conversion unit (n-PD) 519 .
At the timing of (b), the selection transistor (SL) 516 is turned on to select the pixel, the reset transistor (RT) 514 is turned on, and the n-type floating diffusion capacitor (FD) 513 is turned on to the reset transistor power supply (RTVDD). 523 voltage value.

（ｃ）のタイミングでは、リセットトランジスタ（ＲＴ）５１４がオフになり、ｎ型浮遊拡散容量（ＦＤ）５１３がリセットトランジスタ電源（ＲＴＶＤＤ）５２３の電圧値で保持され、隔離される。この電圧値には、リセットノイズが含まれる。そして、相関二重サンプリング回路（ＣＤＳ）がｎ型浮遊拡散容量（ＦＤ）に残留するリセットノイズを含む電圧値を読み込んで保持する。
（ｄ）のタイミングでは、転送トランジスタ（ＴＸ）５１８がオンになり、ｎ型光電変換部（ｎ－ＰＤ）５１９からｎ型浮遊拡散容量（ＦＤ）５１３へ電子が移動し、ｎ型浮遊拡散容量（ＦＤ）５１３の電位が変動する。 At the timing (c), the reset transistor (RT) 514 is turned off, and the n-type floating diffusion capacitor (FD) 513 is held at the voltage value of the reset transistor power supply (RTVDD) 523 and isolated. This voltage value includes reset noise. Then, the correlated double sampling circuit (CDS) reads and holds the voltage value including the reset noise remaining in the n-type floating diffusion capacitor (FD).
At the timing of (d), the transfer transistor (TX) 518 is turned on, electrons move from the n-type photoelectric conversion section (n-PD) 519 to the n-type floating diffusion capacitance (FD) 513, and the n-type floating diffusion capacitance The potential of (FD) 513 fluctuates.

（ｅ）のタイミングでは、転送トランジスタ（ＴＸ）５１８がオフになり、ｎ型浮遊拡散容量（ＦＤ）５１３にリセットノイズを含む信号電圧値が保持され、隔離される。そして、相関二重サンプリング回路（ＣＤＳ）がｎ型浮遊拡散容量（ＦＤ）５１３に保持されたリセットノイズを含む信号電圧値を読み込む段階で、（ｃ）のタイミングで保持されているリセットノイズをキャンセルして、信号電圧値のみの値とする。この値をアナログデジタル変換回路（ＡＤＣ）においてアナログ値からデジタル値へ変換する。 At the timing (e), the transfer transistor (TX) 518 is turned off, and the signal voltage value including the reset noise is held in the n-type floating diffusion capacitor (FD) 513 and isolated. Then, at the stage where the correlated double sampling circuit (CDS) reads the signal voltage value containing the reset noise held in the n-type floating diffusion capacitor (FD) 513, the reset noise held at the timing of (c) is canceled. to obtain only the signal voltage value. This value is converted from an analog value to a digital value in an analog-to-digital conversion circuit (ADC).

図１２において、Ｍ－１フレームの１行目の単位画素１０２´のリセット後、リセットノイズの値が読み出される。次にＭ－１フレームの１行目のリセットノイズを含む信号電圧値が読み出される。このＭ－１フレームの同一水平走査期間内のリセットノイズは同じものであるので、相関二重サンプリング回路（ＣＤＳ）の処理により、リセットノイズがキャンセルされて、信号のみを分離して抽出することができる。 In FIG. 12, after resetting the unit pixels 102' in the first row of the M-1 frame, the reset noise value is read. Next, the signal voltage value including the reset noise in the first row of the M-1 frame is read. Since the reset noise within the same horizontal scanning period of the M−1 frames is the same, the reset noise is canceled by the processing of the correlated double sampling circuit (CDS), and only the signal can be separated and extracted. can.

図１４に、本実施形態に係る固体撮像素子の画素構造の断面模式図を示す。ｎ型光電変換部６１９は、ｐ型基板６０１上に構成される。また、画素回路は、ｐ型基板６０１上にｐ型ウエル６０２を形成し、ｐ型ウエル６０２内にｎ型ＭＯＳトランジスタ部を形成することで構成される。転送トランジスタ（ＴＸ）６１８は、ｎ型光電変換部６１９とｎ型浮遊拡散容量６１３の間に構成される。リセットトランジスタ６１４は、ｎ型浮遊拡散容量６１３とリセットトランジスタ電源６２３が接続する拡散層の間に構成される。また、ｐ型基板６０１上には絶縁層６０９が設けられおり、その上に保護膜６１０が設けられている。 FIG. 14 shows a schematic cross-sectional view of the pixel structure of the solid-state imaging device according to this embodiment. The n-type photoelectric conversion section 619 is configured on the p-type substrate 601 . A pixel circuit is constructed by forming a p-type well 602 on a p-type substrate 601 and forming an n-type MOS transistor section in the p-type well 602 . A transfer transistor (TX) 618 is arranged between an n-type photoelectric conversion unit 619 and an n-type floating diffusion capacitor 613 . The reset transistor 614 is configured between the n-type floating diffusion capacitance 613 and the diffusion layer to which the reset transistor power source 623 is connected. An insulating layer 609 is provided on the p-type substrate 601, and a protective film 610 is provided thereon.

なお、第２実施形態におけるｎ型浮遊拡散容量の暗電流を低減する原理については、上記第１実施形態の説明と同様であるので、ここでは省略する。 Note that the principle of reducing the dark current of the n-type floating diffusion capacitance in the second embodiment is the same as the description of the first embodiment, so the description is omitted here.

なお、本発明の第２実施形態に係る撮像装置においては、例えば、第２実施形態に係る固体撮像素子１００´を備え、この固体撮像素子１００´により得られた画像情報を出力する出力部を備えることにより構成される。 Note that the imaging apparatus according to the second embodiment of the present invention includes, for example, the solid-state imaging device 100' according to the second embodiment, and an output unit for outputting image information obtained by the solid-state imaging device 100'. It is configured by providing.

（変更態様）
本発明に係る固体撮像素子および撮像装置としては、第１および第２実施形態の他、種々の形態を採用することが可能である。
すなわち、本発明に係る図５に示す第１実施形態、および図１４に示す第２実施形態の固体撮像素子および撮像装置においては、浮遊拡散容量はｎ型であり、ウエルと基板はｐ型であり、浮遊拡散容量の暗電流は電子であったが、浮遊拡散容量がｐ型であり、ウエルと基板がｎ型であり、浮遊拡散容量の暗電流が正孔であってもよい。この場合、浮遊拡散容量の直下領域のウエルの不純物濃度は、浮遊拡散容量の直下領域の周囲の領域のウエルの不純物濃度より低くするように設定され、浮遊拡散容量の直下領域のウエルの不純物濃度は、基板の不純物濃度より高くするように設定される。 (Mode of change)
Various forms other than the first and second embodiments can be adopted as the solid-state imaging device and the imaging device according to the present invention.
That is, in the solid-state imaging device and imaging device according to the first embodiment shown in FIG. 5 and the second embodiment shown in FIG. 14, the floating diffusion capacitance is n-type, and the well and substrate are p-type. Although the dark current of the floating diffusion capacitance is electrons, the floating diffusion capacitance may be p-type, the well and substrate may be n-type, and the dark current of the floating diffusion capacitance may be holes. In this case, the impurity concentration of the well in the region immediately below the floating diffusion capacitance is set to be lower than the impurity concentration in the well in the region surrounding the region immediately below the floating diffusion capacitance. is set to be higher than the impurity concentration of the substrate.

また、浮遊拡散容量がｎ型であり、ウエルがｐ型であり、基板がｎ型であり、浮遊拡散容量の暗電流が電子であってもよい。また、浮遊拡散容量がｐ型であり、ウエルがｎ型であり、基板がｐ型であり、浮遊拡散容量の暗電流が正孔であってもよい。これらの２つの場合、浮遊拡散容量の直下領域のウエルの不純物濃度は、浮遊拡散容量の直下領域の周囲の領域のウエルの不純物濃度より低くするように設定される。基板の導電型がウエルの導電型と互いに異なっているので、基板の不純物濃度については任意である。 Alternatively, the floating diffusion capacitance may be n-type, the well may be p-type, the substrate may be n-type, and the dark current of the floating diffusion capacitance may be electrons. Alternatively, the floating diffusion capacitance may be p-type, the well may be n-type, the substrate may be p-type, and the dark current of the floating diffusion capacitance may be holes. In these two cases, the impurity concentration of the well in the region immediately below the floating diffusion capacitance is set to be lower than the impurity concentration in the well of the region surrounding the region immediately below the floating diffusion capacitance. Since the conductivity type of the substrate is different from that of the well, the impurity concentration of the substrate is arbitrary.

また、本発明に係る図５における上記第１実施形態の固体撮像素子および撮像装置においては、光電変換手段で発生したキャリアは電子正孔対のうち正孔としたが、光電変換手段で発生したキャリアは電子正孔対のうち電子であってもよい。この場合は、図４～図６において、電子注入阻止層３０７、光電変換層（兼電荷増倍層）３０５、正孔注入阻止層３０４の３つの層から構成される接合の向きが逆となり、膜電極のＩＴＯ層３０６の印加電圧は浮遊拡散容量３１３のリセット電圧を基準として負となる。 Further, in the solid-state imaging device and the imaging device of the first embodiment shown in FIG. The carrier may be an electron of an electron-hole pair. In this case, in FIGS. 4 to 6, the direction of the junction composed of the three layers of the electron injection blocking layer 307, the photoelectric conversion layer (which also serves as the charge multiplication layer) 305, and the hole injection blocking layer 304 is reversed. The voltage applied to the ITO layer 306 of the membrane electrode is negative with respect to the reset voltage of the floating diffusion capacitor 313 .

また、上述した第１実施形態の固体撮像素子の光電変換膜は、電子注入阻止層、光電変換層（兼電荷増倍層）、正孔注入阻止層の各層、および膜電極をこの順に積層されてなるように構成されているが、これら各層の間に他の層を挿入するようにしてもよい。例えば、独立した、電子輸送層や正孔輸送層を上記層間に別途挿入するようにしてもよい。また、光電変換層と電荷増倍層を２つの層に分離してもよい。また、別の電子注入阻止層や正孔注入阻止層を別途挿入するようにしてもよい。また、電子注入阻止層と正孔注入阻止層は光電変換層（兼電荷増倍層）と別の材料とされていてもよいし、ドープする不純物を変更した同じ材料で構成してもよい。
また、上記第１実施形態の固体撮像素子の光電変換膜は、電荷増倍の機能を有していてもよい。また、特定の波長の光を吸収することにより、波長選択性の機能を有していてもよい。 Further, the photoelectric conversion film of the solid-state imaging device of the first embodiment described above has an electron injection blocking layer, a photoelectric conversion layer (which also serves as a charge multiplication layer), a hole injection blocking layer, and a film electrode, which are laminated in this order. However, other layers may be inserted between each of these layers. For example, an independent electron-transporting layer or hole-transporting layer may be separately inserted between the layers. Alternatively, the photoelectric conversion layer and the charge multiplication layer may be separated into two layers. Alternatively, another electron injection blocking layer or hole injection blocking layer may be inserted separately. Further, the electron injection blocking layer and the hole injection blocking layer may be made of a material different from that of the photoelectric conversion layer (which also serves as the charge multiplication layer), or may be made of the same material with different doping impurities.
Further, the photoelectric conversion film of the solid-state imaging device of the first embodiment may have a charge multiplication function. Moreover, it may have a wavelength-selective function by absorbing light of a specific wavelength.

また、上記第１実施形態においては、光電変換層（兼電荷増倍層）の材料として、インジウムリンを用いることが可能である。インジウムリンを材料としたアバランシェ増倍時の過剰雑音について報告がある。インジウムリンでは、電子のイオン化率αより正孔のイオン化率βの方が高く、イオン化率比ｋ＝α／βは約０．２５である。過剰雑音係数Ｆは、増倍率Ｍとイオン化率比ｋを用いて、Ｆ＝Ｍｋ＋（１－ｋ）（２－１／Ｍ）で表され、イオン化率比ｋが小さいほど、過剰雑音係数Ｆは小さくなる。インジウムリンは走行キャリアを正孔として過剰雑音係数が小さいので、アバランシェフォトダイオードに使用されている。したがって、インジウムリンを固体撮像素子の光電変換層（兼電荷増倍層）に使用することができれば、Ｓ／Ｎのよい増倍が得られるので、好適である。また、一般に正孔のイオン化率が電子のイオン化率より高い材料を用いることが可能である。
また、インジウムリンに替えて、ゲルマニウム、インジウムガリウムヒ素リン（リン対ヒ素の組成がＸ：１－Ｘにおいて、Ｘが０．７以上）を用いることが可能である。 Further, in the first embodiment, indium phosphide can be used as the material of the photoelectric conversion layer (which also serves as the charge multiplication layer). Excessive noise during avalanche multiplication using indium phosphide has been reported. In indium phosphide, the hole ionization rate β is higher than the electron ionization rate α, and the ionization rate ratio k=α/β is about 0.25. The excess noise factor F is represented by F=Mk+(1-k)(2-1/M) using the multiplication factor M and the ionization rate ratio k. become smaller. Indium phosphide is used in avalanche photodiodes because it has a small excess noise coefficient with holes as running carriers. Therefore, if indium phosphide can be used for the photoelectric conversion layer (which also serves as the charge multiplication layer) of a solid-state imaging device, multiplication with a good S/N ratio can be obtained, which is preferable. In addition, it is generally possible to use a material in which the ionization rate of holes is higher than the ionization rate of electrons.
In place of indium phosphide, it is possible to use germanium or indium gallium arsenide phosphide (when the composition of phosphorus to arsenic is X:1-X, X is 0.7 or more).

また、上記第１実施形態において、光電変換膜３２０を画素回路上に積層した構造にするようにしているが、これに替えて、光電変換膜３２０をダミーの支持基板上に形成しておいて、その後、光電変換膜３２０を画素回路上に接合することで形成してもよい。これにより、光電変換膜３２０を構成する材料に単結晶材料を用いることができる。また、アモルファス材料や多結晶材料を用いることもできる。また、光電変換膜３２０を画素回路上に蒸着法やスパッタ法により直接積層することで形成してもよい。これにより、光電変換膜３２０を構成する材料にアモルファス材料や多結晶材料を用いることができる。 In addition, in the first embodiment, the photoelectric conversion film 320 is laminated on the pixel circuit, but instead of this, the photoelectric conversion film 320 is formed on a dummy support substrate. After that, the photoelectric conversion film 320 may be formed by bonding onto the pixel circuit. Thereby, a single crystal material can be used as a material forming the photoelectric conversion film 320 . Amorphous materials and polycrystalline materials can also be used. Alternatively, the photoelectric conversion film 320 may be formed by directly laminating it on the pixel circuit by vapor deposition or sputtering. As a result, an amorphous material or a polycrystalline material can be used as the material forming the photoelectric conversion film 320 .

また、上記第２実施形態において、固体撮像素子のｎ型光電変換部は単結晶材料で構成されていてもよい。また、上記第２実施形態においては、ｎ型光電変換部の材料として、シリコンを用いることが可能である。 Further, in the above-described second embodiment, the n-type photoelectric conversion section of the solid-state imaging device may be made of a single crystal material. Further, in the second embodiment, silicon can be used as the material of the n-type photoelectric conversion section.

１００ ＣＭＯＳ型固体撮像素子
１０１ 画素アレイ
１０２、１０２´ 単位画素
１０３、１０３´ 画素駆動配線
１０４、１０４´ 垂直信号線
１０５ 列並列信号処理回路
１０６ 出力回路
１０７ タイミング制御回路
１０８ 水平走査回路
１０９ 垂直走査回路
２１３、３１３、５１３、６１３、７１３ ｎ型浮遊拡散容量（ＦＤ）
２１４、３１４、５１４、６１４、７１４ リセットトランジスタ（ＲＴ）
２１５、５１５ ソースフォロアアンプトランジスタ（ＳＦ）
２１６、５１６ 選択トランジスタ（ＳＬ）
２１７、５１７ 画素出力（ＯＵＴ）
２２０、３２０ 光電変換膜（ＰＬ）
２２２、５２２ ソースフォロアアンプトランジスタ電源（ＳＦＶＤＤ）
２２３、３２３、５２３、６２３ リセットトランジスタ電源（ＲＴＶＤＤ）
２２７ ビア（ＶＩＡ）
３０１、６０１、７０１ ｐ型基板
３０２、６０２、７０２ ｐ型ウエル
３０２ａ イオン非注入部
３０３ 画素電極
３０４ 正孔注入阻止層
３０５ 光電変換層
３０６ 膜電極
３０７ 電子注入阻止層
３０９、６０９ 絶縁層
５１８、６１８ 転送トランジスタ（ＴＸ）
５１９、６１９ ｎ型光電変換部（ｎ－ＰＤ）
６１０ 保護膜
ＤＣＤＳ デジタル相関二重サンプリング回路
REFERENCE SIGNS LIST 100 CMOS solid-state imaging device 101 pixel array 102, 102' unit pixel 103, 103' pixel drive wiring 104, 104' vertical signal line 105 column parallel signal processing circuit 106 output circuit 107 timing control circuit 108 horizontal scanning circuit 109 vertical scanning circuit 213, 313, 513, 613, 713 n-type floating diffusion capacitance (FD)
214, 314, 514, 614, 714 Reset transistor (RT)
215, 515 source follower amplifier transistor (SF)
216, 516 selection transistor (SL)
217, 517 pixel output (OUT)
220, 320 photoelectric conversion film (PL)
222, 522 Source follower amplifier transistor power supply (SFVDD)
223, 323, 523, 623 Reset transistor power supply (RTVDD)
227 Via
301, 601, 701 p-type substrate 302, 602, 702 p-type well 302a non-ion-implanted portion 303 pixel electrode 304 hole injection blocking layer 305 photoelectric conversion layer 306 film electrode 307 electron injection blocking layer 309, 609 insulating layer 518, 618 Transfer transistor (TX)
519, 619 n-type photoelectric conversion unit (n-PD)
610 protective film DCDS digital correlated double sampling circuit

Claims (7)

画素回路上に配設した、積層体からなる光電変換膜、またはフォトダイオードからなる光電変換部のいずれかの光電変換手段を備えたＣＭＯＳ型の固体撮像素子であって、
前記光電変換手段で発生した信号電荷を信号電圧へ変換する浮遊拡散容量を備え、
該浮遊拡散容量は、基板上に設けられたウエル内に配するように構成され、
前記浮遊拡散容量は第１の導電型であり、前記ウエルは第２の導電型であり、前記基板は該第２の導電型であるように構成され、
前記浮遊拡散容量の直下領域の少なくとも一部には前記ウエルの不純物が注入されていないイオン非注入部を設け、該直下領域の不純物濃度は、該直下領域の周囲の前記ウエルの不純物濃度より低くなるように、かつ該直下領域の不純物濃度を、前記基板の不純物濃度より高くなるように構成されたことを特徴とする固体撮像素子。 A CMOS solid-state imaging device provided with a photoelectric conversion means, which is either a photoelectric conversion film made of a laminate or a photoelectric conversion portion made of a photodiode, disposed on a pixel circuit,
comprising a floating diffusion capacitance for converting the signal charge generated by the photoelectric conversion means into a signal voltage;
the floating diffusion capacitance is configured to be disposed within a well provided on the substrate;
wherein the floating diffusion capacitance is of a first conductivity type, the well is of a second conductivity type, and the substrate is configured to be of the second conductivity type;
An ion non-implanted portion into which the impurity of the well is not implanted is provided in at least a part of the region directly below the floating diffusion capacitance, and the impurity concentration of the region directly below is lower than the impurity concentration of the well surrounding the region directly below. and the impurity concentration of the region directly under the substrate is higher than the impurity concentration of the substrate. 画素回路上に配設した、積層体からなる光電変換膜、またはフォトダイオードからなる光電変換部のいずれかの光電変換手段を備えたＣＭＯＳ型の固体撮像素子であって、
前記光電変換手段で発生した信号電荷を信号電圧へ変換する浮遊拡散容量を備え、
該浮遊拡散容量は、基板上に設けられたウエル内に配するように構成され、
前記浮遊拡散容量は第１の導電型であり、前記ウエルは第２の導電型であり、前記基板は該第１の導電型であるように構成され、
前記浮遊拡散容量の直下領域の少なくとも一部には前記ウエルの不純物が注入されていないイオン非注入部を設け、該直下領域の不純物濃度は、該直下領域の周囲の前記ウエルの不純物濃度より低くなるように構成されたことを特徴とする固体撮像素子。 A CMOS solid-state imaging device provided with a photoelectric conversion means, which is either a photoelectric conversion film made of a laminate or a photoelectric conversion portion made of a photodiode, disposed on a pixel circuit,
comprising a floating diffusion capacitance for converting the signal charge generated by the photoelectric conversion means into a signal voltage;
the floating diffusion capacitance is configured to be disposed within a well provided on the substrate;
wherein the floating diffusion capacitance is of a first conductivity type, the well is of a second conductivity type, and the substrate is of the first conductivity type;
An ion non-implanted portion into which the impurity of the well is not implanted is provided in at least a part of the region directly below the floating diffusion capacitance, and the impurity concentration of the region directly below is lower than the impurity concentration of the well surrounding the region directly below. A solid-state imaging device, characterized in that it is configured as follows. 前記積層体からなる光電変換膜を前記光電変換手段として備えたＣＭＯＳ型の固体撮像素子であって、
前記画素回路が、前記浮遊拡散容量とリセット電源の間に配置されたリセットトランジスタと、前記浮遊拡散容量と接続されたゲート電極を備えたソースフォロアアンプトランジスタと、画素を選択するための駆動波形が入力されるゲート電極を備えた選択トランジスタと、の３つのトランジスタを備えたことを特徴とする請求項１または２に記載の固体撮像素子。 A CMOS-type solid-state imaging device including a photoelectric conversion film made of the laminate as the photoelectric conversion means,
The pixel circuit includes a reset transistor arranged between the floating diffusion capacitor and a reset power supply, a source follower amplifier transistor having a gate electrode connected to the floating diffusion capacitor, and a driving waveform for selecting a pixel. 3. The solid-state imaging device according to claim 1, further comprising three transistors: a selection transistor having a gate electrode for receiving an input. 前記積層体からなる光電変換膜を前記光電変換手段として備えたＣＭＯＳ型の固体撮像素子であって、
前記浮遊拡散容量はｎ型半導体により構成され、前記ウエルはｐ型半導体により構成され、画素電極が前記浮遊拡散容量に接続された構成とされ、
前記光電変換膜は、電子注入阻止層、光電変換層兼電荷増倍層、正孔注入阻止層、および膜電極の各層をこの順に前記画素電極上に積層されてなり、
該膜電極には、前記画素電極へのリセット電圧に対して正の電圧を印加し、光電変換により発生した電子正孔対のうち正孔を前記光電変換膜の走行キャリアとして用いるように構成されてなることを特徴とする請求項１～３のうちいずれか１項に記載の固体撮像素子。 A CMOS-type solid-state imaging device including a photoelectric conversion film made of the laminate as the photoelectric conversion means,
The floating diffusion capacitance is made of an n-type semiconductor, the well is made of a p-type semiconductor, and the pixel electrode is connected to the floating diffusion capacitance,
The photoelectric conversion film is formed by laminating an electron injection blocking layer, a photoelectric conversion layer/charge multiplication layer, a hole injection blocking layer, and a film electrode in this order on the pixel electrode,
A positive voltage is applied to the film electrode with respect to the reset voltage applied to the pixel electrode, and holes among electron-hole pairs generated by photoelectric conversion are used as running carriers of the photoelectric conversion film. 4. The solid-state imaging device according to any one of claims 1 to 3, characterized in that: 前記フォトダイオードからなる光電変換部を前記光電変換手段として備えたＣＭＯＳ型の固体撮像素子であって、
前記画素回路が、前記フォトダイオードと前記浮遊拡散容量の間に配置された転送トランジスタと、前記浮遊拡散容量とリセット電源の間に配置されたリセットトランジスタと、前記浮遊拡散容量と接続されたゲート電極を備えたソースフォロアアンプトランジスタと、画素を選択するための駆動波形が入力されるゲート電極を備えた選択トランジスタと、の４つのトランジスタを備えたことを特徴とする請求項１または２に記載の固体撮像素子。 A CMOS-type solid-state imaging device comprising a photoelectric conversion unit composed of the photodiode as the photoelectric conversion means,
The pixel circuit includes a transfer transistor arranged between the photodiode and the floating diffusion capacitance, a reset transistor arranged between the floating diffusion capacitance and a reset power supply, and a gate electrode connected to the floating diffusion capacitance. and a selection transistor having a gate electrode to which a drive waveform for selecting a pixel is input. Solid-state image sensor. 請求項１～５のうちいずれか１項に記載の固体撮像素子を備え、この固体撮像素子により得られた画像情報を出力する手段を備えたことを特徴とする撮像装置。 An imaging apparatus comprising the solid-state imaging device according to any one of claims 1 to 5, and means for outputting image information obtained by the solid-state imaging device. 前記浮遊拡散容量の直下領域の前記ウエルの不純物濃度をＮとしたとき、空乏層の厚みＤを、下式（Ａ）に基づいて求める空乏層厚み算出手段を備えたことを特徴とする請求項６に記載の撮像装置。
Ｄ＝Ｃ／Ｎ …（Ａ）
ただし、Ｃは一定値。
2. A depletion layer thickness calculating means for calculating a thickness D of the depletion layer based on the following equation (A), where N is the impurity concentration of the well in the region immediately below the floating diffusion capacitance. 7. The imaging device according to 6.
D=C/N (A)
However, C is a constant value.
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