JP2022143682A - 磁気センサ - Google Patents

Abstract

【課題】センサチップに磁束を集めるための集磁体を有する磁気センサにおいて、磁界の検出感度を高める。【解決手段】磁気センサ１０は、磁性体層Ｍ１～Ｍ３及び感磁素子Ｒ１～Ｒ４を有するセンサチップ２０と、磁性体層Ｍ１を覆う集磁体３０と、センサチップ２０の裏面２２を覆う本体部Ａ、センサチップの側面２３，２４を覆う突出部Ｂ１，Ｂ２、磁性体層Ｍ２，Ｍ３を覆う突出部Ｃ１，Ｃ２を含む集磁体４０とを備える。突出部Ｃ１，Ｃ２は磁性体層Ｍ２，Ｍ３と向かい合う内面４７を有し、内面４７は集磁体４０の他の少なくとも一つの表面よりも平坦性が高い。このように、集磁体４０の内面４７の平坦性が高められていることから、集磁体４０の内面４７とセンサチップ２０の隙間を小さくすることができ、これにより磁界の検出感度が高められる。【選択図】図３

Description

本発明は磁気センサに関し、特に、センサチップに磁束を集めるための集磁体を有する磁気センサに関する。

磁気センサは、電流計や磁気エンコーダなどに広く用いられている。磁気センサには、検出感度を高めることを目的として、センサチップに磁束を集めるための集磁体が設けられることがある。例えば、特許文献１には、素子形成面の中央部に配置された磁性体層を覆う第１の集磁体（トップスプリッタ）と、センサチップの裏面及び側面を覆うとともに、素子形成面の両端部に配置された磁性体層を覆う第２の集磁体（バックスプリッタ）を有する磁気センサが開示されている。

特許文献１に記載された磁気センサは、トップスプリッタとバックスプリッタの両方を用いていることから、トップスプリッタのみを用いた場合と比べ、素子形成面に対して垂直な方向の磁界を高感度に検出することが可能となる。

特開２０１９－１５８５０８号公報

しかしながら、フェライトなどからなるブロックを単に切削加工してバックスプリッタを作製する方法では、極めて微弱な磁界を高感度に検出することは困難であった。

したがって、本発明は、センサチップに磁束を集めるための集磁体を有する磁気センサにおいて、磁界の検出感度を高めることを目的とする。

本発明による磁気センサは、素子形成面上に形成された第１の磁性体層、第２の磁性体層、第１及び第２の磁性体層間の磁気ギャップによって形成される磁路上に位置する感磁素子を有するセンサチップと、第１の磁性体層を覆う第１の集磁体と、センサチップの素子形成面とは反対側に位置する裏面を覆う本体部、本体部に接続されセンサチップの素子形成面及び裏面と直交する側面を覆う第１の突出部、第１の突出部に接続され第２の磁性体層を覆う第２の突出部を含む第２の集磁体とを備え、第２の突出部は第２の磁性体層と向かい合う第１の表面を有し、第１の表面は第２の集磁体の他の少なくとも一つの表面よりも平坦性が高いことを特徴とする。

本発明によれば、第２の集磁体の第１の表面の平坦性が高められていることから、第２の集磁体の第１の表面とセンサチップの隙間を小さくすることができ、これにより磁界の検出感度が高められる。

本発明において、第１の表面とセンサチップの距離が５０μｍ以下であっても構わない。これによれば、磁界の検出感度をより高めることが可能となる。

本発明において、第１の表面の算術平均うねりＷａが５０μｍ以下であっても構わない。これによれば、第１の表面をセンサチップに押し当てた場合に、両者間の隙間を小さくすることができる。

本発明による磁気センサは、センサチップ、第１の集磁体及び第２の集磁体が搭載された基板をさらに備え、第２の集磁体は基板と向かい合う第２の表面をさらに有し、第２の表面は第２の集磁体の他の少なくとも一つの表面よりも平坦性が高くても構わない。これによれば、第２の集磁体の第２の表面が基板にほぼ隙間なく密着することから、第２の集磁体と基板との摩擦が低減し、アセンブリ時に第２の集磁体を基板上で滑らせるようにしてセンサチップに当接させる作業が行いやすくなる。

本発明において、第２の集磁体はフェライト材料からなるものであっても構わない。フェライト材料は、切断加工したままの状態では平坦性が低いものの、研削又は研磨によって第１の表面を選択的に平坦化することが可能となる。

このように、本発明によれば、センサチップに磁束を集めるための集磁体を有する磁気センサにおいて、磁界の検出感度を高めることが可能となる。

図１は、本発明の好ましい実施形態による磁気センサ１０の外観を示す模式的な斜視図である。 図２は、センサチップ２０の構造を説明するための模式的な斜視図である。 図３は、センサチップ２０と集磁体３０，４０の位置関係を説明するための模式的な斜視図である。 図４は、感磁素子Ｒ１～Ｒ４の接続関係を説明するための回路図である。 図５は、集磁体３０の構造を説明するための略斜視図である。 図６は、集磁体４０の構造を説明するための略斜視図である。 図７は、内面４７の算術平均うねりと集磁体４０の内面４７とセンサチップ２０の隙間との関係を示すグラフである。 図８は、集磁体４０の内面４７とセンサチップ２０の隙間とセンサ感度との関係を示すグラフである。

以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。

図１は、本発明の好ましい実施形態による磁気センサ１０の外観を示す模式的な斜視図である。

図１に示すように、本実施形態による磁気センサ１０は、表面４がｘｚ面を構成する基板２と、基板２の表面４上に載置されたセンサチップ２０、第１の集磁体３０及び第２の集磁体４０とを備えている。センサチップ２０は、ｘｙ面を構成する素子形成面２１を有しており、集磁体３０のｚ方向における一端と素子形成面２１が向かい合っている。集磁体４０は、センサチップ２０の裏面側に設けられている。集磁体３０，４０は、フェライトなど透磁率の高い軟磁性材料からなるブロックである。

図１に示すように、本実施形態においては、センサチップ２０の素子形成面２１が基板２の表面４に対して垂直となるよう、センサチップ２０が搭載されている。つまり、基板２に対して９０°寝かせた状態でセンサチップ２０が搭載されている。このため、集磁体３０，４０のｚ方向における長さが長い場合であっても、集磁体３０，４０を基板２に安定して固定することが可能である。

図２は、センサチップ２０の構造を説明するための模式的な斜視図である。

図２に示すように、センサチップ２０は略直方体形状を有し、ｘｙ平面を構成する素子形成面２１には４つの感磁素子Ｒ１～Ｒ４が形成されている。素子形成面２１の反対側はｘｙ平面を構成する裏面２２である。その他、センサチップ２０は、ｙｚ面を構成し互いに反対側に位置する側面２３，２４と、ｘｚ面を構成し互いに反対側に位置する下面２５及び上面２６を有している。センサチップ２０は、下面２５が基板２の表面４と向かい合うよう、基板２に載置されている。

感磁素子Ｒ１～Ｒ４は、磁界の向き又は強度に応じて特性が変化する素子であれば特に限定されず、例えば、磁気抵抗素子を用いることができる。以下の説明においては、感磁素子Ｒ１～Ｒ４が磁気抵抗素子であり、互いに同一の磁化固定方向を有している場合を例に説明する。ここで、感磁素子Ｒ１，Ｒ３のｘ方向における位置は同じであり、感磁素子Ｒ２，Ｒ４のｘ方向における位置は同じである。また、感磁素子Ｒ１，Ｒ４のｙ方向における位置は同じであり、感磁素子Ｒ２，Ｒ３のｙ方向における位置は同じである。

センサチップ２０の素子形成面２１上には、磁性体層Ｍ１～Ｍ３が形成されている。磁性体層Ｍ１は、平面視で素子形成面２１上の略中央に位置し、そのｘ方向における両側に磁性体層Ｍ２，Ｍ３が配置される。特に限定されるものではないが、磁性体層Ｍ１～Ｍ３としては、樹脂材料に磁性フィラーが分散された複合磁性材料からなる膜であっても構わないし、ニッケル又はパーマロイなどの軟磁性材料からなる薄膜もしくは箔であっても構わないし、フェライトなどからなる薄膜又はバルクシートであっても構わない。そして、感磁素子Ｒ１，Ｒ３は、磁性体層Ｍ１と磁性体層Ｍ２によって形成される磁気ギャップの近傍に配置され、感磁素子Ｒ２，Ｒ４は、磁性体層Ｍ１と磁性体層Ｍ３によって形成される磁気ギャップの近傍に配置される。感磁素子Ｒ１～Ｒ４は、上記の磁気ギャップ内に位置している必要はなく、上記の磁気ギャップによって形成される磁路上、つまり磁気ギャップを通過する検出対象磁界を検出可能な位置に配置されていれば足りる。

図３は、センサチップ２０と集磁体３０，４０の位置関係を説明するための模式的な斜視図である。

図３に示すように、集磁体３０はｚ方向を長手方向とする直方体形状を有しており、そのｚ方向における端部は、平面視で、つまりｚ方向から見て磁性体層Ｍ１と重なる位置に配置されている。集磁体３０はｚ方向の磁束を磁性体層Ｍ１に与え、これをｘ方向の両側に位置する磁性体層Ｍ２，Ｍ３に分配するトップスプリッタとして機能する。集磁体３０のｚ方向における高さについては特に限定されないが、ｚ方向における高さをより高くすることによって、ｚ方向の磁束の選択性を高めることができる。本実施形態においては、集磁体３０のｙ方向における幅がセンサチップ２０のｙ方向における幅と略一致しているが、本発明がこれに限定されるものではない。

センサチップ２０の裏面２２及び側面２３，２４は、集磁体４０によって覆われている。集磁体４０は、センサチップ２０の裏面２２を覆う本体部Ａと、本体部Ａに接続され、センサチップ２０の側面２３，２４をそれぞれ覆う第１の突出部Ｂ１，Ｂ２と、第１の突出部Ｂ１，Ｂ２にそれぞれ接続され、センサチップ２０の素子形成面２１を覆う第２の突出部Ｃ１，Ｃ２とを含む。突出部Ｃ１は磁性体層Ｍ２を覆い、突出部Ｃ２は磁性体層Ｍ３を覆う。

かかる構成により、ｚ方向から見て、感磁素子Ｒ１，Ｒ３は集磁体３０と集磁体４０の突出部Ｃ１との間に位置し、感磁素子Ｒ２，Ｒ４は集磁体３０と集磁体４０の突出部Ｃ２との間に位置する。このため、集磁体３０によって磁性体層Ｍ１集められた磁束は、磁性体層Ｍ２，Ｍ３にほぼ均等に分配された後、突出部Ｃ１，Ｃ２を介して集磁体４０の本体部Ａに吸い込まれる。この時、磁束の一部が感磁素子Ｒ１～Ｒ４を通過するため、感磁素子Ｒ１，Ｒ３と感磁素子Ｒ２，Ｒ４には、互いに逆方向の磁束が与えられることになる。このように、集磁体４０は、集磁体３０によってスプリットされた磁束を集めるバックスプリッタとして機能する。

図４は、感磁素子Ｒ１～Ｒ４の接続関係を説明するための回路図である。

図４に示すように、感磁素子Ｒ１は端子電極５３，５６間に接続され、感磁素子Ｒ２は端子電極５３，５４間に接続され、感磁素子Ｒ３は端子電極５４，５５間に接続され、感磁素子Ｒ４は端子電極５５，５６間に接続される。ここで、端子電極５６には電源電位Ｖｃｃが与えられ、端子電極５４には接地電位ＧＮＤが与えられる。そして、感磁素子Ｒ１～Ｒ４は全て同一の磁化固定方向を有しており、集磁体３０からみて一方側に位置する感磁素子Ｒ１，Ｒ３の抵抗変化量と、集磁体３０からみて他方側に位置する感磁素子Ｒ２，Ｒ４の抵抗変化量との間には差が生じる。これにより、感磁素子Ｒ１～Ｒ４は差動ブリッジ回路を構成し、磁束密度に応じた感磁素子Ｒ１～Ｒ４の電気抵抗の変化が端子電極５３，５５に現れることになる。

端子電極５３，５５から出力される差動信号は、基板２又はその外部に設けられた差動アンプ６１に入力される。差動アンプ６１の出力信号は、端子電極５２にフィードバックされる。図３に示すように、端子電極５１と端子電極５２との間には補償コイル６３が接続されており、これにより、補償コイル６３は差動アンプ６１の出力信号に応じた磁界を発生させる。補償コイル６３は、センサチップ２０に集積することが可能である。かかる構成により、磁束密度に応じた感磁素子Ｒ１～Ｒ４の電気抵抗の変化が端子電極５３，５５に現れると、磁束密度に応じた電流が補償コイル６３に流れ、逆方向の磁束を発生させる。これにより、外部磁束が打ち消される。そして、差動アンプ６１から出力される電流を検出回路６２によって電流電圧変換すれば、外部磁束の向き及び強さを検出することが可能となる。

図５は、集磁体３０の構造を説明するための略斜視図である。

図５に示すように、集磁体３０は６つの表面３１～３６を有する略直方体である。このうち、表面３１はｘｙ面を構成する面であり、実装されると、センサチップ２０の素子形成面２１と向かい合う。表面３３はｘｚ面を構成する面であり、実装されると、基板２の表面４と向かい合う。表面３２は、表面３１の反対側に位置するｘｙ面である。表面３４は、表面３３の反対側に位置するｘｚ面である。表面３５，３６は、互いに反対側に位置するｙｚ面である。

図６は、集磁体４０の構造を説明するための略斜視図である。

図１、図３及び図６に示すように、集磁体４０は略直方体形状を有する本体部Ａと、本体部Ａに接続され、ｚ方向に突出する突出部Ｂ１，Ｂ２と、突出部Ｂ１，Ｂ２にそれぞれ接続され、ｘ方向に折れ曲がる突出部Ｃ１，Ｃ２とを有している。上述の通り、突出部Ｃ１は磁性体層Ｍ２とｚ方向に重なり、突出部Ｃ２は磁性体層Ｍ３とｚ方向に重なる。

また、集磁体４０の表面は、ｘｚ面を構成する上面４１及び下面４２と、ｙｚ面を構成する側面４３，４４と、ｘｙ面を構成する内面４５と、ｙｚ面を構成する内面４６と、ｘｙ面を構成する内面４７と、ｙｚ面を構成する端面４８と、ｘｙ面を構成する端面４９とを有している。このうち、下面４２は、実装されると基板２の表面４と向かい合う。内面４５は、センサチップ２０の裏面２２と向かい合う。内面４６は、センサチップ２０の側面２３，２４と向かい合う。内面４７は、磁性体層Ｍ２，Ｍ３と重なるよう、センサチップ２０の素子形成面２１と向かい合う。特に、内面４７は、磁性体層Ｍ２，Ｍ３を覆う保護膜、つまりセンサチップ２０の表面と接していることが好ましい。

集磁体４０の内面４５は、センサチップ２０の裏面２２と接していても構わないが、集磁体４０の突出部Ｃ１，Ｃ２をセンサチップ２０の素子形成面２１に押し当てられるよう、両者間に隙間を設けても構わない。集磁体４０の内面４６についても、センサチップ２０と集磁体４０のｚ方向における相対的な位置を調整できるよう、センサチップ２０の側面２３，２４に対して若干離間していても構わない。

本実施形態においては、少なくとも集磁体４０の内面４７が平坦化されている。これは、集磁体４０の内面４７に対して研削又は研磨を行った結果である。これにより、集磁体４０の内面４７をセンサチップ２０に押し当てると、集磁体４０の内面４７とセンサチップ２０がほぼ隙間なく密着することから、両者間の隙間に起因する検出感度の低下を抑えることができるとともに、製品間における検出感度のばらつきを小さくすることができる。具体的には、内面４７の算術平均うねりＷａ（ＪＩＳ Ｂ ０６０１：２０１３に定義されたもの）が５０μｍ以下となるよう研削又は研磨を行うことが好ましく、２０μｍ以下となるよう研削又は研磨を行うことがより好ましい。

図７に示すように、内面４７の算術平均うねりＷａが５０μｍ以下であれば、集磁体４０の突出部Ｃ１，Ｃ２をセンサチップ２０の表面に押し当てた場合に、集磁体４０の内面４７とセンサチップ２０の隙間を５０μｍ以下に短縮することができる。また、内面４７の算術平均うねりＷａが２０μｍ以下であれば、集磁体４０の突出部Ｃ１，Ｃ２をセンサチップ２０の表面に押し当てた場合に、集磁体４０の内面４７とセンサチップ２０の隙間を２０μｍ以下に短縮することができる。

図８は、集磁体４０の内面４７とセンサチップ２０の隙間とセンサ感度との関係を示すグラフである。集磁体４０の材料としてフェライトを用いた場合、平坦化を行わなければ内面４７の算術平均うねりＷａは３００μｍ程度となる。この場合に得られるセンサ感度を約４５０００μＶ／ｎＴとすると、集磁体４０の内面４７とセンサチップ２０の隙間が５０μｍ程度であれば、センサ感度は約４６０００μＶ／ｎＴに向上する。さらに、集磁体４０の内面４７とセンサチップ２０の隙間が２０μｍ程度であれば、センサ感度は約４８０００μＶ／ｎＴに向上する。

ここで、集磁体４０の内面４７だけでなく、集磁体４０の他の表面についても平坦化しても構わない。しかしながら、上面４１や側面４３，４４については、その表面性がセンサ感度に影響を与えないことから、これらの面については平坦化することなく、フェライトなどの磁性材料からなるブロックから切り出した状態のままとすることにより、加工コストを削減することができる。但し、下面４２については、内面４７と同様に平坦化しておくことが好ましい。下面４２が平坦化されている場合、集磁体４０を基板２に搭載すると、表面４２が基板２の表面４にほぼ隙間なく密着する。これにより、集磁体４０の下面４２と基板２の表面４との摩擦が低減することから、アセンブリ時に集磁体４０を基板２の表面４上で滑らせるようにしてセンサチップ２０に当接させる作業が行いやすくなる。下面４２の算術平均うねりＷａについては、内面４７と同じであっても構わないし、内面４７よりも大きくても構わない。

さらに、集磁体４０だけでなく、集磁体３０の表面についても平坦化されていることが好ましい。特に、集磁体３０の表面３１を平坦化すれば、素子形成面２１と集磁体３０の隙間に起因する検出感度の低下を大幅に低減することができるとともに、製品間における検出感度のばらつきを大幅に抑えることが可能となる。また、集磁体３０の表面３３を平坦化すれば、表面３３が基板２の表面にほぼ隙間なく密着し、表面３１と表面３３の成す角度が９０°に近づくことから、センサチップ２０の素子形成面２１と集磁体３０の隙間のばらつきを低減することができる。しかも、集磁体３０の表面３３と基板２との摩擦が低減することから、アセンブリ時に集磁体３０を基板２上で滑らせるようにしてセンサチップ２０に当接させる作業が行いやすくなる。

以上説明したように、本実施形態による磁気センサ１０は、トップスプリッタとして機能する集磁体３０とバックスプリッタとして機能する集磁体４０を用いてセンサチップ２０に磁束を集める構造を有しているとともに、集磁体４０の突出部Ｃ１，Ｃ２に含まれる内面４７が選択的に平坦化されていることから、加工コストの増大を抑えつつ、検出感度を高めることが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

２ 基板
４ 基板の表面
１０ 磁気センサ
２０ センサチップ
２１ 素子形成面
２２ 裏面
２３，２４ 側面
２５ 下面
２６ 上面
３０ 第１の集磁体
３１～３６ 表面
４０ 第２の集磁体
４１ 上面
４２ 下面
４３，４４ 側面
４５～４７ 内面
４８，４９ 端面
５１～５６ 端子電極
６１ 差動アンプ
６２ 検出回路
６３ 補償コイル
Ａ 本体部
Ｂ１，Ｂ２ 第１の突出部
Ｃ１，Ｃ２ 第２の突出部
Ｍ１～Ｍ３ 磁性体層
Ｒ１～Ｒ４ 感磁素子

Claims (5)

1. 素子形成面上に形成された第１の磁性体層と、第２の磁性体層と、前記第１及び第２の磁性体層間の磁気ギャップによって形成される磁路上に位置する感磁素子とを有するセンサチップと、
   前記第１の磁性体層を覆う第１の集磁体と、
   前記センサチップの前記素子形成面とは反対側に位置する裏面を覆う本体部と、前記本体部に接続され、前記センサチップの前記素子形成面及び前記裏面と直交する側面を覆う第１の突出部と、前記第１の突出部に接続され、前記第２の磁性体層を覆う第２の突出部とを含む第２の集磁体と、を備え、
   前記第２の突出部は、前記第２の磁性体層と向かい合う第１の表面を有し、
   前記第１の表面は、前記第２の集磁体の他の少なくとも一つの表面よりも平坦性が高いことを特徴とする磁気センサ。
2. 前記第１の表面と前記センサチップの隙間は、５０μｍ以下であることを特徴とする請求項１に記載の磁気センサ。
3. 前記第１の表面の算術平均うねりＷａが５０μｍ以下であることを特徴とする請求項１又は２に記載の磁気センサ。
4. 前記センサチップ、前記第１の集磁体及び前記第２の集磁体が搭載された基板をさらに備え、
   前記第２の集磁体は、前記基板と向かい合う第２の表面をさらに有し、
   前記第２の表面は、前記第２の集磁体の他の少なくとも一つの表面よりも平坦性が高いことを特徴とする請求項１乃至３のいずれか一項に記載の磁気センサ。
5. 前記第２の集磁体がフェライト材料からなることを特徴とする請求項１乃至４のいずれか一項に記載の磁気センサ。

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