JP2022143187A - 半導体装置 - Google Patents

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Abstract

Figure 2022143187000001
【課題】実装面積を縮小できる高耐圧の半導体装置を提供する。
【解決手段】半導体装置は、複数の半導体素子と、絶縁部材と、第１端子と、第２端子と、複数の制御端子と、を備える。前記複数の半導体素子は、半導体部と、前記半導体部の裏面上の第１電極と、表面上の第２電極と、前記表面上の制御電極と、をそれぞれ含み、前記第１電極から前記第２電極に向かう第１方向に並ぶ。前記複数の半導体素子は直列接続され、一方の端の第１素子と、他方の端の第２素子と、を含む。前記絶縁部材は、前記第１素子に向き合う第１表面と、前記第２素子に向き合う第２表面と、を有する。前記第１端子は、前記第１素子の前記第１電極、前記第２端子は、前記第２素子の前記第２電極、前記複数の制御端子はそれぞれ前記制御電極に電気的に接続される。前記第２端子および前記複数の制御端子は、前記第１表面および前記第２表面のいずれか一方に設けられる。
【選択図】図１

Description

実施形態は、半導体装置に関する。
複数の半導体素子を直列接続することにより、高耐圧の半導体装置を実現できる。しかしながら、複数の半導体素子を平面配置すると、回路基板上の半導体装置の実装面積が大きくなる。
特開２０１０－９２１７６号公報
実施形態は、実装面積を縮小できる高耐圧の半導体装置を提供する。
実施形態に係る半導体装置は、複数の半導体素子と、絶縁部材と、第１端子と、第２端子と、複数の制御端子と、を備える。前記複数の半導体素子は、半導体部と、前記半導体部の裏面上に設けられた第１電極と、前記半導体部の前記裏面とは反対側の表面上に設けられた第２電極と、前記半導体部の前記表面上に設けられ、前記第１電極と前記第２電極との間に流れる電流を制御する制御電極と、をそれぞれ含み、前記第１電極から前記第２電極に向かう第１方向に並ぶ。前記複数の半導体素子は、前記第１方向において隣り合う半導体素子の間において、前記第２電極と別の第１電極とを電気的に接続することにより直列接続され、前記直列接続の一方の端に設けられる第１半導体素子と、他方の端に設けられる第２半導体素子と、を含む。前記絶縁部材は、前記第１方向に並んだ前記複数の半導体素子を封じ、前記第１半導体素子に向き合う第１表面と、前記第２半導体素子に向き合う第２表面と、を有し、前記第１表面および前記第２表面は、前記第１方向と交差する。前記第１端子は、前記第１半導体素子の前記第１電極に電気的に接続される。前記第２端子は、前記第２半導体素子の前記第２電極に電気的に接続され、前記絶縁部材の前記第１表面および前記第２表面のいずれか一方に設けられる。前記複数の制御端子は、前記複数の半導体素子の前記制御電極にそれぞれ電気的に接続され、前記絶縁部材の前記第１表面および前記第２表面のうちの前記一方に相互に離間して設けられ、前記第２端子から離間する。
第１実施形態に係る半導体装置を示す模式断面図である。 第１実施形態に係る半導体素子を示す模式図である。 第１実施形態に係る半導体装置を示す模式図である。 第１実施形態の第１変形例に係る半導体装置を示す模式図である。 第１実施形態の第１変形例に係る半導体装置の製造過程を示す模式断面図である。 図５に続く製造過程を示す模式断面図である。 図６に続く製造過程を示す模式断面図である。 図７に続く製造過程を示す模式断面図である。 第１実施形態に係る半導体装置の配線を示す模式図である。 第１実施形態の第２変形例に係る半導体装置を示す模式断面図である。 第１実施形態の第２変形例に係る半導体装置の製造過程を示す模式断面図である。 図１１に続く製造過程を示す模式断面図である。 図１２に続く製造過程を示す模式断面図である。 図１２に続く製造過程を示す模式断面図である。 第２実施形態に係る半導体装置を示す模式図である。 第２実施形態に係る半導体装置を示す別の模式図である。 第２実施形態の第１変形例に係る半導体装置を示す模式図である。 第２実施形態の第１変形例に係る半導体装置を示す別の模式図である。 第２実施形態の第２変形例に係る半導体装置を示す模式図である。 第２実施形態の第３変形例に係る半導体装置を示す模式図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
（第１実施形態）
図１は、第１実施形態に係る半導体装置１を示す模式断面図である。
図２（ａ）および（ｂ）は、第１実施形態に係る半導体素子Ｔｒを示す模式図である。
図１に示すように、半導体装置１は、複数の半導体素子Ｔｒ１～Ｔｒ４と、絶縁部材ＩＭと、第１端子ＤＴと、第２端子ＳＴと、制御端子ＧＴ１と、を備える。半導体素子Ｔｒは、例えば、ＭＯＳトランジスタである。以下、半導体素子Ｔｒ１～Ｔｒ４のそれぞれを半導体素子Ｔｒとして説明する場合がある。
図２（ａ）および（ｂ）に示すように、半導体素子Ｔｒは、半導体部ＳＰ、第１電極ＤＥ、第２電極ＳＥ、制御電極ＧＥ、制御配線ＧＷおよび制御パッドＧＰを有する。
半導体部ＳＰは、例えば、シリコンである。半導体部ＳＰは、例えば、裏面ＢＳと、表面ＦＳと、を有する。第１電極ＤＥは、例えば、ドレイン電極であり、半導体部ＳＰの裏面ＢＳ上に設けられる。第２電極ＳＥは、例えば、ソース電極であり、半導体部ＳＰの表面ＦＳ上に設けられる。第１電極ＤＥおよび第２電極ＳＥは、例えば、銅を含む金属層である。
半導体部ＳＰは、表面ＦＳ側に設けられたトレンチＴＲを有し、制御電極ＧＥは、例えば、トレンチＴＲの内部に設けられる。制御電極ＧＥは、例えば、ゲート電極であり、第１電極ＤＥと第２電極ＳＥとの間に流れる電流を制御する。制御電極ＧＥは、例えば、導電性を有するポリシリコンである。制御電極ＧＥは、半導体部ＳＰと第２電極ＳＥとの間に設けられる。制御電極ＧＥは、例えば、ゲート絶縁膜２１により半導体部ＳＰから電気的に絶縁される。また、制御電極ＧＥは、例えば、層間絶縁膜２３により第２電極ＳＥから電気的に絶縁される。
半導体部ＳＰは、例えば、第１導電形の第１半導体層１１と、第２導電形の第２半導体層１３と、第１導電形の第３半導体層１５と、第２導電形の第４半導体層１７と、を含む。例えば、第１導電形は、ｎ形であり、第２導電形は、ｐ形である。
第１半導体層１１は、例えば、ｎ形ドリフト層である。第１半導体層１１は、第１電極ＤＥと第２電極ＳＥとの間に延在する。トレンチＴＲは、例えば、半導体部ＳＰの表面ＦＳから第１半導体層１１に至る深さを有する。制御電極ＧＥは、例えば、ゲート絶縁膜２１を介して、第１半導体層１１に向き合う。
第２半導体層１３は、例えば、ｐ形拡散層である。第２半導体層１３は、第１半導体層１１と第２電極ＳＥとの間に設けられる。制御電極ＧＥは、複数設けられ、第２半導体層１３は、隣り合う制御電極ＧＥの間に設けられる。第２半導体層１３は、例えば、ゲート絶縁膜２１を介して、制御電極ＧＥに向き合う。
第３半導体層１５は、例えば、ｎ形ソース層である。第３半導体層１５は、第２半導体層１３と第２電極ＳＥとの間に設けられる。第２半導体層１３は、第２電極ＳＥに電気的に接続される。
第４半導体層１７は、例えば、ｐ形コンタクト層である。第４半導体層１７は、例えば、第２半導体層１３と第２電極ＳＥとの間に設けられる。第４半導体層１７は、第２半導体層１３の第２導電形不純物の濃度よりも高濃度の第２導電形不純物を含む。
半導体部ＳＰは、隣り合う制御電極ＧＥの間に設けられたコンタクトトレンチＣＴを有し、第２電極ＳＥは、コンタクトトレンチＣＴの内部に延在する部分を有する。第２電極ＳＥは、コンタクトトレンチＣＴの内部に露出された第３半導体層１５および第４半導体層１７に電気的に接続される。第２半導体層１３は、第４半導体層１７を介して、第２電極ＳＥに電気的に接続される。
制御配線ＧＷおよび制御パッドＧＰは、半導体部ＳＰの表面ＦＳ上に設けられる。制御配線ＧＷおよび制御パッドＧＰは、例えば、半導体部ＳＰの表面ＦＳを覆うパッシベーション膜２５により、半導体部ＳＰから電気的に絶縁される。制御配線ＧＷおよび制御パッドＧＰは、第２電極ＳＥから離間して設けられる。制御配線ＧＷおよび制御パッドＧＰは、例えば、銅を含む金属層である。
図２（ｂ）に示すように、制御配線ＧＷは、制御電極ＧＥに電気的に接続される。制御配線ＧＷは、制御パッドＧＰに接続され、制御パッドＧＰは、制御配線ＧＷを介して、制御電極ＧＥに電気的に接続される。
図１に示すように、複数の半導体素子Ｔｒ１～Ｔｒ４は、例えば、第１電極ＤＥから第２電極ＳＥに向かう第１方向（Ｚ方向）に並ぶ。複数の半導体素子Ｔｒ１～Ｔｒ４は、隣り合う半導体素子Ｔｒの間において、一方の第２電極ＳＥと、他方の第１電極ＤＥと、を電気的に接続する。複数の半導体素子Ｔｒ１～Ｔｒ４は、直列接続される。
半導体素子Ｔｒ１の第２電極ＳＥ１は、例えば、中間配線ＭＩ１を介して半導体素子Ｔｒ２の第１電極ＤＥ２に電気的に接続される。
半導体素子Ｔｒ２の第２電極ＳＥ２は、例えば、中間配線ＭＩ２を介して半導体素子Ｔｒ３の第１電極ＤＥ３に電気的に接続される。
半導体素子Ｔｒ３の第２電極ＳＥ３は、例えば、中間配線ＭＩ３を介して半導体素子Ｔｒ４の第２電極ＤＥ４に電気的に接続される。
半導体装置１は、制御端子ＧＴ２～ＧＴ４および制御配線ＧＩ１～ＧＩ４をさらに備える（図３（ａ）～（ｃ）参照）。
半導体素子Ｔｒ１は、半導体素子Ｔｒ１～Ｔｒ４の直列接続の一方の端に位置する。半導体素子Ｔｒ１の第１電極ＤＥ１は、第１端子ＤＴに電気的に接続される。第１端子ＤＴは、例えば、半導体装置１のドレイン端子である。
半導体素子Ｔｒ４は、半導体素子Ｔｒ１～Ｔｒ４の直列接続の他方の端に位置する。半導体素子Ｔｒ４の第２電極ＳＥ４は、例えば、中間配線ＭＩ４を介して、第２端子ＳＴに電気的に接続される。第２端子ＳＴは、例えば、半導体装置１のソース端子である。
半導体素子Ｔｒ１～Ｔｒ４は、例えば、絶縁部材ＩＭ中に封じられる。絶縁部材ＩＭは、例えば、エポキシ樹脂を含む。絶縁部材ＩＭは、例えば、Ｚ方向と交差する、第１表面Ｓ１および第２表面Ｓ２を含む。第１表面Ｓ１は、第２表面Ｓ２の反対側に位置し、第１端子ＤＴは、例えば、第１表面Ｓ１上に設けられる。第２端子ＳＴおよび制御端子ＧＴ１は、例えば、第２表面Ｓ２上に、相互に離間して設けられる。
複数の制御配線ＧＩ１～ＧＩ４は、絶縁部材ＩＭ中に設けられる。制御配線ＧＩ１～ＧＩ４は、半導体素子Ｔｒ１～Ｔｒ４の制御パッドＧＰ１～ＧＰ４にそれぞれ電気的に接続される。
制御配線ＧＩ１は、半導体素子Ｔｒ１の制御パッドＧＰ１に電気的に接続される。また、制御配線ＧＩ１は、コンタクトプラグＧＬ１を介して、制御端子ＧＴ１に電気的に接続される。
図３（ａ）～（ｃ）は、第１実施形態に係る半導体装置１を示す模式図である。
図３（ａ）は、絶縁部材ＩＭの第２表面Ｓ２を示す模式平面図である。
図３（ｂ）は、図３（ａ）中に示すＡ－Ａ線に沿った断面図である。
なお、図１は、図３（ａ）中に示すＢ－Ｂ線に沿った断面図である。
図３（ｃ）は、絶縁部材ＩＭの第１表面Ｓ１を示す模式平面図である。
図３（ａ）に示すように、第２端子ＳＴおよび複数の制御端子ＧＴ１～ＧＴ４が絶縁部材ＩＭの第２表面Ｓ２上に設けられる。第２端子ＳＴは、複数の制御端子ＧＴ１～ＧＴ４から離間して設けられる。複数の制御端子ＧＴ１～ＧＴ４は、相互に離間して設けられる。
図３（ｂ）に示すように、制御端子ＧＴ１は、コンタクトプラグＧＬ１を介して、制御配線ＧＩ１に電気的に接続される。制御端子ＧＴ２は、コンタクトプラグＧＬ２を介して、制御配線ＧＩ２に電気的に接続される。制御端子ＧＴ３は、コンタクトプラグＧＬ３を介して、制御配線ＧＩ３に電気的に接続される。制御端子ＧＴ４は、コンタクトプラグＧＬ４を介して、制御配線ＧＩ４に電気的に接続される。
図３（ｃ）に示すように、第１端子ＤＴは、絶縁部材ＩＭの第１表面Ｓ１上に設けられる。
図４（ａ）および（ｂ）は、第１実施形態の第１変形例に係る半導体装置２を示す模式図である。図４（ａ）は、半導体装置２の構造を示す断面図である。図４（ｂ）は、絶縁部材ＩＭの第２表面Ｓ２を示す模式図である。
図４（ａ）に示すように、半導体装置２は、Ｚ方向に並ぶ複数の半導体素子Ｔｒ１～Ｔｒ４を含む。半導体素子Ｔｒ１～Ｔｒ４は、絶縁部材ＩＭ中に封じられ、中間配線ＭＩ１～ＭＩ３を介して直列接続される。
半導体装置２は、中間配線ＭＩ０をさらに備える。中間配線ＭＩ０は、絶縁部材ＩＭの第１表面Ｓ１上に設けられる。半導体素子Ｔｒ１は、半導体素子Ｔｒ１～Ｔｒ４の直列接続の一方の端に位置し、中間配線ＭＩ０に電気的に接続される。
図４（ｂ）に示すように、第１端子ＤＴ、第２端子ＳＴおよび複数の制御端子ＧＴ１～ＧＴ４は、絶縁部材ＩＭの第２表面Ｓ２上に設けられる。
第１端子ＤＴは、絶縁部材ＩＭ中に延在するコンタクトプラグＤＰを介して、中間配線ＭＩ０に電気的に接続される（図４（ａ）参照）。第１端子ＤＴは、コンタクトプラグＤＰおよび中間配線ＭＩ０を介して、半導体素子Ｔｒ１に電気的に接続される。
第２端子ＳＴは、中間配線ＭＩ４を介して、半導体素子Ｔｒ４に電気的に接続される。半導体素子Ｔｒ４は、複数の半導体素子Ｔｒ１～Ｔｒ４の直列接続の他方の端に位置する。
複数の制御端子ＧＴ１～ＧＴ４は、コンタクトプラグＧＬ１～ＧＬ４および制御配線ＧＩ１～ＧＩ４を介して、半導体素子Ｔｒ１～Ｔｒ４の制御パッドＧＰ１～ＧＰ４にそれぞれ電気的に接続される（図３（ｂ）参照）。
次に、図５（ａ）～図８（ｂ）を参照して、第１実施形態の第１変形例に係る半導体層装置２の製造方法を説明する。図５（ａ）～図８（ｂ）は、半導体装置２の製造過程を示す模式断面図である。なお、半導体装置１も同様の製造過程を通して製作される。
図５（ａ）に示すように、第１絶縁部材ＩＭ１を準備する。第１絶縁部材ＩＭ１は、Ｚ方向と交差する表面およびその裏面を有する。また、第２絶縁部材ＩＭ２～第４絶縁部材ＩＭ４および他の構成要素についても同様である。
第１絶縁部材ＩＭ１は、その裏面上に設けられた金属層３１を有する。第１絶縁部材ＩＭ１は、例えば、ガラスエポキシ基板である。金属層３１は、例えば、銅箔である。
図５（ｂ）に示すように、第１絶縁部材ＩＭ１に凹部３３を形成した後、半導体素子Ｔｒ１を凹部３３の内部に配置する。凹部３３は、例えば、レーザ加工法を用いて形成される。凹部３３は、半導体素子Ｔｒ１の厚さよりも深く形成される。半導体素子Ｔｒ１は、第１電極ＤＥ１が凹部３３の底面に接するように配置される。
図５（ｃ）に示すように、凹部３３の内部に樹脂を充填し、半導体素子Ｔｒ１を封じた後、第１絶縁部材ＩＭ１の表面を平坦化する。凹部３３の内部には、例えば、エポキシ樹脂が充填される。その後、第１絶縁部材ＩＭ１の表面上に、金属層３５を形成する。金属層３５は、例えば、接着層（図示しない）を介して、第１絶縁部材ＩＭ１の表面上に貼り付けられる。金属層３５は、例えば、銅箔である。
図５（ｄ）に示すように、第１絶縁部材ＩＭ１の裏面および表面において、銅箔３１および金属層３５を所定の形状にパターニングする。金属層３１は、第１絶縁部材ＩＭ１の一部を介して半導体素子Ｔｒ１の第１電極ＤＥに向き合う部分を含むようにパターニングされる。金属層３５は、第１絶縁部材ＩＭ１の別の一部を介して半導体素子Ｔｒ１の第２電極ＳＥ１および制御パッドＧＰ１にそれぞれ向き合う部分を含むようにパターニングされる。
図５（ｅ）に示すように、第１絶縁部材ＩＭ１の裏面側において、半導体素子Ｔｒ１の第１電極ＤＥ１に連通する複数のコンタクトホールＤＣＨ１を形成する。コンタクトホールＤＣＨ１は、金属層３１および第１絶縁部材ＩＭ１の一部を選択的に除去することにより形成される。また、第１絶縁部材ＩＭ１の表面側において、半導体素子Ｔｒ１の第２電極ＳＥ１に連通する複数のコンタクトホールＳＣＨ１、および、制御パッドＧＰ１に連通するコンタクトホールＧＣＨ１を形成する。コンタクトホールＳＣＨ１およびＧＣＨ１は、金属層３５および第１絶縁部材ＩＭ１の一部を選択的に除去することにより形成される。
図５（ｆ）に示すように、第１絶縁部材ＩＭ１の裏面側において、コンタクトホールＤＣＨ１の内部を充填するように、コンタクトメタル３１ａを形成する。コンタクトメタル３１ａは、例えば、銅メッキ法を用いて形成される。これにより、第１絶縁部材ＩＭ１の裏面側に、中間配線ＭＩ０が形成される。中間配線ＭＩ０は、コンタクトメタル３１ａを介して、半導体素子Ｔｒ１の第１電極ＤＥ１に電気的に接続される。
さらに、第１絶縁部材ＩＭ１の表面側において、コンタクトホールＳＣＨ１およびＧＣＨ１の内部を充填するように、コンタクトメタル３５ａおよび３５ｂをそれぞれ形成する。コンタクトメタル３５ａおよび３５ｂは、例えば、銅メッキ法を用いて形成される。これにより、中間配線ＭＩ１および制御配線ＧＩ１が形成される。中間配線ＭＩ１は、コンタクトメタル３５ａを介して、半導体素子Ｔｒ１の第２電極ＳＥ１に電気的に接続される。制御配線ＧＩ１は、コンタクトメタル３５ｂを介して、半導体素子Ｔｒ１の制御パッドＧＰ１に電気的に接続される。
図６（ａ）に示すように、第１絶縁部材ＩＭ１の表面上に、第１絶縁層ＩＭａを形成する。第１絶縁層ＩＭａは、中間配線ＭＩ１および制御配線ＧＩ１を覆うように形成される。第１絶縁層ＩＭａは、例えば、半硬化状態の樹脂層、所謂、プリプレグである。プリプレグは、例えば、エポキシ樹脂およびガラス繊維を含む。
図６（ｂ）に示すように、第１絶縁層ＩＭａに、複数のコンタクトホールＤＣＨ２を形成する。コンタクトホールＤＣＨ２は、中間配線ＭＩ１に連通するように形成される。
図６（ｃ）に示すように、コンタクトホールＤＣＨ２の内部を充填するように、コンタクトメタル３７を形成する。コンタクトメタル３７は、例えば、銅メッキ法を用いて形成される。
図６（ｄ）に示すように、第２絶縁部材ＩＭ２を第１絶縁層ＩＭａの上に形成する。第２絶縁部材ＩＭ２は、例えば、プリプレグである。第２絶縁部材ＩＭ２は、開口３９を有する。開口３９は、例えば、第１絶縁層ＩＭａおよびコンタクトメタル３７を露出させる。
図７（ａ）に示すように、半導体素子Ｔｒ２を開口３９の内部に配置する。半導体素子Ｔｒ２は、例えば、導電性接着剤により、第１絶縁層ＩＭａの表面上に固定される。半導体素子Ｔｒ２は、開口３９の底面において、第１電極ＤＥ２をコンタクトメタル３７に電気的に接続するように配置される。
図７（ｂ）に示すように、半導体素子Ｔｒ２を開口３９の内部に封じる。例えば、半導体素子Ｔｒ２を覆うように、開口３９の内部にエポキシ樹脂を充填する。続いて、第２絶縁部材ＩＭ２の表面を平坦化した後、第２絶縁部材ＩＭ２の表面上に金属層４１を形成する。金属層４１は、例えば、銅箔である。
図７（ｃ）に示すように、複数のコンタクトホールＳＣＨ２およびコンタクトホールＧＣＨ２を第２絶縁部材ＩＭ２に形成する。コンタクトホールＳＣＨ２は、半導体素子Ｔｒ２の第２電極ＳＥ２に連通するように形成される。コンタクトホールＧＣＨ２は、半導体素子Ｔｒ２の制御パッドＧＰ２に連通するように形成される。コンタクトホールＳＣＨ２およびＧＣＨ２は、金属層４１の一部および第２絶縁部材ＩＭ２の一部を除去することにより形成される。
図７（ｄ）に示すように、コンタクトホールＳＣＨ２の内部を充填するように、コンタクトメタル４１ａを形成する。また、コンタクトホールＧＣＨ２の内部を充填するように、コンタクトメタル４１ｂを形成する。コンタクトメタル４１ａおよび４１ｂは、例えば、銅メッキ法を用いて形成される。
コンタクトメタル４１ａは、金属層４１につながるように形成される。中間配線ＭＩ２は、コンタクトメタル４１ａおよび金属層４１を含む。中間配線ＭＩ２は、コンタクトメタル４１ａを介して、半導体素子Ｔｒ２の第２電極ＳＥ２に電気的に接続される。
コンタクトメタル４１ｂは、別の金属層４１につながるように形成される。制御配線ＧＩ２は、コンタクトメタル４１ｂと、別の金属層４１と、を含む。制御配線ＧＩ２は、コンタクトメタル４１ｂを介して、半導体素子Ｔｒ２の制御パッドＧＰ２に電気的に接続される。
続いて、図６（ａ）～図７（ｄ）に示す製造過程を繰り返すことにより、第３絶縁部材ＩＭ３および第４絶縁部材ＩＭ４を形成する。
図８（ａ）に示すように、第３絶縁部材ＩＭ３は、第２絶縁部材ＩＭ２の上に設けられ、その内部には、半導体素子Ｔｒ３が封じられる。第４絶縁部材ＩＭ４は、第３絶縁部材ＩＭ３の上に設けられ、その内部には、半導体素子Ｔｒ４が封じられる。
第２絶縁部材ＩＭ２と第３絶縁部材ＩＭ３との間には、第２絶縁層ＩＭｂが形成される。第２絶縁層ＩＭｂは、中間配線ＭＩ２および制御配線ＧＩ２を含む。中間配線ＭＩ２は、半導体素子Ｔｒ２の第２電極ＳＥ２および半導体素子Ｔｒ３の第１電極ＤＥ３に電気的に接続されるように形成される。制御配線ＧＩ２は、半導体素子Ｔｒ２の制御パッドＧＰ２電気的に接続されるように形成される。
第３絶縁部材ＩＭ３と第４絶縁部材ＩＭ４との間には、第３絶縁層ＩＭｃが形成される。第３絶縁層ＩＭｃは、中間配線ＭＩ３および制御配線ＧＩ３を含む。中間配線ＭＩ３は、半導体素子Ｔｒ３の第２電極ＳＥ３および半導体素子Ｔｒ４の第１電極ＤＥ４に電気的に接続されるように形成される。制御配線ＧＩ３は、半導体素子Ｔｒ３の制御パッドＧＰ３電気的に接続されるように形成される。
第４絶縁部材ＩＭ４の上には、第４絶縁層ＩＭｄが形成される。第４絶縁層ＩＭｄは、例えば、プリプレグである。第４絶縁層ＩＭｄは、中間配線ＭＩ４および制御配線ＧＩ４を覆うように形成される。中間配線ＭＩ４は、コンタクトメタル４５ａを介して、半導体素子Ｔｒ４の第２電極ＳＥ４に電気的に接続される。制御配線ＧＩ４は、コンタクトメタル４５ｂを介して、半導体素子Ｔｒ４の制御パッドＧＰ４に電気的に接続される。
中間配線ＭＩ３、ＭＩ４、制御配線ＧＩ３およびＧＩ４は、中間配線ＭＩ２および制御配線ＧＩ２と同様の製造過程（図７（ａ）～（ｄ）参照）を通して形成される。
図８（ｂ）に示すように、第１端子ＤＴ、第２端子ＳＴおよび制御端子ＧＴ１～ＧＴ４（図４（ｂ）参照）を第４絶縁層ＩＭｄの上に形成する。第１端子ＤＴ、第２端子ＳＴおよび制御端子ＧＴ１～ＧＴ４は、例えば、第４絶縁層ＩＭｄ上の銅箔をパターニングすることにより形成される。第２端子ＳＴは、第４絶縁層ＩＭｄ中に延在するコンタクトメタル４７を介して、中間配線ＭＩ４に電気的に接続されるように形成される。
続いて、コンタクトプラグＤＰを絶縁部材ＩＭ中に形成し、第１端子ＤＴと中間配線ＭＩ０とを電気的に接続する（図４（ａ）参照）。さらに、コンタクトプラグＧＬ１～ＧＬ４を絶縁部材ＩＭ中に形成し、制御配線ＧＩ１～ＧＩ４と制御端子ＧＴ１～ＧＴ４とをそれぞれ電気的に接続する（図３（ｂ）参照）。絶縁部材ＩＭは、例えば、第１絶縁部材ＩＭ１～第４絶縁部材ＩＭ４および第１絶縁層ＩＭａ～第４絶縁層ＩＭｄを硬化させ、一体化させることにより形成される。
図９（ａ）～（ｄ）は、第１実施形態に係る半導体装置１および２の配線を示す模式図である。図９（ａ）～（ｄ）は、第１絶縁部材ＩＭ１～第４絶縁部材ＩＭ４の上に設けられる中間配線ＭＩ１～ＭＩ４および制御配線ＧＩ１～ＧＩ４を表す平面図である。
中間配線ＭＩ１～ＭＩ４は、例えば、半導体素子Ｔｒの第２電極ＳＥ（図２（ｂ）参照）のサイズに合わせて設けられる。また、制御配線ＧＩ１～ＧＩ４は、上面視において、半導体素子Ｔｒの制御パッドＧＰ（図２（ｂ）参照）と、制御端子ＧＴ１～ＧＴ４と、を接続するように設けられる。
図１０は、第１実施形態の第２変形例に係る半導体装置３を示す模式断面図である。半導体装置３は、半導体素子Ｔｒ１～Ｔｒ４を含む。半導体素子Ｔｒ１～Ｔｒ４は、直列接続され絶縁部材ＩＭの内部に封じられる。第１端子ＤＴ、第２端子ＳＴおよび制御端子ＧＴ１～ＧＴ４は、絶縁部材ＩＭの第２表面Ｓ２上に設けられる。
半導体素子Ｔｒ１は、中間配線ＭＩ１を介して、半導体素子Ｔｒ２に電気的に接続される。また、半導体素子Ｔｒ１の制御パッドＧＰ１は、制御配線ＧＩ１に電気的に接続される。中間配線ＭＩ１および制御配線ＧＩ１は、第１絶縁層ＩＭａ中に設けられる。
中間配線ＭＩ１は、金属層５１ａ、５３および導電部材５５ａを含む。金属層５１ａは、第１絶縁部材ＩＭ１の表面上に設けられる。金属層５３は、第２絶縁部材ＩＭ２の裏面上に設けられる。金属層５１ａおよび金属層５３は、導電部材５５ａを介して接続される。
導電部材５５ａは、金属層５１ａおよび第１絶縁部材ＩＭ１の一部を貫いて、半導体素子Ｔｒ１の第２電極ＳＥ１に接する部分を含む。中間配線ＭＩ１は、導電部材５５ａを介して、半導体素子Ｔｒ１の第２電極ＳＥ１に電気的に接続される。
また、導電部材５５ａは、金属層５３および第２絶縁部材ＩＭ２の一部を貫いて、半導体素子Ｔｒ２の第１電極ＤＥ２に接する部分を含む。中間配線ＭＩ１は、導電部材５５ａを介して、半導体素子Ｔｒ２の第１電極ＤＥ２に電気的に接続される。
制御配線ＧＩ１は、金属層５１ｂと導電部材５５ｂとを含む。金属層５１ｂは、第１絶縁部材ＩＭ１の表面上に設けられる。導電部材５５ｂは、金属層５１ｂを覆うように設けられる。導電部材５５ｂは、金属層５１ｂおよび第１絶縁部材ＩＭ１の別の一部を貫いて、半導体素子Ｔｒ１の制御パッドＧＰ１に接する部分を含む。制御配線ＧＩ１は、導電部材５５ｂを介して、半導体素子Ｔｒ１の制御パッドＧＰ１に電気的に接続される。
半導体素子Ｔｒ２は、中間配線ＭＩ２を介して、半導体素子Ｔｒ３に電気的に接続される。また、半導体素子Ｔｒ２の制御パッドＧＰ２は、制御配線ＧＩ２に電気的に接続される。中間配線ＭＩ２および制御配線ＧＩ２は、第２絶縁層ＩＭｂ中に設けられる。
中間配線ＭＩ２は、金属層６１ａ、６３および導電部材６５ａを含む。金属層６１ａは、第２絶縁部材ＩＭ２の表面上に設けられる。金属層６３は、第３絶縁部材ＩＭ３の裏面上に設けられる。金属層６１ａおよび金属層６３は、導電部材６５ａを介して接続される。
導電部材６５ａは、金属層６１ａおよび第２絶縁部材ＩＭ２の一部を貫いて、半導体素子Ｔｒ２の第２電極ＳＥ２に接する部分を含む。中間配線ＭＩ２は、導電部材６５ａを介して、半導体素子Ｔｒ２の第２電極ＳＥ２に電気的に接続される。
また、導電部材６５ａは、金属層６３および第３絶縁部材ＩＭ３の一部を貫いて、半導体素子Ｔｒ３の第１電極ＤＥ３に接する部分を含む。中間配線ＭＩ２は、導電部材６５ａを介して、半導体素子Ｔｒ３の第１電極ＤＥ３に電気的に接続される。
制御配線ＧＩ２は、金属層６１ｂと導電部材６５ｂとを含む。金属層６１ｂは、第２絶縁部材ＩＭ２の表面上に設けられる。導電部材６５ｂは、金属層６１ｂを覆うように設けられる。導電部材６５ｂは、金属層６１ｂおよび第２絶縁部材ＩＭ２の別の一部を貫いて、半導体素子Ｔｒ２の制御パッドＧＰ２に接する部分を含む。制御配線ＧＩ２は、導電部材６５ｂを介して、半導体素子Ｔｒ２の制御パッドＧＰ２に電気的に接続される。
半導体素子Ｔｒ３は、中間配線ＭＩ３を介して、半導体素子Ｔｒ４に電気的に接続される。また、半導体素子Ｔｒ３の制御パッドＧＰ３は、制御配線ＧＩ３に電気的に接続される。中間配線ＭＩ３および制御配線ＧＩ３は、第３絶縁層ＩＭｃ中に設けられる。
中間配線ＭＩ３は、金属層７１ａ、７３および導電部材７５ａを含む。金属層７１ａは、第３絶縁部材ＩＭ１の表面上に設けられる。金属層７３は、第４絶縁部材ＩＭ４の裏面上に設けられる。金属層７１ａおよび金属層７３は、導電部材７５ａを介して接続される。
導電部材７５ａは、金属層７１ａおよび第３絶縁部材ＩＭ３の一部を貫いて、半導体素子Ｔｒ３の第２電極ＳＥ３に接する部分を含む。中間配線ＭＩ３は、導電部材７５ａを介して、半導体素子Ｔｒ３の第２電極ＳＥ３に電気的に接続される。
また、導電部材７５ａは、金属層７３および第４絶縁部材ＩＭ４の一部を貫いて、半導体素子Ｔｒ４の第１電極ＤＥ４に接する部分を含む。中間配線ＭＩ３は、導電部材７５ａを介して、半導体素子Ｔｒ４の第１電極ＤＥ４に電気的に接続される。
制御配線ＧＩ３は、金属層７１ｂと導電部材７５ｂとを含む。金属層７１ｂは、第３絶縁部材ＩＭ３の表面上に設けられる。導電部材７５ｂは、金属層７１ｂを覆うように設けられる。導電部材７５ｂは、金属層７１ｂおよび第３絶縁部材ＩＭ３の別の一部を貫いて、半導体素子Ｔｒ３の制御パッドＧＰ３に接する部分を含む。制御配線ＧＩ３は、導電部材７５ｂを介して、半導体素子Ｔｒ３の制御パッドＧＰ３に電気的に接続される。
半導体装置３は、中間配線ＭＩ０、中間配線ＭＩ４および制御配線ＧＩ４をさらに含む。中間配線ＭＩ０は、半導体素子Ｔｒ１に電気的に接続され、中間配線ＭＩ４は、半導体素子Ｔｒ４に電気的に接続される。制御配線ＧＩ４は、半導体素子Ｔｒ４の制御パッドＧＰ４に電気的に接続される。
中間配線ＭＩ０は、絶縁部材ＩＭの第１表面Ｓ１上に設けられる。中間配線ＭＩ０は、第１絶縁部材ＩＭ１中に延在するコンタクトメタル３１ａ（図５（ｆ）参照）を介して、半導体素子Ｔｒ１の第１電極ＤＥ１に電気的に接続される。
中間配線ＭＩ４および制御配線ＧＩ４は、第４絶縁部材ＩＭ４の表面上に設けられる。中間配線ＭＩ４は、第４絶縁部材ＩＭ４中に延在するコンタクトメタル４５ａ（図８（ａ）参照）を介して、半導体素子Ｔｒ４の第２電極ＳＥ４に電気的に接続される。制御配線ＧＩ４は、第４絶縁部材ＩＭ４中に延在するコンタクトメタル４５ｂ（図８（ａ）参照）を介して、半導体素子Ｔｒ４の制御パッドＧＰ４に電気的に接続される。
第１端子ＤＴは、絶縁部材ＩＭ中に延在するコンタクトプラグＤＰおよび中間配線ＭＩ０を介して、半導体素子Ｔｒ１に電気的に接続される。
第２端子ＳＴは、中間配線ＭＩ４を覆う第４絶縁層ＩＭｄ中に延在するコンタクトメタル４７を介して、中間配線ＭＩ４に電気的に接続される。
制御端子ＧＴ１～ＧＴ４（図３（ｂ）参照）は、絶縁部材ＩＭ中に延在するコンタクトプラグＧＬ１～ＧＬ４を介して、制御配線ＧＩ１～ＧＩ４に電気的に接続される。
次に、図１１（ａ）～（ｄ）、図１２（ａ）～（ｃ）、図１３、図１４（ａ）および（ｂ）を参照して、半導体装置３の製造方法を説明する。図１１（ａ）～（ｄ）、図１２（ａ）～（ｃ）、図１３、図１４（ａ）および（ｂ）は、半導体装置３の製造過程を示す模式断面図である。
図１１（ａ）に示すように、半導体素子Ｔｒ１を第１絶縁部材ＩＭ１の内部に配置する。第１絶縁部材ＩＭ１の裏面上には、中間配線ＭＩ０を形成する（図５（ａ）～（ｆ）参照）。また、金属層５１ａおよび金属層５１ｂを第１絶縁部材ＩＭ１の表面上に形成する。金属層５１ａおよび金属層５１ｂは、例えば、銅箔であり、図示しない接着層を介して第１絶縁部材ＩＭ１に貼り付けられる。
さらに、金属層５１ａの表面から半導体素子Ｔｒ１の第２電極ＳＥ１に連通するコンタクトホールＳＣＨ１を形成する。また、金属層５１ｂの表面から半導体素子Ｔｒ１の制御パッドＧＰ１に連通するコンタクトホールＧＣＨ１を形成する。
図１１（ｂ）に示すように、半導体素子Ｔｒ２を第２絶縁部材ＩＭ２の内部に配置する。さらに、金属層５３、６１ａおよび６１ｂを第２絶縁部材ＩＭ２の裏面上および表面上に形成する。金属層５３は、第２絶縁部材ＩＭ２の裏面上に形成される。また、金属層６１ａおよび金属層６１ｂは、第２絶縁部材ＩＭ２の表面上に形成される。金属層５３、６１ａおよび６１ｂは、例えば、銅箔であり、図示しない接着層を介して第２絶縁部材ＩＭ２に貼り付けられる。
さらに、金属層５３の表面から半導体素子Ｔｒ２の第１電極ＤＥ２に連通するコンタクトホールＤＣＨ２を形成する。また、金属層６１ａの表面から半導体素子Ｔｒ２の第２電極ＳＥ２に連通するコンタクトホールＳＣＨ２を形成する。金属層６１ｂの表面から半導体素子Ｔｒ２の制御パッドＧＰ２に連通するコンタクトホールＧＣＨ２を形成する。
図１１（ｃ）に示すように、半導体素子Ｔｒ３を第３絶縁部材ＩＭ３の内部に配置する。さらに、金属層６３、７１ａおよび７１ｂを第３絶縁部材ＩＭ３の裏面上および表面上に形成する。金属層６３は、第３絶縁部材ＩＭ３の裏面上に形成される。また、金属層７１ａおよび金属層７１ｂは、第３絶縁部材ＩＭ３の表面上に形成される。金属層６３、７１ａおよび７１ｂは、例えば、銅箔であり、図示しない接着層を介して第３絶縁部材ＩＭ３に貼り付けられる。
さらに、金属層６３の裏面から半導体素子Ｔｒ３の第１電極ＤＥ３に連通するコンタクトホールＤＣＨ３を形成する。また、金属層７１ａの表面から半導体素子Ｔｒ３の第２電極ＳＥ３に連通するコンタクトホールＳＣＨ３を形成する。金属層７１ｂの表面から半導体素子Ｔｒ３の制御パッドＧＰ３に連通するコンタクトホールＧＣＨ３を形成する。
図１１（ｄ）に示すように、半導体素子Ｔｒ４を第４絶縁部材ＩＭ４の内部に配置する。さらに、金属層７３、中間配線ＭＩ４および制御配線ＧＩ４を第４絶縁部材ＩＭ４の裏面上および表面上に形成する。金属層７３は、第４絶縁部材ＩＭ４の裏面上に形成される。中間配線ＭＩ４および制御配線ＧＩ４は、第３絶縁部材ＩＭ３の表面上に形成される（図５（ｄ）～（ｆ）参照）。
金属層７３は、例えば、銅箔であり、図示しない接着層を介して第４絶縁部材ＩＭ４に貼り付けられる。さらに、金属層７３の下面から半導体素子Ｔｒ４の第１電極ＤＥ４に連通するコンタクトホールＤＣＨ４を形成する。
中間配線ＭＩ４は、例えば、コンタクトメタル４５ａ（図８（ａ）参照）を介して、半導体素子Ｔｒ４の第２電極ＳＥ４に電気的に接続される。また、制御配線ＧＩ４は、例えば、コンタクトメタル４５ｂ（図８（ａ）参照）を介して、半導体素子Ｔｒ４の制御パッドＧＰ４に電気的に接続される。
図１２（ａ）に示すように、第１絶縁部材ＩＭ１の表面上に第１絶縁層ＩＭａを形成する。第１絶縁層ＩＭａは、例えば、プリプレグであり、開口５７ａおよび開口５７ｂを有する。開口５７ａには、金属層５１ａおよびコンタクトホールＳＣＨ１が露出される。また、開口５７ｂには、金属層５１ｂおよびコンタクトホールＧＣＨ１が露出される。
図１２（ｂ）に示すように、第２絶縁部材ＩＭ２の表面上に第２絶縁層ＩＭｂを形成する。第２絶縁層ＩＭｂは、例えば、プリプレグであり、開口６７ａおよび開口６７ｂを有する。開口６７ａには、金属層６１ａおよびコンタクトホールＳＣＨ２が露出される。また、開口６７ｂには、金属層６１ｂおよびコンタクトホールＧＣＨ２が露出される。
図１２（ｃ）に示すように、第３絶縁部材ＩＭ３の表面上に第３絶縁層ＩＭｃを形成する。第３絶縁層ＩＭｃは、例えば、プリプレグであり、開口７７ａおよび開口７７ｂを有する。開口７７ａには、金属層７１ａおよびコンタクトホールＳＣＨ３が露出される。また、開口７７ｂには、金属層７１ｂおよびコンタクトホールＧＣＨ３が露出される。
図１３に示すように、第１絶縁層ＩＭａの開口５７ａおよび開口５７ｂの内部に導電部材５５ａおよび５５ｂをそれぞれ充填する。同様に、第２絶縁層ＩＭｂの開口６７ａおよび６７ｂの内部に導電部材６５ａおよび６５ｂをそれぞれ充填する、また、第３絶縁層ＩＭｃの開口７７ａおよび７７ｂの内部に導電部材７５ａおよび７５ｂをそれぞれ充填する。各導電部材は、例えば、導電ペーストもしくは金属粒を含む導電性樹脂である。
導電部材５５ａは、コンタクトホールＳＣＨ１の内部に充填され、半導体素子Ｔｒ１の第２電極ＳＥ１に接する。また、導電部材５５ｂは、コンタクトホールＧＣＨ１の内部に充填され、半導体素子Ｔｒ１の制御パッドＧＰ１に接する（図１２（ａ）参照）。
導電部材６５ａは、コンタクトホールＳＣＨ２の内部に充填され、半導体素子Ｔｒ２の第２電極ＳＥ２に接する。また、導電部材６５ｂは、コンタクトホールＧＣＨ２の内部に充填され、半導体素子Ｔｒ２の制御パッドＧＰ２に接する（図１２（ｂ）参照）。
導電部材７５ａは、コンタクトホールＳＣＨ３の内部に充填され、半導体素子Ｔｒ３の第２電極ＳＥ３に接する。また、導電部材７５ｂは、コンタクトホールＧＣＨ３の内部に充填され、半導体素子Ｔｒ３の制御パッドＧＰ３に接する（図１２（ｃ）参照）。
続いて、第１絶縁部材ＩＭ１～第４絶縁部材ＩＭ４を、例えば、Ｚ方向に並べる。第１絶縁層ＩＭａは、第２絶縁部材ＩＭ２の裏面に向き合う。第２絶縁層ＩＭｂは、第３絶縁部材ＩＭ３の裏面に向き合う。第３絶縁層ＩＭｃは、第４絶縁部材ＩＭ４の裏面に向き合う。
図１４（ａ）に示すように、第１絶縁部材ＩＭ１～第４絶縁部材ＩＭ４を、第１絶縁層ＩＭａ～第３絶縁層ＩＭｃをそれぞれの間に介在させて接合する。第１絶縁層ＩＭａ～第３絶縁層ＩＭｃは、例えば、熱硬化樹脂を含み、第１絶縁部材ＩＭ１～第４絶縁部材ＩＭ４は、例えば、高温下において上下方向に加圧することにより接合され、硬化される。
第１絶縁部材ＩＭ１と第２絶縁部材ＩＭ２との間には、中間配線ＭＩ１および制御配線ＧＩ１が形成される。中間配線ＭＩ１は、金属層５１ａと、金属層５３と、導電部材５５ａとを含む。導電部材５５ａは、コンタクトホールＤＣＨ２（図１３参照）の内部に延在し、第２半導体素子Ｔｒ２の第１電極ＤＥ２に接する。制御配線ＧＩ１は、金属層５１ｂと、導電部材５５ｂと、を含む。
中間配線ＭＩ１は、導電部材５５ａを介して、半導体素子Ｔｒ１の第２電極ＳＥ１と、半導体素子Ｔｒ２の第１電極ＤＥ２と、を電気的に接続するように形成される。制御配線ＧＩ１は、導電部材５５ｂを介して、半導体素子Ｔｒ１の制御パッドＧＰ１に電気的に接続される。
第２絶縁部材ＩＭ２と第３絶縁部材ＩＭ３との間には、中間配線ＭＩ２および制御配線ＧＩ２が形成される。中間配線ＭＩ２は、金属層６１ａと、金属層６３と、導電部材６５ａとを含む。導電部材６５ａは、コンタクトホールＤＣＨ３（図１３参照）の内部に延在し、第３半導体素子Ｔｒ３の第１電極ＤＥ３に接する。制御配線ＧＩ２は、金属層６１ｂと、導電部材６５ｂと、を含む。
中間配線ＭＩ２は、導電部材６５ａを介して、半導体素子Ｔｒ２の第２電極ＳＥ２と、半導体素子Ｔｒ３の第１電極ＤＥ３と、を電気的に接続するように形成される。制御配線ＧＩ２は、導電部材５５ｂを介して、半導体素子Ｔｒ２の制御パッドＧＰ２に電気的に接続される。
第３絶縁部材ＩＭ３と第４絶縁部材ＩＭ４との間には、中間配線ＭＩ３および制御配線ＧＩ３が形成される。中間配線ＭＩ３は、金属層７１ａと、金属層７３と、導電部材７５ａとを含む。導電部材７５ａは、コンタクトホールＤＣＨ４（図１３参照）の内部に延在し、第４半導体素子Ｔｒ４の第１電極ＤＥ４に接する。制御配線ＧＩ３は、金属層７１ｂと、導電部材７５ｂと、を含む。
中間配線ＭＩ３は、導電部材７５ａを介して、半導体素子Ｔｒ３の第２電極ＳＥ３と、半導体素子Ｔｒ４の第１電極ＤＥ４と、を電気的に接続するように形成される。制御配線ＧＩ３は、導電部材７５ｂを介して、半導体素子Ｔｒ３の制御パッドＧＰ３に電気的に接続される。
図１４（ｂ）に示すように、第４絶縁部材ＩＭ４の表面上に第４絶縁層ＩＭｄを形成した後、第１端子ＤＴ、第２端子ＳＴおよび制御端子ＧＴ１～ＧＴ４（図４（ｂ）参照）を第４絶縁層ＩＭｄの表面上に形成する。第２端子ＳＴは、第４絶縁層ＩＭｄ中に延在するコンタクトメタル４７（図８（ｂ）参照）を介して、中間配線ＭＩ４に電気的に接続される。
続いて、コンタクトプラグＤＰを絶縁部材ＩＭ中に形成し、第１端子ＤＴと中間配線ＭＩ０とを電気的に接続する（図４（ａ）参照）。さらに、コンタクトプラグＧＬ１～ＧＬ４を絶縁部材ＩＭ中に形成し、制御配線ＧＩ１～ＧＩ４と制御端子ＧＴ１～ＧＴ４とをそれぞれ電気的に接続する（図３（ｂ）参照）。絶縁部材ＩＭは、例えば、第１絶縁部材ＩＭ１～第４絶縁部材ＩＭ４および第１絶縁層ＩＭａ～第４絶縁層ＩＭｄを含む。
上記の実施例に示すように、半導体素子Ｔｒ１～Ｔｒ４は、例えば、絶縁部材ＩＭの第１表面Ｓ１から第２表面Ｓ２に向かう方向（Ｚ方向）に並べて配置され、直列接続される。これにより、高耐圧を有する半導体装置１～３を実現することができる。また、半導体装置１～３は、第１表面Ｓ１を回路基板に向けて実装される。これにより、半導体装置１～３の実装面積を縮小することが可能となる。
さらに、半導体素子Ｔｒ１～Ｔｒ４は、第１電極ＤＥと第２電極ＳＥとの間の容量が略同一であることが好ましい。例えば、第１半導体層１１と第２半導体層１３との間のｐｎ接合（図２（ａ）参照）の面積が、各半導体素子Ｔｒにおいて、略同一となるように構成される。これにより、直列接続された半導体素子Ｔｒ１～Ｔｒ４に均等に電圧が印加され、半導体装置１～３の耐圧を向上させることができる。
（第２実施形態）
図１５（ａ）～（ｃ）、図１６（ａ）および（ｂ）は、第２実施形態に係る半導体装置４を示す模式図である。図１５（ａ）および（ｃ）は、半導体装置４の構成を示す平面図である。図１６（ａ）は、半導体装置４の裏面を示す平面図である。図１５（ｂ）は、図１５（ａ）中に示すＥ－Ｅ線に沿った断面図である。図１６（ｂ）は、図１６（ａ）中に示すＦ－Ｆ線に沿った断面図である。
図１５（ａ）～（ｃ）に示すように、半導体装置４は、半導体素子Ｔｒ１、Ｔｒ２、第１端子ＤＴ、第２端子ＳＴ、制御端子ＧＴ１、ＧＴ２および絶縁性の樹脂部材ＲＭ１を備える。第１端子ＤＴ、第２端子ＳＴおよび制御端子ＧＴ１、ＧＴ２は、例えば、銅を含む金属板、所謂、リードである。
半導体素子Ｔｒ１およびＴｒ２は、第１端子ＤＴ上に積層される。第１端子ＤＴは、半導体素子Ｔｒ１の第１電極ＤＥ１（図２（ａ）参照）に電気的に接続される。
図１５（ａ）に示すように、第２端子ＳＴは、例えば、金属ワイヤＳＷにより、半導体素子Ｔｒ２の第２電極ＳＥ２に電気的に接続される。制御端子ＧＴ１は、例えば、金属ワイヤＣＷ１により、半導体素子Ｔｒ１の制御パッドＧＰ１に電気的に接続される。制御端子ＧＴ２は、例えば、金属ワイヤＣＷ２により、半導体素子Ｔｒ２の制御パッドＧＰ２に電気的に接続される。
図１５（ｂ）に示すように、半導体素子Ｔｒ１およびＴｒ２は、樹脂部材ＲＭにより第１端子ＤＴ上に封止される。樹脂部材ＲＭは、例えば、エポキシ樹脂である。半導体素子Ｔｒ１は、例えば、はんだ材などの導電性接合材（図示しない）を介して、第１端子ＤＴに接合される。また、半導体素子Ｔｒ２は、別の導電性接合材（図示しない）を介して、半導体素子Ｔｒ１に接続される。
図１５（ｃ）に示すように、半導体素子Ｔｒ２は、半導体素子Ｔｒ１の第２電極ＳＥ１の上に積層される。半導体素子Ｔｒ２の第１電極ＤＥ２（図２（ａ）参照）は、半導体素子Ｔｒ１の第２電極ＳＥ１に電気的に接続される。すなわち、半導体素子Ｔｒ１およびＴｒ２は、直列接続される。
第１端子ＤＴ上に積層された状態において、半導体素子Ｔｒ１の第２電極ＳＥ１と制御パッドＧＰ１は、Ｘ方向に並ぶ。一方、半導体素子Ｔｒ２の第２電極ＳＥ２と制御パッドＧＰ２は、－Ｙ方向（Ｙ方向の反対方向）に並ぶ。このように、半導体素子Ｔｒ１と半導体素子Ｔｒ２とを直交する方向に配置することにより、半導体素子Ｔｒ２が半導体素子Ｔｒ１の制御パッドＧＰ１を覆わないように積層することができる。これにより、半導体素子Ｔｒ１の制御パッドＧＰ１および半導体素子Ｔｒ２の制御パッドＧＰ２を、それぞれ、金属ワイヤＣＷ１およびＣＷ２を介して制御端子ＧＰ１および制御端子ＧＰ２に電気的に接続することが可能となる。
図１６（ａ）に示すように、半導体装置４は、第１端子ＤＴ、第２端子ＳＴおよび制御端子ＧＴ１、ＧＴ２を裏面に露出させるように構成される。これにより、半導体素子Ｔｒ１およびＴｒ２は、例えば、はんだ材を介して回路基板に電気的に接続され、半導体装置４の実装面積を縮小することができる。
図１６（ｂ）に示すように、第１端子ＤＴと半導体素子Ｔｒ２との間のスペースに樹脂部材ＲＭ２を充填しても良い。樹脂部材ＲＭ２は、金属ワイヤＣＷ２を半導体素子Ｔｒ２の制御パッドＧＰ２にボンディングする前に、制御パッドＧＰ２の下に設けられる。これにより、半導体素子Ｔｒ２の制御パッドＧＰ２が設けられた部分の強度を向上させ、金属ワイヤＣＷ２を制御パッドＧＰ２上にボンディングする際の荷重による半導体素子Ｔｒ２の破損またはクラック等の発生を防ぐことができる。
図１７（ａ）～（ｃ）および図１８は、第２実施形態の第１変形例に係る半導体装置５を示す模式図である。
図１７（ａ）～（ｃ）に示すように、半導体装置５は、半導体素子Ｔｒ１～Ｔｒ４、第１端子ＤＴ、第２端子ＳＴ、制御端子ＧＴ１～ＧＴ４および樹脂部材ＲＭ１～ＲＭ４を備える。半導体素子Ｔｒ１～Ｔｒ４は、第１端子ＤＴ上に順に積層される。第１端子ＤＴは、半導体素子Ｔｒ１の第１電極ＤＥ１（図２（ａ）参照）に電気的に接続される。
図１７（ａ）に示すように、第２端子ＳＴは、例えば、金属ワイヤＳＷにより、半導体素子Ｔｒ４の第２電極ＳＥ４に電気的に接続される。制御端子ＧＴ１は、例えば、金属ワイヤＣＷ１により、半導体素子Ｔｒ１の制御パッドＧＰ１に電気的に接続される。制御端子ＧＴ２は、例えば、金属ワイヤＣＷ２により、半導体素子Ｔｒ２の制御パッドＧＰ２に電気的に接続される。制御端子ＧＴ３は、例えば、金属ワイヤＣＷ３により、半導体素子Ｔｒ３の制御パッドＧＰ３に電気的に接続される。制御端子ＧＴ４は、例えば、金属ワイヤＣＷ４により、半導体素子Ｔｒ４の制御パッドＧＰ４に電気的に接続される。
半導体素子Ｔｒ２は、半導体素子Ｔｒ１の第２電極ＳＥ１の上に積層される（図１５（ｃ）参照）。半導体素子Ｔｒ２の第１電極ＤＥ２は、半導体素子Ｔｒ１の第２電極ＳＥ１に電気的に接続される。すなわち、半導体素子Ｔｒ１およびＴｒ２は、直列接続される。同様に、半導体素子Ｔｒ３の第１電極ＤＥ３は、半導体素子Ｔｒ２の第２電極ＳＥ２に電気的に接続され、半導体素子Ｔｒ２およびＴｒ３は、直列接続される。半導体素子Ｔｒ４の第１電極ＤＥ４は、半導体素子Ｔｒ３の第２電極ＳＥ３に電気的に接続され、半導体素子Ｔｒ３およびＴｒ４は、直列接続される。
第１端子ＤＴ上に積層された状態において、半導体素子Ｔｒ１の第２電極ＳＥ１と制御パッドＧＰ１は、Ｘ方向に並ぶ（図１５（ｃ）参照）。半導体素子Ｔｒ２の第２電極ＳＥ２と制御パッドＧＰ２は、－Ｙ方向に並ぶ（図１５（ａ）参照）。半導体素子Ｔｒ３の第２電極ＳＥ３と制御パッドＧＰ３は、－Ｘ方向（Ｘ方向の反対方向）に並ぶ（図１５（ａ）参照）。半導体素子Ｔｒ４の第２電極ＳＥ４と制御パッドＧＰ４は、Ｙ方向に並ぶ。
このように、半導体素子Ｔｒ１～半導体素子Ｔｒ４とを直交する方向に交互に配置することにより、半導体素子Ｔｒ１～半導体素子Ｔｒ４は、制御パッドＧＰ１～ＧＰ４を覆わないように配置される。これにより、制御パッドＧＰ１～ＧＰ４に、それぞれ、金属ワイヤＣＷ１～ＣＷ４を接続することが可能となる。
図１７（ｂ）に示すように、半導体素子Ｔｒ１～Ｔｒ４は、樹脂部材ＲＭにより第１端子ＤＴ上に封止される。半導体素子Ｔｒ１は、例えば、導電性接合材（図示しない）を介して、第１端子ＤＴに接合される。また、半導体素子Ｔｒ１～Ｔｒ４は、それぞれ、別の導電性接合材（図示しない）を介して、隣接する半導体素子Ｔｒに電気的に接続される。
また、図１７（ｂ）および（ｃ）に示すように、第１端子ＤＴと半導体素子Ｔｒ２との間のスペースに樹脂部材ＲＭ２を充填しても良い。樹脂部材ＲＭ２は、半導体素子Ｔｒ２の制御パッドＧＰ２の下に設けられる。さらに、第１端子ＤＴと、半導体素子Ｔｒ３およびＴｒ４のそれぞれの間のスペースに、樹脂部材ＲＭ３およびＲＭ４を設けても良い。これにより、制御パッドＧＰ２～ＧＰ４の上に金属ワイヤＣＷ２～ＣＷ４をそれぞれボンディングする際の荷重による半導体素子Ｔｒ２～Ｔｒ４の破損およびクラック等の発生を防ぐことができる。
図１８（ａ）に示すように、半導体装置５は、第１端子ＤＴ、第２端子ＳＴおよび制御端子ＧＴ１～ＧＴ４を裏面に露出させるように構成される。これにより、半導体素子Ｔｒ１～Ｔｒ４は、例えば、はんだ材を介して回路基板に電気的に接続され、半導体装置５の実装面積を縮小することができる。
図１９（ａ）～（ｃ）は、第２実施形態の第２変形例に係る半導体装置６を示す模式図である。
図１９（ａ）および（ｂ）に示すように、半導体装置６は、半導体素子Ｔｒ１～Ｔｒ４、第１端子ＤＴ、第２端子ＳＴ、制御端子ＧＴ１～ＧＴ４および樹脂部材ＲＭ１を備える。半導体素子Ｔｒ１～Ｔｒ４は、第１端子ＤＴ上に順に積層される。第１端子ＤＴは、半導体素子Ｔｒ１の第１電極ＤＥ１（図２（ａ）参照）に電気的に接続される。
図１９（ａ）に示すように、第２端子ＳＴは、例えば、金属コネクタＳＣにより、半導体素子Ｔｒ４の第２電極ＳＥ４に電気的に接続される。金属コネクタＳＣは、例えば、銅を含む金属板であり、第２電極ＳＥ４および第２端子ＳＴに導電性の接合部材を介してボンディングされる。
制御端子ＧＴ１は、例えば、金属ワイヤＣＷ１により、半導体素子Ｔｒ１の制御パッドＧＰ１に電気的に接続される。制御端子ＧＴ２は、例えば、金属ワイヤＣＷ２により、半導体素子Ｔｒ２の制御パッドＧＰ２に電気的に接続される。制御端子ＧＴ３は、例えば、金属ワイヤＣＷ３により、半導体素子Ｔｒ３の制御パッドＧＰ３に電気的に接続される。制御端子ＧＴ４は、例えば、金属ワイヤＣＷ４により、半導体素子Ｔｒ４の制御パッドＧＰ４に電気的に接続される。
半導体素子Ｔｒ２は、半導体素子Ｔｒ１の第２電極ＳＥ１の上に積層される。半導体素子Ｔｒ２の第１電極ＤＥ２は、半導体素子Ｔｒ１の第２電極ＳＥ１に電気的に接続され、半導体素子Ｔｒ１およびＴｒ２は、直列接続される。同様に、半導体素子Ｔｒ３の第１電極ＤＥ３は、半導体素子Ｔｒ２の第２電極ＳＥ２に電気的に接続され、半導体素子Ｔｒ２およびＴｒ３は、直列接続される。半導体素子Ｔｒ４の第１電極ＤＥ４は、半導体素子Ｔｒ３の第２電極ＳＥ３に電気的に接続され、半導体素子Ｔｒ３およびＴｒ４は、直列接続される。
半導体素子Ｔｒ２のチップサイズは、半導体素子Ｔｒ１のチップサイズよりも小さく、半導体素子Ｔｒ２は、半導体素子Ｔｒ１の制御パッドＧＰ１を露出させるように、半導体素子Ｔｒ１上に積層される。同様に、半導体素子Ｔｒ３のチップサイズは、半導体素子Ｔｒ２のチップサイズよりも小さく、半導体素子Ｔｒ３は、半導体素子Ｔｒ２の制御パッドＧＰ２を露出させるように、半導体素子Ｔｒ２上に積層される。また、半導体素子Ｔｒ４のチップサイズは、半導体素子Ｔｒ３のチップサイズよりも小さく、半導体素子Ｔｒ４は、半導体素子Ｔｒ３の制御パッドＧＰ３を露出させるように、半導体素子Ｔｒ３上に積層される。
図１９（ｂ）に示すように、半導体素子Ｔｒ１～Ｔｒ４は、樹脂部材ＲＭにより第１端子ＤＴ上に封止される。半導体素子Ｔｒ１は、例えば、導電性接合材（図示しない）により第１端子ＤＴに接合される。また、半導体素子Ｔｒ１～Ｔｒ４は、それぞれ、別の導電性接合材（図示しない）を介して、隣接する半導体素子Ｔｒに電気的に接続される。
図１９（ｃ）に示すように、半導体装置６は、第１端子ＤＴ、第２端子ＳＴおよび制御端子ＧＴ１～ＧＴ４を裏面に露出させるように構成される。これにより、半導体素子Ｔｒ１～Ｔｒ４は、例えば、はんだ材を介して回路基板に電気的に接続され、半導体装置６の実装面積を縮小することができる。
図２０（ａ）～（ｃ）は、第２実施形態の第３変形例に係る半導体装置７を示す模式図である。
図２０（ａ）～（ｃ）に示すように、半導体装置７は、半導体素子Ｔｒ１～Ｔｒ４、第１端子ＤＴ、第２端子ＳＴ、制御端子ＧＴ１～ＧＴ４および樹脂部材ＲＭ１を備える。半導体素子Ｔｒ１～Ｔｒ４は、第１端子ＤＴ上に順に積層される。第１端子ＤＴは、半導体素子Ｔｒ１の第１電極ＤＥ１（図２（ａ）参照）に電気的に接続される。
図２０（ａ）に示すように、第２端子ＳＴは、例えば、金属コネクタＳＣにより、半導体素子Ｔｒ４の第２電極ＳＥ４に電気的に接続される。制御端子ＧＴ１は、例えば、金属ワイヤＣＷ１により、制御パッドＧＰ１に電気的に接続される。制御端子ＧＴ２は、例えば、金属ワイヤＣＷ２により、制御パッドＧＰ２に電気的に接続される。制御端子ＧＴ３は、例えば、金属ワイヤＣＷ３により、制御パッドＧＰ３に電気的に接続される。制御端子ＧＴ４は、例えば、金属ワイヤＣＷ４により、制御パッドＧＰ４に電気的に接続される。この例では、制御パッドＧＰ１～ＧＰ３は、例えば、半導体素子Ｔｒ４の表面上に設けられる。
図２０（ｂ）に示すように、半導体素子Ｔｒ１～Ｔｒ４は、樹脂部材ＲＭ１により第１端子ＤＴ上に封止される。半導体素子Ｔｒ１は、例えば、導電性接合材（図示しない）により第１端子ＤＴに接合される。また、半導体素子Ｔｒ１～Ｔｒ４は、それぞれ、別の導電性接合材（図示しない）を介して、隣接する半導体素子Ｔｒに電気的に接続される。
半導体素子Ｔｒ２の第１電極ＤＥ２は、半導体素子Ｔｒ１の第２電極ＳＥ１に電気的に接続され、半導体素子Ｔｒ１およびＴｒ２は、直列接続される。同様に、半導体素子Ｔｒ３の第１電極ＤＥ３は、半導体素子Ｔｒ２の第２電極ＳＥ２に電気的に接続され、半導体素子Ｔｒ２およびＴｒ３は、直列接続される。半導体素子Ｔｒ４の第１電極ＤＥ４は、半導体素子Ｔｒ３の第２電極ＳＥ３に電気的に接続され、半導体素子Ｔｒ３およびＴｒ４は、直列接続される。
図２０（ｃ）に示すように、制御パッドＧＰ１は、コンタクトプラグＣＰ１を介して、半導体素子Ｔｒ１の制御配線ＧＷ１に電気的に接続される。コンタクトプラグＣＰ１は、半導体素子Ｔｒ４の表面から半導体素子Ｔｒ１の制御配線ＧＷ１に連通するように設けられる。また、コンタクトプラグＣＰ１は、絶縁膜２７ａにより、半導体素子Ｔｒ２～Ｔｒ４から電気的に絶縁される。
制御パッドＧＰ２は、コンタクトプラグＣＰ２を介して、半導体素子Ｔｒ２の制御配線ＧＷ２に電気的に接続される。コンタクトプラグＣＰ２は、半導体素子Ｔｒ４の表面から半導体素子Ｔｒ２の制御配線ＧＷ２に連通するように設けられる。また、コンタクトプラグＣＰ２は、絶縁膜２７ｂにより、半導体素子Ｔｒ３およびＴｒ４から電気的に絶縁される。
制御パッドＧＰ３は、コンタクトプラグＣＰ３を介して、半導体素子Ｔｒ３の制御配線ＧＷ３に電気的に接続される。コンタクトプラグＣＰ３は、半導体素子Ｔｒ４の表面から半導体素子Ｔｒ３の制御配線ＧＷ３に連通するように設けられる。また、コンタクトプラグＣＰ３は、絶縁膜２７ｃにより、半導体素子Ｔｒ４から電気的に絶縁される。
半導体装置７でも、第１端子ＤＴ、第２端子ＳＴおよび制御端子ＧＴ１～ＧＴ４は、その裏面に露出するように構成される（図１８参照）。これにより、半導体素子Ｔｒ１～Ｔｒ４を、例えば、はんだ材を介して回路基板に電気的に接続され、半導体装置７の実装面積を縮小することができる。
本実施形態においても、半導体素子Ｔｒ１～Ｔｒ４における第１電極ＤＥと第２電極ＳＥとの間の容量が略同一であることが好ましい。これにより、直列接続された半導体素子Ｔｒ１～Ｔｒ４に均等に電圧が印加され、半導体装置１～３の耐圧を向上させることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１～７…半導体装置、 １１…第１半導体層、 １３…第２半導体層、 １５…第３半導体層、 １７…第４半導体層、 ２１…ゲート絶縁膜、 ２３…層間絶縁膜、 ２５…パッシベーション膜、 ２７ａ、２７ｂ、２７ｃ…絶縁膜、 ３１、３５、４１、５１ａ、５１ｂ、５３、７１ａ、７１ｂ、７３…金属層、 ３１ａ、３５ａ、３５ｂ、３７、４１ａ、４１ｂ、４５ａ、４５ｂ、４７、６１ａ、６１ｂ、６３…コンタクトメタル、 ３３…凹部、 ３９、５７ａ、５７ｂ、６７ａ、６７ｂ、７７ａ、７７ｂ…開口、 ５５ａ、５５ｂ、６５ａ、６５ｂ、７５ａ、７５ｂ…導電部材、 ＢＳ…裏面、 ＦＳ…表面、 ＣＰ１、ＣＰ２、ＣＰ３、ＤＰ、ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４…コンタクトプラグ、 ＣＴ…コンタクトトレンチ、 ＣＷ１、ＣＷ２、ＣＷ３、ＣＷ４、ＳＷ…金属ワイヤ、 ＤＣＨ１、ＤＣＨ２、ＤＣＨ３、ＤＣＨ４、ＧＣＨ１、ＧＣＨ２、ＧＣＨ３、ＳＣＨ１、ＳＣＨ２、ＳＣＨ３…コンタクトホール、 ＤＴ…第１端子、 ＤＥ、ＤＥ１、ＤＥ２、ＤＥ３、ＤＥ４…第１電極、 ＧＩ１、ＧＩ２、ＧＩ３、ＧＩ４、ＧＷ、ＧＷ１、ＧＷ２、ＧＷ３…制御配線、 ＧＥ…制御電極、 ＧＰ、ＧＰ１、ＧＰ２、ＧＰ３、ＧＰ４…制御パッド、 ＴＲ…トレンチ、 ＧＴ１、ＧＴ２、ＧＴ３、ＧＴ４…制御端子、 ＩＭ…絶縁部材、 ＩＭ１…第１絶縁部材、 ＩＭ２…第２絶縁部材、 ＩＭ３…第３絶縁部材、 ＩＭ４…第４絶縁部材、 ＩＭａ…第１絶縁層、 ＩＭｂ…第２絶縁層、 ＩＭｃ…第３絶縁層、 ＩＭｄ…第４絶縁層、 ＭＩ０、ＭＩ１、ＭＩ２、ＭＩ３、ＭＩ４…中間配線、 ＲＭ、ＲＭ１、ＲＭ２、ＲＭ３、ＲＭ４…樹脂部材、 Ｓ１…第１表面、 Ｓ２…第２表面、 ＳＣ…金属コネクタ、 ＳＥ、ＳＥ１、ＳＥ２、ＳＥ３、ＳＥ４…第２電極、 ＳＰ…半導体部、 ＳＴ…第２端子、 Ｔｒ、Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４…半導体素子

Claims (7)

  1. 半導体部と、前記半導体部の裏面上に設けられた第１電極と、前記半導体部の前記裏面とは反対側の表面上に設けられた第２電極と、前記半導体部の前記表面上に設けられ、前記第１電極と前記第２電極との間に流れる電流を制御する制御電極と、をそれぞれ含み、前記第１電極から前記第２電極に向かう第１方向に並ぶ複数の半導体素子であって、前記第１方向において隣り合う半導体素子の間において、前記第２電極と別の第１電極とを電気的に接続することにより直列接続され、前記直列接続の一方の端に設けられる第１半導体素子と、他方の端に設けられる第２半導体素子と、を含む複数の半導体素子と、
    前記第１方向に並んだ前記複数の半導体素子を封じ、前記第１半導体素子に向き合う第１表面と、前記第２半導体素子に向き合う第２表面と、を有し、前記第１表面および前記第２表面は、前記第１方向と交差する絶縁部材と、
    前記第１半導体素子の前記第１電極に電気的に接続された第１端子と、
    前記第２半導体素子の前記第２電極に電気的に接続され、前記絶縁部材の前記第１表面および前記第２表面のいずれか一方に設けられた第２端子と、
    前記複数の半導体素子の前記制御電極にそれぞれ電気的に接続され、前記絶縁部材の前記第１表面および前記第２表面のうちの前記一方に相互に離間して設けられ、前記第２端子から離間した複数の制御端子と、
    を備えた半導体装置。
  2. 前記第１端子は、前記絶縁部材の前記第１表面および前記第２表面のうちの前記一方に設けられ、前記第２端子および前記複数の制御端子から離間した請求項１記載の半導体装置。
  3. 前記複数の半導体素子の間にそれぞれ設けられ、前記第２電極と前記別の第１電極とを電気的に接続する配線をさらに備え、
    前記絶縁部材は、前記複数の半導体素子のそれぞれを内蔵した第１部材と、前記配線を含む第２部材と、を交互に積層した構造を有する請求項１または２に記載の半導体装置。
  4. 前記絶縁部材の前記第１部材は、前記第２電極に連通した複数のコンタクトホールを有し、
    前記配線は、前記複数のコンタクトホール内にそれぞれ延在する複数のコンタクト部と、前記第１部材上に設けられる金属層と、を含み、前記複数のコンタクト部は、前記金属層につながり、前記コンタクト部を介して、前記第２電極に電気的に接続される請求項３記載の半導体装置。
  5. 前記複数の半導体素子は、前記第１方向に積層され、
    前記絶縁部材は、前記第１方向に積層された前記複数の半導体素子を覆う請求項１または２に記載の半導体装置。
  6. 前記複数の半導体素子のうちの１つは、前記半導体部の前記表面に沿った第２方向に並ぶ前記第２電極および前記制御電極を含み、
    前記複数の半導体素子のうちの前記１つの上に設けられる別の１つは、前記半導体部の前記表面に沿った第３方向であって、前記第２方向に直交する前記第３方向に並ぶ前記第２電極および前記制御電極を含む請求項５記載の半導体装置。
  7. 前記複数の半導体素子それぞれは、前記第１電極と前記第２電極との間における略同一の容量を有する請求項１～６のいずれか１つに記載の半導体装置。
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