JP2022049139A - 半導体装置 - Google Patents
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Abstract
【課題】信頼性の向上が可能な半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、第１、２電極、第１～３半導体領域、第１、２導電部、第１導電領域、第１電極領域及び導電層を含む。第１半導体領域は、第１電極の上に設けられ第１電極と接続され第１導電形である。第２半導体領域は、第１半導体領域の上に設けられ第２導電形である。第３半導体領域は、第２半導体領域の上に設けられ第１導電形である。第１導電部は、第２半導体領域の側面と対向する。第２導電部は、第１半導体領域の側面と対向する。第２電極は、第２、３半導体領域の上に設けられ第２、３半導体領域と接続される。第１導電領域は、第２導電部の上に設けられ第２導電部と接続される。第１電極領域は、第１導電領域と接続される。導電層は、第１電極領域及び前記第１導電領域の少なくともいずれか並びに第２電極と接続される。【選択図】図１
Description
本発明の実施形態は、半導体装置に関する。
フィールドプレートを備えた半導体装置がある。この半導体装置について、信頼性の向上が求められている。
本発明が解決しようとする課題は、信頼性の向上が可能な半導体装置を提供することである。
実施形態に係る半導体装置は、第１電極、第１半導体領域、第２半導体領域、第３半導体領域、第１導電部、第２導電部、第２電極、第１導電領域、第１電極領域及び導電層を含む。前記第１半導体領域は、前記第１電極の上に設けられ、前記第１電極と電気的に接続され、第１導電形である。前記第２半導体領域は、前記第１半導体領域の一部の上に設けられ、第２導電形である。前記第３半導体領域は、前記第２半導体領域の上に設けられ前記第１導電形である。前記第１導電部は、前記第２半導体領域の側面と対向する部分を有する。前記第２導電部は、前記第１半導体領域の側面と対向する部分を有する。前記第２電極は、前記第２半導体領域及び前記第３半導体領域の上に設けられ、前記第２半導体領域及び前記第３半導体領域と電気的に接続される。前記第１導電領域は、前記第２導電部の上に設けられ、前記第２導電部と電気的に接続される。前記第１電極領域は、前記第１導電領域と電気的に接続される。前記導電層は、前記第１導電領域及び前記第１電極領域の少なくともいずれか並びに前記第２電極と電気的に接続される。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ－及びｐ＋、ｐの表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形（第２導電形の一例）とｎ形（第１導電形の一例）を反転させて各実施形態を実施してもよい。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ－及びｐ＋、ｐの表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形（第２導電形の一例）とｎ形（第１導電形の一例）を反転させて各実施形態を実施してもよい。
（第１実施形態）
図１（ａ）及び図１（ｂ）は、第１実施形態に係る半導体装置を表す平面図である。
第１実施形態に係る半導体装置１００は、例えばＭＯＳＦＥＴである。図１（ａ）に示すように、半導体装置１００の上面には、ソース電極１２、フィールドプレート電極（ＦＰ電極パッド領域１３及びＦＰ配線領域４１）、及びゲート電極（ゲート電極パッド領域１４及びゲート配線領域４２）が設けられている。
図１（ａ）及び図１（ｂ）は、第１実施形態に係る半導体装置を表す平面図である。
第１実施形態に係る半導体装置１００は、例えばＭＯＳＦＥＴである。図１（ａ）に示すように、半導体装置１００の上面には、ソース電極１２、フィールドプレート電極（ＦＰ電極パッド領域１３及びＦＰ配線領域４１）、及びゲート電極（ゲート電極パッド領域１４及びゲート配線領域４２）が設けられている。
図１（ｂ）は、図１（ａ）において、ソース電極１２、ＦＰ電極パッド領域１３、ゲート電極パッド領域１４、ＦＰ配線領域４１、及びゲート配線領域４２などを省略した透視図である。図１（ｂ）では、図１（ａ）に示したＦＰ電極パッド領域１３、ゲート電極パッド領域１４、ＦＰ配線領域４１、及びゲート配線領域４２の位置を破線で示している。また、図１（ａ）及び図１（ｂ）では、後述するパッシベーション膜の図示を省略している。
図２～図５は、第１実施形態に係る半導体装置の一部を表す断面図である。
図２は、図１（ａ）及び図１（ｂ）のII－II断面図である。図３は、図１（ａ）及び図１（ｂ）のIII－III断面図である。図４は、図１（ａ）及び図１（ｂ）のIV－IV断面図である。図５は、図１（ａ）及び図１（ｂ）のＶ－Ｖ断面図である。
図２は、図１（ａ）及び図１（ｂ）のII－II断面図である。図３は、図１（ａ）及び図１（ｂ）のIII－III断面図である。図４は、図１（ａ）及び図１（ｂ）のIV－IV断面図である。図５は、図１（ａ）及び図１（ｂ）のＶ－Ｖ断面図である。
図２に表したように、半導体装置１００は、ｎ－形のドリフト領域２１（第１半導体領域）、ｐ形の複数のベース領域２２（第２半導体領域）、ｎ＋形の複数のソース領域２３（第３半導体領域）、ｎ＋形のドレイン領域２４、ｐ＋形の複数のコンタクト領域２５、ドレイン電極１１（第１電極）、複数のゲート３１（第１導電部）、複数のフィールドプレート３２（第２導電部）、ＦＰ配線領域４１（第１導電領域）、ゲート配線領域４２（第２導電領域）、ソース電極１２（第２電極）、ＦＰ電極パッド領域１３（第１電極領域）、及びゲート電極パッド領域１４（第２電極領域）を含む。
なお、図２においては、ＦＰ配線領域４１、ゲート配線領域４２、ＦＰ電極パッド領域１３及びゲート電極パッド領域１４を、模式的な回路図で示している。また、図１～図５は、半導体装置１００の例えばウェーハテスト時を示す。後述するように、ウェーハテスト後にはパッケージ組立が行われ、コネクタが接続される。
実施形態の説明では、第１方向Ｄ１、第２方向Ｄ２、及び第３方向Ｄ３を用いる。ドレイン電極１１からドリフト領域２１に向かう方向を第１方向Ｄ１とする。第１方向Ｄ１に垂直な一方向を、第２方向Ｄ２とする。第１方向Ｄ１に垂直であり、且つ第２方向Ｄ２に垂直な方向を、第３方向Ｄ３とする。また、説明のために、ドレイン電極１１からドリフト領域２１に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、ドレイン電極１１とドリフト領域２１との相対的な位置関係に基づき、重力の方向とは無関係である。
図２に表したように、半導体装置１００の下面には、ドレイン電極１１が設けられている。ドレイン電極１１の上には、ドレイン領域２４を介してドリフト領域２１が設けられている。ドリフト領域２１は、ドレイン領域２４を介してドレイン電極１１と電気的に接続されている。
複数のベース領域２２は、ドリフト領域２１の一部２１ａの上にそれぞれ設けられている。複数のソース領域２３は、複数のベース領域２２の上にそれぞれ設けられている。複数のコンタクト領域２５は、複数のベース領域２２の上にそれぞれ設けられている。ソース領域２３は、コンタクト領域２５と第２方向Ｄ２において並ぶ。１つのベース領域２２の上に２つのソース領域２３が位置し、その２つのソース領域２３の間に、１つのコンタクト領域２５が位置する。
複数のゲート３１は、ドリフト領域２１の一部２１ｂの上にそれぞれ設けられている。ゲート３１は、ゲート絶縁膜５１を介して、ベース領域２２の側面２２ｓと対向する部分を有する。ゲート３１は、ベース領域２２の少なくとも一部と第２方向Ｄ２において並ぶ。
複数のフィールドプレート３２は、ドリフト領域２１の一部２１ｂの上にそれぞれ設けられている。フィールドプレート３２は、ＦＰ絶縁膜５２（第１絶縁膜）を介して、ドリフト領域２１の側面２１ｓと対向する部分を有する。フィールドプレート３２は、ドリフト領域２１の一部及びゲート３１の少なくとも一部と第２方向Ｄ２において並ぶ。フィールドプレート３２とゲート３１との間には、中間絶縁膜５４（第２絶縁膜）が設けられている。
この例では、ドリフト領域２１の一部２１ｂの上にトレンチ５９が形成されている。トレンチ内に絶縁部５０が設けられている。ゲート３１及びフィールドプレート３２は、絶縁部５０内に設けられている。前述のゲート絶縁膜５１、ＦＰ絶縁膜５２及び中間絶縁膜５４は、絶縁部５０の一部である。図２の例では、１つの絶縁部５０内において、２つのゲート３１が設けられており、その２つのゲート３１の間に１つのフィールドプレート３２が設けられている。フィールドプレート３２は、ゲート３１に比べて、下方まで延びている。隣り合う絶縁部５０同士の間に、ベース領域２２が選択的に設けられている。
ソース電極１２は、ソース領域２３、コンタクト領域２５、ゲート３１及びフィールドプレート３２の上に設けられている。ソース電極１２は、ソース領域２３と電気的に接続されている。また、ソース電極１２は、コンタクト領域２５を介して、ベース領域２２と電気的に接続されている。
ゲート３１とソース電極１２との間、及び、フィールドプレート３２とソース電極１２との間には、絶縁膜５３が設けられている。これにより、ゲート３１とソース電極１２とは、電気的に分離されている。また、フィールドプレート３２とソース電極１２とは、直接接しないようになっており、ウェーハテスト時において電気的に分離されている。
図３に表したように、ＦＰ配線領域４１は、フィールドプレート３２の上に設けられ、フィールドプレート３２と電気的に接続されている。例えば、ＦＰコンタクト部４１ｃが、絶縁膜５３の開口に設けられている。ＦＰ配線領域４１は、ＦＰコンタクト部４１ｃを介して、フィールドプレート３２と接続されている。
ＦＰ配線領域４１とソース電極１２との間には、保護膜６１（パッシベーション膜）が設けられている。保護膜６１の一部は、ＦＰ配線領域４１と接し、保護膜６１の別の一部は、ソース電極１２と接する。ＦＰ配線領域４１とソース電極１２とは、直接接しないようになっており、ウェーハテスト時において電気的に分離されている。
この例では、ＦＰ配線領域４１の高さと、ソース電極１２の高さとは、同じである。つまり、ＦＰ配線領域４１の少なくとも一部は、第３方向Ｄ３において、ソース電極１２と重なる。例えば、ＦＰ配線領域４１の上面４１Ｕの第１方向Ｄ１における位置は、ソース電極１２の上面１２Ｕの第１方向Ｄ１における位置と同じである。なお、本願明細書において、「同じ」という範囲は、厳密に同じであることだけではなく、例えば製造工程におけるばらつきなどを含み、実質的に同じであれば良い。ただし、ＦＰ配線領域４１の高さと、ソース電極１２の高さとは、上記に限らず、互いに異なっていても良い。
図４に表したように、ゲート配線領域４２は、ゲート３１の上に設けられ、ゲート３１と電気的に接続されている。例えば、ゲートコンタクト部４２ｃが、絶縁膜５３の開口に設けられている。ゲート配線領域４２は、ゲートコンタクト部４２ｃを介して、ゲート３１と接続されている。
ゲート配線領域４２とソース電極１２との間には、保護膜６２（パッシベーション膜）が設けられている。保護膜６２は、ゲート配線領域４２を覆う。保護膜６２の一部は、ゲート配線領域４２と接し、保護膜６２の別の一部は、ソース電極１２と接する。ゲート配線領域４２とソース電極１２とは、電気的に分離されている。
この例では、ゲート配線領域４２の高さと、ソース電極１２の高さとは、同じである。つまり、ゲート配線領域４２の少なくとも一部は、第３方向Ｄ３において、ソース電極１２と重なる。例えば、ゲート配線領域４２の上面４２Ｕの第１方向Ｄ１における位置は、ソース電極１２の上面１２Ｕの第１方向Ｄ１における位置と同じである。ただし、ゲート配線領域４２の高さと、ソース電極１２の高さとは、上記に限らず、互いに異なっていても良い。
図５に表したように、ＦＰ電極パッド領域１３は、ドリフト領域２１及び絶縁膜５３の上に設けられている。なお、図５では、ＦＰ配線領域４１の位置を破線で表している。ＦＰ電極パッド領域１３は、ＦＰ配線領域４１と連続し、ＦＰ配線領域４１と電気的に接続されている。ＦＰ電極パッド領域１３は、第２方向Ｄ２において、ＦＰ配線領域４１と並ぶ。ＦＰ電極パッド領域１３は、ＦＰ配線領域４１と一体でも良い。この例では、ＦＰ電極パッド領域１３の幅（第３方向Ｄ３に沿った長さ）１３ｗは、ＦＰ配線領域４１の幅４１ｗよりも広い。ただし、ＦＰ電極パッド領域１３の幅１３ｗは、ＦＰ配線領域４１の幅４１ｗと同じでも良い。
ＦＰ電極パッド領域１３とソース電極１２との間には、保護膜６３（パッシベーション膜）が設けられている。保護膜６３は、図３に関して説明した保護膜６１と一体でも良い。保護膜６３の一部は、ＦＰ電極パッド領域１３と接し、保護膜６３の別の一部は、ソース電極１２と接する。ＦＰ電極パッド領域１３とソース電極１２とは、直接接しないようになっており、ウェーハテスト時において電気的に分離されている。
この例では、ＦＰ電極パッド領域１３の高さと、ソース電極１２の高さとは、同じである。つまり、ＦＰ電極パッド領域１３の少なくとも一部は、第３方向Ｄ３において、ソース電極１２と重なる。例えば、ＦＰ電極パッド領域１３の上面１３Ｕの第１方向Ｄ１における位置は、ソース電極１２の上面１２Ｕの第１方向Ｄ１における位置と同じである。ただし、ＦＰ電極パッド領域１３の高さと、ソース電極１２の高さとは、上記に限らず、互いに異なっていても良い。
再び図１を参照して説明を続ける。図１（ｂ）に表したように、半導体装置１００のドリフト領域２１は、中央領域２１ｃと外周領域２１ｅとを含む。中央領域２１ｃは、ベース領域２２、ソース領域２３、絶縁部５０、ゲート３１、及びフィールドプレート３２などが設けられる領域である。外周領域２１ｅは、第１方向Ｄ１から見たときに、中央領域２１ｃを囲み、半導体装置１００の外縁を含む領域である。
図１（ａ）に表したように、ゲート配線領域４２及びゲート電極パッド領域１４は、ソース電極１２を囲むように、外周領域２１ｅ上に設けられている。この例では、ゲート配線領域４２の一部は、第３方向Ｄ３における両端側のそれぞれにが設けられており、第２方向Ｄ２に延在する。ゲート配線領域４２は、複数のゲート３１の上に位置し、複数のゲート３１のそれぞれと接続されている。ゲート電極パッド領域１４は、ゲート配線領域４２と連続し、ゲート配線領域４２と電気的に接続されている。また、ゲート電極とフィールドプレート電極とは、直接接しないようになっており、ウェーハテスト時において電気的に分離されている。ゲート電極パッド領域１４とソース電極１２とは、電気的に分離されている。
図１（ｂ）に表したように、複数の絶縁部５０（複数のゲート３１、複数のフィールドプレート３２）は、第２方向Ｄ２において並ぶ。絶縁部５０（ゲート３１、フィールドプレート３２）は、第３方向Ｄ３に延在する。なお、図１（ｂ）では、見やすさのため、絶縁部５０とゲート３１とフィールドプレート３２とをまとめて表している。
複数のベース領域２２（複数のソース領域２３、複数のコンタクト領域２５）は、第２方向Ｄ２において並ぶ。ベース領域２２（ソース領域２３、コンタクト領域２５）は、第３方向Ｄ３に延在する。なお、図１（ｂ）では、見やすさのため、ベース領域２２とソース領域２３とコンタクト領域２５とをまとめて表している。
絶縁部５０とベース領域２２とは、第２方向Ｄ２において交互に並ぶ。すなわち、１つの絶縁部５０と別の１つの絶縁部５０との間に、１つのベース領域２２が位置する。１つのベース領域２２と別の１つのベース領域２２との間に、１つの絶縁部５０が位置する。
ＦＰ配線領域４１は、第２方向Ｄ２に延在する。これにより、ＦＰ配線領域４１は、複数のフィールドプレート３２のそれぞれの上に位置し、複数のフィールドプレート３２のそれぞれと接続されている。例えば、ＦＰ配線領域４１は、フィールドプレート３２の第３方向Ｄ３における中央部（例えば中心）の上に位置する。
ソース電極１２の端部１２ｅ（図１（ａ）参照）は、外周領域２１ｅの上に位置する。また、この例では、ＦＰ電極パッド領域１３（の少なくとも一部）は、外周領域２１ｅの上に位置し、第３方向Ｄ３において、ソース電極１２の端部１２ｅと並ぶ。ただし、ＦＰ電極パッド領域１３は、ソース電極１２の端部１２ｅと第３方向Ｄ３において並ばなくても良い。
また、この例では、ソース電極１２は、第１領域１２Ｌ及び第２領域１２Ｒ（図１（ａ）参照）を有する。第２領域１２Ｒは、第１領域１２Ｌと第３方向Ｄ３において離れている。図１（ａ）、図３及び図５に表したように、ＦＰ配線領域４１及びＦＰ電極パッド領域１３は、第１領域１２Ｌと第２領域１２Ｒとの間に設けられている。ただし、第１領域１２Ｌと第２領域１２Ｒとは、上記に限らず、互いに分離されていなくても良い。例えば、第１領域１２Ｌの一部と第２領域１２Ｒの一部とが繋がっていても良い。
図１（ａ）に表したように、この例では、ゲート電極パッド領域１４とＦＰ電極パッド領域１３とは、半導体装置１００の反対側の端部に位置する。例えば、外周領域２１ｅは、第２方向Ｄ２において互いに離れた第１端部２１ｇ及び第２端部２１ｈ（図１（ｂ）参照）を含む。図１（ａ）の例では、ゲート電極パッド領域１４は、第１端部２１ｇ上に位置し、ＦＰ電極パッド領域１３は、第２端部２１ｈ上に位置する。ソース電極１２の一部が、ゲート電極パッド領域１４とＦＰ電極パッド領域１３との間に位置する。ＦＰ電極パッド領域１３（及びＦＰ配線領域４１）は、ゲート電極パッド領域１４(及びゲート配線領域４２)と、ウェーハテスト時において電気的に分離されている。ただし、ゲート電極パッド領域１４およびＦＰ電極パッド領域１３の配置は、上記に限らず、ゲート電極パッド領域１４とＦＰ電極パッド領域１３とは、半導体装置１００の反対側の端部に位置していなくても良い。
図６は、第１実施形態に係る半導体装置を表す平面図である。
図７は、第１実施形態に係る半導体装置の一部を表す断面図である。
図６及び図７は、例えばパッケージ組立後の半導体装置１００を示す。
図６に表したように、半導体装置１００は、ソースコネクタ７１（第１導電部材）と、ゲートコネクタ７２（第２導電部材）と、をさらに含んでも良い。
図７は、第１実施形態に係る半導体装置の一部を表す断面図である。
図６及び図７は、例えばパッケージ組立後の半導体装置１００を示す。
図６に表したように、半導体装置１００は、ソースコネクタ７１（第１導電部材）と、ゲートコネクタ７２（第２導電部材）と、をさらに含んでも良い。
ソースコネクタ７１は、ソース電極１２の上に設けられ、ソース電極１２と電気的に接続されている。また、ソースコネクタ７１は、ＦＰ配線領域４１及びＦＰ電極パッド領域１３の少なくとも一部の上に設けられ、ＦＰ配線領域４１及びＦＰ電極パッド領域１３の少なくとも一部と電気的に接続されている。これにより、ＦＰ配線領域４１の電位と、ＦＰ電極パッド領域１３の電位と、ソース電極１２の電位とは、互いに同じである。
ゲートコネクタ７２は、ゲート電極パッド領域１４の上に設けられ、ゲート電極パッド領域１４と電気的に接続されている。
図７は、図６のVII－VII断面図である。図７に表したように、半導体装置１００は、ソースコネクタ７１が接続される導電層７５をさらに含む。導電層７５は、ソース電極１２、ＦＰ配線領域４１、保護膜６１及び保護膜６２の上に設けられている。導電層７５は、ソース電極１２及びＦＰ配線領域４１と電気的に接続されている。ソースコネクタ７１は、導電層７５の上に設けられ、導電層７５と電気的に接続されている。これにより、ソースコネクタ７１は、導電層７５を介して、ソース電極１２及びＦＰ配線領域４１と電気的に接続されている。また、導電層７５は、ＦＰ電極パッド領域１３の上に位置し、ＦＰ電極パッド領域１３とソースコネクタ７１とを接続しても良い。実施形態において、導電層７５は、ＦＰ配線領域４１及びＦＰ電極パッド領域１３の少なくともいずれかの上に設けられ、ＦＰ配線領域４１及びＦＰ電極パッド領域１３の少なくともいずれかと電気的に接続される。導電層７５は、例えば半田である。
ゲート配線領域４２は、保護膜６２で覆われている。ソースコネクタ７１は、ゲート配線領域４２及びゲート電極パッド領域１４と電気的に分離されている。
同様に、図６に示したゲートコネクタ７２の下にも、例えば半田（導電層）が設けられている。ゲートコネクタ７２は、半田を介して、ゲート電極パッド領域１４と電気的に接続されている。なお、電極同士を接続する方法は、コネクタ（例えば半導体パッケージの一部）に限らず、ワイヤを用いても良い。導電層７５は、例えば、共晶合金でも良い。
半導体装置１００の各構成要素の材料の一例を説明する。
ドリフト領域２１、ベース領域２２、ソース領域２３、ドレイン領域２４、及びコンタクト領域２５は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
ゲート３１及びフィールドプレート３２は、ポリシリコンなどの導電材料を含む。導電材料には、不純物が添加されていても良い。
絶縁部５０、ゲート絶縁膜５１、ＦＰ絶縁膜５２、絶縁膜５３、中間絶縁膜５４は、酸化シリコンなどの絶縁材料を含む。
保護膜６１、保護膜６２及び保護膜６３は、ポリイミド、酸化シリコンまたは窒化シリコンなどの絶縁材料を含む。
ドレイン電極１１、ソース電極１２、ＦＰ電極パッド領域１３、ゲート電極パッド領域１４、ＦＰ配線領域４１、ゲート配線領域４２、ソースコネクタ７１及びゲートコネクタ７２は、アルミニウムまたは銅などの金属を含む導電部である。
ドリフト領域２１、ベース領域２２、ソース領域２３、ドレイン領域２４、及びコンタクト領域２５は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
ゲート３１及びフィールドプレート３２は、ポリシリコンなどの導電材料を含む。導電材料には、不純物が添加されていても良い。
絶縁部５０、ゲート絶縁膜５１、ＦＰ絶縁膜５２、絶縁膜５３、中間絶縁膜５４は、酸化シリコンなどの絶縁材料を含む。
保護膜６１、保護膜６２及び保護膜６３は、ポリイミド、酸化シリコンまたは窒化シリコンなどの絶縁材料を含む。
ドレイン電極１１、ソース電極１２、ＦＰ電極パッド領域１３、ゲート電極パッド領域１４、ＦＰ配線領域４１、ゲート配線領域４２、ソースコネクタ７１及びゲートコネクタ７２は、アルミニウムまたは銅などの金属を含む導電部である。
半導体装置１００の動作について説明する。
ソース電極１２に対してドレイン電極１１に正電圧が印加された状態で、ゲート３１に閾値以上の電圧を印加する。これにより、ベース領域２２にチャネル（反転層）が形成され、半導体装置１００がオン状態となる。電子は、チャネルを通ってソース電極１２からドレイン電極１１へ流れる。その後、ゲート３１に印加される電圧が閾値よりも低くなると、ベース領域２２におけるチャネルが消滅し、半導体装置１００がオフ状態になる。
ソース電極１２に対してドレイン電極１１に正電圧が印加された状態で、ゲート３１に閾値以上の電圧を印加する。これにより、ベース領域２２にチャネル（反転層）が形成され、半導体装置１００がオン状態となる。電子は、チャネルを通ってソース電極１２からドレイン電極１１へ流れる。その後、ゲート３１に印加される電圧が閾値よりも低くなると、ベース領域２２におけるチャネルが消滅し、半導体装置１００がオフ状態になる。
半導体装置１００がオフ状態に切り替わると、ソース電極１２に対してドレイン電極１１に印加される正電圧が増大する。正電圧の増大により、ドリフト領域２１と絶縁部５０との界面からドリフト領域２１に向けて、空乏層が広がる。この空乏層の広がりにより、例えば、半導体装置１００の耐圧を高めることができる。また、パッケージ組立後の半導体装置１００の使用時には、フィールドプレート３２の電位を例えばソース電極１２の電位と同じとする。フィールドプレート３２を設けることで、例えば、空乏層がドリフト領域２１に広がりやすくなり、電界を緩和することができ、半導体装置１００の耐圧を高めることができる。
また、ドリフト領域２１に空乏層が広がった際、衝突電離等によって発生したキャリア（電子及び正孔）が空乏層中で加速され、アバランシェ降伏が発生する。アバランシェ降伏が発生したとき、電子は、ドレイン領域２４を通ってドレイン電極１１から排出される。正孔は、コンタクト領域２５を通ってソース電極１２へ排出される。
第１実施形態の効果を説明する。
例えば、参考例の半導体装置において、フィールドプレートは、直上に設けられたソース電極と特定の領域においてコンタクトなどで接続される。この場合、ウェーハテスト時においても、フィールドプレートの電位はソース電極の電位と同じとなる。参考例においては、フィールドプレートは、独立した電極ではなく、ソース電極と異なる電圧を印可することができない。
例えば、参考例の半導体装置において、フィールドプレートは、直上に設けられたソース電極と特定の領域においてコンタクトなどで接続される。この場合、ウェーハテスト時においても、フィールドプレートの電位はソース電極の電位と同じとなる。参考例においては、フィールドプレートは、独立した電極ではなく、ソース電極と異なる電圧を印可することができない。
これに対して、半導体装置１００においては、図１～図５に関して説明したように、ソース電極１２（ソース電極パッド領域）及びゲート電極（ゲート電極パッド領域１４及びゲート配線領域４２）とは別に、フィールドプレート３２と電気的に接続されたＦＰ電極（ＦＰ配線領域４１及びＦＰ電極パッド領域１３）が設けられている。ウェーハテスト時において、ソース電極１２、ＦＰ電極及びゲート電極は、互いに電気的に絶縁されており、独立している。ソース電極１２、ＦＰ電極及びゲート電極が独立していることにより、各電極に互いに異なる電圧を印可することができる。これにより、ウェーハテストの自由度を高めることができ、不良品を取り除くスクリーニングの精度を向上させることができる。したがって、ウェーハテストをパスした半導体装置の信頼性を向上させることができる。
図８は、半導体装置におけるウェーハテストを説明する表である。
ウェーハテストの一例においては、各電極のパッド領域に例えばテストプローブの端子を接触させ、電圧を印可する。例えば、参考例の半導体装置におけるウェーハテストでは、ゲート絶縁膜のスクリーニング及び耐圧の確認が行われる。ゲート絶縁膜のスクリーニングでは、ゲート電極とソース電極との間に電圧を印可することで、ゲート絶縁膜の不良を発見する。また、耐圧の確認では、ドレイン電極とソース電極との間に電圧を印可することで、耐圧の不良を発見する。これらのテストに加えて、実施形態に係る半導体装置１００においては、例えば、中間絶縁膜５４のスクリーニング及びＦＰ絶縁膜５２のスクリーニングを行うことが可能となる。中間絶縁膜５４のスクリーニングにおいては、ゲート電極パッド領域１４とＦＰ電極パッド領域１３との間に電圧を印可することで、中間絶縁膜５４の不良を発見する。ＦＰ絶縁膜５２のスクリーニングにおいては、ドレイン電極１１とＦＰ電極パッド領域１３との間に電圧を印可することで、ＦＰ絶縁膜５２の不良を発見する。実施形態においては、より詳細なウェーハテストを行うことが可能となり、半導体装置の信頼性を向上させることができる。
ウェーハテストの一例においては、各電極のパッド領域に例えばテストプローブの端子を接触させ、電圧を印可する。例えば、参考例の半導体装置におけるウェーハテストでは、ゲート絶縁膜のスクリーニング及び耐圧の確認が行われる。ゲート絶縁膜のスクリーニングでは、ゲート電極とソース電極との間に電圧を印可することで、ゲート絶縁膜の不良を発見する。また、耐圧の確認では、ドレイン電極とソース電極との間に電圧を印可することで、耐圧の不良を発見する。これらのテストに加えて、実施形態に係る半導体装置１００においては、例えば、中間絶縁膜５４のスクリーニング及びＦＰ絶縁膜５２のスクリーニングを行うことが可能となる。中間絶縁膜５４のスクリーニングにおいては、ゲート電極パッド領域１４とＦＰ電極パッド領域１３との間に電圧を印可することで、中間絶縁膜５４の不良を発見する。ＦＰ絶縁膜５２のスクリーニングにおいては、ドレイン電極１１とＦＰ電極パッド領域１３との間に電圧を印可することで、ＦＰ絶縁膜５２の不良を発見する。実施形態においては、より詳細なウェーハテストを行うことが可能となり、半導体装置の信頼性を向上させることができる。
また、図１（ａ）及び図１（ｂ）に関して説明したように、ＦＰ配線領域４１が、フィールドプレート３２の第３方向Ｄ３における中央部に位置することにより、フィールドプレート３２の第３方向Ｄ３における電位の偏りを抑制することができる。
また、図５に関して説明したように、ＦＰ電極パッド領域１３の幅がＦＰ配線領域４１の幅よりも広くても良く、ＦＰ電極パッド領域１３の高さがソース電極１２の高さやゲート電極パッド領域１４の高さと同じでも良い。例えば、ＦＰ電極パッド領域１３の高さや幅を調節することにより、ウェーハテスト時にプローブの端子を、ＦＰ電極パッド領域１３に接触させやすくできる。
ウェーハテスト後のパッケージ組立においては、図６及び図７に関して説明したように、ソースコネクタ７１が設けられ、ＦＰ電極パッド領域１３の電位は、ソース電極１２の電位と同じとなる。これにより、パッケージ組立後の半導体装置１００は、ドレイン電極１１、ソース電極１２及びゲート電極パッド領域１４の３端子の素子として扱うことができる。これにより、例えば、従来の半導体装置からの仕様変更が少なくなり、コストを抑えることができる。
図１（ａ）及び図１（ｂ）に関して説明したように、ＦＰ電極パッド領域１３は外周領域２１ｅの上に位置し、第３方向Ｄ３においてソース電極１２の端部１２ｅと並んでも良い。また、ＦＰ配線領域４１は、ソース電極１２の第１領域１２Ｌと第２領域１２Ｒとの間に位置する。このように、ＦＰ電極パッド領域１３及びＦＰ配線領域４１が、平面視においてソース電極１２に挟まれるように配置されている。これにより、ソース電極１２、ＦＰ電極パッド領域１３及びＦＰ配線領域４１の上に１つのソースコネクタ７１を配置して接続しやすい。また、ゲートコネクタ７２と、ＦＰ電極パッド領域１３等に接続されるソースコネクタ７１と、を分けて配置しやすい。
また、図３に関して説明したように、ＦＰ配線領域４１の高さとソース電極１２の高さとが同じでも良い。例えば、ＦＰ配線領域４１の高さを調節することにより、図７のように半田でソースコネクタ７１を接続しやすくできる。
なお、図６及び図７に示した例では、ソース電極１２とＦＰ電極パッド領域１３とを同電位としたが、ゲート電極パッド領域１４とＦＰ電極パッド領域１３とを同電位としても良い。例えばゲート電極パッド領域１４と接続されたゲートコネクタ７２が、ＦＰ配線領域４１及びＦＰ電極パッド領域１３の少なくともいずれかと電気的に接続されても良い。すなわち、例えば、ＦＰ電極と接続された導電層７５が、ソース電極１２と接続されずに、ゲート電極（ゲート電極パッド領域１４及びゲート配線領域４２の少なくともいずれか）の上に設けられ、ゲート電極と電気的に接続されても良い。例えば、導電層７５の上にゲートコネクタ７２が設けられ、導電層７５とゲートコネクタ７２とが電気的に接続されても良い。この場合、例えば、導電層７５は、ソース電極１２及びソースコネクタ７１と接続されない。ソース電極１２と接続されたソースコネクタ７１は、ＦＰ配線領域４１及びＦＰ電極パッド領域１３と接続されず、電気的に分離される。この場合においても、例えば、パッケージ組立後に３端子の素子として扱うことができる。
（第２実施形態）
図９（ａ）及び図９（ｂ）は、第２実施形態に係る半導体装置を表す平面図である。
図９（ａ）は、第２実施形態に係る半導体装置１０１のウェーハテスト時を表す。図９（ｂ）は、第２実施形態に係る半導体装置１０２のウェーハテスト時を表す。
図９（ａ）に表したように、半導体装置１０１は、素子部８１を含む。素子部８１は、ソース電極１２と電気的に接続されている。例えば、素子部８１は、ソース電極１２と接していている、または、導電部９１を介してソース電極１２と接続されている。また、素子部８１は、ＦＰ電極パッド領域１３及びＦＰ配線領域４１の少なくともいずれかと電気的に接続されている。例えば、素子部８１は、ＦＰ電極パッド領域１３及びＦＰ配線領域４１の少なくともいずれかと接している、または、導電部９２を介してＦＰ電極パッド領域１３及びＦＰ配線領域４１の少なくともいずれかと接続されている。なお、図９（ａ）及び図９（ｂ）においては、素子部８１、導電部９１、９２などを模式的な回路図で示している。
図９（ａ）及び図９（ｂ）は、第２実施形態に係る半導体装置を表す平面図である。
図９（ａ）は、第２実施形態に係る半導体装置１０１のウェーハテスト時を表す。図９（ｂ）は、第２実施形態に係る半導体装置１０２のウェーハテスト時を表す。
図９（ａ）に表したように、半導体装置１０１は、素子部８１を含む。素子部８１は、ソース電極１２と電気的に接続されている。例えば、素子部８１は、ソース電極１２と接していている、または、導電部９１を介してソース電極１２と接続されている。また、素子部８１は、ＦＰ電極パッド領域１３及びＦＰ配線領域４１の少なくともいずれかと電気的に接続されている。例えば、素子部８１は、ＦＰ電極パッド領域１３及びＦＰ配線領域４１の少なくともいずれかと接している、または、導電部９２を介してＦＰ電極パッド領域１３及びＦＰ配線領域４１の少なくともいずれかと接続されている。なお、図９（ａ）及び図９（ｂ）においては、素子部８１、導電部９１、９２などを模式的な回路図で示している。
図９（ａ）に示す例では、素子部８１は、絶縁材料８１ａを含み、ウェーハテスト時にはコンデンサとして機能する。すなわち、ウェーハテスト時には、ソース電極１２と、ＦＰ電極パッド領域１３（及びＦＰ配線領域４１）とは、電気的に分離（絶縁）されている。このため、ウェーハテスト時には、フィールドプレート３２（図２参照）の電位と、ソース電極１２の電位と、を互いに異ならせることができる。絶縁材料８１ａは、例えば、酸化シリコンまたは窒化シリコンなどを含む。
ウェーハテスト終了後には、ソース電極１２とＦＰ電極パッド領域１３との間に電圧を印可することで、コンデンサ（素子部８１）を絶縁破壊する。絶縁破壊により、ソース電極１２と、ＦＰ電極パッド領域１３及びＦＰ配線領域４１の少なくともいずれかとは、素子部８１（この例では絶縁破壊されたコンデンサ）を介して電気的に接続され、導通している。例えばパッケージ組立後は、ソース電極１２の電位とＦＰ電極パッド領域１３の電位とは互いに同じである。この場合、ＦＰ電極パッド領域１３及びＦＰ配線領域４１は、ソースコネクタ７１と導電層７５（図７参照）を介して接続されなくても良い。例えば、ＦＰ配線領域４１の上面の全体にパッシベーション膜などの保護膜が接していても良い。上記以外については、半導体装置１０１には、半導体装置１００と同様の説明を適用できる。
図９（ｂ）に示す例では、素子部８１は、例えばｐｎ接合を含む半導体層８１ｂを含み、ウェーハテスト時にはダイオード（例えばツェナーダイオード）として機能する。このため、ウェーハテスト時には、フィールドプレート３２（図２参照）の電位と、ソース電極１２の電位と、を互いに異ならせることができる。半導体層８１ｂは、例えば、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
ウェーハテスト終了後には、ソース電極１２とＦＰ電極パッド領域１３との間に電圧を印可することで、ダイオード（素子部８１）を破壊する。これにより、ソース電極１２と、ＦＰ電極パッド領域１３及びＦＰ配線領域４１の少なくともいずれかとは、素子部８１（この例では破壊されたダイオード）を介して電気的に接続され、導通している。上記以外については、半導体装置１０２には、半導体装置１０１と同様の説明を適用できる。
半導体装置１０１、１０２においても、各電極に互いに異なる電圧を印可することができる。これにより、ウェーハテストの自由度を高めることができ、不良品を取り除くスクリーニングの精度を向上させることができる。したがって、ウェーハテストをパスした半導体装置の信頼性を向上させることができる。また、ソースコネクタ７１などによりソース電極１２とＦＰ電極パッド領域１３とを同電位とすることが難しい場合であっても、ソース電極１２とＦＰ電極パッド領域１３とを破壊によりショートさせることで、同電位とすることができる。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１１ ドレイン電極、 １２ ソース電極、 １２Ｌ 第１領域、 １２Ｒ 第２領域、 １２Ｕ 上面、 １２ｅ 端部、 １３ ＦＰ電極パッド領域、 １３Ｕ 上面、 １３ｗ 幅、 １４ ゲート電極パッド領域、 ２１ ドリフト領域、 ２１ｃ 中央領域、 ２１ｅ 外周領域、 ２１ｇ 第１端部、 ２１ｈ 第２端部、 ２１ｓ 側面、 ２２ ベース領域、 ２２ｓ 側面、 ２３ ソース領域、 ２４ ドレイン領域、 ２５ コンタクト領域、 ３１ ゲート、 ３２ フィールドプレート、 ４１ ＦＰ配線領域、 ４１Ｕ 上面、 ４１ｗ 幅、 ４１ｃ ＦＰコンタクト部、 ４２ ゲート配線領域、 ４２Ｕ 上面、 ４２ｃ ゲートコンタクト部、 ５０ 絶縁部、 ５１ ゲート絶縁膜、 ５２ ＦＰ絶縁膜、 ５３ 絶縁膜、 ５４ 中間絶縁膜、 ５９ トレンチ、 ６１～６３ 保護膜、 ７１ ソースコネクタ、 ７２ ゲートコネクタ、 ７５ 導電層、 ８１ 素子部、 ８１ａ 絶縁材料、 ８１ｂ 半導体層、 ９１、９２ 導電部、 １００～１０２ 半導体装置
Claims (7)
- 第１電極と、
前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
前記第１半導体領域の一部の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
前記第２半導体領域の側面と対向する部分を有する第１導電部と、
前記第１半導体領域の側面と対向する部分を有する第２導電部と、
前記第２半導体領域及び前記第３半導体領域の上に設けられ、前記第２半導体領域及び前記第３半導体領域と電気的に接続された第２電極と、
前記第２導電部の上に設けられ、前記第２導電部と電気的に接続された第１導電領域と、
前記第１導電領域と電気的に接続された第１電極領域と、
前記第１導電領域及び前記第１電極領域の少なくともいずれか並びに前記第２電極と電気的に接続された導電層と、
を備えた、半導体装置。 - 前記導電層は、半田を含む請求項１記載の半導体装置。
- 第１電極と、
前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
前記第１半導体領域の一部の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
前記第２半導体領域の側面と対向する部分を有する第１導電部と、
前記第１半導体領域の側面と対向する部分を有する第２導電部と、
前記第２半導体領域及び前記第３半導体領域の上に設けられ、前記第２半導体領域及び前記第３半導体領域と電気的に接続された第２電極と、
前記第２導電部の上に設けられ、前記第２導電部と電気的に接続された第１導電領域と、
前記第１導電領域と電気的に接続された第１電極領域と、
前記第１導電領域及び前記第１電極領域の少なくともいずれか並びに前記第２電極と電気的に接続され絶縁破壊されたコンデンサ、または、前記第１導電領域及び前記第１電極領域の少なくともいずれか並びに前記第２電極と電気的に接続され破壊されたダイオードと、
を備えた、半導体装置。 - 前記第１導電領域は、前記第１電極から前記第１半導体領域へ向かう第１方向と垂直な第２方向に延在し、
前記第２導電部は、前記第１方向及び前記第２方向に対して垂直な第３方向に延在し、
前記第１導電領域は、前記第２導電部の前記第３方向における中央部の上に位置する、請求項１～３のいずれか１つに記載の半導体装置。 - 前記第２電極は、第１領域と、前記第１領域と前記第３方向において離れた第２領域と、を有し、
前記第１電極領域は、前記第１領域と前記第２領域との間に配置された、請求項４記載の半導体装置。 - 前記第２導電部と第１半導体領域との間に設けられた第１絶縁膜と、
前記第１導電部と前記第２導電部との間に設けられた第２絶縁膜と、
をさらに備えた、請求項１～５のいずれか１つに記載の半導体装置。 - 第１電極と、
前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
前記第１半導体領域の一部の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
前記第２半導体領域の側面と対向する部分を有する第１導電部と、
前記第１半導体領域の側面と対向する部分を有する第２導電部と、
前記第２半導体領域及び前記第３半導体領域の上に設けられ、前記第２半導体領域及び前記第３半導体領域と電気的に接続された第２電極と、
前記第２導電部の上に設けられ、前記第２導電部と電気的に接続された第１導電領域と、
前記第１導電領域と電気的に接続された第１電極領域と、
前記第１導電部の上に設けられ、前記第１導電部と電気的に接続された第２導電領域と、
前記第２導電領域と電気的に接続された第２電極領域と、
前記第１導電領域及び前記第１電極領域の少なくともいずれか並びに前記第２電極領域と電気的に接続された導電層と、
を備えた、半導体装置。
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