JP2021193857A - 電力変換装置 - Google Patents

Abstract

【課題】 並列接続された半導体素子の発熱の不均衡を抑制することができる電力変換装置を提供する。【解決手段】 実施形態に係る電気車用電源装置は、第１ゲートドライバと、第２ゲートドライバと、制御回路と、を具備する。第１ゲートドライバは、第１半導体スイッチと、第２半導体スイッチと、を有する第１ブリッジをスイッチングさせる。第２ゲートドライバは、前記第１半導体スイッチと並列接続された第３半導体スイッチと、前記第２半導体スイッチと並列接続された第４半導体スイッチと、を有する第２ブリッジをスイッチングさせる。制御回路は、前記第１ゲートドライバによる前記第１ブリッジのスイッチングと、前記第２ゲートドライバによる前記第２ブリッジのスイッチングと、のいずれかを遅延させる。【選択図】 図１

Description

本発明の実施形態は、電力変換装置に関する。

近年、並列駆動を前提としたパワー半導体素子（例えばＩＧＢＴなど）を使用した電力変換装置が実用化されている。電力変換装置は、パワー半導体素子が並列接続された構成を備える。このようなパワー半導体素子が並列接続された回路において、同時にパワー半導体素子をスイッチングさせようとしても、電流が均等に分流しない、即ち、電流の偏りが生じる可能性がある。この為、電流の偏りによって、並列接続されたパワー半導体素子のいずれかに電流が集中し、電流が集中したパワー半導体素子が許容値を超過して発熱し、素子破壊に至る可能性があるという課題がある。

特開２００６−６７７３２号公報

本発明が解決しようとする課題は、並列接続された半導体素子の発熱の不均衡を抑制することができる電力変換装置を提供することである。

実施形態に係る電気車用電源装置は、第１ゲートドライバと、第２ゲートドライバと、制御回路と、を具備する。第１ゲートドライバは、第１半導体スイッチと、第２半導体スイッチと、を有する第１ブリッジをスイッチングさせる。第２ゲートドライバは、前記第１半導体スイッチと並列接続された第３半導体スイッチと、前記第２半導体スイッチと並列接続された第４半導体スイッチと、を有する第２ブリッジをスイッチングさせる。制御回路は、前記第１ゲートドライバによる前記第１ブリッジのスイッチングと、前記第２ゲートドライバによる前記第２ブリッジのスイッチングと、のいずれかを遅延させる。

図１は、第１実施形態に係る電力変換装置の構成の例について説明する為の図である。 図２は、第１実施形態に係る制御回路及び三相インバータの構成の例について説明する為の説明図である。 図３は、第１実施形態に係る制御回路の動作の例について説明する為の説明図である。 図４は、第１実施形態に係る半導体スイッチのスイッチング時の波形について説明するための説明図である。 図５は、第２実施形態に係る制御回路及び三相インバータの構成の例について説明する為の説明図である。 図６は、第２実施形態に係る制御回路の動作の例について説明する為の説明図である。

以下、実施の形態について図面を参照して説明する。
（第１実施形態）
図１は、第１実施形態に係る電力変換装置１の構成例を示す説明図である。
電力変換装置１は、例えば、電気車などの移動体に搭載される。電力変換装置１は、架空電車線または第三軌条などの電車線２から集電器３を介して直流電力を受け取り、受け取った直流電力を負荷４の定格に応じた交流電力に変換し、負荷４に交流電力を供給する。

本実施形態では、電力変換装置１は、電気車に線路５上を力行させるための電動機（三相誘導電動機）に交流電力（三相交流電力）を供給する電源装置であるとして説明する。
電力変換装置１は、昇圧回路１１、電力変換回路１２、三相インバータ１３、及び制御回路１４を備える。

昇圧回路１１は、電車線２から集電器３を介して入力された直流電力を昇圧させる。昇圧回路１１は、昇圧リアクトル、昇圧チョッパを備える。

昇圧チョッパは、スイッチ及びダイオードを備える。昇圧チョッパは、制御回路１４の制御に基づいて、スイッチをオンオフ制御することにより、昇圧リアクトルに流れる電流を制御する。これにより、昇圧チョッパは、昇圧リアクトルに蓄えられた電磁エネルギーにより昇圧した直流電圧を出力する。また、昇圧チョッパは、出力される直流電圧を安定させるフィルタコンデンサを備えていてもよい。

電力変換回路１２は、昇圧回路１１から出力された直流電力を、直流負荷用の電力に変換する。電力変換回路１２は、例えば、共振インバータ２１、変圧器２２、整流回路２３、及び平滑回路２４を有する。

共振インバータ２１は、昇圧チョッパから供給される直流電圧を用いて、変圧器２２に交流電流（インバータ電流、または単相交流電流など）を供給する回路である。共振インバータ２１は、例えば、共振方式単相ハーフブリッジインバータとして構成される。共振インバータ２１は、スイッチ及びコンデンサを備える。共振インバータ２１は、スイッチをオンオフ制御することにより、コンデンサから変圧器２２に交流電流を供給する。

変圧器２２は、磁束を発生させる１次側の巻線（１次巻線）と、１次巻線と絶縁され、且つ１次巻線に生じた磁束により励磁される２次側の巻線（２次巻線）とを有する絶縁トランスである。変圧器２２の１次巻線に共振インバータ２１から交流電流が供給された場合、１次巻線に生じる磁束が変化する。１次巻線に生じた磁束は、２次巻線に誘導電流を発生させる。これにより、変圧器２２は、１次側から入力された交流電流に応じて、２次側に電力を供給する。

整流回路２３は、変圧器２２の２次巻線に生じた電力を整流する回路である。整流回路２３は、例えば、複数のダイオードが組み合わされた整流ブリッジとして構成される。

平滑回路２４は、整流回路２３から供給された正電圧を平滑化する。平滑回路２４は、例えば平滑用のコンデンサを備える。平滑回路２４は、並列に接続された三相インバータ１３に直流電圧を供給する。

三相インバータ１３は、直流電力を交流電力（三相交流電力）に変換し、負荷４である走行用電動機に出力する。三相インバータ１３は、それぞれ上アームと下アームとを構成する複数の半導体スイッチにより構成されたレグを３つ備える。例えば、三相インバータ１３は、第１レグ３１、第２レグ３２、及び第３レグ３３を有する。

第１レグ３１、第２レグ３２、及び第３レグ３３は、それぞれ平滑回路２４に並列に接続されている。第１レグ３１、第２レグ３２、及び第３レグ３３は、平滑回路２４からの直流電圧により、負荷４に交流電圧を供給する。第１レグ３１と、第２レグ３２と、第３レグ３３とは、互いに位相の異なる交流電圧を負荷４に供給する。具体的には、第１レグ３１と、第２レグ３２と、第３レグ３３とは、互いに１２０°位相の異なる交流電圧を負荷４に供給する。これにより、三相インバータ１３は、負荷４である走行用電動機に三相交流電力を供給する。

制御回路１４は、昇圧回路１１、電力変換回路１２、及び三相インバータ１３の動作を制御する。制御回路１４は、例えばパルス信号を生成する論理回路として構成される。また、制御回路１４は、演算処理を実行する演算素子であるプロセッサと、プログラム及びプログラムで用いられるデータなどを記憶するメモリとを備え、プロセッサがプログラムを実行することにより、パルス信号を生成する構成であってもよい。

制御回路１４は、パルス信号を昇圧回路１１、電力変換回路１２、及び三相インバータ１３にそれぞれ入力することにより、昇圧回路１１、電力変換回路１２、及び三相インバータ１３の動作を制御する。例えば、制御回路１４は、図示されない電流検出器、または電圧検出器の検出結果に基づいて、パルス信号のオンオフデューティ比を調整するＰＷＭ制御を行う。これにより、制御回路１４は、昇圧回路１１の出力、電力変換回路１２の出力、及び三相インバータ１３の出力をそれぞれ調整する。

制御回路１４は、上記したように、共振インバータ２１にパルス信号を供給する。これにより、制御回路１４は、電車線２から供給される直流電力を交流電力に変換させ、共振インバータ２１からインバータ電流を出力させる。

また、電車線２から供給される直流電圧が安定しない場合がある。そこで、制御回路１４は、昇圧回路１１の昇圧チョッパにパルス信号を供給する。これにより、制御回路１４は、共振インバータ２１に安定した直流電圧が供給されるように制御する。

また、制御回路１４は、三相インバータ１３の各レグにパルス信号を供給する。これにより、制御回路１４は、三相インバータ１３の各レグから位相の異なる交流電圧が、負荷４である走行用電動機に供給されるように制御する。

図２は、三相インバータ１３及び制御回路１４の詳細な構成について説明する為の説明図である。
まず、三相インバータ１３の構成について説明する。なお、第１レグ３１、第２レグ３２、及び第３レグ３３は同じ構成である為、複数のレグのうちの１つ（本例では第１レグ３１）を例に挙げて説明する。

第１レグ３１は、直流入力正極端子４１、直流入力負極端子４２、第１ブリッジ４３、及び第２ブリッジ４４を備える。

直流入力正極端子４１及び直流入力負極端子４２は、直流電圧が入力される端子である。例えば、直流入力正極端子４１は、平滑回路２４の平滑用のコンデンサの高圧側端子に接続され、直流入力負極端子４２は、平滑回路２４の平滑用のコンデンサの低圧側端子に接続されている。

第１ブリッジ４３は、直流入力正極端子４１及び直流入力負極端子４２に入力された直流電圧によって、負荷４に交流電圧を供給する。第１ブリッジ４３は、第１半導体スイッチＱ１及び第２半導体スイッチＱ２を備える。

第１半導体スイッチＱ１及び第２半導体スイッチＱ２は、それぞれ制御回路１４の制御に基づいて、導通状態を切り替える半導体スイッチである。第１半導体スイッチＱ１及び第２半導体スイッチＱ２は、例えばｎ型チャネルＦＥＴとしてそれぞれ構成される。

第１半導体スイッチＱ１のドレイン端子は、直流入力正極端子４１に接続さている。
第１半導体スイッチＱ１のソース端子は、第２半導体スイッチＱ２のドレイン端子及び負荷４に接続されている。
第２半導体スイッチＱ２のソース端子は、直流入力負極端子４２に接続されている。

第２ブリッジ４４は、直流入力正極端子４１及び直流入力負極端子４２に入力された直流電圧によって、負荷４に交流電圧を供給する。第２ブリッジ４４は、第３半導体スイッチＱ３及び第４半導体スイッチＱ４を備える。

なお、第１レグ３１の第１ブリッジ４３からの交流電圧及び第２ブリッジ４４からの交流電圧の和をＡＣ１と称する。なお、三相インバータ１３は、レグ毎にさらに複数のブリッジを備える構成であってもよい。

第３半導体スイッチＱ３及び第４半導体スイッチＱ４は、それぞれ制御回路１４の制御に基づいて、導通状態を切り替える半導体スイッチである。第３半導体スイッチＱ３及び第４半導体スイッチＱ４は、例えばｎ型チャネルＦＥＴとしてそれぞれ構成される。

第３半導体スイッチＱ３のドレイン端子は、直流入力正極端子４１に接続されている。
第３半導体スイッチＱ３のソース端子は、第４半導体スイッチＱ４のドレイン端子及び負荷４に接続されている。
第４半導体スイッチＱ４のソース端子は、直流入力負極端子４２に接続されている。

また、第３半導体スイッチＱ３のドレイン端子は、第１半導体スイッチＱ１のドレイン端子に接続されており、第３半導体スイッチＱ３のソース端子は、第１半導体スイッチＱ１のソース端子に接続されている。即ち、第３半導体スイッチＱ３は、第１半導体スイッチＱ１に並列に接続されている。第１半導体スイッチＱ１及び第３半導体スイッチＱ３は、上アームを構成する。

また、第４半導体スイッチＱ４のドレイン端子は、第２半導体スイッチＱ２のドレイン端子に接続されており、第４半導体スイッチＱ４のソース端子は、第２半導体スイッチＱ２のソース端子に接続されている。即ち、第４半導体スイッチＱ４は、第２半導体スイッチＱ２に並列に接続されている。第２半導体スイッチＱ２及び第４半導体スイッチＱ４は、下アームを構成する。

次に、制御回路１４の構成について説明する。
制御回路１４は、信号絶縁器５１、遅延調整回路５２、及びドライバＩＣ５３を備える。また、制御回路１４は、図示されない運転台から入力される電圧指令などに基づいて、ゲート信号を生成する構成を備える。また、ドライバＩＣ５３は、第１ゲートドライバ５４と、第２ゲートドライバ５５とを備える。

信号絶縁器５１は、ゲート信号の入力端子と出力端子に接続された遅延調整回路５２とを絶縁する構成である。信号絶縁器５１は、ゲート信号の出力元と絶縁された状態でゲート信号を遅延調整回路５２に供給する。信号絶縁器５１は、例えば、フォトカプラと低電圧源との組み合わせにより構成される。また、信号絶縁器５１は、アイソレータ、または他の絶縁手段により置き換えられてもよい。

遅延調整回路５２は、ゲート信号をあらかじめ設定された遅延量に基づいて遅延させ、ドライバＩＣ５３に入力する。例えば、遅延調整回路５２は、ドライバＩＣ５３の第１ゲートドライバ５４に入力するゲート信号（第１ゲート信号）と、第２ゲートドライバ５５に入力するゲート信号（第２ゲート信号）と、のいずれかを、予め設定された遅延量に基づいて遅延させる。また、例えば、遅延調整回路５２は、第１ゲート信号と、第２ゲート信号とのそれぞれを、異なる遅延量で遅延させる構成であってもよい。

ドライバＩＣ５３は、三相インバータ１３のレグの半導体スイッチを駆動（スイッチング）する。例えば、ドライバＩＣ５３の第１ゲートドライバ５４は、第１レグ３１の第１ブリッジ４３の第１半導体スイッチＱ１及び第２半導体スイッチＱ２を駆動する。第１ゲートドライバ５４は、第１ブリッジ４３の第１半導体スイッチＱ１のゲート端子に、第１ゲート信号に基づいて、第１パルス信号Ｓ１を入力する。また、第１ゲートドライバ５４は、第１ブリッジ４３の第２半導体スイッチＱ２のゲート端子に、第１ゲート信号に基づいて、第１パルス信号Ｓ１の反転信号である第２パルス信号Ｓ２を入力する。

また、例えば、ドライバＩＣ５３の第２ゲートドライバ５５は、第１レグ３１の第２ブリッジ４４の第３半導体スイッチＱ３及び第４半導体スイッチＱ４を駆動する。第２ゲートドライバ５５は、第２ブリッジ４４の第３半導体スイッチＱ３のゲート端子に、第２ゲート信号に基づいて、第３パルス信号Ｓ３を入力する。また、第２ゲートドライバ５５は、第２ブリッジ４４の第４半導体スイッチＱ４のゲート端子に、第２ゲート信号に基づいて、第３パルス信号Ｓ３の反転信号である第４パルス信号Ｓ４を入力する。

なお、制御回路１４は、例えば、三相インバータ１３のレグ毎に、信号絶縁器５１、遅延調整回路５２、及びドライバＩＣ５３を備える。また、制御回路１４は、例えば、信号絶縁器５１、遅延調整回路５２、及びドライバＩＣ５３が、複数のレグの半導体スイッチを制御する構成であってもよい。また、制御回路１４が信号絶縁器５１、遅延調整回路５２、及びドライバＩＣ５３を備えると説明したが、このうちのいずれか、または複数が、三相インバータ１３内に設けられていてもよい。

次に、ドライバＩＣ５３の動作と、出力される交流電圧ＡＣ１とについて説明する。
図３は、ゲート信号、第１パルス信号Ｓ１、第２パルス信号Ｓ２、第３パルス信号Ｓ３、第４パルス信号Ｓ４、及び交流電圧ＡＣ１について説明するための説明図である。
図３の縦軸は、それぞれ電圧を示し、図３の横軸は、時間を示す。なお、本例では、遅延調整回路５２は、第２ゲート信号に対して第１ゲート信号を遅延させるものと仮定して説明する。

第１ゲートドライバ５４は、予め設定された遅延量に応じてゲート信号が遅延された第１ゲート信号に基づいて、第１パルス信号Ｓ１及び第２パルス信号Ｓ２を生成する。この為、第１パルス信号Ｓ１及び第２パルス信号Ｓ２は、ゲート信号に対して遅延量に応じた時間だけ立ち上がり及び立ち下がりのタイミングが遅延する。

具体的には、ゲート信号がタイミングｔ１でＯＦＦからＯＮに立ち上がっているのに対し、第１パルス信号Ｓ１は、タイミングｔ１から遅延したタイミングｔ２でＯＦＦからＯＮに立ち上がっている。また、第２パルス信号Ｓ２は、タイミングｔ１から遅延したタイミングｔ２で、ＯＮからＯＦＦに立ち下がっている。また、第３パルス信号Ｓ３は、ゲート信号が立ち上がるタイミングｔ１でＯＦＦからＯＮに立ち上がっている。また、第４パルス信号Ｓ４は、ゲート信号が立ち下がるタイミングｔ１でＯＮからＯＦＦに立ち下がっている。

また、ゲート信号がタイミングｔ３でＯＮからＯＦＦに立ち下がっているのに対し、第１パルス信号Ｓ１は、タイミングｔ３から遅延したタイミングｔ４でＯＮからＯＦＦに立ち下がっている。また、第２パルス信号Ｓ２は、タイミングｔ３から遅延したタイミングｔ４で、ＯＦＦからＯＮに立ち下がっている。また、第３パルス信号Ｓ３は、ゲート信号が立ち上がるタイミングｔ３でＯＦＦからＯＮに立ち上がっている。また、第４パルス信号Ｓ４は、ゲート信号が立ち下がるタイミングｔ４でＯＮからＯＦＦに立ち下がっている。

上記のように、タイミングｔ１からタイミングｔ２の間は、上アームのうちの第２ブリッジ４４の第３半導体スイッチＱ３がＯＮになり、第１ブリッジ４３の第１半導体スイッチＱ１がＯＦＦとなっている。また、タイミングｔ２からタイミングｔ３の間は、上アームの第１半導体スイッチＱ１及び第３半導体スイッチＱ３の両方がＯＮとなっている。また、タイミングｔ３からタイミングｔ４の間は、上アームのうちの第１ブリッジ４３の第１半導体スイッチＱ１がＯＮになり、第２ブリッジ４４の第３半導体スイッチＱ３がＯＦＦとなっている。この為、交流電圧ＡＣ１は、図３に示されるように、パルス信号Ｓ１及びパルス信号Ｓ２の遅延に応じて変化する。

図４は、第１半導体スイッチＱ１と第３半導体スイッチのスイッチング時の波形を示している。図４において、実線は第１半導体スイッチおよび第３の半導体スイッチにかかる電圧、破線は第３半導体スイッチに流れる電流、一点鎖線は第３半導体スイッチのターンオン損失、二点鎖線は第１半導体スイッチに流れる電流、点線は第１半導体スイッチのターンオン損失を示す。
本例では、上アームの第１半導体スイッチＱ１に対して第３半導体スイッチＱ３の方が遅延量に応じた所定時間早くＯＮされる。この為、先に第３半導体スイッチに電流が流れ始め、所定時間後に第１半導体スイッチに電流が流れる。半導体スイッチにおけるスイッチング損失はスイッチング時にかかる電圧と電流により発生することから、第１半導体スイッチＱ１がＯＦＦからＯＮされる場合のターンオン損失が第３半導体スイッチＱ３に比べて少なくなる。ターンオン損失は、一方に対する他方のスイッチングのタイミングの遅延が大きくなるほど少なくなる。この構成によると、第１半導体スイッチＱ１または第１ブリッジ４３が、第３半導体スイッチＱ３または第２ブリッジ４４に比べて温度の増加が低減される。

例えば、動作しきい値電圧の異なり、導通抵抗バラつきなどの種々の要因により、並列に接続された第１半導体スイッチＱ１と第３半導体スイッチＱ３間で電流がアンバランスである場合がある。しかしながら、制御回路１４は、上記のように、第１ゲートドライバ５４による第１ブリッジ４３のスイッチングと、第２ゲートドライバ５５による第２ブリッジ４４のスイッチングと、のいずれかを遅延させる。このように、第１ブリッジ４３と第２ブリッジ４４とで動作タイミングをずらすことにより、熱が偏り、ターンオン損失が増加し、熱暴走モードに入ることを防ぐことができる。

（第２実施形態）
第２実施形態は、電力変換装置１の制御回路１４Ａ及び三相インバータ１３Ａの構成が、第１実施形態と異なる。なお、第１実施形態と同じ構成には、同じ参照符号を付し、詳細な説明を省略する。

図５は、第２実施形態に係る電力変換装置１の制御回路１４Ａ及び三相インバータ１３Ａの構成例を示す説明図である。
まず、三相インバータ１３Ａの構成について説明する。三相インバータ１３Ａは、第１温度センサ４５Ａ及び第２温度センサ４６Ａをさらに備える点が、第１実施形態の三相インバータ１３と異なる。

第１温度センサ４５Ａは、第１レグ３１、または第１レグ３１の第１半導体スイッチＱ１及び第２半導体スイッチＱ２の温度を検出する。第１温度センサ４５Ａは、温度検出結果Ｔ１を、制御回路１４Ａに送信する。

第２温度センサ４６Ａは、第２レグ３２、または第２レグ３２の第３半導体スイッチＱ３及び第４半導体スイッチＱ４の温度を検出する。第２温度センサ４６Ａは、温度検出結果Ｔ２を、制御回路１４Ａに送信する。

次に、制御回路１４の構成について説明する。
制御回路１４Ａは、信号絶縁器５１、遅延調整回路５２Ａ、ドライバＩＣ５３、及び遅延量算出回路５６Ａを備える。

遅延調整回路５２Ａは、遅延量算出回路５６Ａから供給される第１遅延量Ｐ１及び第２遅延量Ｐ２に基づいて、ゲート信号を遅延させ、ドライバＩＣ５３に入力する。例えば、遅延調整回路５２Ａは、第１遅延量Ｐ１に基づいて、ゲート信号を遅延させた第１ゲート信号を、ドライバＩＣ５３の第１ゲートドライバ５４に入力する。また、遅延調整回路５２Ａは、第２遅延量Ｐ２に基づいて、ゲート信号を遅延させた第２ゲート信号を、ドライバＩＣ５３の第２ゲートドライバ５５に入力する。なお、第１遅延量Ｐ１と第２遅延量Ｐ２とのいずれかは、０であってもよい。また、第１遅延量Ｐ１と第２遅延量Ｐ２とのいずれかが遅延調整回路５２Ａが入力される構成でもよい。

遅延量算出回路５６Ａは、三相インバータ１３Ａの第１温度センサ４５Ａからの温度検出結果Ｔ１、及び第２温度センサ４６Ａからの温度検出結果Ｔ２に基づいて、第１遅延量Ｐ１及び第２遅延量Ｐ２を遅延調整回路５２Ａに供給する。

図６は、遅延調整回路５２Ａの詳細な構成の例について説明する為の説明図である。
図６に示されるように、遅延調整回路５２Ａは、最小値選択回路６１Ａ、第１引算器６２Ａ、第２引算器６３Ａ、第１比例積分制御器６４Ａ、及び第２比例積分制御器６５Ａを備える。第１温度センサ４５Ａからの温度検出結果Ｔ１は、最小値選択回路６１Ａ及び第１引算器６２Ａに入力される。また、第２温度センサ４６Ａからの温度検出結果Ｔ２は、最小値選択回路６１Ａ及び第２引算器６３Ａに入力される。

最小値選択回路６１Ａは、入力された値のうち最小の値を出力する回路である。最小値選択回路６１Ａは、例えば、温度検出結果Ｔ１と温度検出結果Ｔ２とで小さい方（最小値）を、第１引算器６２Ａ及び第２引算器６３Ａにそれぞれ送信する。

第１引算器６２Ａは、最小値選択回路６１Ａからの最小値と、温度検出結果Ｔ１との偏差σ１を算出し、第１比例積分制御器６４Ａに出力する。第２引算器６３Ａは、最小値選択回路６１Ａからの最小値と、温度検出結果Ｔ２との偏差σ２を算出し、第２比例積分制御器６５Ａに出力する。

第１比例積分制御器６４Ａは、偏差σ１に基づいて、遅延量Ｐ１を決定し、出力する。第２比例積分制御器６５Ａは、偏差σ２に基づいて、遅延量Ｐ２を決定し、出力する。第１比例積分制御器６４Ａ及び第２比例積分制御器６５Ａは、偏差σ１及び偏差σ２が０になるように、遅延量Ｐ１及び遅延量Ｐ２をそれぞれ決定する。

上記したように、制御回路１４Ａは、第１ブリッジ４３と第２ブリッジ４４のそれぞれの温度検出結果の差に基づいて、第１ブリッジ４３のスイッチングの遅延量、及び／または第２ブリッジ４４のスイッチングの遅延量を決定する。これにより、熱が偏り、ターンオン損失が増加し、熱暴走モードに入ることを防ぐことができる。

なお、制御回路１４Ａは、第１ブリッジ４３と第２ブリッジ４４のそれぞれの温度検出結果の差に基づいて、第１ブリッジ４３と第２ブリッジ４４とのいずれかのスイッチングのタイミングを遅延させる構成であってもよい。

なお、上述の各実施の形態で説明した機能は、ハードウエアを用いて構成するに留まらず、ソフトウエアを用いて各機能を記載したプログラムをコンピュータに読み込ませて実現することもできる。また、各機能は、適宜ソフトウエア、ハードウエアのいずれかを選択して構成するものであっても良い。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…電力変換装置、２…電車線、３…集電器、４…負荷、５…線路、１１…昇圧回路、１２…電力変換回路、１３…三相インバータ、１３Ａ…三相インバータ、１４…制御回路、１４Ａ…制御回路、２１…共振インバータ、２２…変圧器、２３…整流回路、２４…平滑回路、３１…第１レグ、３２…第２レグ、３３…第３レグ、４１…直流入力正極端子、４２…直流入力負極端子、４３…第１ブリッジ、４４…第２ブリッジ、４５Ａ…第１温度センサ、４６Ａ…第２温度センサ、５１…信号絶縁器、５２…遅延調整回路、５２Ａ…遅延調整回路、５３…ドライバＩＣ、５４…第１ゲートドライバ、５５…第２ゲートドライバ、５６Ａ…遅延量算出回路、６１Ａ…最小値選択回路、６２Ａ…第１引算器、６３Ａ…第２引算器、６４Ａ…第１比例積分制御器、６５Ａ…第２比例積分制御器、Ｑ１…半導体スイッチ、Ｑ２…半導体スイッチ、Ｑ３…半導体スイッチ、Ｑ４…半導体スイッチ。

Claims (4)

1. 第１半導体スイッチと、第２半導体スイッチと、を有する第１ブリッジをスイッチングさせる第１ゲートドライバと、
   前記第１半導体スイッチと並列接続された第３半導体スイッチと、前記第２半導体スイッチと並列接続された第４半導体スイッチと、を有する第２ブリッジをスイッチングさせる第２ゲートドライバと、
   前記第１ゲートドライバによる前記第１ブリッジのスイッチングと、前記第２ゲートドライバによる前記第２ブリッジのスイッチングと、のいずれかを遅延させる制御回路と、
   を具備する電力変換装置。
2. 前記制御回路は、予め設定された遅延量に基づいて、前記第１ブリッジのスイッチングと前記第２ブリッジのスイッチングとのいずれかを遅延させる請求項１に記載の電力変換装置。
3. 前記制御回路は、前記第１ブリッジの温度の検出結果と、前記第２ブリッジの温度の検出結果と、に基づいて、前記第１ブリッジのスイッチングと前記第２ブリッジのスイッチングとのいずれかの遅延を制御する請求項１に記載の電力変換装置。
4. 前記制御回路は、前記第１ブリッジの温度の検出結果と、前記第２ブリッジの温度の検出結果と、に基づいて、前記第１ブリッジのスイッチングの遅延量、または前記第２ブリッジのスイッチングの遅延量を決定する請求項１に記載の電力変換装置。

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