JP2021174388A - 電源装置 - Google Patents

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Abstract

【課題】負荷側における電源電圧を補償する応答速度を高速化できる電源装置を提供する。【解決手段】ＤＣ／ＤＣ電源回路から出力される出力電圧を負荷へ供給する電源供給システムに用いられる電源装置であって、負荷側グランド電位を印加可能な外部端子と、設定基準電圧に、前記外部端子に印加される前記負荷側グランド電位を加算する加算部と、前記加算部による加算結果に基づくＬＰＦ（ローパスフィルタ）入力電圧が入力されるＬＰＦを構成する抵抗とキャパシタのうち少なくとも抵抗と、前記ＬＰＦから出力されるＬＰＦ出力電圧が基準電圧として入力されるとともに前記出力電圧に基づく帰還電圧が入力されるエラーアンプと、を有し、前記エラーアンプは、前記ＤＣ／ＤＣ電源回路に含まれ、前記エラーアンプの出力に基づいて前記出力電圧が制御され、前記キャパシタは、前記負荷側グランド電位に接続される電源装置としている。【選択図】図２Ａ

Description

本発明は、電源装置に関する。
従来、直流入力電圧を直流出力電圧に変換するＤＣ／ＤＣ電源回路（ＤＣ／ＤＣコンバータ）には、ＬＤＯ（例えば特許文献１）などのリニアレギュレータ（シリーズレギュレータ）や、各種のスイッチングレギュレータが存在する。
特開２０１７−４１１３９号公報
ここで、ＤＣ／ＤＣ電源回路においては、電源ＩＣ（電源装置）が用いられるが、電源ＩＣ側のグランド電位（電源ＩＣ側グランド電位）と、電源ＩＣの負荷側のグランド電位（負荷側グランド電位）とは、異なっている可能性がある。これは、例えば、電源ＩＣと負荷が実装されるＰＣＢ（プリント基板）のベタグランドが電源ＩＣ側グランドおよび負荷側グランドとして用いられた場合、ベタグランドに大きな電流が流れた場合に、ベタグランドの抵抗値により電圧降下が生じるためである。これにより、例えば、負荷側グランド電位が電源ＩＣ側グランド電位よりも高い場合は、電源ＩＣの出力電圧が電源ＩＣ側グランド電位基準では設定値になっていたとしても、負荷側では電源ＩＣから供給される上記出力電圧（電源電圧）が負荷側グランド電位基準では、設定値から低くなってしまうことになる。
そこで、上記のようなグランド電位のずれによる負荷側における電源電圧の設定値からのずれを補償する機能を電源ＩＣに導入するにあたり、補償の応答速度を高速化することが望まれる。
上記状況に鑑み、本発明は、負荷側における電源電圧を補償する応答速度を高速化できる電源装置を提供することを目的とする。
本発明の一態様は、ＤＣ／ＤＣ電源回路から出力される出力電圧を負荷へ供給する電源供給システムに用いられる電源装置であって、
負荷側グランド電位を印加可能な外部端子と、
設定基準電圧に、前記外部端子に印加される前記負荷側グランド電位を加算する加算部と、
前記加算部による加算結果に基づくＬＰＦ（ローパスフィルタ）入力電圧が入力されるＬＰＦを構成する抵抗とキャパシタのうち少なくとも抵抗と、
前記ＬＰＦから出力されるＬＰＦ出力電圧が基準電圧として入力されるとともに前記出力電圧に基づく帰還電圧が入力されるエラーアンプと、
を有し、
前記エラーアンプは、前記ＤＣ／ＤＣ電源回路に含まれ、
前記エラーアンプの出力に基づいて前記出力電圧が制御され、
前記キャパシタは、前記負荷側グランド電位に接続される電源装置としている（第１の構成）。
また、上記第１の構成において、前記加算部は、前記外部端子と接続される第１端を有する第１抵抗と、
前記第１抵抗の第２端と接続される第１端と、前記設定基準電圧に基づく電圧が印加される第２端を有する第２抵抗と、
前記第１抵抗と前記第２抵抗が接続される第１ノードに生じる電圧が入力される非反転増幅器と、を有する構成としてもよい（第２の構成）。
また、上記第２の構成において、前記非反転増幅器に含まれる第１オペアンプは、第１入力端と第２入力端を有し、第１信号が前記第１入力端に入力されるときに第２信号が前記第２入力端に入力される第１状態と、前記第１信号が前記第２入力端に入力されるときに前記第２信号が前記第１入力端に入力される第２状態と、が交互に時分割で繰り返され、前記第１状態と前記第２状態に応じて、前記第１オペアンプの正側出力と負側出力の一方が選択される構成としてもよい（第３の構成）。
また、上記第１から第３のいずれかの構成において、前記加算部の後段に配置される固定アンプを有し、前記固定アンプの出力が前記ＬＰＦ入力電圧となり、
前記固定アンプは、
前記加算部の出力が入力される非反転入力端を有する第２オペアンプと、
前記第２オペアンプの出力端が接続される第１端と、前記第２オペアンプの反転入力端が接続される第２端を有する第３抵抗と、
前記第３抵抗の第２端が接続される第１端と、前記外部端子が接続される第２端を有する第４抵抗と、を有する構成としてもよい（第４の構成）。
また、上記第４の構成において、前記ＬＰＦ入力電圧として、前記加算部の出力と前記固定アンプの出力を切り替えて選択可能である構成としてもよい（第５の構成）。
また、上記第１から第５のいずれかの構成において、保護部と、パワーグッド部と、を有し、
前記保護部は、
前記帰還電圧が印加される第１端を有する第５抵抗と、
前記第５抵抗の第２端が接続される第１端と、前記外部端子が接続される第２端を有する第６抵抗と、
前記第５抵抗と前記第６抵抗が接続される第２ノードに生じる電圧と、前記加算部の出力を基準として第１基準電圧源により生成される第１基準電圧とが入力されるＯＶＤ（過電圧検出）用の第１コンパレータと、
前記第２ノードに生じる電圧と、前記加算部の出力を基準として第２基準電圧源により生成される第２基準電圧とが入力されるＵＶＤ（低電圧検出）用の第２コンパレータと、
を有し、
前記パワーグッド部は、
前記第１コンパレータの出力と前記第２コンパレータの出力とが入力されるＯＲ回路と、
ＯＲ回路の出力により駆動されるゲートを有するＮＭＯＳトランジスタと、
を有する構成としてもよい（第６の構成）。
また、上記第１から第６のいずれかの構成において、前記ＤＣ／ＤＣ電源回路としてのＬＤＯ（Low Dropout）を有する構成としてもよい（第７の構成）。
また、本発明の別態様は、上記第７の構成の電源装置と、前記電源装置に含まれるＬＤＯから出力される出力電圧を供給される負荷と、を有する電源供給システムとしている。
前記負荷は、例えば、ＭＭＩＣ（Monolithic Microwave Integrated Circuit（モノリシ
ック・マイクロ波集積回路））であることが好適である。
また、上記第３の構成の電源装置において、前記ＤＣ／ＤＣ電源回路はスイッチングレギュレータであることとしてもよい。
本発明の電源装置によると、負荷側における電源電圧を補償する応答速度を高速化できる。
本発明の例示的な実施形態に係る電源供給システムの構成を示す図である。 図１に示す電源ＩＣの内部構成例を示す図である。 一変形例に係る電源ＩＣの内部構成を示す図である。 比較例での各種波形例を示すタイミングチャートである。 本実施形態での各種波形例を示すタイミングチャートである。 本発明の例示的な別の実施形態に係る電源供給システムの構成を示す図である。 図５に示す電源ＩＣの内部構成例を要部的に示す図である。
以下に本発明の例示的な実施形態について、図面を参照して説明する。
＜電源供給システムの構成＞
図１は、本発明の例示的な実施形態に係る電源供給システム１００の構成を示す図である。図１に示す電源供給システム１００は、電源ＩＣ（電源装置）１と、電源ＩＣ１から電源電圧として出力電圧Ｖｏｕｔを供給される負荷ＩＣ５０と、を有する。
電源ＩＣ１は、後述するように、ＬＤＯ（Low Dropout）機能を備えている。また、負
荷ＩＣ５０は、例えば、ＡＤＡＳ（Advanced Driver-Assistance Systems（先進運転支援システム））におけるＲＡＤＡＲ（Radio Detecting and Ranging）アプリケーションで
用いられるＭＭＩＣ（Monolithic Microwave Integrated Circuit（モノリシック・マイ
クロ波集積回路））である。
電源ＩＣ１は、ＭＭＩＣが負荷ＩＣ５０である場合、低ノイズ且つ低電圧・大電流を要求される。
電源ＩＣ１は、自身のＯＵＴ端子から出力電圧を出力し、負荷ＩＣ５０に供給する。出力電圧Ｖｏｕｔは、帰還電圧Ｖｆｂとして電源ＩＣ１のＦＢ端子に入力される。電源ＩＣ１は、後述するように、ＬＤＯにおいて帰還電圧Ｖｆｂを用いて出力電圧Ｖｏｕｔを制御する。
また、電源ＩＣ１側のグランド電位である電源ＩＣ側グランド電位ＡＧＮＤは、電源ＩＣ１のＧＮＤ１端子に印加される。電源ＩＣ側グランド電位ＡＧＮＤと、負荷ＩＣ５０側のグランド電位である負荷側グランド電位ＲＧＮＤには、電源ＩＣ１と負荷ＩＣ５０が実装されるＰＣＢに設けられるベタグランド５５が用いられる。
ここで、負荷ＩＣ５０を含め、図１に記載された以外のＩＣ（例えばＳＯＣ）などによりベタグランド５５に大電流が流れると、ベタグランド５５の抵抗値により電圧降下が生じる。これにより、負荷側グランド電位ＲＧＮＤは、電源ＩＣ側グランド電位ＡＧＮＤか
らずれることになる。例えば、ベタグランド５５の抵抗値が１０ｍΩであり、１０Ａの電流が流れた場合は、０．１Ｖのグランド電位の差が生じる。
このように、電源ＩＣ側グランド電位ＡＧＮＤと負荷側グランド電位ＲＧＮＤとに差が生じることで、電源ＩＣ１側では出力電圧Ｖｏｕｔが電源ＩＣ側グランド電位ＡＧＮＤ基準で設定値になっていたとしても、負荷ＩＣ５０側では供給される出力電圧Ｖｏｕｔが負荷側グランド電位ＲＧＮＤ基準では設定値からずれることが生じる。例えば、上記のように、負荷側グランド電位ＲＧＮＤが電源ＩＣ側グランド電位ＡＧＮＤより０．１Ｖだけ高い場合、電源ＩＣ１側で出力電圧Ｖｏｕｔが電源ＩＣ側グランド電位ＡＧＮＤ基準で１．０−０＝１．０Ｖとなって設定値になっていたとしても、負荷ＩＣ５０側では、出力電圧Ｖｏｕｔが負荷側グランド電位ＲＧＮＤ基準では、１．０−０．１＝０．９Ｖとなり、設定値よりも低くなってしまう。
そこで、本実施形態に係る電源ＩＣ１では、負荷側グランド電位ＲＧＮＤが印加可能なＧＮＤ２端子により、負荷側 グランド電位ＲＧＮＤをセンスする機能を有する。なお、電源ＩＣ１内部において、ＧＮＤ２端子は後述するハイインピーダンスの加算アンプに接続されるので、ＰＣＢにおいてＧＮＤ２端子に接続される配線に流れる電流が抑制されるので、当該配線における電圧降下は抑制され、ＧＮＤ２端子により負荷側グランド電位ＲＧＮＤをセンス可能となる。
そして、電源ＩＣ１では、センスした負荷側グランド電位ＲＧＮＤを用いて出力電圧Ｖｏｕｔを補償することで、負荷側グランド電位ＲＧＮＤ基準での出力電圧Ｖｏｕｔを設定値と一致させるように制御する。例えば、上記の例であれば、電源ＩＣ１は、０．１Ｖとなった負荷側グランド電位ＲＧＮＤをセンスすることで、出力電圧Ｖｏｕｔとしては、設定値である１．０Ｖに負荷側グランド電位ＲＧＮＤの０．１Ｖを加算した１．１Ｖを出力する。これにより、負荷側グランド電位ＲＧＮＤ基準での出力電圧Ｖｏｕｔは、１．１Ｖ−０．１Ｖ＝１．０Ｖとなり、設定値となる。電源ＩＣ１は、このようなリモートセンス機能を有する。
＜電源ＩＣの構成＞
図２Ａは、電源ＩＣ１の内部構成例を示す図である。図２Ａに示す電源ＩＣ１は、ＬＤＯ５と、ロジック部６と、電圧設定部７と、ＤＡＣ（Ｄ／Ａコンバータ）８と、加算アンプ１１と、固定アンプ１２と、ＬＰＦ（ローパスフィルタ）１３用の抵抗Ｒ１３と、保護部１８と、パワーグッド部２１と、内部電圧生成部２４と、を１チップに集積化して有する半導体装置である。
また、電源ＩＣ１は、外部との電気的接続を確立するための外部端子として、ＩＮ端子、ＯＵＴ端子、ＦＢ端子、ＰＧ端子、ＧＮＤ１端子、ＧＮＤ２端子、ＢＩＡＳ端子、ＶＲＥＧ１５端子、ＳＳＮＲ端子、ＶＳＥＴ０端子、およびＶＳＥＴ１端子を有する。
ＬＤＯ５は、リニアレギュレータの一種であり、ＩＮ端子に印加される入力電圧Ｖｉｎを降圧して出力電圧ＶｏｕｔをＯＵＴ端子から出力させる。例えば、入力電圧Ｖｉｎ＝１．３Ｖに対して出力電圧Ｖｏｕｔは１Ｖ程度である。
ＬＤＯ５は、エラーアンプ２と、ＮＭＯＳトランジスタ３と、ＯＣＰ（過電流保護）部４と、を有する。エラーアンプ２の非反転入力端（＋）には、後述するＬＰＦ１３から出力されるＬＰＦ出力電圧Ｖｓｓｎｒが入力される。エラーアンプ２の反転入力端（−）には、ＦＢ端子に印加される帰還電圧Ｖｆｂが入力される。エラーアンプ２の出力端は、ＮＭＯＳトランジスタ３のゲートに接続される。ＮＭＯＳトランジスタ３のドレインは、外部から入力電圧Ｖｉｎが印加されるＩＮ端子に接続される。ＮＭＯＳトランジスタ３のソ
ースは、ＯＵＴ端子に接続される。
出力電圧Ｖｏｕｔが帰還電圧Ｖｆｂとしてエラーアンプ２に入力され、エラーアンプ２は、帰還電圧Ｖｆｂを基準電圧としてのＬＰＦ出力電圧Ｖｓｓｎｒと一致させるべくＮＭＯＳトランジスタ３のゲートを駆動する。これにより、ＬＤＯ５は、ＯＵＴ端子から出力させる出力電圧ＶｏｕｔをＬＰＦ出力電圧Ｖｓｓｎｒと一致するように制御する。基準電圧としてのＬＰＦ出力電圧Ｖｓｓｎｒの生成方法については後述する。
内部電圧生成部２４は、ＢＩＡＳ端子に外部から印加されるバイアス電圧Ｖｂｉａｓを降圧して内部電圧Ｖ１５を生成する回路である。
内部電圧生成部２４は、エラーアンプ２２と、ＰＭＯＳトランジスタ２３と、を有する。エラーアンプ２２の反転入力端（−）には、バンドギャップリファレンスにより生成される基準電圧Ｖｒｅｆが印加される。エラーアンプ２２の非反転入力端（＋）には、ＶＲＥＧ１５端子が接続される。ＰＭＯＳトランジスタ２３のゲートは、エラーアンプ２２の出力端に接続される。ＰＭＯＳトランジスタ２３のソースは、ＢＩＡＳ端子に接続される。ＰＭＯＳトランジスタ２３のドレインは、ＶＲＥＧ１５端子に接続される。
エラーアンプ２２は、ＶＲＥＧ１５端子の端子電圧である内部電圧Ｖ１５を基準電圧Ｖｒｅｆと一致させるべくＰＭＯＳトランジスタ２３のゲートを駆動する。例えば、バイアス電圧Ｖｂｉａｓ＝５Ｖ、基準電圧Ｖｒｅｆ＝１．５Ｖとすると、１．５Ｖの内部電圧Ｖ１５が生成される。
先述したＬＤＯ５に含まれるエラーアンプ２の電源電圧としては、ＮＭＯＳトランジスタ３のゲートを駆動するために、バイアス電圧Ｖｂｉａｓを用いる。
電圧設定部７は、ＶＳＥＴ０端子およびＶＳＥＴ１端子に印加させる電圧の組み合わせに応じて、後述する設定基準電圧ＲＥＦの電圧値を設定する回路である。例えば、ＶＳＥＴ０端子、ＶＳＥＴ１端子のそれぞれにグランド電位、内部電圧Ｖ１５、およびバイアス電圧Ｖｂｉａｓのいずれかが印加される場合、３×３＝９パターンの電圧値が設定可能となる。
ロジック部６は、電圧設定部７からの指令に応じたデジタル指令信号をＤＡＣ８に出力する。ＤＡＣ８は、入力されたデジタル指令信号をＤ／Ａ変換して、アナログ信号としての設定基準電圧ＲＥＦを出力する。ＤＡＣ８は、電源電圧として内部電圧Ｖ１５を用い、グランド電位（電源ＩＣ側グランド電位ＡＧＮＤ）と内部電圧Ｖ１５との間の電圧を出力する。設定基準電圧ＲＥＦは、加算アンプ１１に入力される。
加算アンプ１１は、バッファ９と、オペアンプ１０と、分圧抵抗Ｒ１，Ｒ２と、抵抗Ｒ１１，Ｒ１２と、を有する。設定基準電圧ＲＥＦは、バッファ９を介して分圧抵抗Ｒ２の一端に印加される。分圧抵抗Ｒ２の他端は、ノードＮ１にて分圧抵抗Ｒ１の一端に接続される。分圧抵抗Ｒ１の他端は、ＧＮＤ２端子に接続される。ＧＮＤ２端子には、先述したように、負荷側グランド電位ＲＧＮＤが印加される（図１）。
ノードＮ１は、オペアンプ１０の非反転入力端（＋）に接続される。オペアンプ１０の出力端は、抵抗Ｒ１１の一端に接続される。抵抗Ｒ１１の他端は、ノードＮ２にて抵抗Ｒ１２の一端に接続される。抵抗Ｒ１２の他端には、グランド電位（電源ＩＣ側グランド電位ＡＧＮＤ）が印加される。ノードＮ２は、オペアンプ１０の反転入力端（−）に接続される。
オペアンプ１０と抵抗Ｒ１１，Ｒ１２により非反転増幅器Ａが構成される。抵抗Ｒ１１とＲ１２の抵抗値が同じ（例えば１００ｋΩ）であれば、非反転増幅器Ａでの増幅率は２倍である。そして、分圧抵抗Ｒ１とＲ２の抵抗値も同じ（例えば１００ｋΩ）であるとすれば、オペアンプ１０（加算アンプ１１）の出力を第１アンプ出力電圧Ｖａｍｐ１とすると、次式が成り立つ。
（（ＲＥＦ−ＲＧＮＤ）／２＋ＲＧＮＤ）×２＝Ｖａｍｐ１ （１）
上記（１）式より、
Ｖａｍｐ１＝ＲＥＦ＋ＲＧＮＤ （２）
となる。
このように、加算アンプ１１は、設定基準電圧ＲＥＦに、センスされた負荷側グランド電位ＲＧＮＤを加算する。
第１アンプ出力電圧Ｖａｍｐ１は、固定アンプ１２とともにスイッチＳＷに入力される。固定アンプ１２は、オペアンプ１２１と、抵抗Ｒ３，Ｒ４と、を有する。オペアンプ１２１の非反転入力端（＋）には、第１アンプ出力電圧Ｖａｍｐ１が入力される。オペアンプ１２の出力端は、スイッチＳＷを介して抵抗Ｒ３の一端に接続される。抵抗Ｒ３の他端は、ノードＮ３にて抵抗Ｒ４の一端に接続される。抵抗Ｒ４の他端は、負荷側グランド電位ＲＧＮＤが印加されるＧＮＤ２端子に接続される。ノードＮ３は、オペアンプ１２１の反転入力端（−）に接続される。
オペアンプ１２１と、抵抗Ｒ３，Ｒ４により、非反転増幅器としての固定アンプ１２が構成される。ここで、オペアンプ１２１のイマジナリショートにより、ノードＮ３の電圧＝Ｖａｍｐ１となる。
スイッチＳＷにより、オペアンプ１２１の出力側が選択されている場合、オペアンプ１２１の出力を第２アンプ出力電圧Ｖａｍｐ２とすると、次式が成り立つ。
（（Ｖａｍｐ２−Ｖａｍｐ１）／Ｒ３）×Ｒ４＋ＲＧＮＤ＝Ｖａｍｐ１ （３）
ここで、（２）式を（３）式に代入し、抵抗Ｒ３，Ｒ４の抵抗値の比がＲ３：Ｒ４＝１．５：１．０であるとすると、下記（４）式となる。すなわち、固定アンプ１２では、２．５倍の増幅率（固定倍率）となる。
Ｖａｍｐ２＝２．５×ＲＥＦ＋ＲＧＮＤ （４）
これにより、スイッチＳＷによりオペアンプ１２１（固定アンプ１２）側が選択された場合（第１選択状態）は、後述するＬＰＦ１３の入力となるＬＰＦ入力電圧ＬＰＦＩＮ＝Ｖａｍｐ２となる。一方、スイッチＳＷによりＶａｍｐ１側が選択された場合（第２選択状態）は、ＬＰＦＩＮ＝Ｖａｍｐ１となる。
上記第２選択状態の場合は、設定基準電圧ＲＥＦとしては、負荷側グランド電位ＲＧＮＤ基準の出力電圧Ｖｏｕｔの設定値と同じ値に設定される。例えば、上記設定値＝１．０Ｖの場合は、ＲＥＦ＝１．０Ｖに設定される。
一方、上記第１選択状態の場合は、設定基準電圧ＲＥＦとしては、上記設定値の１／２．５の値に設定される。例えば、上記設定値＝３．０Ｖの場合は、ＲＥＦ＝１．２Ｖに設定される。また、上記設定値の最大値を例えば３．３Ｖとし、設定基準電圧ＲＥＦが内部電圧Ｖ１５＝１．５Ｖを超えないようにすることができる。なお、もし３．３Ｖよりも高い上記設定値が必要な場合は、固定アンプ１２の増幅率を２．５倍よりも高い値とすれば
よい。
ＬＰＦ入力電圧ＬＰＦＩＮは、ＬＰＦ１３に入力される。ＬＰＦ１３は、キャパシタＣ１３と、抵抗Ｒ１３により構成される。より具体的には、抵抗Ｒ１３の一端には、ＬＰＦ入力電圧ＬＰＦＩＮが印加される。抵抗Ｒ１３の他端は、ノードＮ４にてＳＳＮＲ端子に接続される。ＳＳＮＲ端子は、キャパシタＣ１３の一端に外部接続される。キャパシタＣ１３の他端には、負荷側グランド電位ＲＧＮＤが印加される。
このように、図２Ａの構成では、キャパシタＣ１３は、電源ＩＣ１の外部に配置されるが、容量を大きくする必要がない場合は、キャパシタＣ１３を電源ＩＣ１に内蔵してもよい。
ＬＰＦ１３により、ＬＰＦ入力電圧ＬＰＦＩＮがフィルタリングされてＬＰＦ出力電圧ＶｓｓｎｒがＳＳＮＲ端子（ノードＮ４）に生成される。ＬＰＦ１３を加算アンプ１１の後段に配置することにより、加算アンプ１１で発生するノイズを除去することができる。
ＬＰＦ１３から出力されるＬＰＦ出力電圧Ｖｓｓｎｒは、先述したようにＬＤＯ５のエラーアンプ２に基準電圧として印加されるので、出力電圧Ｖｏｕｔは、ＬＰＦ出力電圧Ｖｓｓｎｒと一致するように制御される。
このように、本実施形態では、負荷側グランド電位ＲＧＮＤが電源ＩＣ側グランド電位ＡＧＮＤからずれている場合でも、負荷側グランド電位ＲＧＮＤを電源ＩＣ１にてセンスすることで、加算アンプ１１で設定基準電圧ＲＥＦにセンスされた負荷側グランド電位ＲＧＮＤを加算するので、負荷側グランド電位ＲＧＮＤ基準での出力電圧Ｖｏｕｔを設定値と一致するように補償できる。
例えば、先述のように設定基準電圧ＲＥＦ＝１．０Ｖの場合に、電源ＩＣ側グランド電位ＡＧＮＤ＝０Ｖに対して負荷側グランド電位ＲＧＮＤ＝０．１Ｖとなった場合、第２選択状態であれば、加算アンプ１１によりＶａｍｐ１＝１．０＋０．１＝１．１Ｖとなり、ＬＰＦＩＮ＝Ｖａｍｐ１となり、出力電圧Ｖｏｕｔ＝１．１Ｖに制御される。これにより、負荷側グランド電位ＲＧＮＤ基準での出力電圧Ｖｏｕｔ＝１．１−０．１＝１．０Ｖとなり、設定値と一致する。
また、例えば、先述のように設定基準電圧ＲＥＦ＝１．２Ｖの場合に、電源ＩＣ側グランド電位ＡＧＮＤ＝０Ｖに対して負荷側グランド電位ＲＧＮＤ＝０．１Ｖとなった場合、第１選択状態であれば、加算アンプ１１および固定アンプ１２によりＶａｍｐ２＝２．５×１．２＋０．１＝３．１Ｖとなり、ＬＰＦＩＮ＝Ｖａｍｐ２となり、出力電圧Ｖｏｕｔ＝３．１Ｖに制御される。これにより、負荷側グランド電位ＲＧＮＤ基準での出力電圧Ｖｏｕｔ＝３．１−０．１＝３．０Ｖとなり、設定値と一致する。
なお、固定アンプ１２およびスイッチＳＷは、必ずしも設けなくてもよい。設けない場合、加算アンプ１１の出力がそのままＬＰＦ入力電圧ＬＰＦＩＮとなる。
＜加算アンプにＬＰＦを適用する際の課題＞
ＬＰＦを仮に加算アンプの前段に配置すると、加算アンプが発生させてしまうノイズを除去できなくなるので、本実施形態のように、ＬＰＦは加算アンプの後段に配置する必要がある。しかしながら、例えばＬＰＦ１３のキャパシタＣ１３に接続するグランド電位を単に電源ＩＣ側グランド電位ＡＧＮＤとすると、次のような課題が生じる。
負荷側グランド電位ＲＧＮＤが変化すると、加算アンプ１１は応答動作が速いので、加
算アンプ１１による負荷側グランド電位ＲＧＮＤの加算は高速に行われる。すなわち、ＬＰＦ入力電圧ＬＰＦＩＮへの負荷側グランド電位ＲＧＮＤの変化の反映は速い。しかしながら、キャパシタＣ１３を電源ＩＣ側グランド電位ＡＧＮＤに接続すると、ＬＰＦ出力電圧ＶｓｓｎｒがＬＰＦ入力電圧ＬＰＦＩＮとなるようにキャパシタＣ１３に充電を行う必要がある。これにより、ＬＰＦ出力電圧Ｖｓｓｎｒの応答速度が遅くなり、充電の間、負荷側グランド電位ＲＧＮＤ基準での出力電圧Ｖｏｕｔは設定値から外れてしまう。
そこで、本実施形態では、図２Ａに示すように、キャパシタＣ１３は負荷側グランド電位ＲＧＮＤに接続させる。これにより、負荷側グランド電位ＲＧＮＤの変化により、ＬＰＦ入力電圧ＬＰＦＩＮが変化すると、キャパシタＣ１３に接続される負荷側グランド電位ＲＧＮＤが変化するので、キャパシタＣ１３の両端間電圧は維持すればよいことになる。これにより、キャパシタＣ１３への充電が不要となり、ＬＰＦ出力電圧Ｖｓｓｎｒの応答速度が高速化される。従って、負荷側グランド電位ＲＧＮＤ基準での出力電圧Ｖｏｕｔは、即時に設定値と一致するように制御される。
このような課題について、図３および図４に示すタイミングチャートを用いて例示的に説明する。なお、ここでは、スイッチＳＷにより第２選択状態とされている場合であり、設定基準電圧ＲＥＦ＝１．０Ｖであるとする。
図３は、キャパシタＣ１３を電源ＩＣ側グランド電位ＡＧＮＤに接続した場合（比較例）での各種波形例である。図３および図４においては、上段から順に、負荷側グランド電位ＲＧＮＤ、ＬＰＦ入力電圧ＬＰＦＩＮ、ＬＰＦ出力電圧Ｖｓｓｎｒ、およびキャパシタＣ１３の両端間電圧Ｖｃ１３を示す。
図３に示すように、タイミングｔ３１にて負荷側グランド電位ＲＧＮＤが０Ｖから０．１Ｖにステップ的に変化した場合、加算アンプ１１によりＬＰＦ入力電圧ＬＰＦＩＮ（＝Ｖａｍｐ１）は、ステップ的に１．０Ｖから１．１Ｖにされる。しかしながら、キャパシタＣ１３には電源ＩＣ側グランド電位ＡＧＮＤが接続されているので、キャパシタＣ１３に充電することにより、ＬＰＦ出力電圧ＶｓｓｎｒおよびキャパシタＣ１３の両端間電圧Ｖｃ１３を１．０Ｖから１．１Ｖまで変化させる必要がある。従って、図３に示すように、ＬＰＦ出力電圧Ｖｓｓｎｒの応答速度が遅くなり、ＬＰＦ出力電圧Ｖｓｓｎｒが所望の１．１Ｖに到達するまで、負荷側グランド電位ＲＧＮＤ基準での出力電圧Ｖｏｕｔは設定値である１．０Ｖから外れる。
一方、図４は、キャパシタＣ１３を負荷側グランド電位ＲＧＮＤに接続した場合（本実施形態）での各種波形例である。図４では、図３と同様に、タイミングｔ４１にて負荷側グランド電位ＲＧＮＤが０Ｖから０．１Ｖにステップ的に変化した場合、加算アンプ１１によりＬＰＦ入力電圧ＬＰＦＩＮ（＝Ｖａｍｐ１）は、ステップ的に１．０Ｖから１．１Ｖにされる。本実施形態では、キャパシタＣ１３に接続される負荷側グランド電位ＲＧＮＤがステップ的に０Ｖから０．１Ｖに変化するので、図４に示すように、キャパシタＣ１３の両端間電圧Ｖｃ１３は１．０Ｖに維持させつつ、ＬＰＦ出力電圧Ｖｓｓｎｒをステップ的に１．０Ｖから１．１Ｖへ変化させることができる。すなわち、キャパシタＣ１３への充電は不要となり、ＬＰＦ出力電圧Ｖｓｓｎｒの応答速度が高速化され、負荷側グランド電位ＲＧＮＤ基準での出力電圧Ｖｏｕｔは即時に設定値である１．０Ｖに制御される。
このように、本実施形態であれば、負荷側グランド電位ＲＧＮＤをセンスするリモートセンス機能と低ノイズ特性の両立を図るとともに、負荷側グランド電位ＲＧＮＤの変動に対する負荷側グランド電位ＲＧＮＤ基準での出力電圧Ｖｏｕｔの応答性能を大幅に改善できる。
＜パワーグッド部について＞
図２Ａに示すように、保護部１８は、コンパレータ１４と、コンパレータ１５と、可変基準電圧源１６，１７と、分圧抵抗Ｒ５，Ｒ６と、を有する。
分圧抵抗Ｒ５の一端は、ＦＢ端子に接続される。分圧抵抗Ｒ５の他端は、ノードＮ５にて抵抗Ｒ６に一端に接続される。抵抗Ｒ６の他端は、ＧＮＤ２端子に接続される。すなわち、帰還電圧Ｖｆｂと負荷側グランド電位ＲＧＮＤとの間の電圧を分圧抵抗Ｒ５，Ｒ６により分圧した後の電圧がノードＮ５に生じる。ノードＮ５は、ＯＶＤ（過電圧検出）用のコンパレータ１４の非反転入力端（＋）に接続されるとともに、ＵＶＤ（低電圧検出）用のコンパレータ１５の反転入力端（−）に接続される。
コンパレータ１４の反転入力端（−）には、可変基準電圧源１６によりＶａｍｐ１を基準として生成される基準電圧Ｒｅｆ１４が印加される。基準電圧Ｒｅｆ１４は、Ｖａｍｐ１よりも高い電圧である。コンパレータ１５の非反転入力端（＋）には、可変基準電圧源１７によりＶａｍｐ１を基準として生成される基準電圧Ｒｅｆ１５が印加される。基準電圧Ｒｅｆ１５は、Ｖａｍｐ１よりも低い電圧である。
パワーグッド部２１は、ＯＲ回路１９と、ＮＭＯＳトランジスタ２０と、を有する。ＯＲ回路１９には、コンパレータ１４の出力とコンパレータ１５の出力が入力される。ＯＲ回路１９の出力は、ＮＭＯＳトランジスタ２０のゲートに印加される。ＮＭＯＳトランジスタ２０のソースは、ＧＮＤ１端子に接続される。ＧＮＤ１端子には、電源ＩＣ側グランド電位ＡＧＮＤが印加される。ＮＭＯＳトランジスタ２０のドレインは、ＰＧ端子に接続される。
これにより、負荷側グランド電位ＲＧＮＤ基準での出力電圧Ｖｏｕｔの過電圧をコンパレータ１４により検出した場合、または負荷側グランド電位ＲＧＮＤ基準での出力電圧Ｖｏｕｔの低電圧をコンパレータ１５により検出した場合、ＯＲ回路１９の出力はハイレベルとなり、ＮＭＯＳトランジスタ２０がオン状態とされ、ＰＧ端子の端子電圧はグランド電位（電源ＩＣ側グランド電位ＡＧＮＤ）とされる。この場合、ＰＧ端子の端子電圧は、異常状態を示すことになる。
ここで、先述したように、仮にキャパシタＣ１３に電源ＩＣ側グランド電位ＡＧＮＤを接続した場合は、負荷側グランド電位ＲＧＮＤ基準での出力電圧Ｖｏｕｔの応答が遅れるので、コンパレータ１５により低電圧が検出される虞があり、その場合、ＰＧ端子の端子電圧が異常状態を示すことになる。一方、本実施形態のようにキャパシタＣ１３に負荷側グランド電位ＲＧＮＤを接続した場合、負荷側グランド電位ＲＧＮＤ基準での出力電圧Ｖｏｕｔの応答が高速化されるので、ＰＧ端子の端子電圧が異常状態を示すことを抑制できる。
＜電源ＩＣの変形例＞
先述した分圧抵抗Ｒ２は分圧抵抗Ｒ１と抵抗分圧を構成するので、分圧抵抗Ｒ２の抵抗値は重要なパラメータとなる。ＤＡＣ８をＲ２Ｒラダー方式等で構成した場合、ＤＡＣ８の出力インピーダンスは、その出力電圧値に依らずに一定の値となる。この一定の値を分圧抵抗Ｒ２の抵抗値とすることでバッファ９は不要となる。
そこで、電源ＩＣ１の内部構成を図２Ｂに示すようなバッファ９を設けない構成としてもよい。図２Ｂに示す電源ＩＣ１では、ＤＡＣ８の出力端をオペアンプ１０の非反転入力端（＋）に接続させる。バッファ９を設けないことで、回路面積、回路電流、およびオフセット誤差を削減することができる。
＜スイッチングレギュレータへの適用＞
本発明の実施形態に係る電源ＩＣは、リニアレギュレータに限らず、スイッチングレギュレータに適用してもよい。図５は、電源ＩＣをスイッチングレギュレータに適用した場合の一例としての電源供給システム２００を示す図である。
図５に示す電源ＩＣ３０は、一例として、降圧型のスイッチングレギュレータ（ＤＣ／ＤＣコンバータ）に適用される。電源ＩＣ３０は、ＯＵＴ端子を有する。ＯＵＴ端子には、インダクタＬ３０の一端が外部接続される。インダクタＬ３０の他端は、出力キャパシタＣ３０の一端に接続される。電源ＩＣ３０は、自身に内蔵される不図示のトランジスタをスイッチングすることで、ＩＮ端子に印加される入力電圧Ｖｉｎを降圧して、出力キャパシタＣ３０の一端に出力電圧Ｖｏｕｔを生成する。生成された出力電圧Ｖｏｕｔは、負荷ＩＣ５０に供給される。
負荷ＩＣ５０は、例えばＳＯＣなどである。ＳＯＣ（System On Chip）は、１つのチップ上にマイコン機能の他、応用機能なども集積し、連携してシステムとして機能するよう設計されている製品である。
図５では、出力電圧Ｖｏｕｔを分圧抵抗Ｒａ，Ｒｂにより分圧して生成される帰還電圧Ｖｆｂが電源ＩＣ３０のＦＢ端子に印加される。より具体的には、出力電圧Ｖｏｕｔが生じる出力キャパシタＣ３０の一端は、分圧抵抗Ｒａの一端に接続される。分圧抵抗Ｒａの他端は、分圧抵抗Ｒｂの一端にノードＮ３０にて接続される。分圧抵抗Ｒｂの他端は、負荷側グランド電位ＲＧＮＤに接続される。帰還電圧Ｖｆｂは、ノードＮ３０に生成される。なお、分圧抵抗Ｒａ，Ｒｂは、図５に示すように電源ＩＣ３０に対して外付けに限らず、内蔵してもよい。電源ＩＣ３０においては、帰還電圧Ｖｆｂを用いて例えばＰＷＭ制御が行われ、出力電圧Ｖｏｕｔの制御が行われる。
また、図５に示す構成では、先述した図１と同様に、電源ＩＣ側グランド電位ＡＧＮＤが電源ＩＣ３０のＧＮＤ１端子に印加される。また、図１と同様に、負荷側グランド電位ＲＧＮＤをセンスするために電源ＩＣ３０は、負荷側グランド電位ＲＧＮＤを印加されるＧＮＤ２端子を有する。なお、図５には、図１と同様に、ベタグランド５５が示される。
このように、電源ＩＣ３０は、先述した実施形態と同様に、負荷側グランド電位ＲＧＮＤのリモートセンス機能を有するので、負荷側グランド電位ＲＧＮＤが電源ＩＣ側グランド電位ＡＧＮＤからずれた場合でも出力電圧Ｖｏｕｔを補償して、負荷側グランド電位ＲＧＮＤ基準での出力電圧Ｖｏｕｔを設定値に制御することができる。
図６は、電源ＩＣ３０の内部構成例を要部的に示す図である。図６に示すように、電源ＩＣ３０は、ＤＡＣ３１と、加算アンプ３４と、エラーアンプ３６と、ＰＷＭコンパレータ３７と、スロープ生成部３８と、フリップフロップ３９と、ドライバ４０と、を有する。ＬＰＦ３５は、抵抗Ｒ３５とキャパシタＣ３５を有する。キャパシタＣ３５は、電源ＩＣ３０に対して内蔵でも外付けでもよい。すなわち、電源ＩＣ３０は、抵抗Ｒ３５とキャパシタＣ３５のうち少なくとも抵抗Ｒ３５を有する。
なお、図６では、電源ＩＣ３０に対して外付けである分圧抵抗Ｒａ，Ｒｂ、抵抗Ｒｃ、およびキャパシタＣｃも示している。
ＤＡＣ３１、加算アンプ３４、およびＬＰＦ３５からなる構成は、エラーアンプ３６に入力される基準電圧としてのＬＰＦ出力電圧Ｖｓｓｎｒを生成するためのものであり、先述した図２Ａに示すＤＡＣ８、加算アンプ１１、およびＬＰＦ１３に相当するので、ここでは詳述は省き、主な特徴点について述べる。
加算アンプ３４は、バッファ３２と、分圧抵抗Ｒ３１，Ｒ３２と、スイッチＳ１〜Ｓ３と、オペアンプ３３と、抵抗Ｒ３３，Ｒ３４と、を有する。バッファ３２の出力端は、抵抗Ｒ３１の一端に接続される。抵抗Ｒ３１の他端は、ノードＮ３１にて抵抗Ｒ３２の一端に接続される。抵抗Ｒ３２の他端は、ＧＮＤ２端子（図５）に接続される。すなわち、抵抗Ｒ３２の他端には、負荷側グランド電位ＲＧＮＤが印加される。
スイッチＳ１は、ノードＮ３１の電圧（第１信号）と、抵抗Ｒ３３，Ｒ３４が接続されるノードＮ３２の電圧（第２信号）のいずれかを選択してオペアンプ３３の非反転入力端（＋）に入力させる。スイッチＳ２は、ノードＮ３１の電圧と、ノードＮ３２の電圧のいずれかを選択してオペアンプ３３の反転入力端（−）に入力させる。スイッチＳ３は、オペアンプ３３の正側出力（＋）と負側出力（−）のいずれかを選択して出力する。選択された出力が抵抗Ｒ３３の一端に印加される。
スイッチＳ１がノードＮ３１の電圧を選択する場合は、スイッチＳ２がノードＮ３２の電圧を選択する（第１選択パターン）。スイッチＳ１がノードＮ３２の電圧を選択する場合は、スイッチＳ２がノードＮ３１の電圧を選択する（第２選択パターン）。スイッチＳ３は、上記２つの選択パターンに応じて、正側出力と負側出力を切り替える。例えば、第１選択パターンのときは正側出力を、第２選択パターンのときは負側出力を選択する。
上記のような第１選択パターンと第２選択パターンは時分割で交互に切り替えを行う。これにより、スイッチＳ３からの出力には、オペアンプ３３のオフセットが正負で交互に生じるが、平均的に見ればオフセットはほぼ０とすることができる。このように、加算アンプ３４は、オフセットのアクティブキャンセル機能を有する。
ただし、上記のような正負のオフセットが交互に生じることによるリップルを除去するために、加算アンプ３４の後段にＬＰＦ３５を配置している。上記リップルが例えば１ＭＨｚであれば、ＬＰＦ３５のカットオフ周波数は１ＭＨｚよりも低い値とする。これにより、スイッチＳ３からの出力はＬＰＦ入力電圧ＬＰＦＩＮとして、ＬＰＦ３５に入力される。
スイッチングレギュレータではノイズが非常に多いため、一般的にはＬＰＦを設けないことが多いが、本実施形態では、上記のようにオフセットのアクティブキャンセル機能を設けることで生じるリップルを除去するためにＬＰＦが設けられる。これにより、先述した図２Ａでの実施形態と同様のリモートセンス機能を有した加算アンプをＬＰＦと組み合わせる際の課題が生じるので、本実施形態でもＬＰＦ３５のキャパシタＣ３５には、電源ＩＣ側グランド電位ＡＧＮＤではなく、負荷側グランド電位ＲＧＮＤを接続している。
これにより、先述した実施形態と同様に、負荷側グランド電位ＲＧＮＤが急峻に変化した場合に、加算アンプ３４によりＬＰＦ入力電圧ＬＰＦＩＮが急峻に変化しても、キャパシタＣ３５への充電が不要となり、ＬＰＦ出力電圧Ｖｓｓｎｒの応答速度を高速化できる。
このように生成されたＬＰＦ出力電圧Ｖｓｓｎｒは、エラーアンプ３６の非反転入力端（＋）に入力される。エラーアンプ３６の反転入力端（−）には、帰還電圧Ｖｆｂが入力される。エラーアンプ３６の出力は誤差信号ＥｒｒとしてＰＷＭコンパレータ３７の反転入力端（−）に入力される。なお、エラーアンプ３６の出力端に接続される抵抗ＲｃとキャパシタＣｃは、位相補償用である。
ＰＷＭコンパレータ３７の非反転入力端（＋）には、スロープ生成部３８により生成さ
れる鋸歯波状のスロープ信号Ｓｌｐが入力される。ＰＷＭコンパレータ３７の出力は、フリップフロップ３９のリセット端子に入力される。フリップフロップ３９のセット端子には、クロック信号Ｃｌｋが入力される。フリップフロップ３９のＱ端子からの出力は、ドライバ４０に入力される。
このような構成により、Ｃｌｋにより周波数が規定され、スロープ信号Ｓｌｐと誤差信号Ｅｒｒとの比較によりデューティが決定されるＰＷＭ制御が行われる。ドライバ４０は、不図示のスイッチング用のトランジスタをスイッチング駆動する。
例えば、非同期整流型のＤＣ／ＤＣコンバータであれば、入力電圧Ｖｉｎ（図５）の印加されるＩＮ端子とＯＵＴ端子との間に配置されるトランジスタをスイッチング駆動する。ＯＵＴ端子とグランド電位との間には、ダイオードが配置される。
また、例えば、同期整流型のＤＣ／ＤＣコンバータであれば、入力電圧Ｖｉｎ（図５）の印加されるＩＮ端子とＯＵＴ端子との間に配置されるハイサイドのトランジスタと、ＯＵＴ端子とグランド電位との間に配置されるローサイドのトランジスタをスイッチング駆動する。
このようにして、帰還電圧Ｖｆｂが基準電圧としてのＬＰＦ出力電圧Ｖｓｓｎｒと一致するようにＰＷＭ制御によるスイッチング制御が行われ、出力電圧Ｖｏｕｔが制御される。ＬＰＦ出力電圧Ｖｓｓｎｒは、先述したようにＲＥＦ＋ＲＧＮＤとなり、Ｖｆｂ＝ＲＥＦ＋ＲＧＮＤとなるように制御されるので、
Ｖｏｕｔ＝（ＲＥＦ＋ＲＧＮＤ−ＲＧＮＤ）／Ｒｂ×（Ｒａ＋Ｒｂ）＋ＲＧＮＤ
＝ＲＥＦ×（Ｒａ＋Ｒｂ）／Ｒｂ＋ＲＧＮＤ
となる。
従って、負荷側グランド電位ＲＧＮＤ基準でＶｏｕｔ＝ＲＥＦ×（Ｒａ＋Ｒｂ）／Ｒｂとなり、ＶｏｕｔをＲＧＮＤに依らない設定値に制御できる。
＜その他＞
以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変形が可能である。
例えば、電源ＩＣを適用するスイッチングレギュレータは、降圧型に限らず、昇圧型や昇降圧型でもよいし、非絶縁型に限らず、絶縁型でもよい。
本発明は、各種のＤＣ／ＤＣコンバータに利用することができる。
１ 電源ＩＣ
２ エラーアンプ
３ ＮＭＯＳトランジスタ
４ ＯＣＰ部
５ ＬＤＯ
６ ロジック部
７ 電圧設定部
８ ＤＡＣ
９ バッファ
１０ オペアンプ
１１ 加算アンプ
１２ 固定アンプ
１２１ オペアンプ
１３ ＬＰＦ
１４ コンパレータ
１５ コンパレータ
１６ 可変基準電圧源
１７ 可変基準電圧源
１８ 保護部
１９ ＯＲ回路
２０ ＮＭＯＳトランジスタ
２１ パワーグッド部
２２ エラーアンプ
２３ ＰＭＯＳトランジスタ
２４ 内部電圧生成部
３０ 電源ＩＣ
３１ ＤＡＣ
３２ バッファ
３３ オペアンプ
３４ 加算アンプ
３５ ＬＰＦ
３６ エラーアンプ
３７ ＰＷＭコンパレータ
３８ スロープ生成部
３９ フリップフロップ
４０ ドライバ
５０ 負荷ＩＣ
５５ ベタグランド
１００ 電源供給システム
２００ 電源供給システム
Ａ 非反転増幅器
ＡＧＮＤ 電源ＩＣ側グランド電位
ＲＧＮＤ 負荷側グランド電位
Ｃ１３ キャパシタ
Ｃ３０ 出力キャパシタ
Ｃ３５ キャパシタ
Ｃｃ キャパシタ
Ｌ３０ インダクタ
Ｒ１，Ｒ２ 分圧抵抗
Ｒ１１，Ｒ１２ 抵抗
Ｒ１３ 抵抗
Ｒ３，Ｒ４ 抵抗
Ｒ３１，Ｒ３２ 分圧抵抗
Ｒ３３，Ｒ３４ 抵抗
Ｒ３５ 抵抗
Ｒ５，Ｒ６ 分圧抵抗
Ｒａ，Ｒｂ 分圧抵抗
Ｒｃ 抵抗
Ｓ１〜Ｓ３ スイッチ
ＳＷ スイッチ

Claims (10)

  1. ＤＣ／ＤＣ電源回路から出力される出力電圧を負荷へ供給する電源供給システムに用いられる電源装置であって、
    負荷側グランド電位を印加可能な外部端子と、
    設定基準電圧に、前記外部端子に印加される前記負荷側グランド電位を加算する加算部と、
    前記加算部による加算結果に基づくＬＰＦ（ローパスフィルタ）入力電圧が入力されるＬＰＦを構成する抵抗とキャパシタのうち少なくとも抵抗と、
    前記ＬＰＦから出力されるＬＰＦ出力電圧が基準電圧として入力されるとともに前記出力電圧に基づく帰還電圧が入力されるエラーアンプと、
    を有し、
    前記エラーアンプは、前記ＤＣ／ＤＣ電源回路に含まれ、
    前記エラーアンプの出力に基づいて前記出力電圧が制御され、
    前記キャパシタは、前記負荷側グランド電位に接続される、電源装置。
  2. 前記加算部は、
    前記外部端子と接続される第１端を有する第１抵抗と、
    前記第１抵抗の第２端と接続される第１端と、前記設定基準電圧に基づく電圧が印加される第２端を有する第２抵抗と、
    前記第１抵抗と前記第２抵抗が接続される第１ノードに生じる電圧が入力される非反転増幅器と、を有する、請求項１に記載の電源装置。
  3. 前記非反転増幅器に含まれる第１オペアンプは、第１入力端と第２入力端を有し、
    第１信号が前記第１入力端に入力されるときに第２信号が前記第２入力端に入力される第１状態と、前記第１信号が前記第２入力端に入力されるときに前記第２信号が前記第１入力端に入力される第２状態と、が交互に時分割で繰り返され、
    前記第１状態と前記第２状態に応じて、前記第１オペアンプの正側出力と負側出力の一方が選択される、請求項２に記載の電源装置。
  4. 前記加算部の後段に配置される固定アンプを有し、
    前記固定アンプの出力が前記ＬＰＦ入力電圧となり、
    前記固定アンプは、
    前記加算部の出力が入力される非反転入力端を有する第２オペアンプと、
    前記第２オペアンプの出力端が接続される第１端と、前記第２オペアンプの反転入力端が接続される第２端を有する第３抵抗と、
    前記第３抵抗の第２端が接続される第１端と、前記外部端子が接続される第２端を有する第４抵抗と、
    を有する、請求項１から請求項３のいずれか１項に記載の電源装置。
  5. 前記ＬＰＦ入力電圧として、前記加算部の出力と前記固定アンプの出力を切り替えて選択可能である、請求項４に記載の電源装置。
  6. 保護部と、パワーグッド部と、を有し、
    前記保護部は、
    前記帰還電圧が印加される第１端を有する第５抵抗と、
    前記第５抵抗の第２端が接続される第１端と、前記外部端子が接続される第２端を有する第６抵抗と、
    前記第５抵抗と前記第６抵抗が接続される第２ノードに生じる電圧と、前記加算部の出力を基準として第１基準電圧源により生成される第１基準電圧とが入力されるＯＶＤ（過
    電圧検出）用の第１コンパレータと、
    前記第２ノードに生じる電圧と、前記加算部の出力を基準として第２基準電圧源により生成される第２基準電圧とが入力されるＵＶＤ（低電圧検出）用の第２コンパレータと、
    を有し、
    前記パワーグッド部は、
    前記第１コンパレータの出力と前記第２コンパレータの出力とが入力されるＯＲ回路と、
    ＯＲ回路の出力により駆動されるゲートを有するＮＭＯＳトランジスタと、
    を有する、請求項１から請求項５のいずれか１項に記載の電源装置。
  7. 前記ＤＣ／ＤＣ電源回路としてのＬＤＯ（Low Dropout）を有する、請求項１から請求
    項６のいずれか１項に記載の電源装置。
  8. 請求項７に記載の電源装置と、前記電源装置に含まれるＬＤＯから出力される出力電圧を供給される負荷と、を有する、電源供給システム。
  9. 前記負荷は、ＭＭＩＣ（Monolithic Microwave Integrated Circuit（モノリシック・
    マイクロ波集積回路））である、請求項８に記載の電源供給システム。
  10. 前記ＤＣ／ＤＣ電源回路はスイッチングレギュレータである、請求項３に記載の電源装置。
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