CN107316900B - 双载流子接面晶体管布局结构 - Google Patents
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Abstract
本发明公开一种双载流子接面晶体管布局结构,其包含有一第一射极,该第一射极包含有一对第一侧边与一对第二侧边,且该多个第一侧边垂直于该多个第二侧边。该BJT布局结构尚包含有一对设置于该第一射极的该多个第一侧边的集极,且该第一射极设置于该对集极之间,以及一对设置于该第一射极的该多个第二侧边的基极,且该第一射极设置于该对基极之间。
Description
技术领域
本发明涉及一种半导体双载流子接面晶体管(bipolar junction transistor,以下简称为BJT)的布局结构,尤其是涉及一种具有射极中心(emitter-central)的BJT布局结构。
背景技术
BJT元件为一三极装置,其包含有射极(emitter)、基极(base)与集极(collector),当于这些端点施加适当的电压时,基极与射极之间的接面(即射极-基极接面(emitter-base junction))可为顺向偏压,而基极区与集极区之间的接面(即基极-集极接面(base-collector junction))可为逆向偏压,并可因此操作成顺向有源模式(forward-active mode)。此外,BJT元件因可使用互补金属氧化物半导体(complementary metal-oxide-semiconductor,CMOS)相容制作工艺来形成,而成为模拟集成电路(如带隙参考电压电路(band-gap voltage reference circuits))中的重要部件,常常使用在高电压、高功率(high power)或是高频率(high frequency)的部分,也可以用作须快速切换的开关(switch)。
典型的npn型BJT元件的n型集极是由形成于p型基底的n型阱区所构成,p型基极是由位于n型阱区中的p型阱区所构成,而n型射极则是由形成在p型阱区中的n型掺杂区构成。Pnp型BJT元件则具有与上述导电型态互补的配置。为了增加射极的射入效率(emitterinjection efficiency),现有技术已提出使基极接点与集极包围射极的方案。在此方案中,相对小量的基极电流(输入电流,IB)控制相对大量的集极电流(输出电流IC),且集极电流IC与基极电流IB具有一比值,称为增益常数β:
β≡IC/IB
增益常数β的提升,可直接改善BJT的效能。因此,业界莫不以提升增益常数β作为致力的目标。举例来说,由于增益常数β可为基极区域面积的函数,也可为集极区域面积的函数,是以当BJT的基极区域面积减少或集极区域面积增加时,增益常数β可被提高。然而,隘于现有设计规格(design rule)的限制,目前业界实无法在不违反设计规格的前提下,更动上述基极区域面积或集极区域面积,以达到提升增益常数β的目的。
因此,目前仍需要一种可实现上述要求的BJT布局结构。
发明内容
因此,本发明的一目的在于提供一种可提升增益常数β的BJT布局结构。
根据本发明所提供的权利要求,提供一种BJT布局结构,包含有一第一射极,该第一射极包含有一对第一侧边与一对第二侧边,且该多个第一侧边垂直于该多个第二侧边。该BJT布局结构尚包含有一对设置于该第一射极的该多个第一侧边的集极,且该第一射极设置于该对集极之间;以及一对设置于该第一射极的该多个第二侧边的基极,且该第一射极设置于该对基极之间。
根据本发明所提供的权利要求,另提供一种BJT布局结构,包含有一沿一第一方向延伸的第一射极、至少一沿该第一方向延伸的集极、以及至少一第一基极。该集极在一第二方向上与该第一射极直接相邻(immediately),且该第二方向与该第一方向垂直,而该第一基极则在该第一方向上与该第一射极直接相邻。
根据本发明所提供的BJT布局结构,主要提供一种以射极为中心,且集极与基极分别设置于射极不同对边的布局结构。换句话说,在射极的二邻边,包含有集极-基极的布局配置。据此,本发明可在不违反设计规格的前提下,使基极区域面积显著地缩减,达到提升增益常数β的目的,至终提升BJT元件的效能。
附图说明
图1与图2为本发明所提供的BJT布局结构的一第一较佳实施例的示意图;
图3与图4为本发明所提供的BJT布局结构的一第二较佳实施例的示意图;
图5为本发明所提供的第二较佳实施例的一变化型的示意图。
符号说明
100、200、200’ 双载流子接面晶体管布局结构
102、202 基底
104、204 阱区
110E、210E 第一有源区域
110C、210C 第二有源区域
110B、210B 第三有源区域
212B 中间有源区域
120E、220E 第一栅极电极
120C、220C 第二栅极电极
120B、220B 第三栅极电极
130、230 第一侧边
132、232 第二侧边
C 集极
E 射极
E1 第一射极
E2 第二射极
B 基极
Bm 中间基极
D1 第一方向
D2 第二方向
L1、L2 第一虚线
WB 基极宽度
S 射极-集极的间距
具体实施方式
请参阅图1与图2,图1与图2为本发明所提供的BJT布局结构的一第一较佳实施例的示意图。如图1所示,本较佳实施例所提供的BJT布局结构100,包含一基底102,且基底102内形成有一阱区104,例如一n型阱区。根据本发明的实施例,阱区104的掺杂型态与BJT元件的基极的掺杂型态相同。因此,当BJT布局结构100为一pnp型的元件时,阱区104包含n型导电型态,而当BJT布局结构100为一npn型的元件时,阱区104包含p型导电型态。基底102上,设置有一第一有源区域110E、一对第二有源区域110C与一对第三有源区域110B。如图1所示,第一有源区域110E沿一第一方向D1延伸、第二有源区域110C也沿第一方向D1延伸,换句话说第一有源区域110E的一延伸方向与第二有源区域110C的一延伸方向平行。第二有源区域110C在一第二方向D2上设置于第一有源区域110E的相对二侧,而第三有源区域110B则在第一方向D1上设置于第一有源区域110E的另外相对二侧。在本较佳实施例中,第一方向D1与第二方向D2彼此垂直。
另外须注意的是,BJT的制造可与传统平面型MOS晶体管的制作工艺整合。举例来说,可在基底中形成BJT元件所需的集极,随后利用平面型MOS晶体管在基底中形成横向阱区的步骤,于集极中形成BJT元件所需的基极。并且,利用形成横向源极/漏极的步骤,于基极中形成BJT所需的射极。然而,与传统平面型MOS晶体管整合的BJT制作工艺所得的射极远小于基极,且基极-射极接面定义不佳,因此现有的BJT元件具有很高的基极漏电流。是以,本较佳实施例更提供了一种鳍式(fin-based)BJT元件,即第一有源区域110E包含至少一鳍片结构(fin structure)、第二有源区域110C分别包含至少一鳍片结构、而第三有源区域110B也分别包含一鳍片结构。上述第一有源区域110E、第二有源区域110C与第三有源区域110B内鳍片结构的数量可依各种平面-鳍片转换方法运算而得,并可利用目前已知的合适的方法制作鳍片结构,故此处不多加赘述。此外,本较佳实施例更可于第一有源区域110E、第二有源区域110C与第三有源区域110B内形成鳍片结构之后,于鳍片结构上分别形成一外延层,以更降低接触电阻。
请继续参阅图1。在本较佳实施例中,BJT布局结构100还包含多个第一栅极电极120E,且第一栅极电极120E沿第二方向D2延伸,并沿第一方向排列D1。更重要的是,第一栅极电极120E与第一有源区域110E重叠,如图1所示。同理,BJT布局结构100还包含多个第二栅极电极120C,第二栅极电极120C沿第二方向D2延伸,并沿第一方向排列D1,且第二栅极电极120C与第二有源区域110C重叠,如图1所示。BJT布局结构100还包含多个第三栅极电极120B,第三栅极电极120B沿第二方向D2延伸,并沿第一方向排列D1,且第三栅极电极120B与第三有源区域110B重叠,如图1所示。此外,第一栅极电极120E与第三栅极电极120B平行。第一栅极电极120E、第二栅极电极120C与第三栅极电极120B分别包含栅极介电层(图未示)与栅极导电层(图未示)。在本较佳实施例中。栅极导电层可包含多晶硅,多晶硅最好经掺杂,且可施加一电压于其上以改变该BJT的特性。
此外,本较佳实施例还可包含多个接触插塞,用以提供射极E、集极C与基极B的电连接。
请参阅图1与图2。第一有源区域110E与第一栅极电极120E构成一射极E(示于图2),故射极E沿第一方向D1延伸,第二有源区域110C与第二栅极电极120C作为集极接点(pick-up),在本较佳实施例中可视为集极C(示于图2),故集极C也沿第一方向D2延伸,而第三有源区域110B与第三栅极电极120B作为基极接点,在本较佳实施例中视为基极B(示于图2)。然而,熟悉该项技术的人士应可轻易了解基极B实际上包含了作为基极接点的第三有源区域110B与第三栅极电极120B,以及阱区104。由图2可知,本较佳实施例所提供的BJT布局结构100包含有一射极E,射极E包含有一对第一侧边130与一对第二侧边132,且第一侧边130垂直于第二侧边132。此外,第一侧边130的一长度较佳地是大于第二侧边132的一长度,但不限于此。BJT布局结构100尚包含有一对集极C,设置于射极E的第一侧边130,且射极E设置于这一对集极C之间。BJT布局结构100尚包含有一对基极B,设置于射极E的第二侧边132,且射极E设置于这一对基极B之间。如图2所示,阱区104即设置于射极E与这一对基极B下方。
更重要的是,集极C与射极E在第二方向D2上直接相邻(immediately adjacent)。在本较佳实施例中所指称的直接相邻,是指在集极C与射极E之间,不再存在任何具有导电性质的元件或结构,例如栅极电极和/或有源区域。同理,基极B与射极E在第一方向D2上直接相邻,是指在基极B与射极E之间,也不再存在任何具有导电性质的元件,例如栅极电极和/或有源区域。换句话说,射极E的任二邻边,皆为集极C-基极B的设置型态,且集极C-基极B彼此垂直而形成一L字形,如图2所中的虚线所示。
请重新参阅图1与图2。根据本较佳实施例所提供的BJT布局结构100,射极E还包含第一有源区域110E以及与其重叠的第一栅极电极120E,集极C还包含第二有源区域110C以及与其重叠的第二栅极电极120C,基极B则还包含第三有源区域110B以及与其重叠的第三栅极电极120B。更重要的是,由于集极C与射极E之间不再存在任何具有导电性质的元件或结构,射极E与集极C所隔开的距离S也可因此缩到最小,而有利于电流的接收。更重要的是,阱区104的宽度可在符合设计规则的前提下,缩到最小。也就是说,基极B的宽度WB可缩到最小。而根据下列等式(1):
可知集极电流IC与基极B的宽度WB成反比,故根据本较佳实施例所提供的BJT布局结构100,可通过缩减基极B的宽度WB,增加集极电流IC,用于达到提升增益常数β的目的。
请参阅图3与图4,图3与图4为本发明所提供的BJT布局结构的一第二较佳实施例的示意图。如图3所示,本较佳实施例所提供的BJT布局结构200,包含一基底202,且基底202内形成有一阱区204,例如一n型阱区。如前所述,阱区204的掺杂型态与BJT元件的基极相同。因此,当BJT布局结构200为一pnp型的元件时,阱区204包含n型导电型态,而当BJT布局结构200为一npn型的元件时,阱区204包含p型导电型态。基底202上,设置有多个第一有源区域210E、一对第二有源区域210C、一对第三有源区域210B、以及一中间有源区域212B,如图3所示。在本较佳实施例中,第一有源区域210E较佳为二个。第一有源区域210E、第二有源区域210C以及中间有源区域212B皆沿一第一方向D1延伸,换句话说第一有源区域210E的一延伸方向与第二有源区域210C的一延伸方向以及中间有源区域212B的一延伸方向平行。第二有源区域210C在一第二方向D2上设置于第一有源区域210E的相对二侧。更详细地说,所有的第一有源区域210E如图3所示,皆设置于第二有源区域210C之间。而第三有源区域210B则在第一方向D1上设置于各第一有源区域210E的另外相对二侧。更详细地说,所有的第一有源区域210E如图3所示,皆设置于第三有源区域210B之间。在本较佳实施例中,第一方向D1与第二方向D2彼此垂直。更重要的是,本较佳实施例更提供一中间有源区域212B,设置于前述的二个第一有源区域210E之间。另外,在本较佳实施例中,第一有源区域210E包含至少一鳍片结构(fin structure)、第二有源区域210C分别包含至少一鳍片结构、而第三有源区域210B与中间有源区域212B也分别包含一鳍片结构,但不限于此。
请继续参阅图3。在本较佳实施例中,BJT布局结构200还包含多个第一栅极电极220E,且第一栅极电极220E沿第二方向D2延伸,并沿第一方向排列D1。更重要的是,第一栅极电极220E与二个第一有源区域210E重叠,如图3所示。同理,BJT布局结构200还包含多个第二栅极电极220C,第二栅极电极220C沿第二方向D2延伸,并沿第一方向排列D1,且第二栅极电极220C与第二有源区域210C重叠,如图3所示。BJT布局结构200还包含多个第三栅极电极220B,第三栅极电极220B沿第二方向D2延伸,并沿第一方向排列D1,且第三栅极电极220B与第三有源区域210B重叠,如图3所示。此外,第一栅极电极220E与第三栅极电极220B平行。更重要的是,本较佳实施例中,第一栅极电极220C如图3所示,跨越过设置于二个第一有源区域210E之间的中间有源区域212B,并且与中间有源区域212B重叠。第一栅极电极220E、第二栅极电极220C与第三栅极电极220B分别包含栅极介电层(图未示)与栅极导电层(图未示)。在本较佳实施例中。栅极导电层可包含多晶硅,多晶硅最好经掺杂,且可施加一电压于其上以改变该BJT的特性。此外,本较佳实施例还可包含多个接触插塞,用以提供射极E、集极C与基极B的电连接。
请参阅图3与图4。二个第一有源区域210E分别与其上的第一栅极电极220E构成一第一射极E1与一第二射极E2(示于图4),且第二射极E2与第一射极E1平行。第二有源区域210C与第二栅极电极220C作为一对集极接点(pick-up),在本较佳实施例中可视为一对集极C(示于图4),而第三有源区域210B与第三栅极电极220B作为一对基极接点,在本较佳实施例中视为一对基极B(示于图4)。另外须注意的是,在本较佳实施例中,设置于二个第一有源区域210E之间的中间有源区域212B与其上的部分栅极电极也可作为一中间基极接点,在本较佳实施例中视为一中间基极Bm(示于图4),而此中间基极Bm即设置于第一射极E1与一第二射极E2之间。此外,中间有源区域212B与前述的这一对第三有源区域210B可包含相同的掺杂质。中间基极Bm与基极B电连接,故中间基极Bm与前述这一对基极接点可形成一H字形,如图4中虚线L1所示。然而,熟悉该项技术的人士应可轻易了解基极B实际上包含了作为基极接点的第三有源区域210B、第三栅极电极120B、中间基极接点(即中间基极Bm)以及阱区204。由图4可知,本较佳实施例所提供的BJT布局结构200包含有第一射极E1与第二射极E2,第一射极E1与第二射极E2分别包含有一对第一侧边230与一对第二侧边232,且第一侧边230垂直于第二侧边232。此外,第一侧边230的一长度较佳地是大于第二侧边232的一长度,但不限于此。BJT布局结构200尚包含有一对集极C,设置于第一射极E1与第二射极E2的第一侧边230,且第一射极E1与第二射极E2设置于这一对集极C之间。BJT布局结构200尚包含有一对基极B,设置于第一射极E1与第二射极E2的第二侧边132,且第一射极E1与第二射极E2设置于这一对基极B之间。如图4所示,阱区204即设置于第一射极E1与第二射极E2与这一对基极B与中间基极Bm的下方。
更重要的是,集极C分别与第一射极E1与第二射极E2直接相邻。在本较佳实施例中所指称的直接相邻,是指在集极C与第一射极E1之间,以及集极C与第二射极E2之间,不再存在任何具有导电性质的元件或结构,例如栅极电极和/或有源区域。同理,基极B与第一射极E1与第二射极E2直接相邻,其是指在基极B与第一射极E1与第二射极E2之间,也不再存在任何具有导电性质的元件,例如栅极电极和/或有源区域。换句话说,本较佳实施例中,第一射极E1有二邻边具有基极B-集极C的设置型态,同理第二射极E2也有二邻边具有基极B-集极C的设置型态。此外,集极C-基极B彼此垂直而形成一L字形,如图4所中的虚线L2所示。
请重新参阅图3与图4。根据本较佳实施例所提供的BJT布局结构200,第一射极E1与第二射极E2分别包含第一有源区域210E以及与其重叠的第一栅极电极220E,集极C还包含第二有源区域210C以及与其重叠的第二栅极电极220C,基极B包含第三有源区域210B以及与其重叠的第三栅极电极220B,中间基极Bm则包含中间有源区域212B以及与其重叠的部分第一栅极电极220E。更重要的是,由于集极C与第一射极E1和集极C与第二射极E2之间不再存在任何具有导电性质的元件或结构,第一射极E1与第二射极E2与集极C所隔开的距离S分别也可因此缩到最小,而有利于电流的接收。更重要的是,阱区204的宽度可在符合设计规则的前提下,缩到最小。也就是说,基极B的宽度WB可缩到最小。如前述的等式(1)所示,由于集极电流IC与基极B的宽度WB成反比,故根据本较佳实施例所提供的BJT布局结构200,可通过缩减基极B的宽度WB,增加集极电流IC,用于达到提升增益常数β的目的。
另外请参阅图5,图5为本发明所提供的第二较佳实施例的一变化型的示意图。首先须知的是,本变化型中与第二较佳实施例相同的组成元件具有相同的符号说明,且该多个相同的组成元件于此不再加以赘述。本变化形与第二较佳实施例不同之处在于,第二较佳实施例中第一射极E1与第二射极E2之间,设置有中间基极Bm,但在本变化型中,是将中间射极Bm移除,同时,可将第一射极E1与第二射极E2所包含的第一有源区域210E合并,如图5所示。然而,熟悉该项技术的人士应知,第一射极E1与第二射极E2分别包含的第一有源区域210E也可独立存在而不合并,而是通过后续形成的栅极电极220E将第一射极E1与第二射极E2所包含的第一有源区域210E电连接。据此,可获得元件高度至少为二倍,且面积至少增加为二倍的射极。此外,由于射极之内不再设置有中间基极,本变化型可更简化平面-鳍片转换步骤。
综上所述,根据本发明所提供的BJT布局结构,主要提供一种以射极为中心,且集极与基极分别设置于射极二对边的布局结构。因此,在射极的至少二邻边,包含有集极-基极的布局配置。换句话说,在本较佳实施例中,集极与基极必定形成一L字形。据此,本发明可在不违反设计规格的前提下,使基极的面积显著地缩减,直接达到提升增益常数β的目的,至终提升BJT元件的效能。
以上所述仅为本发明的较佳实施例,凡依本发明权利要求所做的均等变化与修饰,皆应属本发明的涵盖范围。
Claims (18)
1.一种双载流子接面晶体管布局结构,包含有:
第一射极,包含有一对第一侧边与一对第二侧边,且该一对第一侧边垂直于该一对第二侧边,该第一射极为实心矩形;
一对集极,设置于该第一射极的该一对第一侧边,该第一射极设置于该一对集极之间,且该一对集极与该第一射极直接相邻;以及
一对基极,设置于该第一射极的该一对第二侧边,该第一射极设置于该一对基极之间,且该一对基极与该第一射极直接相邻。
2.如权利要求1所述的双载流子接面晶体管布局结构,还包含一阱区,设置于该第一射极与该一对基极下方。
3.如权利要求1所述的双载流子接面晶体管布局结构,其中该第一射极的该一对第一侧边的一长度大于该一对第二侧边的一长度。
4.如权利要求1所述的双载流子接面晶体管布局结构,还包含第二射极,且该第二射极与该第一射极平行。
5.如权利要求4所述的双载流子接面晶体管布局结构,还包含中间基极,设置于该第一射极与该第二射极之间。
6.如权利要求5所述的双载流子接面晶体管布局结构,其中该中间基极与该一对基极电连接。
7.如权利要求1所述的双载流子接面晶体管布局结构,其中该第一射极包含有至少一第一有源区域与多个第一栅极电极,且该多个第一栅极电极与该第一有源区域重叠,该一对集极分别包含有至少一第二有源区域与多个第二栅极电极,且该多个第二栅极电极与该第二有源区域重叠,该一对基极分别包含至少一第三有源区域与多个第三栅极电极,且该多个第三栅极电极与该第三有源区域重叠。
8.如权利要求7所述的双载流子接面晶体管布局结构,其中该第一有源区域的一延伸方向与该第二有源区域的一延伸方向平行。
9.如权利要求7所述的双载流子接面晶体管布局结构,其中该多个第一栅极电极与该多个第三栅极电极平行。
10.如权利要求7所述的双载流子接面晶体管布局结构,其中该第一有源区域、该第二有源区域与该第三有源区域分别包含至少一鳍片结构(fin structure)。
11.一种双载流子接面晶体管布局结构,包含有:
第一射极,沿一第一方向延伸,该第一射极为实心矩形;
至少一集极,沿该第一方向延伸,该集极在一第二方向上与该第一射极直接(immediately)相邻,且该第二方向与该第一方向垂直;以及
至少一第一基极,且该第一基极在该第一方向上与该第一射极直接相邻。
12.如权利要求11所述的双载流子接面晶体管布局结构,还包含一阱区,形成于该第一射极与该第一基极下方。
13.如权利要求11所述的双载流子接面晶体管布局结构,还包含第二射极,沿该第一方向延伸,且该第一射极与该第二射极沿该第二方向排列。
14.如权利要求13所述的双载流子接面晶体管布局结构,还包含第二基极,沿该第一方向延伸,且设置于该第一射极与该第二射极之间。
15.如权利要求14所述的双载流子接面晶体管布局结构,其中该第二基极电连接至该第一基极。
16.如权利要求11所述的双载流子接面晶体管布局结构,其中该第一射极还包含至少一第一有源区域与多个第一栅极电极,该第一有源区域沿该第一方向延伸,该多个第一栅极电极沿该第二方向延伸且与该第一有源区域重叠,该集极还包含至少一第二有源区域与多个第二栅极电极,该第二有源区域沿该第一方向延伸,该多个第二栅极电极沿该第二方向延伸且与该第二有源区域重叠,该第一基极还包含至少一第三有源区域与多个第三栅极电极,该多个第三栅极电极沿该第二方向延伸且与该第三有源区域重叠。
17.如权利要求16所述的双载流子接面晶体管布局结构,其中该第一有源区域、该第二有源区域与该第三有源区域分别包含有至少一鳍片结构。
18.如权利要求11所述的双载流子接面晶体管布局结构,其中该集极与该第一基极形成一L字形。
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4654687A (en) * | 1985-03-28 | 1987-03-31 | Francois Hebert | High frequency bipolar transistor structures |
CN100521233C (zh) * | 2000-01-31 | 2009-07-29 | 因芬尼昂技术股份公司 | 双极型晶体管 |
CN101814433A (zh) * | 2009-02-20 | 2010-08-25 | 联发科技股份有限公司 | 横向双极结型晶体管及其制造方法 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005005446A (ja) * | 2003-06-11 | 2005-01-06 | Renesas Technology Corp | 半導体装置およびその製造方法 |
US20050151159A1 (en) | 2003-11-21 | 2005-07-14 | Zhenqiang Ma | Solid-state high power device and method |
US7253498B2 (en) * | 2004-07-06 | 2007-08-07 | Legerity Inc. | Bipolar transistor with geometry optimized for device performance, and method of making same |
US8115280B2 (en) * | 2005-10-31 | 2012-02-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Four-terminal gate-controlled LVBJTs |
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US7897995B2 (en) * | 2009-04-07 | 2011-03-01 | Mediatek Inc. | Lateral bipolar junction transistor with reduced base resistance |
US8415764B2 (en) * | 2009-06-02 | 2013-04-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | High-voltage BJT formed using CMOS HV processes |
US9123558B2 (en) * | 2011-06-20 | 2015-09-01 | Mediatek Inc. | Bipolar junction transistor |
KR101228367B1 (ko) * | 2011-10-14 | 2013-02-01 | 주식회사 동부하이텍 | 바이폴라 트랜지스터와 그 제조 방법 |
US8912576B2 (en) | 2011-11-15 | 2014-12-16 | Shine C. Chung | Structures and techniques for using semiconductor body to construct bipolar junction transistors |
US9035426B2 (en) * | 2011-12-28 | 2015-05-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin-like BJT |
US9029952B2 (en) * | 2012-04-19 | 2015-05-12 | Macronix International Co., Ltd. | Semiconductor structure and method of manufacturing the same |
US8610241B1 (en) | 2012-06-12 | 2013-12-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Homo-junction diode structures using fin field effect transistor processing |
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4654687A (en) * | 1985-03-28 | 1987-03-31 | Francois Hebert | High frequency bipolar transistor structures |
CN100521233C (zh) * | 2000-01-31 | 2009-07-29 | 因芬尼昂技术股份公司 | 双极型晶体管 |
CN101814433A (zh) * | 2009-02-20 | 2010-08-25 | 联发科技股份有限公司 | 横向双极结型晶体管及其制造方法 |
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