JP2021067900A - 画素回路、及び、表示装置 - Google Patents

Abstract

【課題】移動度補正を高速化することができる画素回路等を提供する。【解決手段】画素回路２０は、映像信号に基づいて発光する画素回路２０であって、発光素子（有機ＥＬ素子ＥＬ）と、発光素子に供給する電流を調整する駆動トランジスタＴｄと、映像信号が印加される信号線４１と、駆動トランジスタＴｄとの間に接続される書き込みトランジスタＴ１とを備え、駆動トランジスタＴｄは、ゲート電極ｇと、ゲート電極ｇに対向する対向電極ｆと、ゲート電極ｇと対向電極ｆとの間に配置されるチャネルｃｈとを有し、信号線４１に映像信号が印加された状態で書き込みトランジスタＴ１が導通する書き込み期間に対向電極ｆに印加される電位は、発光素子の発光期間に対向電極ｆに印加される電位より、駆動トランジスタＴｄの抵抗値を低減させる。【選択図】図１６

Description

本開示は、画素回路、及び、表示装置に関する。

自発光型表示装置に用いられる電気光学素子として、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子が知られている。有機ＥＬ素子は、有機薄膜に電界をかけると発光する現象を利用した電気光学素子であり、有機ＥＬ素子を流れる電流値を制御することで発色の階調を得ている。そのため、有機ＥＬ素子を用いる表示装置は、有機ＥＬ素子の電流量を制御するための駆動トランジスタと、駆動トランジスタの制御電圧を保持する保持容量（キャパシタ）とを含む画素回路が画素ごとに設けられている。

駆動トランジスタは、当該駆動トランジスタの特性バラツキにより有機ＥＬ素子の発光輝度などに影響を与えることがある。駆動トランジスタの特性バラツキは、閾値電圧のバラツキ、移動度のバラツキなどである。そこで、特許文献１には、駆動トランジスタの閾値電圧のバラツキを補正する閾値電圧補正、及び、駆動トランジスタの移動度のバラツキを補正する移動度補正を行う表示装置が開示されている。

特開２０１３−０５７９４７号公報

ところで、近年、表示装置の大型化又は高開口率化が進められている。表示装置が大型化又は高開口率化することで、各画素回路に含まれる有機ＥＬ素子の面積も大型化する。これに伴い、有機ＥＬ素子の容量は大きくなる。有機ＥＬ素子の容量が大きくなると、移動度補正に要する時間が長くなる。そのため、特許文献１の表示装置では、表示装置が大型化又は高開口率化すると、移動度補正に要する時間が長くなる課題がある。

そこで、本開示は、上記の課題に鑑みてなされたものであり、移動度補正を高速化することができる画素回路、及び、表示装置を提供することを目的とする。

上記目的を達成するために、本開示の一態様に係る画素回路は、映像信号に基づいて発光する画素回路であって、発光素子と、前記発光素子に供給する電流を調整する駆動トランジスタと、前記映像信号が印加される信号線と、前記駆動トランジスタとの間に接続される書き込みトランジスタとを備え、前記駆動トランジスタは、ゲート電極と、前記ゲート電極に対向する対向電極と、前記ゲート電極と前記対向電極との間に配置されるチャネルとを有し、前記信号線に前記映像信号が印加された状態で前記書き込みトランジスタが導通する書き込み期間に前記対向電極に印加される電位は、前記発光素子の発光期間に前記対向電極に印加される電位より、前記駆動トランジスタの抵抗値を低減させる。

また、上記目的を達成するために、本開示の一態様に係る表示装置は、前記画素回路と、前記信号線に前記映像信号を印加する水平セレクタと、前記書き込みトランジスタを制御するライトスキャナと、前記駆動トランジスタのソース電極又はドレイン電極に電位を印加する電源スキャナとを備える。

本開示の一態様に係る画素回路等によれば、移動度補正を高速化することができる。

図１は、従来技術の表示装置の概略構成を示す図である。 図２は、従来技術の画素回路を示す回路図である。 図３は、有機ＥＬ素子のＩ−Ｖ特性の経時変化を示す図である。 図４は、従来技術の表示装置の回路動作を説明するためのタイミングチャートである。 図５は、従来技術の表示装置の回路動作を説明するための第１図である。 図６は、従来技術の表示装置の回路動作を説明するための第２図である。 図７は、従来技術の表示装置の回路動作を説明するための第３図である。 図８は、従来技術の表示装置の回路動作を説明するための第４図である。 図９は、従来技術の表示装置の駆動トランジスタのソース電位の変化を示す第１図である。 図１０は、従来技術の表示装置の回路動作を説明するための第５図である。 図１１は、従来技術の表示装置の回路動作を説明するための第６図である。 図１２は、従来技術の表示装置の駆動トランジスタのソース電位と移動度との関係を示す第２図である。 図１３は、従来技術の表示装置の回路動作を説明するための第７図である。 図１４は、従来技術の表示装置の回路動作を説明するための第８図である。 図１５は、実施の形態１に係る表示装置の概略構成を示す図である。 図１６は、実施の形態１に係る画素回路を示す回路図である。 図１７は、従来技術の画素回路が有する駆動トランジスタの構造を示す模式的な断面図である。 図１８は、実施の形態１に係る駆動トランジスタの構造を示す模式的な断面図である。 図１９は、実施の形態１に係る表示装置の回路動作を説明するためのタイミングチャートである。 図２０は、実施の形態２に係る表示装置の概略構成を示す図である。 図２１は、実施の形態２に係る画素回路を示す回路図である。 図２２は、実施の形態２に係る表示装置の回路動作を説明するためのタイミングチャートである。 図２３は、実施の形態３に係る表示装置の概略構成を示す図である。 図２４は、実施の形態３に係る画素回路を示す回路図である。 図２５は、実施の形態４に係る表示装置の概略構成を示す図である。 図２６は、実施の形態４に係る画素回路を示す回路図である。 図２７は、実施の形態５に係る表示装置の概略構成を示す図である。 図２８は、実施の形態５に係る画素回路を示す回路図である。 図２９は、実施の形態５に係る表示装置の回路動作を説明するためのタイミングチャートである。 図３０は、実施の形態５の変形例に係る画素回路を示す回路図である。 図３１は、実施の形態６に係る表示装置の概略構成を示す図である。 図３２は、実施の形態６に係る画素回路を示す回路図である。 図３３は、実施の形態６に係る表示装置の回路動作を説明するためのタイミングチャートである。 図３４は、実施の形態７に係る表示装置の概略構成を示す図である。 図３５は、実施の形態７に係る画素回路を示す回路図である。 図３６は、実施の形態７に係る表示装置の回路動作を説明するためのタイミングチャートである。

（本開示の基礎となった知見）
本開示の各実施の形態の説明に先立ち、本開示の基礎となった知見について説明する。

まずは、従来技術の表示装置の概略構成について、図１を参照しながら説明する。図１は、従来技術の表示装置９０１の概略構成を示す図である。

図１に示すように、本開示の前提となる表示装置９０１は、有機ＥＬ素子を含む複数の画素回路９２０が行列状に２次元配置されて構成される画素アレイ９３０と、水平セレクタ４０と、電源スキャナ５０と、ライトスキャナ６０とを備える。水平セレクタ４０、電源スキャナ５０、及び、ライトスキャナ６０は、画素アレイ９３０の周辺に配置される駆動回路部（駆動部）である。

表示装置９０１がカラー表示対応の場合は、カラー画像を形成する単位となる１つの画素（単位画素／ピクセル）は、複数のサブ画素回路から構成され、このサブ画素回路の各々が図１の画素回路９２０に相当することになる。より具体的には、カラー表示対応の表示装置９０１では、１つの画素は、例えば、青色（Ｂｌｕｅ：Ｂ）光を発する第一のサブ画素回路、赤色（Ｒｅｄ；Ｒ）光を発する第二のサブ画素回路、緑色（Ｇｒｅｅｎ；Ｇ）光を発する第三のサブ画素回路の３つのサブ画素回路から構成される。青色光は第一の発光色の光の一例であり、赤色光は第二の発光色の光の一例であり、緑色光は第三の発光色の光の一例である。

ただし、１つの画素としては、ＲＧＢの３原色のサブ画素回路の組み合わせに限定されず、３原色のサブ画素回路に更に１色又は複数色のサブ画素回路を加えて１つの画素を構成することも可能である。例えば、輝度向上のために白色（Ｗｈｉｔｅ；Ｗ）光を発光するサブ画素回路を加えて、１つの画素を構成したり、色再現範囲を拡大するために補色光を発する少なくとも１つのサブ画素回路を加えて１つの画素を構成したりすることも可能である。

また、画素アレイ９３０には、ｍ行ｎ列の画素の配列に対して、行方向（画素行の画素回路９２０の配列方向）に沿って電源線５１と走査線６１とが画素行ごとに配線されている。さらに、ｍ行ｎ列の画素回路９２０の配列に対して、列方向（画素列の画素回路９２０の配列方向）に沿って信号線４１が画素列毎に配線されている。

複数の信号線４１は、水平セレクタ４０の対応する画素列の出力端にそれぞれ接続されている。複数の電源線５１は、電源スキャナ５０の対応する画素行の出力端にそれぞれ接続されている。複数の走査線６１は、ライトスキャナ６０の対応する画素行の出力端にそれぞれ接続されている。

水平セレクタ４０（信号線駆動回路）は、信号供給源（図示せず）から供給される輝度情報に応じた映像信号の信号電圧Ｖｓｉｇ（以下、信号電圧とも記載する）と基準電位Ｖｏｆｓとを選択的に出力する。ここで、基準電位Ｖｏｆｓは、映像信号の信号電圧Ｖｓｉｇの基準となる電圧（例えば、映像信号の黒レベルに相当する電圧）であり、後述する閾値補正動作の際に用いられる。

水平セレクタ４０から出力される信号電圧Ｖｓｉｇ及び基準電位Ｖｏｆｓは、信号線４１を介して画素アレイ９３０の各画素回路９２０に対して、ライトスキャナ６０による走査によって選択された画素行の単位で書き込まれる。すなわち、水平セレクタ４０は、信号電圧Ｖｓｉｇを行（ライン）単位で書き込む線順次書き込みの駆動形態を採っている。

電源スキャナ５０（電源供給走査回路）は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフトするシフトレジスタ回路等によって構成されている。この電源スキャナ５０は、ライトスキャナ６０による線順次走査に同期して、第一電位Ｖｃｃと当該第一電位Ｖｃｃよりも低い第二電位Ｖｓｓとを切り替えて電源線５１に供給する。後述するように、第一電位Ｖｃｃ及び第二電位Ｖｓｓの切り替え（電源電位の切り替え）によって、画素回路９２０の発光及び非発光（消光）の制御が行なわれる。

ライトスキャナ６０（書き込み走査回路）は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフト（転送）するシフトレジスタ回路等によって構成されている。このライトスキャナ６０は、画素アレイ９３０の各画素回路９２０への映像信号の信号電圧の書き込みに際して、走査線６１に対して書き込み走査信号（書き込み電圧であり、以降においてオン信号とも記載する）を順次供給することによって画素アレイ９３０の各画素回路９２０を行単位で順番に走査（線順次走査）する。

次に、上記のような表示装置９０１が備える画素回路９２０について、図２を参照しながら説明する。図２は、従来技術の画素回路９２０を示す回路図である。

図２に示すように、画素回路９２０は、映像信号に対応する輝度で有機ＥＬ素子ＥＬを発光させる回路であり、有機ＥＬ素子ＥＬと、保持容量Ｃ１と、書き込みトランジスタＴ１と、駆動トランジスタＴ２とを有する。また、画素回路９２０は、さらに、保持容量Ｃ１に参照電圧を印加するための薄膜トランジスタである参照トランジスタ、有機ＥＬ素子ＥＬの第一電極の電位を初期化するための薄膜トランジスタである初期化トランジスタなどを有していてもよい。

有機ＥＬ素子ＥＬは、第一電極及び第二電極を有する発光素子である。図２に示す例では、第一電極及び第二電極は、それぞれ有機ＥＬ素子ＥＬのアノード及びカソードである。有機ＥＬ素子ＥＬの第二電極は、カソード電源線に接続される。カソード電源線には、カソード電位Ｖｃａｔが供給される。有機ＥＬ素子ＥＬは、発光素子の一例である。カソード電源線は、全画素回路９２０に対して共通に配線されている。

保持容量Ｃ１は、電圧を保持するための素子であり、駆動トランジスタＴ２のゲート電極ｇとソース電極ｓとの間に接続される。

書き込みトランジスタＴ１は、保持容量Ｃ１に映像信号に対応する電圧を印加するための薄膜トランジスタである。書き込みトランジスタＴ１のドレイン電極及びソース電極の一方に信号線４１が接続され、他方に保持容量Ｃ１及び駆動トランジスタＴ２のゲート電極ｇが接続される。書き込みトランジスタＴ１のゲート電極には、走査線６１が接続される。書き込みトランジスタＴ１は、例えば、オン信号に従ってオン状態となり、映像信号に対応する電圧を保持容量Ｃ１に保持させる。

駆動トランジスタＴ２は、有機ＥＬ素子ＥＬの第一電極（アノード）と接続され、保持容量Ｃ１に保持された電圧に応じた電流を有機ＥＬ素子ＥＬに供給する薄膜トランジスタである。駆動トランジスタＴ２のソース電極ｓが有機ＥＬ素子ＥＬの第一電極に接続され、ドレイン電極ｄが電源線５１に接続される。電源線５１には、電源スキャナ５０から第一電位Ｖｃｃ又は第二電位Ｖｓｓが選択的に供給される。

書き込みトランジスタＴ１及び駆動トランジスタＴ２として、例えば、Ｎチャネル型のＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）を用いることができるが、書き込みトランジスタＴ１及び駆動トランジスタＴ２の導電型の組み合わせはこれに限定されない。

また、有機ＥＬ素子ＥＬの第一電極の電位及び電源線５１から供給される電位の関係によっては、駆動トランジスタＴ２におけるソース電極ｓ及びドレイン電極ｄの位置関係は図２に示す関係から変化し得る。

上記構成の画素回路９２０において、書き込みトランジスタＴ１は、ライトスキャナ６０から走査線６１を通してゲート電極に印加されるオン信号に応じて導通状態となる。これにより、書き込みトランジスタＴ１は、信号線４１を通して水平セレクタ４０から供給される、信号電圧Ｖｓｉｇ又は基準電位Ｖｏｆｓをサンプリングして画素回路９２０内に書き込む。書き込みトランジスタＴ１によって書き込まれた信号電圧Ｖｓｉｇ又は基準電位Ｖｏｆｓは、駆動トランジスタＴ２のゲート電極ｇに印加されるとともに保持容量Ｃ１に保持される。

駆動トランジスタＴ２は、電源線５１からの電源電位が第一電位Ｖｃｃにあるときには、図２に示すように、電源線５１側がドレイン電極ｄ、有機ＥＬ素子ＥＬ側がソース電極ｓとなって飽和領域で動作する。これにより、駆動トランジスタＴ２は、電源線５１から電流の供給を受けて有機ＥＬ素子ＥＬを電流駆動にて発光駆動する。より具体的には、駆動トランジスタＴ２は、飽和領域で動作することにより、保持容量Ｃ１に保持された信号電圧Ｖｓｉｇの電圧値に応じた電流値の駆動電流を有機ＥＬ素子ＥＬに供給し、当該有機ＥＬ素子ＥＬを電流駆動することによって発光させる。

駆動トランジスタＴ２は、さらに、電源線５１からの電源電位が第一電位Ｖｃｃから第二電位Ｖｓｓに切り替わったときには、電源線５１側がソース電極ｓ、有機ＥＬ素子ＥＬ側がドレイン電極ｄとなってスイッチングトランジスタとして動作する。これにより、駆動トランジスタＴ２は、有機ＥＬ素子ＥＬへの駆動電流の供給を停止し、有機ＥＬ素子ＥＬを非発光状態にする。すなわち、駆動トランジスタＴ２は、有機ＥＬ素子ＥＬの発光及び非発光を制御するトランジスタとしての機能を有する。

この駆動トランジスタＴ２のスイッチング動作により、有機ＥＬ素子ＥＬが非発光状態となる期間（以降において、非発光期間とも記載する）を設けることで、有機ＥＬ素子ＥＬの発光期間と非発光期間との割合（デューティ）を制御することができる。このデューティ制御により、１フレーム期間に亘って画素回路９２０が発光することに伴う残像ボケを低減することができるため、特に、動画の品位をより優れたものとすることができる。

電源スキャナ５０から電源線５１を通して選択的に供給される第一電位Ｖｃｃ及び第二電位Ｖｓｓのうち、第一電位Ｖｃｃは、有機ＥＬ素子ＥＬを発光駆動する駆動電流を駆動トランジスタＴ２に供給するための電源電位である。また、第二電位Ｖｓｓは、有機ＥＬ素子ＥＬに対して負バイアス（逆バイアス）をかけるための電源電位である。この第二電位Ｖｓｓは、基準電位Ｖｏｆｓよりも低い電位、例えば、駆動トランジスタＴ２の閾値電圧をＶｔｈとするときＶｏｆｓ−Ｖｔｈよりも低い電位に設定される。

ここで、有機ＥＬ素子ＥＬのＩ−Ｖ特性（電流−電圧特性）の経時変化について、図３を参照しながら説明する。図３は、有機ＥＬ素子ＥＬのＩ−Ｖ特性の経時変化を示す図である。

図３に示すように、有機ＥＬ素子ＥＬは、経時変化により実線で示されるＩ−Ｖ特性から点線で示されるＩ−Ｖ特性へと変化する。駆動トランジスタＴ２の閾値電圧をＶｔｈ、移動度をμ、実効チャネル幅（実効ゲート幅）をＷ、実効チャネル長（実効ゲート長）をＬ、単位ゲート容量をＣ、ゲートソース間の電圧をＶｇｓとすると、ドレインソース間電流Ｉｄｓは、
Ｉｄｓ＝１／２×μ×Ｗ／Ｌ×Ｃ（Ｖｇｓ−Ｖｔｈ）^２ （式１）
で示される。なお、駆動トランジスタＴ２のドレインソース間電流Ｉｄｓは、有機ＥＬ素子ＥＬの駆動電流にほぼ相当する。以下では、便宜上、ドレインソース間電流Ｉｄｓが有機ＥＬ素子ＥＬの駆動電流に相当する例について説明する。また、駆動電流を駆動電流Ｉｄｓとも記載する。

このとき、図２に示す画素回路９２０では、駆動トランジスタＴ２が一定のドレイン電流Ｉｄｓを流そうとしても、図３に示すグラフから分かるように有機ＥＬ素子ＥＬの印加電圧Ｖが大きくなるため、有機ＥＬ素子ＥＬの第一電極（アノード）の電位（つまり、駆動トランジスタＴ２のソース電位Ｖｓ）が上昇する。このとき駆動トランジスタＴ２のゲートはフローティング状態であるため、ほぼ一定のゲートソース間電圧Ｖｇｓが維持されるように、ソース電位と共にゲート電位も上昇し、ドレイン電流Ｉｄｓはほぼ一定に保たれる。このことが有機ＥＬ素子ＥＬの発光輝度を変化させないように作用する。

しかしながら、画素回路９２０ごとに駆動トランジスタＴ２の閾値電圧Ｖｔｈ及び移動度μは異なっているため、式１に応じて、電流値にバラツキが生じ、発光輝度も画素回路９２０ごとに変化してしまう。そのため、駆動トランジスタＴ２を有する画素回路９２０においては、閾値電圧Ｖｔｈ及び移動度μのバラツキを抑えるため、それらの補正動作を行うことが求められる。補正動作については、後述する。

次に、上記の表示装置９０１の基本的な回路動作について、図４〜図１４を参照しながら説明する。図４は、従来技術の表示装置９０１の回路動作を説明するためのタイミングチャートである。図４は、書き込みトランジスタＴ１のゲート電極の電位（走査線６１の電位であり、高電位（ＯＮ）又は低電位（ＯＦＦ））、電源線５１の電位（Ｖｃｃ又はＶｓｓ）、信号線４１の電位（Ｖｓｉｇ又はＶｏｆｓ）、駆動トランジスタＴ２のゲート電極ｇの電位（図４中のＴ２ゲート）、及び、駆動トランジスタＴ２のソース電極ｓの電位（図４中のＴ２ソース）のそれぞれの変化を示している。

（前表示フレームの発光期間）
図４に示すタイミングチャートにおいて、時刻ｔ１以前は、前の表示フレームにおける有機ＥＬ素子ＥＬの発光期間である。この前表示フレームの発光期間では、電源線５１の電位が第一電位Ｖｃｃ（以下、「高電位Ｖｃｃ」とも記載する）であり、また、書き込みトランジスタＴ１が非導通状態である。

このとき、駆動トランジスタＴ２は、飽和領域で動作するように設定されている。これにより、図５に示すように、駆動トランジスタＴ２のゲートソース間電圧Ｖｇｓに応じた駆動電流Ｉｄｓ（ドレインソース間電流）が、電源線５１から駆動トランジスタＴ２を通して有機ＥＬ素子ＥＬに供給される。従って、有機ＥＬ素子ＥＬが駆動電流Ｉｄｓの電流値に応じた輝度で発光する。なお、図５は、従来技術の表示装置９０１の回路動作を説明するための第１図である。また、このとき有機ＥＬ素子ＥＬに流れる駆動電流Ｉｄｓは、駆動トランジスタＴ２のゲートソース間電圧Ｖｇｓに応じて、式１により算出される値をとる。

（非発光期間）
時刻ｔ１になると、線順次走査の新しい表示フレーム（現表示フレーム）に入る。そして、図６に示すように、電源線５１の電位が高電位Ｖｃｃから第二電位Ｖｓｓ（以下、「低電位Ｖｓｓ」とも記載する）に切り替わる。低電位Ｖｓｓは、信号線４１の基準電位Ｖｏｆｓに対してＶｏｆｓ−Ｖｔｈよりも十分に低い電位であり、有機ＥＬ素子ＥＬを消光させることができる電位である。なお、図６は、従来技術の表示装置９０１の回路動作を説明するための第２図である。

ここで、有機ＥＬ素子ＥＬの閾値電圧をＶｔｈｅｌ、カソード電位をＶｃａｔとすると、低電位Ｖｓｓが、
Ｖｓｓ＜Ｖｔｈｅｌ＋Ｖｃａｔ （式２）
を満たす場合、駆動トランジスタＴ２のソース電位Ｖｓが低電位Ｖｓｓにほぼ等しくなるため、有機ＥＬ素子ＥＬは逆バイアス状態となって消光する。そして、駆動トランジスタＴ２の電源線５１側がソース電極ｓとなる。このとき、有機ＥＬ素子ＥＬの第一電極（アノード）は、Ｖｓｓに充電される。

（閾値補正準備期間）
次に、時刻ｔ２で走査線６１の電位が低電位側から高電位側に遷移する（ＯＦＦ→ＯＮ）ことで、図７に示すように、書き込みトランジスタＴ１が導通状態となる。図７は、従来技術の表示装置９０１の回路動作を説明するための第３図である。

このとき、水平セレクタ４０から信号線４１に対して基準電位Ｖｏｆｓが供給された状態にあるため、駆動トランジスタＴ２のゲート電位Ｖｇが基準電位Ｖｏｆｓになる。また、駆動トランジスタＴ２のソース電位Ｖｓは、基準電位Ｖｏｆｓよりも十分に低い電位、すなわち、低電位Ｖｓｓである。

このとき、駆動トランジスタＴ２のゲートソース間電圧Ｖｇｓは、Ｖｏｆｓ−Ｖｓｓとなる。ここで、Ｖｏｆｓ−Ｖｓｓが駆動トランジスタＴ２の閾値電圧Ｖｔｈよりも大きくないと、後述する閾値補正動作を行うことができないため、
Ｖｏｆｓ−Ｖｓｓ＞Ｖｔｈ （式３）
となる電位関係に設定する必要がある。

このように、駆動トランジスタＴ２のゲート電位Ｖｇを基準電位Ｖｏｆｓに固定し、かつ、ソース電位Ｖｓを低電位Ｖｓｓに固定して初期化する処理が、後述する閾値補正動作を行う前の準備（閾値補正準備）の処理である。従って、基準電位Ｖｏｆｓ及び低電位Ｖｓｓが、駆動トランジスタＴ２のゲート電位Ｖｇ及びソース電位Ｖｓの各初期化電位となる。

時刻ｔ３で走査線６１の電位が高電位側から低電位側に遷移する（ＯＮ→ＯＦＦ）ことで、閾値補正準備期間が終了する。時刻ｔ２から時刻ｔ３までが閾値補正準備期間である。

（閾値補正期間）
次に、時刻ｔ４で、書き込みトランジスタＴ１が導通している状態で、電源線５１の電位が低電位Ｖｓｓから高電位Ｖｃｃに切り替わると、図８に示すように、有機ＥＬ素子ＥＬの第一電極が駆動トランジスタＴ２のソース電極ｓとなり、駆動トランジスタＴ２に電流が流れる。これにより、駆動トランジスタＴ２のゲート電位Ｖｇが基準電位Ｖｏｆｓに保たれた状態で閾値補正動作が開始される。すなわち、ゲート電位Ｖｇから駆動トランジスタＴ２の閾値電圧Ｖｔｈを減じた電位（Ｖｏｆｓ−Ｖｔｈ）に向けて駆動トランジスタＴ２のソース電位Ｖｓが上昇を開始する。なお、図８は、従来技術の表示装置９０１の回路動作を説明するための第４図である。

ここでは、便宜上、駆動トランジスタＴ２のゲート電位Ｖｇの基準電位Ｖｏｆｓ（初期化電位）を基準とし、当該基準電位Ｖｏｆｓから駆動トランジスタＴ２の閾値電圧Ｖｔｈを減じた電位に向けてソース電位Ｖｓを変化させる動作（処理）を閾値補正動作（閾値補正処理）と呼んでいる。この閾値補正動作が進むと、やがて、駆動トランジスタＴ２のゲートソース間電圧Ｖｇｓが駆動トランジスタＴ２の閾値電圧Ｖｔｈに収束する。この閾値電圧Ｖｔｈに相当する電圧は、保持容量Ｃ１に保持される。

なお、閾値補正動作を行う期間（図４中の閾値補正期間）において、電流が保持容量Ｃ１側に流れ、有機ＥＬ素子ＥＬ側には流れないようにするために、有機ＥＬ素子ＥＬがカットオフ状態（ハイインピーダンス状態）となるようにカソード電源線のカソード電位Ｖｃａｔを設定しておくこととする。

有機ＥＬ素子ＥＬの等価回路は、図８に示すように、ダイオード及び等価容量Ｃｅｌで表される。そして、駆動トランジスタＴ２のソース電位をＶｅｌとすると、
Ｖｅｌ≦Ｖｃａｔ＋Ｖｔｈｅｌ （式４）
の関係が成り立つ限り、駆動トランジスタＴ２の電流は保持容量Ｃ１及び等価容量Ｃｅｌを充電するために使われる。例えば、有機ＥＬ素子ＥＬのリーク電流が駆動トランジスタＴ２に流れる電流よりもかなり小さい限り、駆動トランジスタＴ２の電流は保持容量Ｃ１及び等価容量Ｃｅｌを充電するために使われる。なお、ソース電位Ｖｅｌは、有機ＥＬ素子ＥＬの第一電極の電位でもある。

ソース電位Ｖｅｌの変化について、図９を参照しながら説明する。図９は、従来技術の表示装置９０１の駆動トランジスタＴ２のソース電位Ｖｅｌの変化を示す第１図である。図９は、閾値補正動作のときのソース電位Ｖｅｌの変化を模式的に示す図である。

図９に示すように、ソース電位Ｖｅｌは、時間とともに上昇する。ソース電位Ｖｅｌは、ＶｓｓからＶｏｆｓ−Ｖｔｈに向けて漸次的に上昇する。

次に、時刻ｔ５で、走査線６１の電位が低電位側に遷移する（ＯＮ→ＯＦＦ）ことで、書き込みトランジスタＴ１が非導通状態となる。書き込みトランジスタＴ１は、時刻ｔ４から第一期間経過した時刻ｔ５に非導通状態となる。このとき、駆動トランジスタＴ２のゲート電極ｇが信号線４１から電気的に切り離されることによってフローティング状態になる。しかし、ゲートソース間電圧Ｖｇｓが駆動トランジスタＴ２の閾値電圧Ｖｔｈよりも大きいため、図１０に示すように、電流（ドレイン電流Ｉｄｓ）が流れ、駆動トランジスタＴ２のゲート、ソース電位は上昇する。なお、このとき有機ＥＬ素子ＥＬには逆バイアスがかかっているため、当該有機ＥＬ素子ＥＬが発光することはない。なお、図１０は、従来技術の表示装置９０１の回路動作を説明するための第５図である。

次に、時刻ｔ６において、信号線４１の電位が基準電位Ｖｏｆｓとなっている期間（例えば、基準電位Ｖｏｆｓとなったとき）に書き込みトランジスタＴ１を導通状態として、再度閾値補正動作を開始する。この動作を繰り返すことで、最終的に駆動トランジスタＴ２のゲートソース間電圧Ｖｇｓは、閾値電圧Ｖｔｈという値をとる。このとき、駆動トランジスタＴ２のソース電位Ｖｅｌは、
Ｖｅｌ＝Ｖｏｆｓ−Ｖｔｈ≦Ｖｃａｔ＋Ｖｔｈｅｌ （式５）
となっている。

次に、時刻ｔ７で、走査線６１の電位が低電位側に遷移する（ＯＮ→ＯＦＦ）ことで、書き込みトランジスタＴ１が非導通状態となる。書き込みトランジスタＴ１は、時刻ｔ６から第二期間経過した時刻ｔ７に非導通状態となる。

また、時刻ｔ８から時刻ｔ９までの期間においても、再度閾値補正動作が行われる。時刻ｔ９は、閾値補正動作が終了する時刻であり、書き込みトランジスタＴ１が非導通状態となる。時刻ｔ４から時刻ｔ５まで、時刻ｔ６から時刻ｔ７まで、及び、時刻ｔ８〜時刻ｔ９までが閾値補正期間である。

このように、表示装置９０１は、閾値補正動作を書き込み動作及び移動度補正動作とともに行う１Ｈ期間に加えて、当該１Ｈ期間に先行する複数の水平期間に亘って分割して閾値補正動作を複数回実行する、いわゆる、分割閾値補正動作を行ってもよい。

この分割閾値補正動作によれば、高精細化に伴う多画素化によって１水平期間として割り当てられる時間が短くなったとしても、閾値補正期間として複数の水平期間に亘って十分な時間を確保することができる。従って、１水平期間として割り当てられる時間が短くなっても、閾値補正期間として十分な時間を確保できるため、閾値補正動作を確実に実行することができる。なお、閾値補正動作を行う回数は、上記に限定されず、例えば、１回だけであってもよい。

（書き込み及び移動度補正期間）
次に、時刻ｔ１０で、信号線４１の電位が基準電位Ｖｏｆｓから映像信号の信号電圧Ｖｓｉｇに切り替わった状態で、走査線６１の電位が高電位側に遷移する（ＯＦＦ→ＯＮ）ことで、図１１に示すように、書き込みトランジスタＴ１が導通状態になって映像信号の信号電圧Ｖｓｉｇがサンプリングされ、画素回路９２０内に書き込まれる。なお、図１１は、従来技術の表示装置９０１の回路動作を説明するための第６図である。また、信号電圧Ｖｓｉｇは、映像信号の階調に応じた電圧である。

この書き込みトランジスタＴ１による信号電圧Ｖｓｉｇの書き込みにより、駆動トランジスタＴ２のゲート電位Ｖｇが信号電圧Ｖｓｉｇになる。このとき、有機ＥＬ素子ＥＬは、カットオフ状態にある。従って、映像信号の信号電圧Ｖｓｉｇに応じて電源線５１から駆動トランジスタＴ２に流れる電流（ドレインソース間電流Ｉｄｓ）は、保持容量Ｃ１及び等価容量Ｃｅｌに流れ込む。これにより、保持容量Ｃ１及び等価容量Ｃｅｌの充電が開始される。

例えば、駆動トランジスタＴ２のソース電位Ｖｓが有機ＥＬ素子ＥＬの閾値電圧Ｖｔｈｅｌとカソード電位Ｖｃａｔとの和を越えなければ、駆動トランジスタＴ２の電流は、保持容量Ｃ１及び等価容量Ｃｅｌを充電するのに使われる。

有機ＥＬ素子ＥＬの等価容量Ｃｅｌが充電されることにより、駆動トランジスタＴ２のソース電位Ｖｓが時間の経過とともに上昇していく。このとき、駆動トランジスタＴ２の閾値電圧Ｖｔｈの画素回路９２０ごとのバラツキは閾値補正動作により既にキャンセルされており、駆動トランジスタＴ２のドレインソース間電流Ｉｄｓは、当該駆動トランジスタＴ２の移動度μに依存したものとなる（式１参照）。これによって、駆動トランジスタＴ２のゲートソース間電圧Ｖｇｓは、移動度μを反映して小さくなり一定時間経過後に完全に移動度μを補正するゲートソース間電圧Ｖｇｓとなる。なお、駆動トランジスタＴ２の移動度μは、当該駆動トランジスタＴ２のチャネルを構成する半導体薄膜の移動度である。

図１２は、従来技術の表示装置９０１の駆動トランジスタＴ２のソース電位Ｖｓと移動度μとの関係を示す第２図である。図１２は、移動度μのバラツキによるソース電位の変化を示す図である。

図１２に示すように、移動度μが相対的に大きい駆動トランジスタＴ２を有する画素回路９２０では、駆動トランジスタＴ２の電流量が大きく、移動度μが相対的に小さい場合に比べて、ソース電位Ｖｓの上昇は早くなる。また、移動度μが相対的に小さい駆動トランジスタＴ２を有する画素回路９２０では、駆動トランジスタＴ２の電流量が小さく、移動度μが相対的に大きい場合に比べて、ソース電位Ｖｓの上昇は遅くなる。

例えば、移動度μにバラツキがある２つの画素回路９２０において、駆動トランジスタＴ２のゲート電極ｇに対して、同じレベルの信号電圧Ｖｓｉｇを書き込んだ場合について説明する。この場合、移動度補正を行わないと、移動度μの大きい画素回路９２０に流れるドレインソース間電流Ｉｄｓと、移動度μの小さい画素回路９２０に流れるドレインソース間電流Ｉｄｓとに、大きな差が生じる。これにより、移動度μの画素回路９２０ごとのバラツキに起因して、ドレインソース間電流Ｉｄｓに大きな差が生じると、画像のユニフォーミティ（例えば、明るさの均一性）が損なわれる。

そこで、上記のように、移動度補正が行われる。以下で、移動度補正について、さらに説明する。

映像信号の信号電圧Ｖｓｉｇに対する保持容量Ｃ１の保持電圧の比率、すなわち、書き込みゲインが１（理想値）であると仮定すると、駆動トランジスタＴ２のソース電位ＶｓがＶｏｆｓ−ＶｔｈからΔＶｓ上昇することで、駆動トランジスタＴ２のゲートソース間電圧ＶｇｓはＶｓｉｇ−Ｖｏｆｓ＋Ｖｔｈ−ΔＶｓとなる。ΔＶｓは、ソース電位Ｖｓの上昇した電位を示す。

すなわち、駆動トランジスタＴ２のソース電位Ｖｓの上昇分ΔＶsは、保持容量Ｃ１に保持された電圧（Ｖｓｉｇ−Ｖｏｆｓ＋Ｖｔｈ）から差し引かれるように、換言すれば、保持容量Ｃ１の充電電荷を放電するように作用する。さらに換言すれば、駆動トランジスタＴ２のソース電位Ｖｓの上昇分ΔＶｓは、保持容量Ｃ１に対して負帰還がかけられたことになる。従って、ソース電位Ｖｓの上昇分ΔＶｓは、負帰還の帰還量となる。

このように、駆動トランジスタＴ２に流れるドレインソース間電流Ｉｄｓに応じた帰還量ΔＶｓでゲートソース間電圧Ｖｇｓに負帰還をかけることで、駆動トランジスタＴ２のドレインソース間電流Ｉｄｓの移動度μに対する依存性を打ち消すことができる。この打ち消す動作が、駆動トランジスタＴ２の移動度μの画素回路９２０ごとのバラツキを補正する移動度補正動作である。

より具体的には、移動度μの大きな画素回路９２０で帰還量ΔＶｓの補正をかけると、ドレインソース間電流Ｉｄｓは、第一電流値から第二電流値まで大きく降下する。一方、移動度μの小さな画素回路９２０の帰還量ΔＶｓは小さいため、ドレインソース間電流Ｉｄｓは、第三電流値（＜第一電流値）から第四電流値まで降下する。第二電流値と第四電流値とが等しくなるような期間、移動度補正を行うことで、移動度μの画素回路９２０ごとのバラツキが補正される。負帰還の帰還量ΔＶｓは、移動度補正動作の補正量とも言える。

また、駆動トランジスタＴ２のゲート電極ｇに書き込まれる映像信号の信号振幅（Ｖｓｉｇ−Ｖｏｆｓ）が高いほど、ドレインソース間電流Ｉｄｓが大きくなるため、負帰還の帰還量ΔＶｓの絶対値も大きくなる。従って、発光輝度レベルに応じた移動度補正動作が行われる。

（発光期間）
次に、時刻ｔ１１で、走査線６１の電位が低電位側に遷移する（ＯＮ→ＯＦＦ）ことで、書き込みトランジスタＴ１が非導通状態となり、書き込み動作が終了する。これにより、駆動トランジスタＴ２のゲート電極ｇは、信号線４１から電気的に切り離されるためにフローティング状態になる。時刻ｔ１０から時刻ｔ１１までが書き込み及び移動度補正期間である。

ここで、駆動トランジスタＴ２のゲート電極ｇがフローティング状態にあるときは、駆動トランジスタＴ２のゲートソース間に保持容量Ｃ１が接続されていることにより、駆動トランジスタＴ２のソース電位Ｖｓの変動に連動してゲート電位Ｖｇも変動する。すなわち、駆動トランジスタＴ２のソース電位Ｖｓ及びゲート電位Ｖｇは、保持容量Ｃ１に保持されているゲートソース間電圧Ｖｇｓを保持したまま上昇する。そして、駆動トランジスタＴ２のソース電位Ｖｓは、駆動トランジスタＴ２のドレインソース間電流Ｉｄｓ（飽和電流）に応じた有機ＥＬ素子ＥＬの発光電圧まで上昇する。

このように、駆動トランジスタＴ２のゲート電位Ｖｇがソース電位Ｖｓの変動に連動して変動する動作がブートストラップ動作である。換言すれば、ブートストラップ動作は、保持容量Ｃ１に保持されたゲートソース間電圧Ｖｇｓ、すなわち、保持容量Ｃ１の両端間電圧を保持したまま、ゲート電位Ｖｇ及びソース電位Ｖｓが変動する動作である。

駆動トランジスタＴ２のゲート電極ｇがフローティング状態になり、それと同時に、駆動トランジスタＴ２のドレインソース間電流Ｉｄｓが有機ＥＬ素子ＥＬに流れ始めることにより、図１３に示すように、当該電流Ｉｄｓに応じて有機ＥＬ素子ＥＬの第一電極（アノード）の電位が電位Ｖｘまで上昇する。そして、有機ＥＬ素子ＥＬの第一電極の電位Ｖｘ（例えば、図１３中の点Ｂの電位）がＶｔｈｅｌ＋Ｖｃａｔを越えると、有機ＥＬ素子ＥＬに駆動電流Ｉｄｓが流れ始めるため有機ＥＬ素子ＥＬが発光を開始する。なお、図１３は、従来技術の表示装置９０１の回路動作を説明するための第７図である。

上記のような画素回路９２０において、有機ＥＬ素子ＥＬは、発光時間が長くなると、つまり経時変化により、Ｉ−Ｖ特性が変化（劣化）してしまう。そのため、図１３中の点Ｂの電位も変化する。しかしながら、駆動トランジスタＴ２のゲートソース間電圧Ｖｇｓは一定値に保たれているので、有機ＥＬ素子ＥＬに流れる電流は変化しない。よって、有機ＥＬ素子ＥＬのＩ−Ｖ特性が変化しても、一定の駆動電流Ｉｄｓが常に流れ続け、有機ＥＬ素子ＥＬの発光輝度が変化することはない。

ここで、信号書き込みにおける移動度補正動作について考える。上述の通り、移動度補正動作は、閾値補正動作終了後に駆動トランジスタＴ２に電流を流して各画素回路９２０における駆動トランジスタＴ２の移動度μのバラツキを補正するソース電位Ｖｓ（ゲートソース間電圧Ｖｇｓ）となるまで、駆動トランジスタＴ２のソース電位Ｖｓを一定時間上昇させる動作である。このとき、駆動トランジスタＴ２のソース電位Ｖｓの増加は、駆動トランジスタＴ２を流れる電流と当該駆動トランジスタＴ２のソース電極ｓに接続されている容量とに依存する。

一般的に、表示装置９０１の発光は、有機ＥＬ素子ＥＬに流れる電流量で決定され、その電流量は駆動トランジスタＴ２によって決定される。画素回路９２０における駆動トランジスタＴ２のサイズ(Ｗ／Ｌ比)は、駆動トランジスタＴ２のゲート電極ｇと、駆動トランジスタＴ２に隣接して配置される配線（例えば、図１４では、信号線４１）との間の寄生容量Ｃｆによるカップリングノイズの影響を小さくするために、小さくすることが望ましい。しかしながら、駆動トランジスタＴ２のサイズが小さくなってしまうと移動度補正動作において、駆動トランジスタＴ２のソース電位Ｖｓの増加が小さくなってしまい、移動度補正にかかる時間が長くなってしまう。なお、図１４は、従来技術の表示装置９０１の回路動作を説明するための第８図である。

また、表示装置９０１が大型化すると、画素回路（画素）サイズが大きくなり、それだけ有機ＥＬ素子ＥＬの面積も大きくなる。これにより、有機ＥＬ素子ＥＬの等価容量Ｃｅｌも大きくなり、移動度補正にかかる時間が長くなってしまう。

このため、所定の期間（例えば、１Ｈ期間）内に移動度補正を行うことが困難となり、画像にはスジやムラといった表示異常が発生することがある。

そこで、本願発明者は、このような移動度補正動作を行う表示装置において、移動度補正（移動度補正動作）を高速化することができる画素回路、及び、表示装置について、鋭意検討を行い、以下に説明する画素回路等を創案した。

以下、本開示の実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本開示における一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であって本開示を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本開示における独立請求項に記載されていない構成要素については、任意の構成要素として説明される。

なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。

また、本明細書において、数値、及び、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。

（実施の形態１）
実施の形態１に係る画素回路及び表示装置について説明する。

［１−１．表示装置の構成］
まず、本実施の形態に係る表示装置の構成について図１５を用いて説明する。図１５は、本実施の形態に係る表示装置１の概略構成を示す図である。

図１５に示すように、表示装置１は、発光素子を含む複数の画素回路２０が行列状に２次元配置されて構成される画素アレイ３０と、水平セレクタ４０と、電源スキャナ５０と、ライトスキャナ６０とを備える。本実施の形態では、表示装置１は、シールドスキャナ７０をさらに備える。水平セレクタ４０、電源スキャナ５０、ライトスキャナ６０、及び、シールドスキャナ７０は、画素アレイ３０の周辺に配置される駆動回路部（駆動部）である。

表示装置１がカラー表示対応の場合は、カラー画像を形成する単位となる１つの画素（単位画素／ピクセル）は、複数のサブ画素回路から構成され、このサブ画素回路の各々が図１５の画素回路２０に相当することになる。より具体的には、カラー表示対応の表示装置１では、１つの画素は、例えば、青色光を発する第一のサブ画素回路、赤色光を発する第二のサブ画素回路、緑色光を発する第三のサブ画素回路の３つのサブ画素回路から構成される。青色光は第一の発光色の光の一例であり、赤色光は第二の発光色の光の一例であり、緑色光は第三の発光色の光の一例である。

ただし、１つの画素としては、ＲＧＢの３原色のサブ画素回路の組み合わせに限定されず、３原色のサブ画素回路に更に１色又は複数色のサブ画素回路を加えて１つの画素を構成することも可能である。例えば、輝度向上のために白色（Ｗｈｉｔｅ；Ｗ）光を発光するサブ画素回路を加えて、１つの画素を構成したり、色再現範囲を拡大するために補色光を発する少なくとも１つのサブ画素回路を加えて１つの画素を構成したりすることも可能である。

また、画素アレイ３０には、ｍ行ｎ列の画素の配列に対して、行方向（画素行の画素回路２０の配列方向）に沿って電源線５１と走査線６１とシールド線７１とが画素行ごとに配線されている。さらに、ｍ行ｎ列の画素の配列に対して、列方向（画素列の画素回路２０の配列方向）に沿って信号線４１が画素列毎に配線されている。

画素回路２０は、映像信号に基づいて発光する回路である。以下、本実施の形態に係る画素回路２０について、図１６を用いて説明する。図１６は、本実施の形態に係る画素回路２０を示す回路図である。

図１６に示すように、画素回路２０は、映像信号に対応する輝度で発光素子を発光させる回路であり、有機ＥＬ素子ＥＬと、保持容量Ｃ１と、書き込みトランジスタＴ１と、駆動トランジスタＴｄとを備える。また、画素回路２０は、さらに、保持容量Ｃ１に参照電圧を印加するための薄膜トランジスタである参照トランジスタ、有機ＥＬ素子ＥＬの第一電極の電位を初期化するための薄膜トランジスタである初期化トランジスタなどを有していてもよい。

有機ＥＬ素子ＥＬは、第一電極及び第二電極を有する発光素子の一例である。図１６に示す例では、第一電極及び第二電極は、それぞれ有機ＥＬ素子ＥＬのアノード及びカソードである。有機ＥＬ素子ＥＬの第二電極は、カソード電源線に接続される。カソード電源線には、カソード電位Ｖｃａｔが供給される。本実施の形態では、カソード電位Ｖｃａｔは、０Ｖである。有機ＥＬ素子ＥＬは、発光素子の一例である。カソード電源線は、全画素回路２０に対して共通に配線されている。

保持容量Ｃ１は、電圧を保持するための素子であり、駆動トランジスタＴｄのゲート電極ｇとソース電極ｓとの間に接続される。

書き込みトランジスタＴ１は、保持容量Ｃ１に映像信号に対応する電圧を印加するための薄膜トランジスタである。書き込みトランジスタＴ１は、映像信号が印加される信号線４１と、駆動トランジスタＴｄのゲート電極ｇとの間に接続される。より具体的には、書き込みトランジスタＴ１のドレイン電極及びソース電極の一方に信号線４１が接続され、他方に保持容量Ｃ１及び駆動トランジスタＴｄのゲート電極ｇが接続される。書き込みトランジスタＴ１のゲート電極には、走査線６１が接続される。書き込みトランジスタＴ１は、例えば、オン信号（つまり、高電位の信号）に従ってオン状態となり、映像信号に対応する電圧を保持容量Ｃ１に保持させる。

駆動トランジスタＴｄは、有機ＥＬ素子ＥＬの第一電極（アノード）と接続され、保持容量Ｃ１に保持された電圧に応じた電流を有機ＥＬ素子ＥＬに供給するＮチャネル型の薄膜トランジスタである。駆動トランジスタＴｄは、ゲート電極ｇと、ゲート電極ｇに対向する対向電極ｆと、ゲート電極ｇと対向電極ｆとの間に配置されるチャネルとを有する。ここで、駆動トランジスタＴｄの構造について、図１７及び図１８を参照して、従来技術の画素回路９２０が有する駆動トランジスタＴ２の構造と比較しながら説明する。

図１７及び図１８は、それぞれ、従来技術の画素回路９２０が有する駆動トランジスタＴ２、及び、本実施の形態に係る駆動トランジスタＴｄの構造を示す模式的な断面図である。図１７に示すように、従来技術の画素回路９２０が有する駆動トランジスタＴ２は、ゲート電極ｇと、ドレイン電極ｄと、ソース電極ｓと、チャネルｃｈとを有する。なお、図示しないが、各電極間は、絶縁層によって絶縁されている。また、ドレイン電極ｄとソース電極ｓとは、機能的に差異はなく、高電位側がドレイン電極ｄ、低電位側がソース電極ｓとなる。これに対して、本実施の形態に係る駆動トランジスタＴｄは、駆動トランジスタＴ２と同様に、ゲート電極ｇと、ドレイン電極ｄと、ソース電極ｓと、チャネルｃｈと有し、さらに、対向電極ｆを有する。対向電極ｆは、図１７に示すように、チャネルｃｈを挟んでゲート電極ｇと対向する位置に配置される。これにより、対向電極ｆにゲート電極ｇと同等の電位を印加することで、チャネルｃｈに電子を発生させることができるため、対向電極ｆがゲート電極ｇと同様に機能する。つまり、駆動トランジスタＴｄは、ドレインソース間に二つの駆動トランジスタＴ２が並列に接続されているのと等価な回路として機能し得る。したがって、対向電極ｆに高電位を印加することで、低電位を印加する場合より、駆動トランジスタＴｄの抵抗値を低減できる。

なお、図１８では、駆動トランジスタＴｄは、トップゲート型の薄膜トランジスタであるが、ボトムゲート型の薄膜トランジスタであってもよい。

駆動トランジスタＴｄのソース電極ｓが有機ＥＬ素子ＥＬの第一電極に接続され、ドレイン電極ｄが電源線５１に接続される。電源線５１には、電源スキャナ５０から第一電位Ｖｃｃ又は第二電位Ｖｓｓが選択的に供給される。対向電極ｆは、チャネルをシールドするシールド電極としても機能する。対向電極ｆには、シールドスキャナ７０から、シールド線（電位印加線）７１を介して高抵抗化電位Ｖｈ又は低抵抗化電位Ｖｌが選択的に印加される。低抵抗化電位Ｖｌは、対向電極ｆに印加されることで、高抵抗化電位Ｖｈが対向電極ｆに印加される場合より、駆動トランジスタＴｄの抵抗値を低減させる電位である。ここで、駆動トランジスタＴｄの抵抗値とは、駆動トランジスタＴｄのチャネルの抵抗値を意味する。本実施の形態のように、駆動トランジスタＴｄがＮチャネル型の薄膜トランジスタである場合には、低抵抗化電位Ｖｌは、高抵抗化電位Ｖｈより高い電位である。

書き込みトランジスタＴ１として、例えば、Ｎチャネル型のＴＦＴを用いることができるが、書き込みトランジスタＴ１の導電型はこれに限定されない。

また、有機ＥＬ素子ＥＬの第一電極の電位及び電源線５１から供給される電位の関係によっては、駆動トランジスタＴｄにおけるソース電極ｓ及びドレイン電極ｄの位置関係は図１６に示す関係から変化し得る。

水平セレクタ４０は、信号線４１に映像信号を印加する駆動回路であり、上記従来技術の表示装置９０１が備える水平セレクタ４０と同様の構成を有する。

電源スキャナ５０は、画素回路２０が有する駆動トランジスタＴｄのソース電極ｓ又はドレイン電極ｄに電源線５１を介して電位を印加する駆動回路であり、上記従来技術の表示装置９０１が備える電源スキャナ５０と同様の構成を有する。

ライトスキャナ６０は、走査線６１に電位を印加することで、画素回路２０が有する書き込みトランジスタＴ１を制御する駆動回路であり、上記従来技術の表示装置９０１が備えるライトスキャナ６０と同様の構成を有する。

シールドスキャナ７０（電位印加走査回路）は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフト（転送）するシフトレジスタ回路等によって構成されている。シールドスキャナ７０は、信号線４１に映像信号が印加された状態で書き込みトランジスタＴ１が導通する書き込み期間（つまり、移動度補正期間）に、駆動トランジスタＴｄの対向電極ｆに低抵抗化電位Ｖｌを印加する。シールドスキャナ７０は、有機ＥＬ素子ＥＬの発光期間に、駆動トランジスタＴｄの対向電極ｆに高抵抗化電位Ｖｈを印加する。シールドスキャナ７０は、高抵抗化電位Ｖｈ及び低抵抗化電位Ｖｌを、画素アレイ３０の各画素回路２０に行単位で順次印加する。

［１−２．回路動作］
次に、本実施の形態に係る表示装置１の回路動作について、図１９を用いて説明する。図１９は、本実施の形態に係る表示装置１の回路動作を説明するためのタイミングチャートである。図１９は、書き込みトランジスタＴ１のゲート電極の電位（走査線６１の電位であり、高電位（ＯＮ）又は低電位（ＯＦＦ））、電源線５１の電位（Ｖｃｃ又はＶｓｓ）、シールド線７１の電位（Ｖｈ又はＶｌ）、信号線４１の電位（Ｖｓｉｇ又はＶｏｆｓ）のそれぞれの変化を示している。本実施の形態では、電位Ｖｃｃ及びＶｓｓは、それぞれ、２０Ｖ程度及び−５Ｖ程度であり、高抵抗化電位Ｖｈ及び低抵抗化電位Ｖｌは、それぞれ、−５Ｖ程度及び１０Ｖ程度であり、電位Ｖｏｆｓは、０Ｖである。

図１９に示すように、本実施の形態に係る表示装置１は、シールド線７１が追加されている点以外は、従来技術の表示装置９０１と同様の動作を行う。本実施の形態に係る表示装置１においても、従来技術の表示装置９０１と同様に、非発光期間に閾値補正を行い、閾値補正を行った後に、信号電圧Ｖｓｉｇの画素回路２０への書き込みと、移動度補正とを行う。

本実施の形態では、信号線４１に映像信号が印加された状態で書き込みトランジスタＴ１が導通する書き込み期間（つまり時刻ｔ１０から時刻ｔ１１までの期間）において、駆動トランジスタＴｄの対向電極ｆに低抵抗化電位Ｖｌが印加され、有機ＥＬ素子ＥＬの発光期間において、対向電極ｆに高抵抗化電位Ｖｈが印加される。これにより、書き込み及び移動度補正期間において、駆動トランジスタＴｄの抵抗値が低減されるため、駆動トランジスタＴｄに流れるドレインソース間電流を増大させることができる。このため、より短時間でソース電位Ｖｓを上昇させることができる。つまり、移動度補正を高速化できる。したがって、表示装置１において、画像にスジやムラといった表示異常が発生すること、つまり、画像のバラツキが発生することを抑制できる。

なお、駆動トランジスタＴｄの抵抗値を低減することで、駆動トランジスタＴｄのゲート電極ｇの電位変動に対して敏感に動作する。このため、駆動トランジスタＴｄがカップリングノイズなどのノイズの影響を受けやすくなる。これに伴い、表示装置１が表示する画像にノイズが発生し得る。しかしながら、本実施の形態に係る画素回路２０では、駆動トランジスタＴｄは、書き込み及び移動度補正期間にだけ駆動トランジスタＴｄの抵抗値が低減されるため、それ以外の期間におけるノイズの影響を抑制できる。

［１−３．効果など］
以上のように、本実施の形態に係る画素回路２０は、映像信号に基づいて発光する画素回路２０であって、有機ＥＬ素子ＥＬと、有機ＥＬ素子ＥＬに供給する電流を調整する駆動トランジスタＴｄと、映像信号が印加される信号線４１と、駆動トランジスタＴｄとの間に接続される書き込みトランジスタＴ１とを備える。駆動トランジスタＴｄは、ゲート電極ｇと、ゲート電極ｇに対向する対向電極ｆと、ゲート電極ｇと対向電極ｆとの間に配置されるチャネルｃｈとを有し、信号線４１に映像信号が印加された状態で書き込みトランジスタＴ１が導通する書き込み期間に対向電極ｆに印加される電位は、有機ＥＬ素子ＥＬの発光期間に対向電極ｆに印加される電位より、駆動トランジスタＴｄの抵抗値を低減させる。

このように本実施の形態に係る画素回路２０では、書き込み及び移動度補正期間において、駆動トランジスタＴｄの対向電極ｆに低抵抗化電位Ｖｌが印加され、有機ＥＬ素子ＥＬの発光期間において、対向電極ｆに高抵抗化電位Ｖｈが印加される。これにより、書き込み及び移動度補正期間において、駆動トランジスタＴｄの抵抗値が低減されるため、駆動トランジスタＴｄに流れるドレインソース間電流を増大させることができる。このため、より短時間でソース電位Ｖｓを上昇させることができる。つまり、移動度補正を高速化できる。したがって、複数の画素回路２０を備える表示装置１において、複数の画素回路２０における移動度のバラツキに起因する、画像のバラツキ（つまり、不均一性）を低減できる。

また、画素回路２０では、少なくとも発光期間においては、対向電極ｆに高抵抗化電位Ｖｈが印加されることから、発光期間における駆動トランジスタＴｄの抵抗値を低減できる。したがって、書き込み及び移動度補正期間以外の期間におけるノイズの影響を抑制できる。

また、本実施の形態に係る表示装置は、画素回路２０と、信号線４１に映像信号を印加する水平セレクタ４０と、書き込みトランジスタＴ１を制御するライトスキャナ６０と、駆動トランジスタＴｄのソース電極ｓ又はドレイン電極ｄに電位を印加する電源スキャナ５０とを備える。

これにより、画素回路２０において駆動トランジスタＴｄの移動度補正を高速化できるため、十分に移動度補正を行うことができる。したがって、表示装置１が複数の画素回路を備える場合に、複数の画素回路２０における移動度のバラツキに起因する画像のバラツキ（つまり、不均一性）を低減できる。

（実施の形態２）
実施の形態２に係る画素回路及び表示装置について説明する。本実施の形態に係る表示装置は、主に、シールドスキャナ７０を用いない点において、実施の形態１に係る表示装置１と相違する。以下、本実施の形態に係る画素回路及び表示装置について、実施の形態１に係る画素回路２０及び表示装置１との相違点を中心に説明する。

［２−１．表示装置の構成］
まず、本実施の形態に係る表示装置の構成について図２０を用いて説明する。図２０は、本実施の形態に係る表示装置１ａの概略構成を示す図である。

図２０に示すように、表示装置１ａは、発光素子を含む複数の画素回路２０ａが行列状に２次元配置されて構成される画素アレイ３０ａと、水平セレクタ４０と、電源スキャナ５０と、ライトスキャナ６０とを備える。水平セレクタ４０、電源スキャナ５０、及びライトスキャナ６０は、それぞれ、実施の形態１に係る水平セレクタ４０、電源スキャナ５０、及びライトスキャナ６０と同様の構成を有する。

また、画素アレイ３０ａには、ｍ行ｎ列の画素の配列に対して、行方向（画素行の画素回路２０ａの配列方向）に沿って電源線５１と走査線６１とが画素行ごとに配線されている。さらに、ｍ行ｎ列の画素の配列に対して、列方向（画素列の画素回路２０ａの配列方向）に沿って信号線４１が画素列毎に配線されている。

画素回路２０ａは、映像信号に基づいて発光する回路である。以下、本実施の形態に係る画素回路２０ａについて、図２１を用いて説明する。図２１は、本実施の形態に係る画素回路２０ａを示す回路図である。

図２１に示すように、画素回路２０ａは、実施の形態１に係る画素回路２０と同様に、有機ＥＬ素子ＥＬと、保持容量Ｃ１と、書き込みトランジスタＴ１と、駆動トランジスタＴｄとを備える。

本実施の形態に係る画素回路２０ａは、駆動トランジスタＴｄの対向電極ｆが、走査線６１に接続されている点において、実施の形態１に係る画素回路２０と相違する。本実施の形態では、対向電極ｆに印加される電位は、書き込みトランジスタＴ１のゲート電位と等しい。

［２−２．回路動作］
次に、本実施の形態に係る表示装置１ａの回路動作について、図２２を用いて説明する。図２２は、本実施の形態に係る表示装置１ａの回路動作を説明するためのタイミングチャートである。図２２は、図１９と同様に、書き込みトランジスタＴ１のゲート電極の電位、電源線５１の電位、及び、信号線４１の電位のそれぞれの変化を示している。

図２２に示すように、本実施の形態に係る書き込みトランジスタＴ１のゲート電極の電位、電源線５１の電位、及び、信号線４１の電位は、実施の形態１と同様に変化する。

本実施の形態では、駆動トランジスタＴｄの対向電極ｆに、書き込みトランジスタＴ１のゲート電極の電位と等しい電位が印加されているため、書き込み及び移動度補正期間において、高電位が印加され、発光期間において、低電位が印加される。つまり、本実施の形態においても、書き込み及び移動度補正期間に対向電極ｆに印加される電位は、発光期間に対向電極ｆに印加される電位より、駆動トランジスタＴｄの抵抗値を低減させる。

したがって、本実施の形態に係る画素回路２０ａにおいても、実施の形態１に係る画素回路２０と同様に、移動度補正を高速化できる。したがって、複数の画素回路２０ａを備える表示装置１ａにおいて、複数の画素回路２０ａにおける移動度のバラツキに起因する、画像のバラツキ（つまり、不均一性）を低減できる。

また、書き込み及び移動度補正期間以外の期間において、対向電極ｆに高電位が印加される期間は閾値補正を行う（又は閾値補正準備を行う）期間だけに限定されている。このため、対向電極ｆに常に高電位が印加される場合より、書き込み及び移動度補正期間以外の期間におけるノイズの影響を抑制できる。

［２−３．効果など］
以上のように、本実施の形態に係る画素回路２０ａにおいては、対向電極ｆの電位は、書き込みトランジスタＴ１のゲート電位と等しい。

このような構成においても、実施の形態１に係る画素回路２０と同様に、移動度補正の高速化及びノイズの低減を実現できる。また、本実施の形態に係る画素回路２０ａにおいては、実施の形態１に係る画素回路２０で用いたシールドスキャナ７０及びシールド線７１が不要であるため、実施の形態１に係る画素回路２０より構成を簡素化できる。したがって、表示装置１ａの額縁部分に収容される駆動回路部を簡素化することで、表示装置１ａを狭額縁化できる。

（実施の形態３）
実施の形態３に係る画素回路及び表示装置について説明する。本実施の形態に係る表示装置は、主に、駆動トランジスタＴｄの対向電極ｆに、印加電位切替用のトランジスタが接続されている点において、実施の形態１に係る画素回路２０及び表示装置１と相違する。以下、本実施の形態に係る画素回路及び表示装置について、実施の形態１に係る画素回路２０及び表示装置１との相違点を中心に説明する。

［３−１．表示装置の構成］
まず、本実施の形態に係る表示装置の構成について図２３を用いて説明する。図２３は、本実施の形態に係る表示装置１０１の概略構成を示す図である。

図２３に示すように、表示装置１０１は、発光素子を含む複数の画素回路１２０が行列状に２次元配置されて構成される画素アレイ１３０と、水平セレクタ４０と、電源スキャナ５０と、ライトスキャナ６０と、シールドスキャナ１７０とを備える。水平セレクタ４０、電源スキャナ５０、及びライトスキャナ６０は、それぞれ、実施の形態１に係る水平セレクタ４０、電源スキャナ５０、及びライトスキャナ６０と同様の構成を有する。

本実施の形態に係るシールドスキャナ１７０（電位印加走査回路）は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフト（転送）するシフトレジスタ回路等によって構成されている。シールドスキャナ１７０は、信号線４１に映像信号が印加された状態で書き込みトランジスタＴ１が導通する書き込み期間（つまり、移動度補正期間）に、シールド線１７１にＨｉｇｈレベルの電位を印加する。シールドスキャナ１７０は、有機ＥＬ素子ＥＬの発光期間に、シールド線１７１にＬｏｗレベルの電位を印加する。シールドスキャナ１７０は、Ｈｉｇｈレベル又はＬｏｗレベルの電位を、画素アレイ１３０の各画素回路１２０に行単位で順次印加する。

また、画素アレイ１３０には、ｍ行ｎ列の画素の配列に対して、行方向（画素行の画素回路１２０の配列方向）に沿って電源線５１と走査線６１とシールド線１７１とが画素行ごとに配線されている。さらに、ｍ行ｎ列の画素の配列に対して、列方向（画素列の画素回路１２０の配列方向）に沿って信号線４１が画素列毎に配線されている。

画素回路１２０は、映像信号に基づいて発光する回路である。以下、本実施の形態に係る画素回路１２０について、図２４を用いて説明する。図２４は、本実施の形態に係る画素回路１２０を示す回路図である。

図２４に示すように、画素回路１２０は、実施の形態１に係る画素回路２０と同様に、有機ＥＬ素子ＥＬと、保持容量Ｃ１と、書き込みトランジスタＴ１と、駆動トランジスタＴｄとを備える。本実施の形態では、画素回路１２０は、対向電極ｆに接続される一対のスイッチングトランジスタをさらに備える。本実施の形態では、一対のスイッチングトランジスタは、ゲートを共有するＮチャネルトランジスタＴ３及びＰチャネルトランジスタＴ４を含む。

ＮチャネルトランジスタＴ３は、ドレイン電極が駆動トランジスタＴｄのゲート電極ｇに接続され、ソース電極が駆動トランジスタＴｄの対向電極ｆに接続され、ゲート電極がシールド線１７１に接続される。

ＰチャネルトランジスタＴ４は、ソース電極が駆動トランジスタＴｄの対向電極ｆに接続され、ドレイン電極が駆動トランジスタＴｄのソース電極ｓに接続され、ゲート電極がシールド線１７１に接続される。

本実施の形態では、駆動トランジスタＴｄのゲート電位の方がソース電位より高いため（図４参照）、ＮチャネルトランジスタＴ３は、ＰチャネルトランジスタＴ４より高電位の点に接続されていると言える。

［３−２．回路動作］
次に、本実施の形態に係る表示装置１０１の回路動作について説明する。本実施の形態に係る書き込みトランジスタＴ１のゲート電極の電位、電源線５１の電位、及び、信号線４１の電位は、図１９に示されるタイミングチャートと同様に変化する。また、シールドスキャナ１７０からシールド線１７１に印加される電位は、図１９に示されるシールド線の電位と同様のタイミングで変化するが、その電位の値は異なる。シールドスキャナ１７０からシールド線１７１に印加される電圧は、時刻ｔ１０直前までは、Ｌｏｗレベルであり、時刻ｔ１０から時刻ｔ１１の直後まではＨｉｇｈレベルである。ここで、Ｈｉｇｈレベルの電位は、ＮチャネルトランジスタＴ３及びＰチャネルトランジスタＴ４のゲート電極に印加された場合に、ＮチャネルトランジスタＴ３を導通させ、かつ、ＰチャネルトランジスタＴ４を非導通とするのに十分な程度に高い電位である。また、Ｌｏｗレベルの電位は、ＮチャネルトランジスタＴ３及びＰチャネルトランジスタＴ４のゲート電極に印加された場合に、ＮチャネルトランジスタＴ３を非導通とし、かつ、ＰチャネルトランジスタＴ４を導通させるのに十分な程度に低い電位である。

したがって、本実施の形態では、時刻ｔ１０から時刻ｔ１１までの期間において、ＮチャネルトランジスタＴ３が導通し、ＰチャネルトランジスタＴ４が非導通となる。これに伴い、駆動トランジスタＴｄの対向電極ｆには、ゲート電極ｇと同じ電位が印加される。一方、それ以外の期間において、ＮチャネルトランジスタＴ３が非導通となり、ＰチャネルトランジスタＴ４が導通する。これに伴い、駆動トランジスタＴｄの対向電極ｆには、ソース電極ｓと同じ電位が印加される。ここで、駆動トランジスタＴｄのゲート電位は、ソース電位より高いため、本実施の形態においても実施の形態１と同様に、書き込み期間に対向電極ｆに印加される電位は、発光期間に対向電極ｆに印加される電位より、駆動トランジスタＴｄの抵抗値を低減させる。したがって、本実施の形態に係る画素回路１２０においても、実施の形態１と同様の効果が奏される。

さらに、本実施の形態では、低抵抗化電位として、駆動トランジスタＴｄのゲート電位が印加されるため、移動度補正において、信号電圧Ｖｓｉｇに対応した電流が流れる。したがって、信号電圧Ｖｓｉｇが低い場合には、駆動トランジスタＴｄには信号電圧Ｖｓｉｇに対応した値となるため、過剰に移動度補正が行われることを抑制できる。

［３−３．効果など］
以上のように、本実施の形態に係る画素回路１２０においては、書き込み期間に対向電極ｆに印加される電位は、駆動トランジスタＴｄのゲート電位であり、発光期間に対向電極ｆに印加される電位は、書き込み期間における駆動トランジスタＴｄの抵抗値よりも駆動トランジスタＴｄの抵抗値を増大させる電位である。より具体的には、発光期間に対向電極ｆに印加される電位は、駆動トランジスタＴｄのソース電位である。

このような構成においても、実施の形態１に係る画素回路２０と同様の効果が奏される。また、本実施の形態では、書き込み期間に対向電極ｆに印加される電位が、駆動トランジスタＴｄのゲート電位であるため、移動度補正において、信号電圧Ｖｓｉｇに対応した電流が流れる。したがって、信号電圧Ｖｓｉｇが低い場合には、駆動トランジスタＴｄには信号電圧Ｖｓｉｇに対応した値となるため、過剰に移動度補正が行われることを抑制できる。

本実施の形態に係る画素回路１２０においては、ＮチャネルトランジスタＴ３が、駆動トランジスタＴｄのゲート電極ｇと対向電極ｆとの間に接続され、ＰチャネルトランジスタＴ４が、駆動トランジスタＴｄのソース電極ｓと対向電極ｆとの間に接続された。しかしながら、本実施の形態の画素回路１２０の回路構成は、これに限定されない。例えば、画素回路１２０においては、Ｐチャネルトランジスタが、駆動トランジスタＴｄのゲート電極ｇと対向電極ｆとの間に接続され、Ｎチャネルトランジスタが、駆動トランジスタＴｄのソース電極ｓと対向電極ｆとの間に接続されてもよい。つまり、画素回路１２０において、ＮチャネルトランジスタＴ３及びＰチャネルトランジスタＴ４の接続位置を入れ替えてもよい。この場合、シールドスキャナ１７０からシールド線１７１に印加する電位を反転させれば、つまり、時刻ｔ１０の直前までＨｉｇｈレベルの電位をシールド線１７１に印加し、時刻ｔ１０から時刻ｔ１１までＬｏｗレベルの信号をシールド線１７１に印加すれば、画素回路１２０と同様に動作する画素回路が得られる。

また、本実施の形態に係る画素回路１２０において、対向電極ｆに接続される一対のスイッチングトランジスタをさらに備え、対向電極ｆに印加される電位は、一対のスイッチングトランジスタのオン及びオフによって選択されてもよい。

また、本実施の形態に係る画素回路１２０において、一対のスイッチングトランジスタは、ゲートを共有するＮチャネルトランジスタ及びＰチャネルトランジスタを含んでもよい。

（実施の形態４）
実施の形態４に係る画素回路及び表示装置について説明する。本実施の形態に係る表示装置は、主に、シールドスキャナ１７０を用いない点において、実施の形態３に係る表示装置１０１ａと相違する。以下、本実施の形態に係る画素回路及び表示装置について、実施の形態３に係る画素回路１２０及び表示装置１０１との相違点を中心に説明する。

［４−１．表示装置の構成］
まず、本実施の形態に係る表示装置の構成について図２５を用いて説明する。図２５は、本実施の形態に係る表示装置１０１ａの概略構成を示す図である。

図２５に示すように、表示装置１０１ａは、発光素子を含む複数の画素回路１２０ａが行列状に２次元配置されて構成される画素アレイ１３０ａと、水平セレクタ４０と、電源スキャナ５０と、ライトスキャナ６０とを備える。水平セレクタ４０、電源スキャナ５０、及びライトスキャナ６０は、それぞれ、実施の形態１に係る水平セレクタ４０、電源スキャナ５０、及びライトスキャナ６０と同様の構成を有する。

また、画素アレイ１３０ａには、ｍ行ｎ列の画素の配列に対して、行方向（画素行の画素回路１２０ａの配列方向）に沿って電源線５１と走査線６１とが画素行ごとに配線されている。さらに、ｍ行ｎ列の画素の配列に対して、列方向（画素列の画素回路１２０ａの配列方向）に沿って信号線４１が画素列毎に配線されている。

画素回路１２０ａは、映像信号に基づいて発光する回路である。以下、本実施の形態に係る画素回路１２０ａについて、図２６を用いて説明する。図２６は、本実施の形態に係る画素回路１２０ａを示す回路図である。

図２６に示すように、画素回路１２０ａは、実施の形態３に係る画素回路１２０と同様に、有機ＥＬ素子ＥＬと、保持容量Ｃ１と、書き込みトランジスタＴ１と、駆動トランジスタＴｄと、ＮチャネルトランジスタＴ３と、ＰチャネルトランジスタＴ４とを備える。

本実施の形態に係る画素回路１２０ａは、ＮチャネルトランジスタＴ３及びＰチャネルトランジスタＴ４のゲート電極が、走査線６１に接続されている点において、実施の形態３に係る画素回路１２０と相違する。本実施の形態では、ＮチャネルトランジスタＴ３及びＰチャネルトランジスタＴ４のゲート電極に印加される電位は、書き込みトランジスタＴ１のゲート電位と等しい。

［４−２．回路動作］
次に、本実施の形態に係る表示装置１０１ａの回路動作について説明する。本実施の形態に係る書き込みトランジスタＴ１のゲート電極の電位、電源線５１の電位、及び、信号線４１の電位は、実施の形態３と同様に変化する。

本実施の形態では、ＮチャネルトランジスタＴ３及びＰチャネルトランジスタＴ４のゲート電極に、書き込みトランジスタＴ１のゲート電極の電位と等しい電位が印加されているため、書き込み及び移動度補正期間において、高電位が印加され、発光期間において、低電位が印加される。したがって、書き込み及び移動度補正期間において、ＮチャネルトランジスタＴ３を導通させ、かつ、ＰチャネルトランジスタＴ４を非導通とすることができる。また、発光期間において、ＮチャネルトランジスタＴ３を非導通とし、かつ、ＰチャネルトランジスタＴ４を導通させることができる。

つまり、本実施の形態に係る画素回路１２０ａは、実施の形態３に係る画素回路１２０と同様に駆動トランジスタＴｄの対向電極ｆの電位を変動させることができる。

したがって、本実施の形態に係る画素回路１２０ａにおいても、実施の形態３に係る画素回路１２０と同様の効果が奏される。

［４−３．効果など］
以上のように、本実施の形態に係る画素回路１２０ａにおいては、Ｎチャネルトランジスタ及びＰチャネルトランジスタのゲート電位は、書き込みトランジスタＴ１のゲート電位と等しい。

このような構成においても、実施の形態３に係る画素回路１２０と同様の効果が奏される。また、本実施の形態に係る画素回路１２０ａにおいては、実施の形態３に係る画素回路１２０で用いたシールドスキャナ１７０及びシールド線１７１が不要であるため、実施の形態３に係る画素回路１２０より構成を簡素化できる。したがって、表示装置１０１ａの額縁部分に収容される駆動回路部を簡素化することで、表示装置１０１ａを狭額縁化できる。

（実施の形態５）
実施の形態５に係る画素回路及び表示装置について説明する。本実施の形態に係る画素回路は、主に、Ｐチャネルトランジスタを用いない点において、実施の形態３に係る画素回路１２０と相違する。以下、本実施の形態に係る画素回路及び表示装置について、実施の形態３に係る画素回路１２０及び表示装置１０１との相違点を中心に説明する。

［５−１．表示装置の構成］
まず、本実施の形態に係る表示装置の構成について図２７を用いて説明する。図２７は、本実施の形態に係る表示装置２０１の概略構成を示す図である。

図２７に示すように、表示装置２０１は、発光素子を含む複数の画素回路２２０が行列状に２次元配置されて構成される画素アレイ２３０と、水平セレクタ４０と、電源スキャナ５０と、ライトスキャナ６０と、第１シールドスキャナ２７０と、第２シールドスキャナ２８０とを備える。水平セレクタ４０、電源スキャナ５０、及びライトスキャナ６０は、それぞれ、実施の形態１に係る水平セレクタ４０、電源スキャナ５０、及びライトスキャナ６０と同様の構成を有する。

本実施の形態に係る第１シールドスキャナ２７０（電位印加走査回路）は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフト（転送）するシフトレジスタ回路等によって構成されている。第１シールドスキャナ２７０は、信号線４１に映像信号が印加された状態で書き込みトランジスタＴ１が導通する書き込み期間（つまり、移動度補正期間）に、第１シールド線２７１にＨｉｇｈレベルの電位を印加する。第１シールドスキャナ２７０は、有機ＥＬ素子ＥＬの発光期間に、第１シールド線２７１にＬｏｗレベルの電位を印加する。第１シールドスキャナ２７０は、Ｈｉｇｈレベル又はＬｏｗレベルの電位を、画素アレイ２３０の各画素回路２２０に行単位で順次印加する。

本実施の形態に係る第２シールドスキャナ２８０（電位印加走査回路）は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフト（転送）するシフトレジスタ回路等によって構成されている。第２シールドスキャナ２８０は、信号線４１に映像信号が印加された状態で書き込みトランジスタＴ１が導通する書き込み期間（つまり、移動度補正期間）に、第２シールド線２８１にＬｏｗレベルの電位を印加する。第２シールドスキャナ２８０は、有機ＥＬ素子ＥＬの発光期間に、第２シールド線２８１にＨｉｇｈレベルの電位を印加する。第２シールドスキャナ２８０は、Ｌｏｗレベル又はＨｉｇｈレベルの電位を、画素アレイ２３０の各画素回路２２０に行単位で順次印加する。

また、画素アレイ２３０には、ｍ行ｎ列の画素の配列に対して、行方向（画素行の画素回路２２０の配列方向）に沿って電源線５１と走査線６１と第１シールド線２７１及び第２シールド線２８１とが画素行ごとに配線されている。さらに、ｍ行ｎ列の画素の配列に対して、列方向（画素列の画素回路２２０の配列方向）に沿って信号線４１が画素列毎に配線されている。

画素回路２２０は、映像信号に基づいて発光する回路である。以下、本実施の形態に係る画素回路２２０について、図２８を用いて説明する。図２８は、本実施の形態に係る画素回路２２０を示す回路図である。

図２８に示すように、画素回路２２０は、実施の形態３に係る画素回路１２０と同様に、有機ＥＬ素子ＥＬと、保持容量Ｃ１と、書き込みトランジスタＴ１と、駆動トランジスタＴｄとを備える。本実施の形態では、画素回路１２０は、対向電極ｆに接続される一対のスイッチングトランジスタをさらに備える。本実施の形態では、一対のスイッチングトランジスタは、二つのＮチャネルトランジスタＴ３及びＴ５を含む。

ＮチャネルトランジスタＴ３は、ソース電極が駆動トランジスタＴｄのゲート電極ｇに接続され、ソース電極が駆動トランジスタＴｄの対向電極ｆに接続され、ゲート電極が第１シールド線２７１に接続される。

ＮチャネルトランジスタＴ５は、ドレイン電極が駆動トランジスタＴｄの対向電極ｆに接続され、ソース電極が駆動トランジスタＴｄのソース電極ｓに接続され、ゲート電極が第２シールド線２８１に接続される。

［５−２．回路動作］
次に、本実施の形態に係る表示装置２０１の回路動作について図２９を用いて説明する。図２９は、本実施の形態に係る表示装置２０１の回路動作を説明するためのタイミングチャートである。図２９は、書き込みトランジスタＴ１のゲート電極の電位、電源線５１の電位、第１シールド線２７１の電位、第２シールド線２８１の電位、及び、信号線４１の電位のそれぞれの変化を示している。

図２９に示すように、本実施の形態に係る表示装置２０１では、書き込みトランジスタＴ１のゲート電極の電位、電源線５１の電位、及び、信号線４１の電位の変化は、実施の形態３に係る表示装置１０１と同様である。本実施の形態では、第１シールド線２７１及び第２シールド線２８１の電位の変化が、実施の形態３に係る表示装置１０１と相違する。

第１シールドスキャナ２７０から第１シールド線２７１に印加される電圧は、時刻ｔ１０直前までは、Ｌｏｗレベルであり、時刻ｔ１０から時刻ｔ１１の直後まではＨｉｇｈレベルである。ここで、Ｈｉｇｈレベルの電位は、ＮチャネルトランジスタＴ３のゲート電極に印加された場合に、ＮチャネルトランジスタＴ３を導通させるのに十分な程度に高い電位である。また、Ｌｏｗレベルの電位は、ＮチャネルトランジスタＴ３のゲート電極に印加された場合に、ＮチャネルトランジスタＴ３を非導通とするのに十分な程度に低い電位である。

第２シールドスキャナ２８０から第２シールド線２８１に印加される電圧は、時刻ｔ１０直前までは、Ｈｉｇｈレベルであり、時刻ｔ１０から時刻ｔ１１の直後まではＬｏｗレベルである。ここで、Ｈｉｇｈレベルの電位は、ＮチャネルトランジスタＴ５のゲート電極に印加された場合に、ＮチャネルトランジスタＴ５を導通させるのに十分な程度に高い電位である。また、Ｌｏｗレベルの電位は、ＮチャネルトランジスタＴ５のゲート電極に印加された場合に、ＮチャネルトランジスタＴ５を非導通とするのに十分な程度に低い電位である。

したがって、本実施の形態では、時刻ｔ１０から時刻ｔ１１までの期間において、ＮチャネルトランジスタＴ３が導通し、ＮチャネルトランジスタＴ５が非導通となる。これに伴い、駆動トランジスタＴｄの対向電極ｆには、ゲート電極ｇと同じ電位が印加される。一方、それ以外の期間において、ＮチャネルトランジスタＴ３が非導通となり、ＮチャネルトランジスタＴ５が導通する。これに伴い、駆動トランジスタＴｄの対向電極ｆには、ソース電極ｓと同じ電位が印加される。ここで、駆動トランジスタＴｄのゲート電位は、ソース電位より高いため、本実施の形態においても実施の形態３と同様に、書き込み期間に対向電極ｆに印加される電位は、発光期間に対向電極ｆに印加される電位より、駆動トランジスタＴｄの抵抗値を低減させる。したがって、本実施の形態に係る画素回路２２０においても、実施の形態３と同様の効果が奏される。

さらに、本実施の形態に係る画素回路２２０では、Ｐチャネルトランジスタが不要であるため、Ｐチャネルトランジスタの実現が困難な半導体材料も利用可能である。

［５−３．変形例］
次に、本実施の形態の変形例に係る画素回路について、図３０を用いて説明する。図３０は、本変形例に係る画素回路２２０ａを示す回路図である。

図３０に示すように、画素回路２２０ａは、本実施の形態に係る画素回路２２０と同様に、有機ＥＬ素子ＥＬと、保持容量Ｃ１と、書き込みトランジスタＴ１と、駆動トランジスタＴｄと、ＮチャネルトランジスタＴ３と、ＮチャネルトランジスタＴ５とを備える。

本変形例に係る画素回路２２０ａは、ＮチャネルトランジスタＴ５のソース電極が走査線６１に接続されている点において、本実施の形態に係る画素回路２２０と相違し、その他の点において一致する。

本変形例に係る画素回路２２０ａのように、ＮチャネルトランジスタＴ５のソース電極は、必ずしも、駆動トランジスタＴｄのソース電極ｓに接続されていなくてもよい。ＮチャネルトランジスタＴ５のソース電極は、有機ＥＬ素子ＥＬの発光期間に駆動トランジスタＴｄのソース電位が取り得る電位より低い電位が印加されればよい。走査線６１の電位（≒０Ｖ）は、発光期間において、駆動トランジスタＴｄのソース電位（＞０Ｖ）より低い。したがって、本変形例に係る画素回路２２０ａにおいても、本実施の形態に係る画素回路２２０と同様の効果が奏される。

（実施の形態６）
実施の形態６に係る画素回路及び表示装置について説明する。本実施の形態に係る画素回路は、主に、駆動トランジスタとしてＰチャネルトランジスタを用いている点において、実施の形態１に係る画素回路と相違する。以下、本実施の形態に係る画素回路及び表示装置について、実施の形態１に係る画素回路２０及び表示装置１との相違点を中心に説明する。

［６−１．表示装置の構成］
まず、本実施の形態に係る表示装置の構成について図３１を用いて説明する。図３１は、本実施の形態に係る表示装置３０１の概略構成を示す図である。

図３１に示すように、表示装置３０１は、発光素子を含む複数の画素回路３２０が行列状に２次元配置されて構成される画素アレイ３３０と、水平セレクタ３４０と、電源スキャナ３５０と、ライトスキャナ６０と、シールドスキャナ３７０とを備える。水平セレクタ３４０、電源スキャナ３５０、ライトスキャナ６０、及び、シールドスキャナ３７０は、画素アレイ３３０の周辺に配置される駆動回路部（駆動部）である。

画素アレイ３３０には、ｍ行ｎ列の画素の配列に対して、行方向（画素行の画素回路３２０の配列方向）に沿って電源線３５１と走査線６１とシールド線３７１とが画素行ごとに配線されている。さらに、ｍ行ｎ列の画素の配列に対して、列方向（画素列の画素回路３２０の配列方向）に沿って信号線３４１が画素列毎に配線されている。

画素回路３２０は、映像信号に基づいて発光する回路である。以下、本実施の形態に係る画素回路３２０について、図３２を用いて説明する。図３２は、本実施の形態に係る画素回路３２０を示す回路図である。

図３２に示すように、画素回路３２０は、映像信号に対応する輝度で発光素子を発光させる回路であり、有機ＥＬ素子ＥＬと、保持容量Ｃ１と、書き込みトランジスタＴ１と、駆動トランジスタＴｄｐとを備える。また、画素回路３２０は、さらに、保持容量Ｃ１に参照電圧を印加するための薄膜トランジスタである参照トランジスタ、有機ＥＬ素子ＥＬの第二電極の電位を初期化するための薄膜トランジスタである初期化トランジスタなどを有していてもよい。

有機ＥＬ素子ＥＬは、実施の形態１に係る有機ＥＬ素子ＥＬと同様に第一電極及び第二電極を有する発光素子の一例である。第一電極及び第二電極は、それぞれ有機ＥＬ素子ＥＬのアノード及びカソードである。有機ＥＬ素子ＥＬの第一電極は、アノード電源線に接続される。アノード電源線には、第一電位Ｖｃｃが供給される。本実施の形態では、アノード電位Ｖｃｃは、２０Ｖ程度である。アノード電源線は、全画素回路３２０に対して共通に配線されている。有機ＥＬ素子ＥＬの第二電極は、駆動トランジスタＴｄｐのソース電極ｓ及び保持容量Ｃ１に接続される。

保持容量Ｃ１は、電圧を保持するための素子であり、駆動トランジスタＴｄｐのゲート電極ｇとソース電極ｓとの間に接続される。

書き込みトランジスタＴ１は、保持容量Ｃ１に映像信号に対応する電圧を印加するための薄膜トランジスタである。書き込みトランジスタＴ１は、映像信号が印加される信号線３４１と、駆動トランジスタＴｄｐのゲート電極ｇとの間に接続される。より具体的には、書き込みトランジスタＴ１のドレイン電極及びソース電極の一方に信号線３４１が接続され、他方に保持容量Ｃ１及び駆動トランジスタＴｄｐのゲート電極ｇが接続される。書き込みトランジスタＴ１のゲート電極には、走査線６１が接続される。書き込みトランジスタＴ１は、例えば、オン信号（つまり、高電位の信号）に従ってオン状態となり、映像信号に対応する電圧を保持容量Ｃ１に保持させる。

駆動トランジスタＴｄｐは、有機ＥＬ素子ＥＬの第二電極（カソード）と接続され、保持容量Ｃ１に保持された電圧に応じた電流を有機ＥＬ素子ＥＬに供給するＰチャネル型の薄膜トランジスタである。駆動トランジスタＴｄｐは、ゲート電極ｇと、ゲート電極ｇに対向する対向電極ｆと、ゲート電極ｇと対向電極ｆとの間に配置されるチャネルとを有する。駆動トランジスタＴｄｐのソース電極ｓが有機ＥＬ素子ＥＬの第二電極に接続され、ドレイン電極ｄが電源線３５１に接続される。電源線３５１には、電源スキャナ３５０からカソード電位Ｖｃａｔ又は第三電位Ｖｄｄが選択的に供給される。対向電極ｆは、チャネルをシールドするシールド電極としても機能する。対向電極ｆには、シールドスキャナ３７０から、シールド線（電位印加線）３７１を介して高抵抗化電位Ｖｈ又は低抵抗化電位Ｖｌが選択的に印加される。低抵抗化電位Ｖｌは、対向電極ｆに印加されることで、高抵抗化電位Ｖｈが対向電極ｆに印加される場合より、駆動トランジスタＴｄｐの抵抗値を低減させる電位である。本実施の形態のように、駆動トランジスタＴｄｐがＰチャネル型の薄膜トランジスタである場合には、低抵抗化電位Ｖｌは、高抵抗化電位Ｖｈより低い電位である。

書き込みトランジスタＴ１として、例えば、Ｎチャネル型のＴＦＴを用いることができるが、書き込みトランジスタＴ１の導電型はこれに限定されない。

また、有機ＥＬ素子ＥＬの第二電極の電位及び電源線３５１から供給される電位の関係によっては、駆動トランジスタＴｄｐにおけるソース電極ｓ及びドレイン電極ｄの位置関係は図３２に示す関係から変化し得る。

水平セレクタ３４０（信号線駆動回路）は、信号線３４１に映像信号を印加する駆動回路である。水平セレクタ３４０は、信号供給源（図示せず）から供給される輝度情報に応じた映像信号の信号電圧Ｖｓｉｇと基準電位Ｖｏｆｓとを選択的に出力する。ここで、基準電位Ｖｏｆｓは、映像信号の信号電圧Ｖｓｉｇの基準となる電圧（例えば、映像信号の黒レベルに相当する電圧）である。

水平セレクタ３４０から出力される信号電圧Ｖｓｉｇ及び基準電位Ｖｏｆｓは、信号線３４１を介して画素アレイ３３０の各画素回路３２０に対して、ライトスキャナ６０による走査によって選択された画素行の単位で書き込まれる。すなわち、水平セレクタ３４０は、信号電圧Ｖｓｉｇを行単位で書き込む線順次書き込みの駆動形態を採っている。

電源スキャナ３５０（電源供給走査回路）は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフトするシフトレジスタ回路等によって構成されている。電源スキャナ３５０は、ライトスキャナ６０による線順次走査に同期して、カソード電位Ｖｃａｔと当該カソード電位Ｖｃａｔよりも高い第三電位Ｖｄｄとを切り替えて電源線３５１に供給する。後述するように、カソード電位Ｖｃａｔ及び第三電位Ｖｄｄの切り替え（電源電位の切り替え）によって、画素回路３２０の発光及び非発光（消光）の制御が行なわれる。

ライトスキャナ６０は、走査線６１に電位を印加することで、画素回路２０が有する書き込みトランジスタを制御する駆動回路であり、上記従来技術の表示装置９０１が備えるライトスキャナ６０と同様の構成を有する。

シールドスキャナ３７０（電位印加走査回路）は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフト（転送）するシフトレジスタ回路等によって構成されている。シールドスキャナ３７０は、信号線３４１に映像信号が印加された状態で書き込みトランジスタＴ１が導通する書き込み期間（つまり、移動度補正期間）に、駆動トランジスタＴｄｐの対向電極ｆに低抵抗化電位Ｖｌを印加する。シールドスキャナ３７０は有機ＥＬ素子ＥＬの発光期間に、駆動トランジスタＴｄｐの対向電極ｆに高抵抗化電位Ｖｈを印加する。シールドスキャナ３７０は、高抵抗化電位Ｖｈ及び低抵抗化電位Ｖｌを、画素アレイ３３０の各画素回路２０に行単位で順次印加する。

［６−２．回路動作］
次に、本実施の形態に係る表示装置３０１の回路動作について、図３３を用いて説明する。図３３は、本実施の形態に係る表示装置３０１の回路動作を説明するためのタイミングチャートである。図３３は、書き込みトランジスタＴ１のゲート電極の電位（走査線６１の電位であり、高電位（ＯＮ）又は低電位（ＯＦＦ））、電源線３５１の電位（Ｖｃａｔ又はＶｄｄ）、シールド線３７１の電位（Ｖｈ又はＶｌ）、信号線３４１の電位（Ｖｓｉｇ又はＶｏｆｓ）のそれぞれの変化を示している。本実施の形態では、電位Ｖｃａｔ及びＶｄｄは、それぞれ、０Ｖ程度及び２５Ｖ程度であり、高抵抗化電位Ｖｈ及び低抵抗化電位Ｖｌは、それぞれ、２５Ｖ程度及び１０Ｖ程度であり、電位Ｖｏｆｓは、２０Ｖ程度である。

（前表示フレームの発光期間）
図３３に示すタイミングチャートにおいて、時刻ｔ１以前は、前の表示フレームにおける有機ＥＬ素子ＥＬの発光期間である。この前表示フレームの発光期間では、電源線３５１の電位がカソード電位Ｖｃａｔであり、また、書き込みトランジスタＴ１が非導通状態である。

このとき、駆動トランジスタＴｄｐは、飽和領域で動作するように設定されている。これにより、駆動トランジスタＴｄｐのゲートソース間電圧Ｖｇｓに応じた駆動電流（ドレインソース間電流）が、アノード電源線から有機ＥＬ素子ＥＬに供給される。従って、有機ＥＬ素子ＥＬが駆動電流の電流値に応じた輝度で発光する。

（非発光期間）
時刻ｔ１になると、線順次走査の新しい表示フレーム（現表示フレーム）に入る。そして、電源線３５１の電位がカソード電位Ｖｃａｔから第三電位Ｖｄｄに切り替わる。第三電位Ｖｄｄは、アノード電位Ｖｃｃに対して、有機ＥＬ素子ＥＬを消光させることができる程度に十分に高い電位である。

（閾値補正準備期間）
次に、時刻ｔ２で走査線６１の電位が低電位側から高電位側に遷移する（ＯＦＦ→ＯＮ）ことで、書き込みトランジスタＴ１が導通状態となる。

このとき、水平セレクタ３４０から信号線３４１に対して基準電位Ｖｏｆｓが供給された状態にあるため、駆動トランジスタＴｄｐのゲート電位Ｖｇが基準電位Ｖｏｆｓになる。また、駆動トランジスタＴｄｐのソース電位Ｖｓは、基準電位Ｖｏｆｓよりも十分に高い電位、すなわち、第三電位Ｖｄｄである。

このとき、駆動トランジスタＴｄｐのゲートソース間電圧Ｖｇｓは、Ｖｏｆｓ−Ｖｄｄとなる。ここで、Ｖｏｆｓ−Ｖｄｄが駆動トランジスタＴｄｐの閾値電圧Ｖｔｈよりも小さくないと、後述する閾値補正動作を行うことができないため、
Ｖｏｆｓ−Ｖｄｄ＜Ｖｔｈ （式６）
となる電位関係に設定する必要がある。

このように、駆動トランジスタＴｄｐのゲート電位Ｖｇを基準電位Ｖｏｆｓに固定し、かつ、ソース電位Ｖｓを第三電位Ｖｄｄに固定して初期化する処理が、後述する閾値補正動作を行う前の準備（閾値補正準備）の処理である。従って、基準電位Ｖｏｆｓ及び第三電位Ｖｄｄが、駆動トランジスタＴｄｐのゲート電位Ｖｇ及びソース電位Ｖｓの各初期化電位となる。

時刻ｔ３で走査線６１の電位が高電位側から低電位側に遷移する（ＯＮ→ＯＦＦ）ことで、閾値補正準備期間が終了する。時刻ｔ２から時刻ｔ３までが閾値補正準備期間である。

（閾値補正期間）
次に、時刻ｔ４で、書き込みトランジスタＴ１が導通している状態で、電源線３５１の電位が第三電位Ｖｄｄからカソード電位Ｖｃａｔに切り替わると、有機ＥＬ素子ＥＬの第二電極が駆動トランジスタＴｄｐのソース電極ｓとなり、駆動トランジスタＴｄｐに電流が流れる。これにより、駆動トランジスタＴｄｐのゲート電位Ｖｇが基準電位Ｖｏｆｓに保たれた状態で閾値補正動作が開始される。すなわち、ゲート電位Ｖｇから駆動トランジスタＴｄｐの閾値電圧｜Ｖｔｈ｜を加えた電位（Ｖｏｆｓ＋｜Ｖｔｈ｜）に向けて駆動トランジスタＴｄｐのソース電位Ｖｓが下降を開始する。

ここでは、便宜上、駆動トランジスタＴｄｐのゲート電位Ｖｇの基準電位Ｖｏｆｓ（初期化電位）を基準とし、当該基準電位Ｖｏｆｓから駆動トランジスタＴｄｐの閾値電圧｜Ｖｔｈ｜を加えた電位に向けてソース電位Ｖｓを変化させる動作（処理）を閾値補正動作（閾値補正処理）と呼んでいる。この閾値補正動作が進むと、やがて、駆動トランジスタＴｄｐのゲートソース間電圧Ｖｇｓが駆動トランジスタＴｄｐの閾値電圧Ｖｔｈに収束する。この閾値電圧Ｖｔｈに相当する電圧は、保持容量Ｃ１に保持される。

なお、閾値補正動作を行う期間において、電流が保持容量Ｃ１側に流れ、有機ＥＬ素子ＥＬ側には流れないようにするために、有機ＥＬ素子ＥＬがカットオフ状態（ハイインピーダンス状態）となるようにアノード電源線のアノード電位Ｖｃｃを設定しておくこととする。

次に、時刻ｔ５で、走査線６１の電位が低電位側に遷移する（ＯＮ→ＯＦＦ）ことで、書き込みトランジスタＴ１が非導通状態となる。書き込みトランジスタＴ１は、時刻ｔ４から第一期間経過した時刻ｔ５に非導通状態となる。このとき、駆動トランジスタＴｄｐのゲート電極ｇが信号線３４１から電気的に切り離されることによってフローティング状態になる。しかし、ゲートソース間電圧Ｖｇｓが駆動トランジスタＴｄｐの閾値電圧Ｖｔｈよりも小さいため、電流（ドレイン電流Ｉｄｓ）が流れ、駆動トランジスタＴｄｐのゲート、ソース電位はそれぞれ下降する。

次に、時刻ｔ６において、信号線３４１の電位が基準電位Ｖｏｆｓとなっている期間（例えば、基準電位Ｖｏｆｓとなったとき）に書き込みトランジスタＴ１を導通状態として、再度閾値補正動作を開始する。この動作を繰り返すことで、最終的に駆動トランジスタＴｄｐのゲートソース間電圧Ｖｇｓは、閾値電圧Ｖｔｈという値をとる。

次に、時刻ｔ７で、走査線６１の電位が低電位側に遷移する（ＯＮ→ＯＦＦ）ことで、書き込みトランジスタＴ１が非導通状態となる。書き込みトランジスタＴ１は、時刻ｔ６から第二期間経過した時刻ｔ７に非導通状態となる。

また、時刻ｔ８から時刻ｔ９までの期間においても、再度閾値補正動作が行われる。時刻ｔ９は、閾値補正動作が終了する時刻であり、書き込みトランジスタＴ１が非導通状態となる。時刻ｔ４から時刻ｔ５まで、時刻ｔ６から時刻ｔ７まで、及び、時刻ｔ８から時刻ｔ９までが閾値補正期間である。

このように、表示装置３０１は、閾値補正動作を書き込み動作及び移動度補正動作とともに行う１Ｈ期間に加えて、当該１Ｈ期間に先行する複数の水平期間に亘って分割して閾値補正動作を複数回実行する、いわゆる、分割閾値補正動作を行ってもよい。

この分割閾値補正動作によれば、高精細化に伴う多画素化によって１水平期間として割り当てられる時間が短くなったとしても、閾値補正期間として複数の水平期間に亘って十分な時間を確保することができる。従って、１水平期間として割り当てられる時間が短くなっても、閾値補正期間として十分な時間を確保できるため、閾値補正動作を確実に実行することができる。なお、閾値補正動作を行う回数は、上記に限定されず、例えば、１回だけであってもよい。

（書き込み及び移動度補正期間）
次に、時刻ｔ１０で、信号線３４１の電位が基準電位Ｖｏｆｓから映像信号の信号電圧Ｖｓｉｇに切り替わった状態で、走査線６１の電位が高電位側に遷移する（ＯＦＦ→ＯＮ）ことで、書き込みトランジスタＴ１が導通状態になって映像信号の信号電圧Ｖｓｉｇがサンプリングされ、画素回路３２０内に書き込まれる。また、信号電圧Ｖｓｉｇは、映像信号の階調に応じた電圧であり、基準電位Ｖｏｆｓより低い。

この書き込みトランジスタＴ１による信号電圧Ｖｓｉｇの書き込みにより、駆動トランジスタＴｄｐのゲート電位Ｖｇが信号電圧Ｖｓｉｇになる。このとき、有機ＥＬ素子ＥＬは、カットオフ状態にある。従って、映像信号の信号電圧Ｖｓｉｇに応じて電源線３５１から駆動トランジスタＴｄｐに流れる電流（ドレインソース間電流Ｉｄｓ）は、保持容量Ｃ１及び有機ＥＬ素子ＥＬの等価容量Ｃｅｌから流れ出す。これにより、保持容量Ｃ１及び等価容量Ｃｅｌの放電が開始される。

有機ＥＬ素子ＥＬの等価容量Ｃｅｌが放電されることにより、駆動トランジスタＴｄｐのソース電位Ｖｓが時間の経過とともに下降していく。このとき、駆動トランジスタＴｄｐの閾値電圧Ｖｔｈの画素回路３２０ごとのバラツキは閾値補正動作により既にキャンセルされており、駆動トランジスタＴｄｐのドレインソース間電流Ｉｄｓは、当該駆動トランジスタＴｄｐの移動度μに依存したものとなる。これによって、駆動トランジスタＴｄｐのゲートソース間電圧Ｖｇｓは、移動度μを反映して小さくなり一定時間経過後に完全に移動度μを補正するゲートソース間電圧Ｖｇｓとなる。なお、駆動トランジスタＴｄｐの移動度μは、当該駆動トランジスタＴｄｐのチャネルを構成する半導体薄膜の移動度である。

本実施の形態では、信号線３４１に映像信号が印加された状態で書き込みトランジスタＴ１が導通する書き込み期間（つまり時刻ｔ１０から時刻ｔ１１までの期間）において、駆動トランジスタＴｄｐの対向電極ｆに低抵抗化電位Ｖｌが印加され、有機ＥＬ素子ＥＬの発光期間において、対向電極ｆに高抵抗化電位Ｖｈが印加される。これにより、書き込み及び移動度補正期間において、駆動トランジスタＴｄｐの抵抗値が低減されるため、駆動トランジスタＴｄｐに流れるドレインソース間電流を増大させることができる。このため、より短時間でソース電位Ｖｓを下降させることができる。つまり、移動度補正を高速化できる。

なお、本実施の形態に係る画素回路３２０では、駆動トランジスタＴｄは、書き込み及び移動度補正期間にだけ駆動トランジスタＴｄｐの抵抗値が低減されるため、それ以外の期間におけるノイズの影響を抑制できる。

（発光期間）
次に、時刻ｔ１１で、走査線６１の電位が低電位側に遷移する（ＯＮ→ＯＦＦ）ことで、書き込みトランジスタＴ１が非導通状態となり、書き込み動作が終了する。これにより、駆動トランジスタＴｄｐのゲート電極ｇは、信号線３４１から電気的に切り離されるためにフローティング状態になる。時刻ｔ１０から時刻ｔ１１までが書き込み及び移動度補正期間である。

ここで、駆動トランジスタＴｄｐのゲート電極ｇがフローティング状態にあるときは、駆動トランジスタＴｄｐのゲートソース間に保持容量Ｃ１が接続されていることにより、駆動トランジスタＴｄｐのソース電位Ｖｓの変動に連動してゲート電位Ｖｇも変動する。すなわち、駆動トランジスタＴｄｐのソース電位Ｖｓ及びゲート電位Ｖｇは、保持容量Ｃ１に保持されているゲートソース間電圧Ｖｇｓを保持したまま下降する。そして、駆動トランジスタＴｄｐのソース電位Ｖｓは、駆動トランジスタＴｄｐのドレインソース間電流（飽和電流）に応じた有機ＥＬ素子ＥＬの発光電圧まで下降する。

以上のように、駆動トランジスタＴｄｐとしてＰチャネルトランジスタを用いた画素回路３２０を備える表示装置３０１においても、駆動トランジスタＴｄとしてＮチャネルトランジスタを用いた画素回路２０を備える係る表示装置１と同様の効果が奏される。

（実施の形態７）
実施の形態７に係る画素回路及び表示装置について説明する。本実施の形態に係る表示装置は、主に、駆動トランジスタＴｄｐの対向電極ｆに、印加電位切替用のトランジスタが接続されている点において、実施の形態６に係る画素回路３２０及び表示装置３０１と相違する。以下、本実施の形態に係る画素回路及び表示装置について、実施の形態６に係る画素回路３２０及び表示装置３０１との相違点を中心に説明する。

［７−１．表示装置の構成］
まず、本実施の形態に係る表示装置の構成について図３４を用いて説明する。図３４は、本実施の形態に係る表示装置４０１の概略構成を示す図である。

図３４に示すように、表示装置４０１は、発光素子を含む複数の画素回路４２０が行列状に２次元配置されて構成される画素アレイ４３０と、水平セレクタ３４０と、電源スキャナ３５０と、ライトスキャナ６０と、シールドスキャナ４７０とを備える。水平セレクタ３４０、電源スキャナ３５０、及びライトスキャナ６０は、それぞれ、実施の形態６に係る水平セレクタ３４０、電源スキャナ３５０、及びライトスキャナ６０と同様の構成を有する。

本実施の形態に係るシールドスキャナ４７０（電位印加走査回路）は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフト（転送）するシフトレジスタ回路等によって構成されている。シールドスキャナ４７０は、信号線３４１に映像信号が印加された状態で書き込みトランジスタＴ１が導通する書き込み期間（つまり、移動度補正期間）に、シールド線４７１にＨｉｇｈレベルの電位を印加する。シールドスキャナ４７０は、有機ＥＬ素子ＥＬの発光期間に、シールド線４７１にＬｏｗレベルの電位を印加する。シールドスキャナ４７０は、Ｈｉｇｈレベル又はＬｏｗレベルの電位を、画素アレイ４３０の各画素回路４２０に行単位で順次印加する。

また、画素アレイ４３０には、ｍ行ｎ列の画素の配列に対して、行方向（画素行の画素回路４２０の配列方向）に沿って電源線３５１と走査線６１とシールド線４７１とが画素行ごとに配線されている。さらに、ｍ行ｎ列の画素の配列に対して、列方向（画素列の画素回路４２０の配列方向）に沿って信号線３４１が画素列毎に配線されている。

画素回路４２０は、映像信号に基づいて発光する回路である。以下、本実施の形態に係る画素回路４２０について、図３５を用いて説明する。図３５は、本実施の形態に係る画素回路４２０を示す回路図である。

図３５に示すように、画素回路４２０は、実施の形態６に係る画素回路３２０と同様に、有機ＥＬ素子ＥＬと、保持容量Ｃ１と、書き込みトランジスタＴ１と、駆動トランジスタＴｄｐとを備える。本実施の形態では、画素回路４２０は、対向電極ｆに接続される一対のスイッチングトランジスタをさらに備える。本実施の形態では、一対のスイッチングトランジスタは、ゲートを共有するＰチャネルトランジスタＴ６及びＮチャネルトランジスタＴ７を含む。

ＰチャネルトランジスタＴ６は、ソース電極が駆動トランジスタＴｄｐのソース電極ｓに接続され、ドレイン電極が駆動トランジスタＴｄｐの対向電極ｆに接続され、ゲート電極がシールド線４７１に接続される。

ＮチャネルトランジスタＴ７は、ソース電極が駆動トランジスタＴｄｐのゲート電極ｇに接続され、ドレイン電極が駆動トランジスタＴｄｐの対向電極ｆに接続され、ゲート電極がシールド線４７１に接続される。

［７−２．回路動作］
次に、本実施の形態に係る表示装置４０１の回路動作について、図３６を用いて説明する。図３６は、本実施の形態に係る表示装置４０１の回路動作を説明するためのタイミングチャートである。図３６は、図３３と同様に、書き込みトランジスタＴ１のゲート電極の電位、電源線３５１の電位、シールド線４７１の電位、及び、信号線３４１の電位のそれぞれの変化を示している。

本実施の形態に係る書き込みトランジスタＴ１のゲート電極の電位、電源線３５１の電位、及び、信号線３４１の電位は、図３３に示されるタイミングチャートと同様に変化する。また、シールドスキャナ４７０からシールド線４７１に印加される電圧は、時刻ｔ１０直前までは、Ｌｏｗレベルであり、時刻ｔ１０から時刻ｔ１１の直後まではＨｉｇｈレベルである。ここで、Ｈｉｇｈレベルの電位は、ＰチャネルトランジスタＴ６及びＮチャネルトランジスタＴ７のゲート電極に印加された場合に、ＰチャネルトランジスタＴ６を非導通とし、かつ、ＮチャネルトランジスタＴ７を導通させるのに十分な程度に高い電位である。また、Ｌｏｗレベルの電位は、ＰチャネルトランジスタＴ６及びＮチャネルトランジスタＴ７のゲート電極に印加された場合に、ＰチャネルトランジスタＴ６を導通させ、かつ、ＮチャネルトランジスタＴ７を非導通とするのに十分な程度に低い電位である。

したがって、本実施の形態では、時刻ｔ１０から時刻ｔ１１までの期間において、ＰチャネルトランジスタＴ６が非導通となり、ＮチャネルトランジスタＴ７が導通する。これに伴い、駆動トランジスタＴｄｐの対向電極ｆには、ゲート電極ｇと同じ電位が印加される。一方、それ以外の期間において、ＰチャネルトランジスタＴ６が導通し、ＮチャネルトランジスタＴ７が非導通となる。これに伴い、駆動トランジスタＴｄｐの対向電極ｆには、ソース電極ｓと同じ電位が印加される。ここで、駆動トランジスタＴｄｐのゲート電位は、ソース電位より低いため、本実施の形態においても実施の形態６と同様に、書き込み期間に対向電極ｆに印加される電位は、発光期間に対向電極ｆに印加される電位より、駆動トランジスタＴｄｐの抵抗値を低減させる。したがって、本実施の形態に係る画素回路４２０においても、実施の形態６と同様の効果が奏される。

さらに、本実施の形態では、低抵抗化電位として、駆動トランジスタＴｄｐのゲート電位が印加されるため、移動度補正において、信号電圧Ｖｓｉｇに対応した電流が流れる。したがって、信号電圧Ｖｓｉｇが低い場合には、駆動トランジスタＴｄｐには信号電圧Ｖｓｉｇに対応した値となるため、過剰に移動度補正が行われることを抑制できる。

［７−３．変形例］
本実施の形態に係る画素回路４２０においては、ＰチャネルトランジスタＴ６が、駆動トランジスタＴｄｐのソース電極ｓと対向電極ｆとの間に接続され、ＮチャネルトランジスタＴ７が、駆動トランジスタＴｄｐのゲート電極ｇと対向電極ｆとの間に接続された。しかしながら、本実施の形態の画素回路４２０の回路構成は、これに限定されない。例えば、画素回路４２０においては、Ｎチャネルトランジスタが、駆動トランジスタＴｄｐのソース電極ｓと対向電極ｆとの間に接続され、Ｐチャネルトランジスタが、駆動トランジスタＴｄｐのゲート電極ｇと対向電極ｆとの間に接続されてもよい。つまり、画素回路４２０において、ＰチャネルトランジスタＴ６及びＮチャネルトランジスタＴ７の接続位置を入れ替えてもよい。この場合、シールドスキャナ４７０からシールド線４７１に印加する電位を反転させれば、つまり、時刻ｔ１０の直前までＨｉｇｈレベルの電位をシールド線４７１に印加し、時刻ｔ１０から時刻ｔ１１までＬｏｗレベルの信号をシールド線４７１に印加すれば、画素回路４２０と同様に動作する画素回路が得られる。

また、本実施の形態に係る表示装置４０１において、シールドスキャナ４７０を用いる構成に変えて、ＰチャネルトランジスタＴ６及びＮチャネルトランジスタＴ７のゲート電極に走査線６１を接続してもよい。これにより、書き込み及び移動度補正期間において、ＰチャネルトランジスタＴ６及びＮチャネルトランジスタＴ７のゲート電極に高電位が印加され、発光期間において、低電位が印加される。つまり、本変形例においても、書き込み及び移動度補正期間に対向電極ｆに印加される電位は、発光期間に対向電極ｆに印加される電位より、駆動トランジスタＴｄの抵抗値を低減させることができる。

（その他の実施の形態）
以上、本開示に係る画素回路等について、各実施の形態に基づいて説明したが、本開示に係る画素回路等は、上記各実施の形態に限定されるものではない。各実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、各実施の形態に対して本開示の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、上記各実施の形態に係る画素回路等を内蔵した各種機器も本開示に含まれる。

例えば、上記各実施の形態では、低抵抗化電位Ｖｌは、書き込み及び移動度補正期間の所定時間前から所定時間後まで印加されるが、低抵抗化電位Ｖｌの印加期間はこれに限定されない。低抵抗化電位Ｖｌは、移動度補正期間の少なくとも一部において印加されればよい。例えば、低抵抗化電位Ｖｌは、移動度補正期間にわたって印加されて、それ以外の期間において、印加されなくてもよい。また、高抵抗化電位Ｖｈは、有機ＥＬ素子ＥＬの発光期間の一部において、印加されていてもよい。

また、上記各実施の形態では、画素アレイに含まれるすべての画素回路において、移動度補正を高速化したが、一部の画素回路だけにおいて移動度補正を高速化してもよい。例えば、青色光を発する画素回路だけにおいて、移動度補正を高速化してもよい。青色光を発する有機ＥＬ素子は、一般に、緑色光又は赤色光を発する有機ＥＬ素子より、発光層の膜厚が小さいため、容量成分が大きい。このため、青色光を発する有機ＥＬ素子を有する画素回路だけにおいて、移動度補正を高速化し、他の画素回路において移動度補正を高速化しなくてもより。例えば、青色光を発する有機ＥＬ素子を有する画素回路だけに、上記各実施の形態に係る画素回路を適用し、他の画素回路に、従来技術の画素回路９２０を適用してもよい。言い換えると、青色光を発する有機ＥＬ素子を有する画素回路だけに、上記各実施の形態に係る画素回路を適用し、他の画素回路において、駆動トランジスタが対向電極を備えなくてもよい。これにより、各画素回路の移動度補正に要する時間の差を低減できる。

また、上記各実施の形態では、画素回路が有する発光素子の一例として有機ＥＬ素子を用いる例を示したが、発光素子は、有機ＥＬ素子に限定されない。発光素子は、例えば、ＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）であってもよい。ＱＬＥＤは、光を発する発光部を有し、当該発光部が量子ドットを含んでもよい。また、ＱＬＥＤは、光を発する発光部と、当該発光部が発する光を波長変換する波長変換部を有し、当該波長変換部が量子ドットを含んでもよい。

本開示は、有機ＥＬフラットパネルディスプレイに有用であり、特に、大画面のディスプレイにおいて用いるのに最適である。

１、１ａ、１０１、１０１ａ、２０１、３０１、４０１、９０１ 表示装置
２０、２０ａ、１２０、１２０ａ、２２０、２２０ａ、３２０、４２０、９２０ 画素回路
３０、３０ａ、１３０、１３０ａ、２３０、３３０、４３０、９３０ 画素アレイ
４０、３４０ 水平セレクタ
４１、３４１ 信号線
５０、３５０ 電源スキャナ
５１、３５１ 電源線
６０ ライトスキャナ
６１ 走査線
７０、１７０、３７０、４７０ シールドスキャナ
７１、１７１、３７１、４７１ シールド線
２７０ 第１シールドスキャナ
２７１ 第１シールド線
２８０ 第２シールドスキャナ
２８１ 第２シールド線
Ｃ１ 保持容量
ｃｈ チャネル
Ｃｅｌ 等価容量
Ｃｆ 寄生容量
ｄ ドレイン電極
ＥＬ 有機ＥＬ素子
ｆ 対向電極
ｇ ゲート電極
ｓ ソース電極
Ｔ１ 書き込みトランジスタ
Ｔ２、Ｔｄ、Ｔｄｐ 駆動トランジスタ
Ｔ３、Ｔ５、Ｔ７ Ｎチャネルトランジスタ
Ｔ４、Ｔ６ Ｐチャネルトランジスタ
Ｖｃａｔ カソード電位
Ｖｃｃ 第一電位
Ｖｄｄ 第三電位
Ｖｓｉｇ 信号電圧
Ｖｏｆｓ 基準電位
Ｖｓ ソース電位
Ｖｓｓ 第二電位
μ 移動度

Claims (8)

1. 映像信号に基づいて発光する画素回路であって、
   発光素子と、
   前記発光素子に供給する電流を調整する駆動トランジスタと、
   前記映像信号が印加される信号線と、前記駆動トランジスタとの間に接続される書き込みトランジスタとを備え、
   前記駆動トランジスタは、
   ゲート電極と、
   前記ゲート電極に対向する対向電極と、
   前記ゲート電極と前記対向電極との間に配置されるチャネルとを有し、
   前記信号線に前記映像信号が印加された状態で前記書き込みトランジスタが導通する書き込み期間に前記対向電極に印加される電位は、前記発光素子の発光期間に前記対向電極に印加される電位より、前記駆動トランジスタの抵抗値を低減させる
   画素回路。
2. 前記書き込み期間に前記対向電極に印加される電位は、前記駆動トランジスタのゲート電位であり、
   前記発光期間に前記対向電極に印加される電位は、前記書き込み期間よりも前記駆動トランジスタの抵抗値を増大させる電位である
   請求項１に記載の画素回路。
3. 前記対向電極に接続される一対のスイッチングトランジスタをさらに備え、
   前記対向電極に印加される電位は、前記一対のスイッチングトランジスタのオン及びオフによって選択される
   請求項１又は２に記載の画素回路。
4. 前記一対のスイッチングトランジスタは、
   ゲートを共有するＮチャネルトランジスタ及びＰチャネルトランジスタを含む
   請求項３に記載の画素回路。
5. 前記Ｎチャネルトランジスタ及び前記Ｐチャネルトランジスタのゲート電位は、前記書き込みトランジスタのゲート電位と等しい
   請求項４に記載の画素回路。
6. 前記発光素子は、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子である
   請求項１〜５のいずれか１項に記載の画素回路。
7. 前記有機ＥＬ素子は青色光を発する
   請求項６に記載の画素回路。
8. 請求項１〜７のいずれか１項に記載の画素回路と、
   前記信号線に前記映像信号を印加する水平セレクタと、
   前記書き込みトランジスタを制御するライトスキャナと、
   前記駆動トランジスタのソース電極又はドレイン電極に電位を印加する電源スキャナとを備える
   表示装置。

Images