JP2021064785A - 不揮発性メモリ装置 - Google Patents

Abstract

【課題】 本発明の目的は、積層された導電層のうち、一部の導電層に電圧をより強く印加する不揮発性メモリ装置を提供することにある。【解決手段】 本発明の不揮発性メモリ装置は、第１の活性領域及び第１の活性領域上に形成される素子を含む周辺回路と、周辺回路上の第２の活性領域と、第２の活性領域上に形成されるメモリセルを含むメモリブロックと、を備える。メモリブロックは、第１の絶縁層と第１の導電層とのペアを含む垂直構造物と、垂直構造物上の第２の絶縁層と、第２の絶縁層上の、第１の方向に沿って向き合って離隔される第２の導電層及び第３の導電層と、第２の方向に第２の導電層、第２の絶縁層及び垂直構造物を貫通する第１の垂直チャネルと、第２の方向に第３の導電層、第２の絶縁層及び垂直構造物を貫通する第２の垂直チャネルと、を含む。第２の導電層及び第３の導電層は、第２の導電層と第３の導電層との間で露出された第２の絶縁層の領域、垂直構造物及び第２の活性領域を貫通する第１の貫通ビアと連結される。【選択図】 図２

Description

本発明は、半導体装置に関し、より詳細には、電圧をもっと強く印加する不揮発性メモリ装置に関する。

不揮発性メモリ装置は、３次元構造を有し得る。３次元構造の不揮発性メモリ装置は、絶縁層と導電層とのペアが積層された構造を有する。導電層は、セルトランジスタとセルトランジスタに連結された配線であり得る。通常、導電層の導電率が高いほど、不揮発性メモリ装置の性能が向上する。

工程上の問題のために、不揮発性メモリ装置の導電層のうち、一部の導電層は、他の導電層よりも低い導電率を有する物質を含み得る。他の導電層よりも低い導電率を有する物質を有する、一部の導電層を採用した不揮発性メモリ装置の性能低下を防止するための新しい装置又は方法が求められている。

韓国登録特許第１０−０５８２４２２号公報 米国特許第１０２４９６４０号明細書 米国特許第１０１７７２２４号明細書 米国特許第９０９９３４７号明細書 米国特許第１０１３４７４７号明細書 米国特許第８８２２２８５号明細書 米国特許第８０４４４４８号明細書 米国特許第１０２９０５８１号明細書 米国特許第８６５４５８７号明細書 米国特許第７６７９１３３号明細書 米国特許第８５５３４６６号明細書 米国特許第８５５９２３５号明細書 米国特許出願公開第２００５/０２５４３０３号明細書 米国特許出願公開第２０１４/００２７８３８号明細書 米国特許出願公開第２０１１/０２３３６４８号明細書

本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、積層された導電層のうち、一部の導電層に電圧をより強く印加する不揮発性メモリ装置を提供することにある。

本発明の実施形態による不揮発性メモリ装置は、第１の活性領域及び第１の活性領域上に形成される素子を含む周辺回路と、周辺回路上の第２の活性領域及び第２の活性領域上に形成されるメモリセルを含むメモリブロックと、を備える。メモリブロックは、第２の活性領域上の、第１の方向に沿って延ばされて、第２の活性領域の上面と垂直な第２の方向に積層される第１の絶縁層と第１の導電層とのペアを有する垂直構造物と、垂直構造物上の第２の絶縁層と、第２の絶縁層上の、第１の方向に沿って向き合って離隔される第２の導電層及び第３の導電層と、第２の方向に第２の導電層、第２の絶縁層及び垂直構造物を貫通する第１の垂直チャネルと、第２の方向に第３の導電層、第２の絶縁層及び垂直構造物を貫通する第２の垂直チャネルと、を含む。第２の導電層及び第３の導電層は、第２の導電層と第３の導電層との間で露出された第２の絶縁層の領域、垂直構造物及び第２の活性領域を貫通する第１の貫通ビアと連結される。

本発明の実施形態による不揮発性メモリ装置は、第１の活性領域及び第１の活性領域上に形成される少なくとも３つのパストランジスタを含む周辺回路と、周辺回路上の第２の活性領域及び第２の活性領域上に形成されるメモリセルを含むメモリブロックと、を備える。メモリブロックは、第２の活性領域上の、第１の方向に沿って延ばされて、第２の活性領域の上面と垂直な第２の方向に積層される第１の絶縁層と第１の導電層とのペアを含む垂直構造物と、垂直構造物上の第２の絶縁層と、第２の絶縁層上の、第１の方向に沿って向き合って離隔される第２の導電層及び第３の導電層と、第２の方向に第２の導電層、第２の絶縁層及び垂直構造物を貫通する第１の垂直チャネルと、第２の方向に第３の導電層、第２の絶縁層及び垂直構造物を貫通する第２の垂直チャネルと、を含む。少なくとも３つのパストランジスタは、第２の活性領域を貫通する少なくとも３つの貫通ビアを介して第２の導電層及び第３の導電層に共通電圧を供給する。

本発明の実施形態による不揮発性メモリ装置は、第１の活性領域及び第１の活性領域上に形成される素子を含む周辺回路と、周辺回路上の第２の活性領域及び第２の活性領域上に形成されるメモリセルを含むメモリブロックと、を備える。メモリブロックは、第２の活性領域上の、第１の方向に沿って延ばされて、第２の活性領域の上面と垂直な第２の方向に積層される第１の絶縁層と第１の導電層とのペアを含む垂直構造物と、垂直構造物上の第２の絶縁層と、第２の絶縁層上の、第１の方向に沿って向き合って離隔される第２の導電層及び第３の導電層と、第２の絶縁層上の、第１の方向に沿って向き合って離隔され、第１の方向及び第２の方向に垂直な第３の方向に第２の導電層及び第３の導電層に平行な第４の導電層及び第５の導電層と、第２の絶縁層上の、第１の方向に沿って向き合って離隔され、第３の方向に第４の導電層及び第５の導電層に平行な第６の導電層及び第７の導電層と、第２の方向に垂直構造物を貫通する垂直チャネルと、を含む。第２の導電層及び第３の導電層は、第２の導電層と第３の導電層との間で露出された第２の絶縁層の領域、垂直構造物、及び第２の活性領域を貫通する第１の貫通ビアに連結され、第４の導電層及び第５の導電層は、第４の導電層と第５の導電層との間で露出された第２の絶縁層の領域、垂直構造物、及び第２の活性領域を貫通する第２の貫通ビアに連結され、第６の導電層及び第７の導電層は、第６の導電層と第７の導電層との間で露出された第２の絶縁層の領域、垂直構造物、第２の活性領域を貫通する第３の貫通ビアに連結される。

本発明によると、分離された２つの導電層間の貫通ビアを介して分離された２つの導電層に電圧が印加される。したがって、積層された導電層のうち、一部の導電層に電圧をより強く印加して性能の低下を防止する不揮発性メモリ装置が提供される。

本発明の実施形態による不揮発性メモリ装置を示す平面図である。 図１のＩ−Ｉ’ラインに沿った断面図である。 不揮発性メモリ装置の他の例による平面図を示す。 不揮発性メモリ装置のもう１つの例による平面図を示す。 図４の不揮発性メモリ装置のＩＩ−ＩＩ’ラインに沿った断面図である。 図４のＩＩＩ−ＩＩＩ’ラインに沿った断面図である。 メモリブロックの断面図の他の例を示す。 不揮発性メモリ装置のもう１つの平面図である。 図８のＩＶ−ＩＶ’ラインに沿った断面図を示す。 例としての貫通ビアの形態を示す。 図１の点線のボックスに対応する回路図の例を示す。 本発明の実施形態による不揮発性メモリ装置を示すブロック図である。

以下では、本発明の技術分野における通常の知識を有する者が本発明を容易に実施することができる程度に、本発明の実施形態が明確かつ詳細に記載されるだろう。

図１は、本発明の実施形態による不揮発性メモリ装置を示す平面図である。図２は、図１のＩ−Ｉ’ラインに沿った断面図である。図１及び図２を参照すると、不揮発性メモリ装置は、周辺回路１００と、周辺回路１００上のメモリブロック２００と、を含み得る。例えば、不揮発性メモリ装置は、ＣＯＰ（Cell Over Peri）の構造を含み得る。

周辺回路１００は、第１の活性領域１１０と、第１の活性領域１１０上の素子（１２０、１３０、１４０）と、を含み得る。第１の活性領域１１０は、半導体基板に形成され得る。素子（１２０、１３０，１４０）は、第１のパストランジスタ１２０、第２のパストランジスタ１３０、及び第３のパストランジスタ１４０を含み得る。

第１のパストランジスタ１２０は、ゲート１２１、絶縁膜１２２、第１のジャンクション１２３、及び第２のジャンクション１２４を含み得る。第２のパストランジスタ１３０は、ゲート１３１、絶縁膜１３２、第１のジャンクション１３３、及び第２のジャンクション１３４を含み得る。第３のパストランジスタ１４０は、ゲート１４１、絶縁膜１４２、第１のジャンクション１４３、及び第２のジャンクション１４４を含み得る。

第１のパストランジスタ１２０の第１のジャンクション１２３は、第１の周辺回路ビア１８１に連結され得る。第１の周辺回路ビア１８１は、図示されていない配線に連結され得る。第１のパストランジスタ１２０の第２のジャンクション１２４は、第１の貫通ビア３１１に連結され得る。例えば、第１の貫通ビア３１１は、ＴＨＶ（Through Hole Via）であり得る。

第２のパストランジスタ１３０の第１のジャンクション１３３は、第２の周辺回路ビア１８２に連結され得る。第２の周辺回路ビア１８２は、図示されていない配線に連結され得る。第２のパストランジスタ１３０の第２のジャンクション１３４は、第２の貫通ビア３１２に連結され得る。例えば、第２の貫通ビア３１２は、ＴＨＶ（Through Hole Via）であり得る。

第３のパストランジスタ１４０の第１のジャンクション１４３は、第３の周辺回路ビア１８３に連結され得る。第３の周辺回路を介して１８３は、図示されていない配線に連結され得る。第３のパストランジスタ１４０の第２のジャンクション１４４は、第３の貫通ビア３１３に連結され得る。例えば、第３の貫通ビア３１３は、ＴＨＶ（Through Hole Via）であり得る。

第１のパストランジスタ１２０のゲート１２１、第２のパストランジスタ１３０のゲート１３１、及び第３のパストランジスタ１４０のゲート１４１は、共通の配線に連結され得る。第１の周辺回路ビア１８１、第２の周辺回路ビア１８２、及び第３の周辺回路ビア１８３は、共通の配線に連結され得る。

すなわち、第１のパストランジスタ１２０、第２のパストランジスタ１３０、及び第３のパストランジスタ１４０は、共通の制御信号に応答して、共通配線の共通電圧をそれぞれ第１の貫通ビア３１１、第２の貫通ビア３１２、及び第３の貫通ビア３１３に伝達することができる。

例として、周辺回路１００のコンポーネントのうち、第１の貫通ビア３１１、第２の貫通ビア３１２、及び第３の貫通ビア３１３に連結されたエレメントだけが図２に示されている。図２に図示されていない追加のコンポーネントが周辺回路１００に追加され得る。

メモリブロック２００のコンポーネントの特徴に応じて、第１の方向に沿って、第１〜第７の領域（Ｒ１〜Ｒ７）が区分され得る。しかし、第１〜第７の領域（Ｒ１〜Ｒ７）の区分は、説明の便宜のためであり、本発明の技術的思想と特徴を限定しない。

メモリブロック２００は、第２の活性領域２１０と、第２の活性領域２１０上の垂直構造物と、を含み得る。垂直構造物は、第２の活性領域２１０上に順次に積層される第１の絶縁層２１１と第１の導電層２２１とのペア、第２の絶縁層２１２と第２の導電層２２２とのペア、第３の絶縁層２１３と第３の導電層２２３とのペア、第４の絶縁層２１４と第４の導電層２２４とのペア、第５の導電層２２５と第５の絶縁層２１５とのペアを含み得る。

垂直構造物は、第１の方向に沿って延在され得る。例として、第２の方向に沿って、垂直構造物が繰り返して存在することができる。垂直構造物の第２の方向の一方の側面に垂直構造物を他の垂直構造物又は他のコンポーネントと分離する第１のワードラインカット１１（word line cut）が位置することができる。垂直構造物の第２の方向の他方の側面に垂直構造物を他の垂直構造物又は他のコンポーネントと分離する第２のワードラインカット１２が位置することができる。

垂直構造物の上に第６の絶縁層２１６と第６の導電層２２６とのペアを提供することができる。第６の導電層２２６は、第１の方向に沿って互いに向き合って離隔される第１の部分導電層２２６ａ及び第２の部分導電層２２６ｂを含み得る。第１の部分導電層２２６ａ及び第２の部分導電層２２６ｂは、第１の方向に沿って互いに離隔されて、第４の領域（Ｒ４）で下に位置する第６の絶縁層２１６を露出することができる。第４の領域（Ｒ４）は、例えば、ストリング選択ラインステア（string selection line stair）であり得る。

第１の部分導電層２２６ａは、第１の方向に沿って波形で進行する第１のストリング選択ラインカット１３（string selection line cut）及び第２のストリング選択ラインカット１４によって３つ（又は３つ以上）の導電層に分割される。第２の部分導電層２２６ｂは、第１の方向に沿って波形で進行する第３のストリング選択ラインカット１５（string selection line cut）及び第４のストリング選択ラインカット１６によって３つ（又は３つ以上）の導電層に分割される。すなわち、第６の導電層２２６に属する導電層の第２の方向に沿った境界は、第１の方向に沿って進行する波形を有し得る。

すなわち、観点によっては、第６の導電層２２６は、第１〜第４のストリング選択ラインカット（１３〜１６）及びストリング選択ラインステアによって分割された６つの導電層を含み得る。又は、第６の導電層２２６は、ストリング選択ラインのステアによって分割される第１の部分導電層２２６ａ及び第２の部分導電層２２６ｂを含み得る。なお、第６の導電層２２６は、第１〜第４のストリング選択ラインカット（１３〜１６）によって分割され、第１の方向に電気的に連結されて延在される３つの導電層（又は導電ライン）を含み得る。

第３の領域（Ｒ３）及び第５の領域（Ｒ５）で、垂直チャネル２３０は、第３の方向に第６の導電層２２６、第６の絶縁層２１６、及び垂直構造物を貫通することができる。垂直チャネル２３０は、第１〜第９の垂直チャネル（２３１〜２３９）を含み得る。垂直チャネルは、第１〜第６の導電層（２２１〜２２６）とともに第３の方向に積層されたセルトランジスタ（図１０参照）を形成することができる。

例として、第１〜第６の導電層（２２１〜２２６）と垂直チャネル２３０との間に、酸化シリコン膜、窒化シリコン膜、及び酸化シリコン膜を含む情報貯蔵膜を形成することができる。第１〜第６の導電層（２２１〜２２６）は、第１の方向に沿って延在されてセルトランジスタを連結する配線（図１０参照）とし得る。

例として、ストリング選択ラインカット（１３、１４、１５又は１６）は、最も近い垂直チャネルとの距離（第１の方向及び第２の方向の平面上の距離）をしきい値以上に維持するように、波形を有し得る。距離がしきい値以上に維持されると、不揮発性メモリ装置の製造時に不良（例えば、ストリング選択ラインカット（１３、１４、１５又は１６）と垂直チャネルとのショートなど）が発生することを防止する。

第２の領域（Ｒ２）及び第６の領域（Ｒ６）で、第１〜第６の絶縁層と第１〜第６の導電層とのペアは、第３の方向に沿ってステア（階段）の形態で減少する長さ（第１の方向の長さ）を有し得る。第２の領域（Ｒ２）及び第６の領域（Ｒ６）は、ワードラインステア（word line stair）とし得る。

第１の貫通ビア３１１は、第１の領域（Ｒ１）から第２の活性領域２１０を貫通して第３の方向に延び得る。第１の貫通ビア３１１は、第１の上部導電層２７１を介して第１の部分導電層２２６ａに含まれている導電層のうち、第２の方向の１番目の導電層上の第１のメモリセルビア２４１と連結され得る。第２の貫通ビア３１２は、第７の領域（Ｒ７）から第２の活性領域２１０を貫通して第３の方向に延び得る。第２の貫通ビア３１２は、第２の上部導電層２７２を介して第２の部分導電層２２６ｂに含まれている導電層のうち、第２の方向の１番目の導電層上の第２のメモリセルビア２４２と連結され得る。

第３の貫通ビア３１３は、第４の領域（Ｒ４）から第６の絶縁層２１６、垂直構造物、及び第２の活性領域２１０を貫通して第３の方向に延び得る。第３の貫通ビア３１３は、第３の上部導電層２７３を介して第１の部分導電層２２６ａに含まれている導電層のうち、第２の方向の１番目の導電層上の第３のメモリセルビア２４３、及び第２の部分導電層２２６ｂに含まれている導電層のうち、第２の方向の１番目の導電層上の第４のメモリセルビア２４４と連結され得る。

第４の貫通ビア３１４は、第１の領域（Ｒ１）から第２の活性領域２１０を貫通して第３の方向に延びる。第４の貫通ビア３１４は、第４の上部導電層２７４を介して第５の導電層２２５上の第５のメモリセルビア２４５と連結される。第５の貫通ビア３１５は、第７の領域（Ｒ７）から第２の活性領域２１０を貫通して第３の方向に延びる。第５の貫通ビア３１５は、第５の上部導電層２７５を介して第５の導電層２２５上の第６のメモリセルビア２４６と連結される。

第６の貫通ビア３１６は、第１の領域（Ｒ１）から第２の活性領域２１０を貫通して第６の上部導電層２７６を介して、第４の導電層２２４上の第７のメモリセルビア２４７と連結される。第７の貫通ビア３１７は、第７の領域（Ｒ７）から第２の活性領域２１０を貫通して第７の上部導電層２７７を介して、第４の導電層２２４上の第８のメモリセルビア２４８と連結される。

第８の貫通ビア３１８は、第１の領域（Ｒ１）から第２の活性領域２１０を貫通して第８の上部導電層２７８を介して第３の導電層２２３上の第９のメモリセルビア２４９と連結される。第９の貫通ビア３１９は、第７の領域（Ｒ７）から第２の活性領域２１０を貫通して第９の上部導電層２７９を介して第３の導電層２２３上の第１０のメモリセルビア２５０と連結される。

第１０の貫通ビア３２０は、第１の領域（Ｒ１）から第２の活性領域２１０を貫通して第３の方向に延びる。第１０の貫通ビア３２０は、第１０の上部導電層２８０を介して第１の部分導電層２２６ａに含まれている導電層のうち、第２の方向の２番目の導電層上の第１１のメモリセルビア２５１と連結される。第１１の貫通ビア３２１は、第７の領域（Ｒ７）から第２の活性領域２１０を貫通して第３の方向に延びる。第１１の貫通ビア３２１は、第１１の上部導電層２８１を介して第２の部分導電層２２６ｂに含まれている導電層のうち、第２の方向の２番目の導電層上の第１２のメモリセルビア２５２と連結される。

第１２の貫通ビア３２２は、第４の領域（Ｒ４）から第６の絶縁層２１６、垂直構造物及び第２の活性領域２１０を貫通して第３の方向に延びる。第１２の貫通ビア３２２は、第１２の上部導電層２８２を介して第１の部分導電層２２６ａに含まれている導電層のうち、第２の方向の２番目の導電層上の第１３のメモリセルビア２５３、及び第２の部分導電層２２６ｂに含まれている導電層のうち、第２の方向の２番目の導電層上の第１４のメモリセルビア２５４と連結される。

第１３の貫通ビア３２３は、第１の領域（Ｒ１）から第２の活性領域２１０を貫通して第１３の上部導電層２８３を介して第２の導電層２２２上の第１５のメモリセルビア２５５と連結される。第１４の貫通ビア３２４は、第７の領域（Ｒ７）から第２の活性領域２１０を貫通して第１４の上部導電層２８４を介して第２の導電層２２２上の第１６のメモリセルビア２５６と連結される。

第１５の貫通ビア３２５は、第１の領域（Ｒ１）から第２の活性領域２１０を貫通して第１５の上部導電層２８５を介して第１の導電層２２１上の第１７のメモリセルビア２５７と連結される。第１６の貫通ビア３２６は、第７の領域（Ｒ７）から第２の活性領域２１０を貫通して第１６の上部導電層２８６を介して第１の導電層２２１上の第１８のメモリセルビア２５８と連結される。

第１７の貫通ビア３２７は、第１の領域（Ｒ１）から第２の活性領域２１０を貫通して第３の方向に延びる。第１７の貫通ビア３２７は、第１７の上部導電層２８７を介して第１の部分導電層２２６ａに含まれている導電層のうち、第２の方向の３番目の導電層上の第１９のメモリセルビア２５９と連結される。第１８の貫通ビア３２８は、第７の領域（Ｒ７）から第２の活性領域２１０を貫通して第３の方向に延びる。第１８の貫通ビア３２８は、第１８の上部導電層２８８を介して第２の部分導電層２２６ｂに含まれている導電層のうち、第２の方向の３番目の導電層上の第２０のメモリセルビア２６０と連結される。

第１９の貫通ビア３２９は、第４の領域（Ｒ４）から第６の絶縁層２１６、垂直構造物及び第２の活性領域２１０を貫通して第３の方向に延びる。第１９の貫通ビア３２９は、第１９の上部導電層２８９を介して第１の部分導電層２２６ａに含まれている導電層のうち、第２の方向の３番目の導電層上の第２１のメモリセルビア２６１、及び第２の部分導電層２２６ｂに含まれている導電層のうち、第２の方向の３番目の導電層上の第２２のメモリセルビア２６２と連結される。

第１〜第５の導電層（２２１〜２２５）と、第３の貫通ビア３１３、第１２の貫通ビア３２２及び第１９の貫通ビア３２９との間に第１の絶縁物質２０１が提供される。第１の絶縁物質２０１は、第１〜第６の絶縁層（２１１〜２１６）と同一であってもよいし、異なっていてもよい。

第３の領域（Ｒ３）及び第５の領域（Ｒ５）で、第６の導電層２２６の上に導電ライン３４０が提供される。図面が不必要に複雑になることを防止するために、２つの第１及び第２の導電ライン（３４１、３４２）が例として示される。例えば、２つの第１及び第２の導電ライン（３４１、３４２）は、垂直チャネル２３０の第２の方向の１つの列に対応することができる。

垂直チャネル２３０の第２の方向の１つの列において、１つの導電ライン（例えば、３４１）は、導電ラインビア３５１を介して奇数番目の垂直チャネルに連結される。垂直チャネル２３０の第２の方向の１つの列において、もう一つの導電ライン（例えば、３４２）は、導電ラインビア（図示せず）を介して偶数番目の垂直チャネルに連結される。

第２の方向に沿って延びる垂直チャネルの２つの列は、１つの垂直チャネルグループに区分され得る。垂直チャネルは、一つの垂直チャネルグループに属する２つの列に第２の方向に沿って交互に配置され得る。図１に示すように、一つの垂直チャネルグループに１２個（又はそれ以上）の垂直チャネルが含まれる。

工程上の問題のために、第１〜第５の導電層（２２１〜２２５）は、第１のワードラインカット１１及び第２のワードラインカット１２を介してタングステンのような金属物質を注入することにより製造され得る。しかし、第６の導電層２２６を、金属物質を注入することにより製造しようとするとき、第１のストリング選択ラインカット１３と第２のストリング選択ラインカット１４との間の導電層は、金属物質を第１のストリング選択ラインカット１３及び第２のストリング選択ラインカット１４を介して注入することにより、製造しなければならない。

同様に、第３のストリング選択ラインカット１５と第４のストリング選択ラインカット１６との間の導電層は、金属物質を第３のストリング選択ラインカット１５及び第４のストリング選択ラインカット１６を介して注入することにより製造しなければならない。

第１〜第４のストリング選択ラインカット（１３〜１６）は、第１及び第２のワードラインカット（１１，１２）よりも、小さい幅（第１の方向の幅）を有する。したがって、金属物質は、第１〜第４のストリング選択ラインカット（１３〜１６）を介して正常に注入され得ない。第１〜第４のストリング選択ラインカット（１３〜１６）間の導電層は、正常には形成され得ない。

このような問題を解決するために、第６の導電層２２６は、ポリシリコンのような積層又は成長可能な物質を用いて製造され得る。しかし、ポリシリコンは、タングステンのような金属物質と比較して大幅に低い導電率を有する。したがって、メモリブロック２００の性能が低下され得る。

本発明の実施形態による不揮発性メモリ装置は、第６の導電層２２６の性能が低下されることを防止するために、第４の領域（Ｒ４）のストリング選択ラインステアを介して第６の導電層２２６を、第１の部分導電層２２６ａ及び第２の部分導電層２２６ｂに分割する。第６の導電層２２６の長さが減少するため、第６の導電層２２６の抵抗が減少する。

なお、本発明の実施形態による不揮発性メモリ装置は、第１及び第２のワードラインカット（１１，１２）に垂直であり、そして第１〜第４のストリング選択ラインカット（１３〜１６）、第４の領域（Ｒ４）の垂直なストリング選択ラインステアから垂直構造物を貫通する貫通ビア（３１３、３２２、３２９）を介して第６の導電層２２６に、追加に電圧を印加する。第６の導電層２２６に、より強く電圧が印加されるほど、第６の導電層２２６の抵抗が増加することによって発生する性能の低下が補償される。

図１において、第１〜第１９貫通ビア（３１１〜３２９）の具体的な位置が例示された。しかし、本発明の技術的思想は、図１に示された位置に限定されない。例えば、第１〜第１９の貫通ビア（３１１〜３２９）の位置は、第２の方向に沿って調節されたり、代替されたりする。

なお、ストリング選択ラインカット（１３、１４、１５又は１６）及び第４の領域（Ｒ４）のストリング選択ラインステアによって分離された、第６の導電層２２６に属する導電層のいずれか１つの導電層に、第４の領域（Ｒ４）のストリング選択ラインステアを介して２つ以上の貫通ビアが電気的に（例えば、対応する上部導電層及び対応するメモリセルビアを介して）連結されてもよい。

図１及び図２において、第６の導電層２２６に第２の方向に沿って２つのストリング選択ラインカットが提供されるものとして説明された。しかし、第６の導電層２２６で第２の方向に沿って配置されるストリング選択ラインカットの数は、さらに増加することができる。

図３は、不揮発性メモリ装置の他の例による平面図を示す。図３の実施形態は、第１〜第４のストリング選択ラインカット（１７〜２０）と垂直ダミーチャネル３００を除けば、図１及び図２を参照して説明されたものと同一である。したがって、重複する説明は省略され、図３を不必要に複雑にするコンポーネントも、また省略される。

図３を参照すると、第１のストリング選択ラインカット１７、第２のストリング選択ラインカット１８、第３のストリング選択ラインカット１９、及び第４のストリング選択ラインカット２０は、第１の方向に直線の形態に延在される。

第２の方向に延びる垂直チャネルの２つの列を含む垂直チャネルグループは、１４個（又はそれ以上）の垂直チャネルを含み得る。各グループに属する垂直チャネルのうち、少なくとも一つは、第１のストリング選択ラインカット１７又は第３のストリング選択ラインカット１９と重なる垂直ダミーチャネルであり得る。各グループに属する垂直チャネルのうち、少なくとももう一つは、第２のストリング選択ラインカット１８又は第４のストリング選択ラインカット２０と重なる垂直ダミーチャネルであり得る。

垂直ダミーチャネルがストリング選択ラインカット（１７、１８、１９又は２０）の位置に重なるように垂直チャネルが配置されると、ストリング選択ラインカット（１７、１８、１９又は２０）とストリング選択ラインカット（１７、１８、１９又は２０）に最も近い垂直チャネル（垂直ダミーチャネルを除く）との間の距離がしきい値以上に維持される。したがって、ストリング選択ラインカット（１７、１８、１９又は２０）は、波形を有しなくてもよい。

図４は、不揮発性メモリ装置のもう１つの例による平面図を示す。図５は、図４の不揮発性メモリ装置のＩＩ−ＩＩ’ラインに沿った断面図である。図６は、図４のＩＩＩ−ＩＩＩ’ラインに沿った断面図である。第４の領域（Ｒ４）のストリング選択ラインステアに対応する部分を除けば、図４、図５及び図６の不揮発性メモリ装置は、図１及び図２の不揮発性メモリ装置と同一である。したがって、重複する説明は省略される。

図４、図５及び図６を参照すると、第６の絶縁層２１６及び第５の導電層２２５は、第４の領域（Ｒ４）のストリング選択ラインステアで、第１の方向に沿って互いに向き合って離隔されるように分離され得る。第５の導電層２２５は、第１の部分導電層２２５ａ及び第２の部分導電層２２５ｂに分割され得る。

第４の領域（Ｒ４）のストリング選択ラインステアでは、第６の導電層２２６のための第３の貫通ビア３１３、第１２の貫通ビア３２２、及び第１９の貫通ビア３２９に加えて、第５の導電層２２５のための第２０の貫通ビア３３０が提供され得る。第２０の貫通ビア３３０は、第２０の上部導電層２９０を介して第５の導電層２２５の第１の部分導電層２２５ａ上の第２３のメモリセルビア２６３に連結され、第２の部分導電層２２５ｂ上の第２４のメモリセルビア２６４に連結される。第２０の貫通ビア３３０と第１〜第４の導電層（２２１〜２２４）との間に第２の絶縁物質２０２が提供され得る。

周辺回路１００は、第４の貫通ビア３１４に電圧を供給する第４のパストランジスタ１５０、第５の貫通ビア３１５に電圧を供給する第５のパストランジスタ１６０、及び第２０の貫通ビア３３０に電圧を供給する第６のパストランジスタ１７０を含み得る。

第４のパストランジスタ１５０は、ゲート１５１、絶縁膜１５２、第１のジャンクション１５３、及び第２のジャンクション１５４を含み得る。第５のパストランジスタ１６０は、ゲート１６１、絶縁膜１６２、第１のジャンクション１６３、及び第２のジャンクション１６４を含み得る。第６のパストランジスタ１７０は、ゲート１７１、絶縁膜１７２、第１のジャンクション１７３、及び第２のジャンクション１７４を含み得る。

第４のパストランジスタ１５０の第１のジャンクション１５３は、第４の周辺回路ビア１８４に連結される。第４の周辺回路ビア１８４は、図示されていない配線に連結され得る。第４のパストランジスタ１５０の第２のジャンクション１５４は、第４の貫通ビア３１４に連結され得る。

第５のパストランジスタ１６０の第１のジャンクション１６３は、第５の周辺回路ビア１８５に連結される。第５の周辺回路ビア１８５は、図示されていない配線に連結される。第５のパストランジスタ１６０の第２のジャンクション１６４は、第５の貫通ビア３１５に連結される。

第６のパストランジスタ１７０の第１のジャンクション１７３は、第６の周辺回路ビア１８６に連結される。第６の周辺回路ビア１８６は、図示されていない配線に連結される。第６のパストランジスタ１７０の第２のジャンクション１７４は、第２０の貫通ビア３３０に連結される。

第４のパストランジスタ１５０のゲート１５１、第５のパストランジスタ１６０のゲート１６１、及び第６のパストランジスタ１７０のゲート１７１は、共通の配線に連結される。第４の周辺回路ビア１８４、第５の周辺回路ビア１８５、及び第６の周辺回路１８６は、共通の配線に連結される。

すなわち、第４のパストランジスタ１５０、第５のパストランジスタ１６０、及び第６のパストランジスタ１７０は、共通の制御信号に応答して、共通配線の共通電圧をそれぞれ第４の貫通ビア３１４、第５の貫通ビア３１５、第２０の貫通ビア３３０に伝達することができる。

第５の導電層２２５は、ストリング選択ラインカット（１３、１４、１５又は１６）によって分離されないため、第４の領域（Ｒ４）のストリング選択ラインステアに１つの貫通ビアが提供されることで、第５の導電層２２５に電圧を強く印加することが可能となる。しかし、第４の領域（Ｒ４）のストリング選択ラインステアに、第５の導電層２２５のための複数の貫通ビアが提供されて、第１の部分導電層２２５ａ及び第２の部分導電層２２５ｂと電気的に連結（たとえば、対応する上部導電層及び対応するメモリセルビアを介して）されてもよい。

図７は、メモリブロック２００の断面図の他の例を示す。図７の断面図は、第３の貫通ビア３１３を除けば、図２のメモリブロック２００の断面図と同一である。したがって、重複する参照記号は省略され、また重複する説明は省略される。

図７を参照すると、第１のワードラインステア（ＷＬＳ１）と第２のワードラインのステア（ＷＬＳ２）との間に垂直構造物が配置され得る。ワンペア(one pair)の絶縁層及び導電層は、１つの層（floor）を形成することができる。垂直構造物は、第１〜第５の層（Ｆ１〜Ｆ５）を形成することができる。垂直構造物上に、ストリング選択ラインステア（ＳＳＬＳ）が提供される第６の層（Ｆ６）が位置することができる。

ストリング選択ラインステア（ＳＳＬＳ）の第３の貫通ビア３１３は、第３の貫通ビア３１３を取り囲む絶縁膜（ＩＬ）によって、第１〜第５の層（Ｆ１〜Ｆ５）の導電層と電気的に絶縁され得る。例として、絶縁膜（ＩＬ）は、第３の方向に沿って第５の層（Ｆ５）と第３の上部導電層２７３との間の特定の位置までのみ第３の貫通ビア３１３を包み隠し得る。

例として、図４、図５及び図６を参照して説明されたように、複数の層から導電層が第１の方向に沿って互いに向き合って離隔されるようにストリング選択ラインステア（ＳＳＬＳ）を拡張することができる。

図８は、不揮発性メモリ装置のもう１つの例の平面図である。図９は、図８のＩＶ−ＩＶ’ラインに沿った断面図を示す。図８及び図９は、２つのストリング選択ラインステア（ＳＳＬＳ１、ＳＳＬＳ２）と対応する貫通ビアと（３１３、３３１）が提供されることを除けば、図１及び図２のメモリブロック２００と同一である。したがって、重複する参照記号は省略され、また重複する説明は省略される。

図８及び図９を参照すると、第６の層（Ｆ６）の導電層（例えば、第６の導電層２２６）は、第１のストリング選択ラインステア（ＳＳＬＳ１）及び第２のストリング選択ラインステア（ＳＳＬＳ２
）によって３つの部分導電層（２２６ａ、２２６ｂ、２２６ｃ）に区分される。すなわち、第６の層（Ｆ６）の導電層は、第１及び第２のストリング選択ラインステア（ＳＳＬＳ１、ＳＳＬＳ２）及びストリング選択ラインカット（１３，１４，１５、１６、２１、２２）によって９つの導電層に区分される。

第１のストリング選択ラインステア（ＳＳＬＳ１）に、図１及び図２の第４の領域（Ｒ４）と同様に、第３の貫通ビア３１３、第１２の貫通ビア３２２、及び第１９の貫通ビア３２９が提供される。第３の貫通ビア３１３、第１２の貫通ビア３２２、及び第１９の貫通ビア３２９は、各々対応する上部導電層とメモリセルビアを介して第１の部分導電層２２６ａに属する導電層（ストリング選択ラインカット（１３，１４）によって分離された導電層）の中の対応する導電層、及び第２の部分導電層２２６ｂに属する導電層（ストリング選択ラインカット（１５、１６）によって分離された導電層）の中の対応する導電層に連結される。

第３の貫通ビア３１３、第１２の貫通ビア３２２、及び第１９の貫通ビア３２９の各々は、垂直構造物と第２の活性領域２１０を貫通して周辺回路１００の対応するパストランジスタ（例えば、１４０）に電気的に連結され得る。

第２のストリング選択ラインステア（ＳＳＬＳ２）に第２１の貫通ビア３３１、第２２の貫通ビア３３２、第２３の貫通ビア３３３が提供される。第２１の貫通ビア３３１、第２２の貫通ビア３３２、及び第２３の貫通ビア３３３は、各々対応する上部導電層とメモリセルビアを介して第２の部分導電層２２６ｂに属する導電層（ストリング選択ラインカット（１５，１６）によって分離された導電層）の中の対応する導電層、及び第３の部分導電層に２２６ｃに属する導電層（ストリング選択ラインカット（２１、２２）によって分離された導電層）の中の対応する導電層に連結される。

第２１の貫通ビア３３１、第２２の貫通ビア３３２は、第２３の貫通ビア３３３の各々は、垂直構造物と第２の活性領域２１０を貫通して周辺回路１００の対応するパストランジスタ（例えば、１８０）に電気的に連結される。

図８及び図９を参照して説明されたように、第１の方向に沿って複数のストリング選択ラインステアが提供され得る。複数のストリング選択ラインステアが提供されるとき、ストリング選択ラインステア及びストリング選択ラインカットによって分離された各々の導電層は、２つのパストランジスタを介して電圧の供給を受けられる。

第６の層（Ｆ６）の導電層は、ストリング選択ラインカット（１３，１４，１５、１６、２１、２２）によって第２の方向に沿って互いに分離され、そして上部導電層及びメモリセルビアを介して電気的に連結されて、第１の方向に沿って延在される導電ラインとし得る。図１及び図２を参照して説明されたように、一つのストリング選択ラインステアが提供されるとき、導電ラインの各々は、３つのパストランジスタから電圧の供給を受ける。

図８及び図９を参照して説明されたように２つのストリング選択ラインステアが提供されるとき、導電ラインの各々は、４つのパストランジスタからの電圧を供給される。つまり、ｋ個（ｋは正の整数）のストリング選択ラインステアが提供されるとき、導電ラインの各々は、（ｋ＋２）個のパストランジスタから電圧の供給を受けることができる。

例として、垂直構造物を貫通する垂直チャネルの総数は、ｎ個であり得る。第２の方向に沿ってｉ個のストリング選択ラインカットが提供され、そして第１の方向に沿ってｊ個のストリング選択ラインステアが提供されるとき、ストリング選択ラインカット及びストリング選択ラインステアによって分離された各導電層に属する垂直チャネルの数（ｍ）は、次式によって計算される。

図４、図５及び図６を参照して説明されたように、特定の層からストリング選択ラインカットが提供されず、そしてストリング選択ラインステアが提供され得る。このとき、該当する層のストリング選択ラインカットによって分離された各導電層に属する垂直チャネルの数は、「ｎ/（ｉ＋１）」であり得る。

垂直構造物がステア形を有するため、ストリング選択ラインステアによって分離された各導電層の第１の方向の長さは、ストリング選択ラインステアによって分離されていない各導電層の第１の方向の長さの「１/（ｉ＋１）」よりも小さくなり得る。

図１０は、例としての貫通ビア４００の形態を示す。図１、図２及び図１０を参照すると、工程上の特徴により、貫通ビア（例えば、４１０又は４２０）は、第３の方向に進行すればするほど断面積（第１の方向及び第２の方向の平面に沿った断面積）が増加する。なお、一度に形成できるホール(hole)の深さが限定されるため、貫通ビア４００は、複数の階層（４１０、４２０）を含み得る。複数の階層（４１０、４２０）の各々の断面積は、第３の方向に進行すればするほど増加することができる。

例として、貫通ビア４００の形態は、第３の方向に延在される他の構造物、例えば、周辺回路ビア、垂直チャネル、メモリセルビアの少なくとも１つにも同様に適用される。

例として、９２層の垂直構造物で、垂直チャネルの最上段の断面積は、最下段の断面積よりも２５％程度大きい。一方、９２層の垂直構造物内の最下段の導電層（例えば、２２１）の第１の方向の長さは、最上段の導電層（例えば、２５１）の第１の方向の長さよりも７％程度大きい。

垂直チャネルの断面積が増加すると、該当する層の導電層の断面積は、例えば、第２の方向及び第３の方向の平面上の断面積が減少する。断面積の減少は、導電層の導電率の低下をもたらす。垂直構造物の上層に向かうときの抵抗が増加する程度（垂直チャネルの断面積の増加に起因する抵抗の増加）は、垂直構造物の上層に向かうときの抵抗が減少する程度（導電層の第１の方向の長さの減少による抵抗の減少）よりも大きい。

このような抵抗の増加を補償して不揮発性メモリ装置の性能を向上させるために、図４、図５及び図６を参照して説明されたように、垂直構造物の上層部までストリング選択ラインステアを延長して抵抗を減らす構造が応用され得る。

図１１は、図１の点線ボックス（ＤＢ）に対応する回路図の例を示す。図１、図２及び図１１を参照すると、複数のセルストリング（ＣＳ）が第２の活性領域２１０上に配置され得る。複数のセルストリング（ＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２、ＣＳ３１、ＣＳ３２）は、第２の活性領域２１０上（又は内に）に形成される共通ソースライン（ＣＳＬ）に共通して連結され得る。

セルストリング（ＣＳ１１、ＣＳ２１、ＣＳ３１）は、第１のビットライン（ＢＬ１）に連結され、セルストリング（ＣＳ１２、ＣＳ２２、ＣＳ３２）は、第２のビットライン（ＢＬ２）に連結することができる。例えば、第１のビットライン（ＢＬ１）は、第１及び第２の導電ライン（３４１、３４２）のいずれか１つ（例えば、第１の導電ライン３４１）に対応し、第２のビットライン（ＢＬ２）は、第１及び第２の導電ライン（３４１、３４２）のいずれか他の１つ（例えば、第２の導電ライン３４２）に対応することができる。

セルストリング（ＣＳ１１、ＣＳ２１、ＣＳ３１）は、第２の方向に沿って、奇数番目の垂直チャネル（２３４、２３６、２３８）に対応する。セルストリング（ＣＳ１２、ＣＳ２２、ＣＳ３２）は、第２の方向に沿って偶数番目の垂直チャネル（２３５、２３７、２３９）に対応する。

垂直チャネル（２３４〜２３９）は、第２の方向に沿って一列に配置されているが、図面が不必要に複雑になることを防止するために、図１２のセルストリング（ＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２、ＣＳ３１、ＣＳ３２）は、多数の行と列で図示される。例として、ビットライン（ＢＬ１、ＢＬ２）が延びる方向は列方向であり、ストリング選択ライン（ＳＳＬ１、ＳＳＬ２、ＳＳＬ３）が延びる方向は、行方向である。図１１において、すなわち、垂直チャネル（２３４〜２３９）は、３つの行と２つの列で示される。

各行のセルストリングは、接地選択ライン（ＧＳＬ）に共通に連結され、そして第１〜第３のストリング選択ライン（ＳＳＬ１〜ＳＳＬ３）のうち、対応するストリング選択ラインに連結され得る。各列のセルストリングは、第１及び第２のビットライン（ＢＬ１、ＢＬ２）のうち、対応するビットラインに連結され得る。

各セルストリングは、接地選択ライン（ＧＳＬ）に連結される少なくとも一つの接地選択トランジスタ（ＧＳＴ）、複数のワードライン（ＷＬ１〜ＷＬ４）に各々連結される複数のメモリセルトランジスタ（ＭＣ１〜ＭＣ４）、及び対応するストリング選択ライン（ＳＳＬ１、ＳＳＬ２又はＳＳＬ３）に連結されるストリング選択トランジスタ（ＳＳＴ１、ＳＳＴ２又はＳＳＴ３）を含み得る。

接地選択トランジスタ（ＧＳＴ）は、垂直チャネル（２３４〜２３９）及び第１の導電層２２１の中で、垂直チャネル（２３４〜２３９）に隣接した部分に対応することができる。接地選択ライン（ＧＳＬ）は、第１の導電層２２１に対応することができる。同様に、第１〜第４のメモリセルトランジスタ（ＭＣ１〜ＭＣ４）とワードライン（ＷＬ１〜ＷＬ４）は、第２〜第５の導電層（２２２〜２２５）と垂直チャネル（２３４〜２３９）に対応することができる。

第１のストリング選択ライン（ＳＳＬ１）は、第６の導電層２２６に属する導電層（第１〜第４のストリング選択ラインカット（１３〜１６）と、ストリング選択ラインステアによって分離された導電層）の中で第２及び第４のストリング選択ラインカット（１４、１６）によって分離された導電層（第２の方向に沿って３番目に位置した導電層）に対応することができる。

第２のストリング選択ライン（ＳＳＬ２）は、第６の導電層２２６に属する導電層（第１〜第４のストリング選択ラインカット（１３〜１６）とストリング選択ラインステアによって分離された導電層）の中で、第１〜第４のストリング選択ラインカット（１３〜１６）によって分離された導電層（第２の方向に沿って２番目に位置した導電層）に対応することができる。

第３のストリング選択ライン（ＳＳＬ３）は、第６の導電層２２６に属する導電層（第１〜第４のストリング選択ラインカット（１３〜１６）及びストリング選択ラインステアによって分離された導電層）の中で、第１及び第３のストリング選択ラインカット（１３、１５）によって分離された導電層（第２の方向に沿って、１番目に位置した導電層）に対応することができる。

図１〜図１１において、１つのセルストリングに含まれるセルトランジスタの数が６個として例示された。しかし、１つのセルストリングに含まれるセルトランジスタの数は限定されない。垂直構造物の層数が増加するほど、１つのセルストリングに含まれるセルトランジスタの数が増加することができる。

なお、１つのセルストリングに属するセルトランジスタのうち、接地選択トランジスタ、メモリセルトランジスタ、又はストリングを選択トランジスタとして使用されるセルストリングの数は可変され得る。１つのセルストリングに属するセルトランジスタの中の一部は、データを貯蔵しないダミーメモリセルトランジスタとして使用され得る。

図１２は、本発明の実施形態による不揮発性メモリ装置５００を示すブロック図である。図１２を参照すると、不揮発性メモリ装置５００は、メモリセルアレイ５１０、パス回路部５２０、ブロックデコーダ５３０、行デコーダ５４０、ページバッファ５５０、データの入力及び出力回路５６０、バッファ５７０、並びに制御ロジック５８０を含む。

メモリセルアレイ５１０は、複数のメモリブロック（５１１、５１２）を含む。各メモリブロックは、複数のメモリセルを含む。例えば、各メモリブロックは、図１〜図１１を参照して説明されたメモリブロック２００を含み得る。メモリブロック２００が第２の方向に沿って繰り返し提供され、複数のメモリブロック（５１１、５１２）に対応することができる。

図１、図２、図１１及び図１２を参照して説明されたように、各メモリブロック（例えば、５１１）は、接地選択ライン（ＧＳＬ）、第１〜第４のワードライン（ＷＬ１〜ＷＬ４）、第１〜第３のストリング選択ライン（ＳＳＬ１〜ＳＳＬ３）に連結される。各メモリブロックは、複数のビットライン（ＢＬ）を介してページバッファ５５０に連結される。

図１及び図２の構造の例では、ビットライン（ＢＬ）は、第１〜第１６ビットライン（ＢＬ１〜ＢＬ１６）を含み得る。複数のメモリブロック（５１１、５１２）は、複数のビットライン（ＢＬ）に共通して連結され得る。例えば、第１及び第２の導電ライン（３４１、３４２）が第２の方向に延ばされて、複数のメモリブロックに共通して連結され得る。

例として、複数のメモリブロック（ＢＬＫ１〜ＢＬＫｚ）の各々は、消去動作の単位であり得る。各メモリブロックに属するメモリセルは、同時に消去され得る。他の例としては、各メモリブロックは、複数のサブブロックに分割され得る。複数のサブブロックの各々は、消去動作の単位であり得る。

パス回路５２０は、複数のメモリブロック（５１１、５１２）に各々対応する複数のパス回路（５２１、５２２）を含み得る。例として、１つのメモリブロック５１１に対応する１つのパス回路５２１の構造が示されている。

接地選択ライン（ＧＳＬ）及び第１〜第４のワードライン（ＷＬ１〜ＷＬ４）は、それぞれ、第１〜第５の導電層（２２１〜２２５）に対応する。接地選択ライン（ＧＳＬ）及び第１〜第４のワードライン（ＷＬ１〜ＷＬ４）の各々は、両端のワードラインステアから２つの貫通ビアを介して２つのパストランジスタに連結される。つまり、パス回路５２１は、接地選択ライン（ＧＳＬ）及び第１〜第４のワードライン（ＷＬ１〜ＷＬ４）の各々に対して、２つずつのパストランジスタを具備する。

第１〜第３のストリング選択ライン（ＳＳＬ１〜ＳＳＬ３）は、第６の導電層２２６に対応する。第１〜第３のストリング選択ライン（ＳＳＬ１〜ＳＳＬ３）の各々は、両端のワードラインステア及び中央のストリング選択ラインステアから３つの貫通ビアを介して３つのパストランジスタに連結される。つまり、パス回路５２１は、第１〜第３のストリング選択ライン（ＳＳＬ１〜ＳＳＬ３）の各々に対して、３つずつのパストランジスタを具備する。

ブロックデコーダ５３０は、ブロックワードライン（ＢＬＫＷＬ、ＢＬＫＷＬｓ）に連結される。ブロックデコーダ５３０は、制御ロジック５８０の制御に応答して動作する。ブロックデコーダ５３０は、バッファ５７０から受信されるブロックアドレス（ＢＡ）をデコードする。ブロックデコーダ５３０は、ブロックワードライン（ＢＬＫＷＬ、ＢＬＫＷＬｓ）の中でブロックアドレス（ＢＡ）が指すブロックワードライン（例えば、ＢＬＫＷＬ）を活性化し、ブロックワードライン（ＢＬＫＷＬ）に連結されたパス回路５２１のパストランジスタをターンオンする。

パス回路５２１のパストランジスタがターンオンされると、パス回路５２１に連結されたメモリブロック５１１の接地選択ライン（ＧＳＬ）、第１〜第４のワードライン（ＷＬ１〜ＷＬ４）、及び第１〜第３のストリング選択ライン（ＳＳＬ１〜ＳＳＬ３）が行デコーダ５４０に連結される。

行デコーダ５４０は、パス回路５２１、接地選択ライン（ＧＳＬ）、第１〜第４のワードライン（ＷＬ１〜ＷＬ４）、及び第１〜第３のストリング選択ライン（ＳＳＬ１〜ＳＳＬ３）を介してメモリブロック５１１に連結される。行デコーダ５４０は、制御ロジック５８０の制御に基づいて動作する。

行デコーダ５４０は、バッファ５７０から受信される行アドレス（ＲＡ）をデコードし、デコードされた行アドレスに基づいて接地選択ライン（ＧＳＬ）、第１〜第４のワードライン（ＷＬ１〜ＷＬ４）、及び第１〜第３のストリング選択ライン（ＳＳＬ１〜ＳＳＬ３）に印加される電圧を制御することができる。

ページバッファ５５０は、第１〜第１６のビットライン（ＢＬ１〜ＢＬ１６）を介してメモリセルアレイ５１０に連結される。ページバッファ５５０は、データライン（ＤＬ）を介してデータの入力及び出力回路５６０に連結される。ページバッファ５５０は、制御ロジック５８０の制御に基づいて動作する。

書き込みの動作時に、ページバッファ５５０は、メモリセルトランジスタに書き込まれるデータを格納することができる。格納されたデータに基づいて、ページバッファ５５０は、第１〜第１６のビットライン（ＢＬ１〜ＢＬ１６）に電圧を印加することができる。読み取りの動作時、書き込みの動作時、又は消去動作の検証の読み取り時に、ページバッファ５５０は、第１〜第１６のビットライン（ＢＬ１〜ＢＬ１６）の電圧を検出して検出結果を格納することができる。

データの入力及び出力回路５６０は、複数のデータライン（ＤＬ）を介してページバッファ５５０と連結される。データの入力及び出力回路５６０は、バッファ５７０から列アドレス（ＣＡ）を受信することができる。データの入力及び出力回路５６０は、ページバッファ５５０によって読み取られたデータを列アドレス（ＣＡ）に応じて、バッファ５７０に出力することができる。データの入力及び出力回路５６０は、列アドレス（ＣＡ）に依存し、バッファ５７０から受信したデータをページバッファ５５０に伝達することができる。

バッファ５７０は、外部装置と第１のチャンネル（ＣＨ１）を介してコマンド（ＣＭＤ）とアドレス（ＡＤＤＲ）を受信し、そしてデータ（ＤＡＴＡ）を交換することができる。バッファ５７０は、制御ロジック５８０の制御に基づいて動作することができる。バッファ５７０は、コマンド（ＣＭＤ）を制御ロジック５８０に伝達することができる。バッファ５７０は、アドレス（ＡＤＤＲ）のブロックアドレス（ＢＡ）をブロックデコーダ５３０に伝達し、行アドレス（ＲＡ）を行デコーダ５４０に伝達し、列アドレス（ＣＡ）を、データの入力及び出力回路５６０に伝達することができる。バッファ５７０は、データ（ＤＡＴＡ）をデータ入力及び出力回路５６０と交換することができる。

制御ロジック５８０は、外部装置と第２のチャネル（ＣＨ２）を介して制御信号（ＣＴＲＬ）を交換することができる。制御ロジック５８０は、バッファ５７０にコマンド（ＣＭＤ）、アドレス（ＡＤＤＲ）、及びデータ（ＤＡＴＡ）をルーティングさせるように制御することができる。制御ロジック５８０は、バッファ５７０から受信されたコマンド（ＣＭＤ）をデコードし、デコードされたコマンドに基づいて不揮発性メモリ装置５００を制御することができる。

制御ロジック５８０は、電圧発生器５８０を含み得る。電圧発生器５８０は、接地選択ライン（ＧＳＬ）、第１〜第４のワードライン（ＷＬ１〜ＷＬ４）、及び第１〜第３のストリング選択ライン（ＳＳＬ１〜ＳＳＬ３）に印加される多様な電圧を生成することができる。制御ロジック５８０は、電圧発生器５８０によって生成された多様な電圧を行デコーダ５４０に伝達することができる。

上述された内容は、本発明を実施するための具体的な実施形態である。本発明は、上述された実施形態だけでなく、単純に設計変更されたり、容易に変更したりできる実施形態も、また含む。なお、本発明は、実施形態を用いて容易に変形して実施することができる技術も含まれるはずである。したがって、本発明の範囲は、上述された実施形態に限定されてはならず、後述する特許請求の範囲だけでなく、この発明の特許請求の範囲と均等なものによって定められなければならないだろう。

１１０：第１の活性領域
１２０、１３０、１４０：パストランジスタ
１２１、１３１、１４１：ゲート
１２２、１３２、１４２：絶縁膜
１２３，１３３、１４３：第１のジャンクション
１２４、１３４、１４４：第２のジャンクション
１８１、１８２、１８３：周辺回路ビア
２１０：第２の活性領域
２１１〜２１５：第１〜第５の導電層
２２１〜２２５：第１〜第５の絶縁層
２１６：第６の絶縁層
２２６：第６の導電層
２２６ａ、２２６ｂ：部分導電層
２３０、２３１〜２３９：垂直チャネル
２４１〜２６４：メモリセルビア
２７１〜２９０：上部導電層
３１１〜３３１：貫通ビア
３４１、３４２：導電ライン
３５１：導電ラインビア
１１、１２：ワードラインカット
１３，１４，１５，１６：ストリング選択ラインカット

Claims (20)

1. 不揮発性メモリ装置であって、
   第１の活性領域及び前記第１の活性領域上に形成される素子を含む周辺回路と、前記周辺回路上の第２の活性領域を含むメモリブロックと、を備え、
   前記メモリブロックは、
   前記第２の活性領域上の、第１の方向に沿って延在され、前記第２の活性領域の上面と垂直な第２の方向に積層される第１の絶縁層と第１の導電層のペアを有する垂直構造物と、
   前記垂直構造物上の第２の絶縁層と、
   前記第２の絶縁層上の、前記第１の方向に沿って向き合って離隔される第２の導電層及び第３の導電層と、
   前記第２の方向に前記第２の導電層、前記第２の絶縁層及び前記垂直構造物を貫通する第１の垂直チャネルと、
   前記第２の方向に前記第３の導電層、前記第２の絶縁層及び前記垂直構造物を貫通する第２の垂直チャネルと、を含み、
   前記第２の導電層及び前記第３の導電層は、前記第２の導電層と前記第３の導電層との間で露出された前記第２の絶縁層の領域、前記垂直構造物及び前記第２の活性領域を貫通する第１の貫通ビアと連結される、
   不揮発性メモリ装置。
2. 前記第１の貫通ビアは、前記周辺回路の前記素子のうち、少なくとも１つの素子に電気的に連結される、請求項１に記載の不揮発性メモリ装置。
3. 前記第２の導電層は、前記第２の導電層の前記第１の貫通ビアが位置した側とは反対側で前記第２の活性領域を貫通する第２の貫通ビアと連結され、
   前記第３の導電層は、前記第３の導電層の前記第１の貫通ビアが位置した側とは反対側で前記第２の活性領域を貫通する第３の貫通ビアと連結される、請求項１又は２に記載の不揮発性メモリ装置。
4. 前記メモリブロックは、
   前記第２の絶縁層上の、前記第１の方向と垂直な第３の方向に沿って前記第２の導電層と向き合って離隔される第４の導電層と、
   前記第２の絶縁層上の、前記第３の方向に沿って前記第３の導電層と向き合って離隔され、前記第１の方向に沿って前記第４の導電層と向き合って離隔される第５の導電層と、
   前記第２の方向に前記第４の導電層、前記第２の絶縁層、及び前記垂直構造物を貫通する第３の垂直チャネルと、
   前記第２の方向に前記第５の導電層、前記第２の絶縁層、及び前記垂直構造物を貫通する第４の垂直チャネルと、をさらに含み、
   前記第４の導電層及び前記第５の導電層は、前記第４の導電層と前記第５の導電層との間で露出された前記第２の絶縁層の領域で、前記垂直構造物及び前記第２の活性領域を貫通する第２の貫通ビアと連結される、請求項１に記載の不揮発性メモリ装置。
5. 前記第４の導電層は、前記第４の導電層の前記第２の貫通ビアが位置した側とは反対側で前記第２の活性領域を貫通する第３の貫通ビアと連結され、
   前記第５の導電層は、前記第５の導電層の前記第２の貫通ビアが位置した側とは反対側で前記第２の活性領域を貫通する第４の貫通ビアと連結される、請求項４に記載の不揮発性メモリ装置。
6. 前記第２の導電層及び前記第４の導電層が向き合う第１の境界、並びに前記第３の導電層及び前記第５の導電層が向き合う第２の境界は波形を有する、請求項４又は５に記載の不揮発性メモリ装置。
7. 前記メモリブロックは、
   前記第２の導電層及び前記第４の導電層が向き合う第１の境界から前記第２の方向に前記第２の絶縁層及び前記垂直構造物を貫通する少なくとも１つの第１の垂直ダミーチャネルと、
   前記第３の導電層及び前記第５の導電層が向き合う第２の境界から前記第２の方向に前記第２の絶縁層及び前記垂直構造物を貫通する少なくとも１つの第２の垂直ダミーチャネルと、をさらに含む、請求項４又は５に記載の不揮発性メモリ装置。
8. 前記メモリブロックは、
   前記第２の絶縁層上の、前記第３の方向に沿って前記第４の導電層と向き合って離隔される第６の導電層と、
   前記第２の絶縁層上の、前記第３の方向に沿って前記第５の導電層と向き合って離隔され、前記第１の方向に沿って前記第６の導電層と向き合って離隔される第７の導電層と、
   前記第２の方向に前記第６の導電層、前記第２の絶縁層、及び前記垂直構造物を貫通する第５の垂直チャネルと、
   前記第２の方向に前記第７の導電層、前記第２の絶縁層、及び前記垂直構造物を貫通する第６の垂直チャネルと、をさらに含み、
   前記第６の導電層及び前記第７の導電層は、前記第６の導電層と前記第７の導電層との間で露出された前記第２の絶縁層の領域、前記垂直構造物、及び前記第２の活性領域を貫通する第３の貫通ビアと連結される、請求項４に記載の不揮発性メモリ装置。
9. 前記第６の導電層は、前記第６の導電層の前記第３の貫通ビアが位置した側とは反対側で前記第２の活性領域を貫通する第４の貫通ビアと連結され、
   前記第７の導電層は、前記第７の導電層の前記第３の貫通ビアが位置した側とは反対側で前記第２の活性領域を貫通する第５の貫通ビアと連結される、請求項８に記載の不揮発性メモリ装置。
10. 前記第１の垂直チャネル、前記第３の垂直チャネル、及び前記第５の垂直チャネルは、前記第３の方向に沿って延びる複数のグループに分割され、
    前記複数のグループの各々は、前記第３の方向に沿って、２つの列に交互に配置される１２個の垂直チャネルを含む、請求項８に記載の不揮発性メモリ装置。
11. 前記第２の導電層と前記第４の導電層との第１の境界、及び前記第４の導電層と前記第６の導電層との第２の境界は、前記１２個の垂直チャネルのうち、最も隣接した垂直チャネルとの距離をしきい値以上に維持するように波形を有する、請求項１０に記載の不揮発性メモリ装置。
12. 前記第１の垂直チャネル、前記第３の垂直チャネル、及び前記第５の垂直チャネルは、前記第３の方向に沿って延びる複数のグループに分割され、
    前記複数のグループの各々は、前記第３の方向に沿って、２つの列に交互に配置される１４個の垂直チャネルを含む、請求項８に記載の不揮発性メモリ装置。
13. 前記１４個の垂直チャネルのうち、１つは、前記第２の導電層と前記第４の導電層との間の第１の境界に位置し、
    前記１４個の垂直チャネルのうち、他の１つは、前記第４の導電層と前記第６の導電層との間の第２の境界に位置する、請求項１２に記載の不揮発性メモリ装置。
14. 前記第１の導電層は、タングステンを含み、前記第２の導電層及び前記第３の導電層は、ポリシリコンを含む、請求項１乃至１３のいずれか一項に記載の不揮発性メモリ装置。
15. 前記メモリブロックは、
    前記第２の導電層上の第３の絶縁層と、
    前記第３の絶縁層上の第４の導電層と、
    前記第３の導電層上の第４の絶縁層と、
    前記第４の絶縁層上の第５の導電層と、をさらに含み、
    前記第４の導電層及び前記第５の導電層は、前記第２の導電層と前記第３の導電層との間で露出された前記第２の絶縁層の領域、前記垂直構造物、及び前記第２の活性領域を貫通する第２の貫通ビアと連結される、請求項１に記載の不揮発性メモリ装置。
16. 前記メモリブロックは、
    前記第２の絶縁層上の、前記第３の導電層と前記第１の方向に沿って向き合って離隔される第４の導電層と、
    前記第２の方向に前記第４の導電層、前記第２の絶縁層及び前記垂直構造物を貫通する第３の垂直チャネルと、をさらに含み、
    前記第３の導電層及び前記第４の導電層は、前記第３の導電層と前記第４の導電層との間で露出された前記第２の絶縁層の領域、前記垂直構造物、及び前記第２の活性領域を貫通する第２の貫通ビアと連結される、請求項１に記載の不揮発性メモリ装置。
17. 不揮発性メモリ装置であって、
    第１の活性領域及び前記第１の活性領域上に形成される少なくとも３つのパストランジスタを含む周辺回路と、
    メモリブロックと、を備え、
    前記メモリブロックは、
    前記周辺回路上の第２の活性領域と、
    前記第２の活性領域上の、第１の方向に沿って延在され、前記第２の活性領域の上面と垂直な第２の方向に積層される第１の絶縁層と第１の導電層とのペアを有する垂直構造物と、
    前記垂直構造物上の第２の絶縁層と、
    前記第２の絶縁層上の、前記第１の方向に沿って向き合って離隔される第２の導電層及び第３の導電層と、
    前記第２の方向に前記第２の導電層、前記第２の絶縁層及び前記垂直構造物を貫通する第１の垂直チャネルと、
    前記第２の方向に前記第３の導電層、前記第２の絶縁層及び前記垂直構造物を貫通する第２の垂直チャネルと、を含み、
    前記少なくとも３つのパストランジスタは、前記第２の活性領域を貫通する少なくとも３つの貫通ビアを介して前記第２の導電層及び前記第３の導電層に共通電圧を供給する、不揮発性メモリ装置。
18. 前記少なくとも３つの貫通ビアは、
    前記第２の導電層と前記第３の導電層との間の前記第２の絶縁層の露出された領域、前記垂直構造物、及び前記第２の活性領域を貫通する第１の貫通ビアと、
    前記第２の導電層の前記第１の貫通ビアが位置した側とは反対側で前記第２の活性領域を貫通する第２の貫通ビアと、
    前記第３の導電層の前記第１の貫通ビアが位置した側とは反対側で前記第２の活性領域を貫通する第３の貫通ビアを含む、請求項１７に記載の不揮発性メモリ装置。
19. 前記第２の導電層及び前記第３の導電層は、１つのストリング選択ラインであり、
    前記第２の導電層は、前記第１の垂直チャネルとともに前記ストリング選択ラインに連結された第１のストリング選択トランジスタを形成し、
    前記第３の導電層は、前記第２の垂直チャネルとともに前記ストリング選択ラインに連結された第２のストリング選択トランジスタを形成する、請求項１７又は１８に記載の不揮発性メモリ装置。
20. 不揮発性メモリ装置であって、
    第１の活性領域、及び前記第１の活性領域上に形成される素子を含む周辺回路と、
    前記周辺回路上の第２の活性領域、及び前記第２の活性領域上に形成されるメモリセルを含むメモリブロックと、を備え、
    前記メモリブロックは、
    前記第２の活性領域上の、第１の方向に沿って延在され、前記第２の活性領域の上面と垂直な第２の方向に積層される第１の絶縁層と第１の導電層のペアを有する垂直構造物と、
    前記垂直構造物上の第２の絶縁層と、
    前記第２の絶縁層上の、前記第１の方向に沿って向き合って離隔される第２の導電層及び第３の導電層と、
    前記第２の絶縁層上の、前記第１の方向に沿って向き合って離隔され、前記第１の方向及び前記第２の方向と垂直な第３の方向に前記第２の導電層及び前記第３の導電層と平行な第４の導電層及び第５の導電層と、
    前記第２の絶縁層上の、前記第１の方向に沿って向き合って離隔され、前記第３の方向に前記第４の導電層及び前記第５の導電層と平行な第６の導電層及び第７の導電層と、
    前記第２の方向に前記垂直構造物を貫通する垂直チャネルと、を含み、
    前記第２の導電層及び前記第３の導電層は、前記第２の導電層と前記第３の導電層との間で露出された前記第２の絶縁層の領域、前記垂直構造物、及び前記第２の活性領域を貫通する第１の貫通ビアと連結され、
    前記第４の導電層及び前記第５の導電層は、前記第４の導電層と前記第５の導電層との間で露出された前記第２の絶縁層の領域、前記垂直構造物、及び前記第２の活性領域を貫通する第２の貫通ビアと連結され、
    前記第６の導電層及び前記第７の導電層は、前記第６の導電層と前記第７の導電層との間で露出された前記第２の絶縁層の領域、前記垂直構造物、及び前記第２の活性領域を貫通する第３の貫通ビアと連結される不揮発性メモリ装置。

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