TWI814385B - 半導體記憶裝置 - Google Patents

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Abstract

一實施形態是提供可抑制晶片面積的增加之半導體記憶裝置。 若根據實施形態，則半導體記憶裝置是包含： 第1記憶格陣列(11_1)； 被配置於第1記憶格陣列的上方之第2記憶格陣列(11_2)； 與第1記憶格陣列相鄰而配置的第3記憶格陣列(11_3)； 被配置於第3記憶格陣列的上方，與第2記憶格陣列相鄰而配置的第4記憶格陣列(11_4)； 被連接至第1及第2記憶格陣列的第1字元線(WLa)； 被連接至第3及第4記憶格陣列的第2字元線(WLb)； 被連接至第1及第4記憶格陣列的第1位元線(BLa)；及 被連接至第2及第3記憶格陣列的第2位元線(BLb)。

Description

半導體記憶裝置
本發明的實施形態是關於半導體記憶裝置。 [關連出願]
本申請案是享有以日本專利第2021-185721號(申請日：2021年11月15日)作為基礎申請案的優先權。本申請案是藉由參照此基礎申請案而包含其全部的內容。
作為半導體記憶裝置，有NAND型快閃記憶體為人所知。
就本發明之一實施形態而言，是可提供一種可抑制晶片面積的增加之半導體記憶裝置。
實施形態的半導體記憶裝置是包含： 第1記憶格陣列； 被配置於朝向第1記憶格陣列的第1方向的上方之第2記憶格陣列； 與第1記憶格陣列相鄰而被配置於與第1方向交叉的第2方向之第3記憶格陣列； 被配置於朝向第3記憶格陣列的第1方向的上方，與第2記憶格陣列相鄰而被配置於第2方向之第4記憶格陣列； 被連接至第1記憶格陣列及第2記憶格陣列之第1字元線； 被連接至第3記憶格陣列及第4記憶格陣列之第2字元線； 被連接至第1記憶格陣列及第4記憶格陣列之第1位元線；及 被連接至第2記憶格陣列及第3記憶格陣列之第2位元線。
以下，參照圖面說明有關實施形態。另外，在以下的說明中，關於具有大致相同機能及構成的構成要素是附上相同符號。重複說明是不要時有省略的情況。又，以下所示各實施形態是舉例表示用以使此實施形態的技術的思想具體化的裝置或方法者。實施形態的技術思想不是將構成零件的材質、形狀、構造、配置等特定成下述者。實施形態的技術思想是可在不脫離發明主要的範圍內施加各種的變更。該等實施形態或其變形是申請專利範圍記載的發明其均等的範圍所包含。 1. 第1實施形態
說明有關第1實施形態的半導體記憶裝置。 1.1 半導體記憶裝置的全體構成
首先，參照圖1說明有關半導體記憶裝置1的全體構成之一例。圖1是表示半導體記憶裝置1的全體構成的方塊圖。另外，在圖1中，藉由箭號線來表示各構成要素的連接的一部分，但構成要素間的連接是不被限定於該等。
半導體記憶裝置1是例如三維層疊型NAND型快閃記憶體。三維層疊型NAND型快閃記憶體是包含被三維配置於半導體基板上的複數的非揮發性的記憶格(memory cell)電晶體。
如圖1所示般，半導體記憶裝置1是包含複數的陣列晶片10及電路晶片20。陣列晶片10是被設置了非揮發性的記憶格電晶體的陣列之晶片。電路晶片20是被設置了控制陣列晶片10的電路之晶片。本實施形態的半導體記憶裝置1是貼合複數的陣列晶片10及電路晶片20而形成。以下，不限定陣列晶片10及電路晶片20的哪個時，是只記載為「晶片」。
在圖1的例子中，半導體記憶裝置1是包含2個的陣列晶片10_1及10_2。另外，陣列晶片10的個數是亦可為3個以上。以下，不限定陣列晶片10_1及10_2的哪個時，是記載為陣列晶片10。
各陣列晶片10是包含複數的記憶格陣列11。記憶格陣列11是非揮發的記憶格電晶體被三維配置的區域。在圖1的例子中，陣列晶片10_1是包含記憶格陣列11_1及11_3。陣列晶片10_2是包含記憶格陣列11_2及11_4。另外，各陣列晶片10是亦可包含3個以上的記憶格陣列11。以下，不限定記憶格陣列11_1～11_4的哪個時，是記載為記憶格陣列11。
電路晶片20是包含：定序器(sequencer)21、電壓產生電路22、複數的行解碼器(Row decoder)23及複數的感測放大器(sense amplifier)24。在圖1的例子中，半導體記憶裝置1是包含2個的行解碼器23a及23b和2個的感測放大器24a及24b。以下，不限定行解碼器23a及23b的哪個時，記載為行解碼器23。不限定感測放大器24a及24b的哪個時，是記載為感測放大器24。
定序器21是進行半導體記憶裝置1的控制的電路。定序器21是被連接至電壓產生電路22、行解碼器23a及23b和感測放大器24a及24b。而且，定序器21是控制電壓產生電路22、行解碼器23a及23b和感測放大器24a及24b。又，定序器21是根據外部控制器的控制來控制半導體記憶裝置1的全體的動作。更具體而言，定序器21是實行寫入動作、讀出動作及消去動作等。
電壓產生電路22是使被用在寫入動作、讀出動作及消去動作等的電壓產生的電路。電壓產生電路22是被連接至行解碼器23a及23b和感測放大器24a及24b等。電壓產生電路22是將電壓供給至行解碼器23a及23b和感測放大器24a及24b等。
行解碼器23是進行行位址的解碼的電路。行位址是指定記憶格陣列11的行方向的配線的位址訊號。位址訊號是含在從外部控制器接收的寫入命令、讀出命令及消去命令等。行解碼器23是根據行位址的解碼結果來將從電壓產生電路22施加的電壓供給至記憶格陣列11。就本實施形態而言，是對於2個的記憶格陣列11設置1個的行解碼器23。
例如，行解碼器23a是經由複數的字元線WLa和複數的選擇閘極線SGDa及SGSa來共通連接至記憶格陣列11_1及11_2。同樣，行解碼器23b是經由複數的字元線WLb和複數的選擇閘極線SGDb及SGSb來共通連接至記憶格陣列11_3及11_4。字元線WLa及WLb是被用在記憶格電晶體的控制的配線。選擇閘極線SGDa及SGDb和SGSa及SGSb是被用在串單元SU的選擇的配線。
更具體而言，記憶格陣列11_1與記憶格陣列11_2是共有字元線WLa和選擇閘極線SGDa及SGSa。亦即，記憶格陣列11_1的字元線WLa與記憶格陣列11_2的字元線WLa是被共通連接至行解碼器23a。同樣，記憶格陣列11_1的選擇閘極線SGDa與記憶格陣列11_2的選擇閘極線SGDa是被共通連接至行解碼器23a。又，記憶格陣列11_1的選擇閘極線SGSa與記憶格陣列11_2的選擇閘極線SGSa是被共通連接至行解碼器23a。
同樣，記憶格陣列11_3與記憶格陣列11_4是共有字元線WLb和選擇閘極線SGDb及SGSb。亦即，記憶格陣列11_3的字元線WLb與記憶格陣列11_4的字元線WLb是被共通連接至行解碼器23b。同樣，記憶格陣列11_3的選擇閘極線SGDb與記憶格陣列11_4的選擇閘極線SGDb是被共通連接至行解碼器23b。又，記憶格陣列11_3的選擇閘極線SGSb與記憶格陣列11_4的選擇閘極線SGSb是被共通連接至行解碼器23b。
感測放大器24是進行資料的寫入及讀出的電路。感測放大器24是在讀出動作時，從對應的記憶格陣列11讀出的資料的感測器。又，感測放大器24是在寫入動作時，將按照寫入資料的電壓供給至記憶格陣列11。在本實施形態中，對於2個的記憶格陣列11設有1個的感測放大器24。
感測放大器24a是經由複數的位元線BLa來共通連接至記憶格陣列11_1及11_4。同樣，感測放大器24b是經由複數的位元線BLb來共通連接至記憶格陣列11_2及11_3。
更具體而言，記憶格陣列11_1與記憶格陣列11_4是共有位元線BLa。亦即，記憶格陣列11_1的位元線BLa與記憶格陣列11_4的位元線BLa是被共通連接至感測放大器24a。同樣，記憶格陣列11_2與記憶格陣列11_3是共有位元線BLb。亦即，記憶格陣列11_2的位元線BLb與記憶格陣列11_3的位元線BLb是被共通連接至感測放大器24b。
其次，說明有關記憶格陣列11的內部構成。記憶格陣列11是具備複數的區塊BLK。區塊BLK是例如一併資料被消去的複數的記憶格電晶體的集合。區塊BLK內的複數的記憶格電晶體是與行及列建立對應。在圖1的例子中，記憶格陣列11_1是包含BLK0_1、BLK1_1、…。記憶格陣列11_2是包含BLK0_2、BLK1_2、…。記憶格陣列11_3是包含BLK0_3、BLK1_3、…。記憶格陣列11_4是包含BLK0_4、BLK1_4、…。以下，不限定哪個的記憶格陣列11的哪個的區塊時，是記載為區塊BLK。
區塊BLK是包含複數的串單元SU。串單元SU是例如在寫入動作或讀出動作中，一併選擇的複數的NAND串的集合。NAND串是包含被串聯的複數的記憶格電晶體的集合。就圖1的例子而言，各區塊BLK是包含4個的串單元SU0～SU3。更具體而言，例如，區塊BLK0_1是包含4個的串單元SU0_1、SU1_1、SU2_1及SU3_1。區塊BLK0_2是包含4個的串單元SU0_2、SU1_2、SU2_2及SU3_2。區塊BLK0_3是包含4個的串單元SU0_3、SU1_3、SU2_3及SU3_3。區塊BLK0_4是包含4個的串單元SU0_4、SU1_4、SU2_4及SU3_4。以下，不限定哪個的記憶格陣列11的哪個的串單元時，是記載為串單元SU。
另外，記憶格陣列11內的區塊BLK的個數及區塊BLK內的串單元SU的個數為任意。有關記憶格陣列11的電路構成是後述。 1.2 記憶格陣列的電路構成
其次，參照圖2說明有關記憶格陣列11_1～11_4的電路構成之一例。圖2是記憶格陣列11_1～11_4的電路圖。
如圖2所示般，串單元SU是包含複數的NAND串NS。
NAND串NS是包含複數的記憶格電晶體MC以及選擇電晶體ST1及ST2。就圖2的例子而言，NAND串NS是包含5個的記憶格電晶體MC0～MC4。另外，記憶格電晶體MC的個數為任意。
記憶格電晶體MC是非揮發保持資料。記憶格電晶體MC是包含控制閘極及電荷蓄積層。記憶格電晶體MC是亦可為MONOS(Metal-Oxide-Nitride-Oxide-Silicon )型，亦可為FG(Floating Gate)型。MONOS型是在電荷蓄積層使用絕緣層。FG型是在電荷蓄積層使用導電體層。以下，說明有關記憶格電晶體MC為MONOS型的情況。
選擇電晶體ST1及ST2是被使用在各種動作時的串單元SU的選擇。選擇電晶體ST1及ST2的個數為任意。選擇電晶體ST1及ST2是只要在NAND串NS分別含有1個以上即可。
各NAND串NS內的記憶格電晶體MC和選擇電晶體ST1及ST2的電流路徑是被串聯。就圖2的例子而言，是從紙面下側朝向上側，依序配置選擇電晶體ST2、記憶格電晶體MC0、MC1、MC2、MC3及MC4和選擇電晶體ST1。而且，各個的電流路徑是被串聯。換言之，從源極線SL朝向位元線BL，依序連接選擇電晶體ST2、記憶格電晶體MC0、MC1、MC2、MC3及MC4和選擇電晶體ST1。選擇電晶體ST1的汲極是被連接至任一的位元線BL。選擇電晶體ST2的源極是被連接至源極線SL。
串單元SU內的複數的選擇電晶體ST1的汲極是分別被連接至不同的位元線BL。在圖2的例子中，串單元SU內的n+1個(n是0以上的整數)的NAND串NS的選擇電晶體ST1的汲極會分別被連接至n+1條的位元線BL。而且，2個的記憶格陣列11的各串單元SU內的1個的選擇電晶體ST1的汲極會被共通連接至1條的位元線BL。亦即，2個的記憶格陣列11是共有位元線BL。
更具體而言，記憶格陣列11_1的各串單元SU的n+1個的選擇電晶體ST1與記憶格陣列11_4的各串單元SU的n+1個的選擇電晶體ST1會分別被共通連接至n+1條的位元線BLa0～BLa(n)。例如，串單元SU0_1～SU3_1及串單元SU0_4～SU3_4的各個的1個的選擇電晶體ST1的汲極會被共通連接至位元線BLa0。同樣，記憶格陣列11_2的各串單元SU的n+1個的選擇電晶體ST1與記憶格陣列11_3的各串單元SU的n+1個的選擇電晶體ST1會分別被共通連接至n+1條的位元線BLb0～BLb(n)。
記憶格陣列11_1的1個的區塊BLK及記憶格陣列11_2的1個的區塊BLK中所含的複數的記憶格電晶體MC0～MC4的控制閘極是分別被共通連接至字元線WLa0～WLa4。更具體而言，區塊BLK0_1及BLK0_2是包含複數的記憶格電晶體MC0。該等複數的記憶格電晶體MC0的控制閘極是被共通連接至1條的字元線WLa0。其他的記憶格電晶體MC1～MC4也同樣分別被共通連接至字元線WLa1～WLa4。亦即，區塊BLK0_1與區塊BLK0_2是共有字元線WL。記憶格陣列11_1及11_2的其他的區塊BLK也同樣。
同樣，記憶格陣列11_3的1個的區塊BLK及記憶格陣列11_4的1個的區塊BLK中所含的複數的記憶格電晶體MC0～MC4的控制閘極是分別被共通連接至字元線WLb0～WLb4。更具體而言，區塊BLK0_3及BLK0_4是包含複數的記憶格電晶體MC0。該等複數的記憶格電晶體MC0的控制閘極是被共通連接至1條的字元線WLb0。其他的記憶格電晶體MC1～MC4也同樣分別被共通連接至字元線WLb1～WLb4。亦即，區塊BLK0_3與區塊BLK0_4是共有字元線WL。記憶格陣列11_3及11_4的其他的區塊BLK也同樣。
記憶格陣列11_1的1個的區塊BLK的1個的串單元SU及記憶格陣列11_2的1個的區塊BLK的1個的串單元SU中所含的複數的選擇電晶體ST1的閘極是被共通連接至選擇閘極線SGDa。例如，區塊BLK0_1的串單元SU0_1及區塊BLK0_2的串單元SU0_2是包含複數的選擇電晶體ST1。該等複數的選擇電晶體ST1的閘極是被共通連接至1條的選擇閘極線SGDa0。亦即，區塊BLK0_1的串單元SU0_1與區塊BLK0_2的串單元SU0_2是共有選擇閘極線SGDa0。同樣，區塊BLK0_1的串單元SU1_1及區塊BLK0_2的串單元SU1_2的複數的選擇電晶體ST1是被共通連接至選擇閘極線SGDa1。區塊BLK0_1的串單元SU2_1及區塊BLK0_2的串單元SU2_2的複數的選擇電晶體ST1是被共通連接至選擇閘極線SGDa2。區塊BLK0_1的串單元SU3_1及區塊BLK0_2的串單元SU3_2的複數的選擇電晶體ST1是被共通連接至選擇閘極線SGDa3。記憶格陣列11_1及11_2的其他的區塊BLK也同樣。
又，記憶格陣列11_3的1個的區塊BLK的1個的串單元SU及記憶格陣列11_4的1個的區塊BLK的1個的串單元SU中所含的複數的選擇電晶體ST1的閘極是被共通連接至選擇閘極線SGDb。例如，區塊BLK0_3的串單元SU0_3及區塊BLK0_4的串單元SU0_4的複數的選擇電晶體ST1是被共通連接至選擇閘極線SGDb0。同樣，區塊BLK0_3的串單元SU1_3及區塊BLK0_4的串單元SU1_4的複數的選擇電晶體ST1是被共通連接至選擇閘極線SGDb1。區塊BLK0_3的串單元SU2_3及區塊BLK0_4的串單元SU2_4的複數的選擇電晶體ST1是被共通連接至選擇閘極線SGDb2。區塊BLK0_3的串單元SU3_3及區塊BLK0_4的串單元SU3_4的複數的選擇電晶體ST1是被共通連接至選擇閘極線SGDb3。記憶格陣列11_3及11_4的其他的區塊BLK也同樣。
記憶格陣列11_1的1個的區塊BLK及記憶格陣列11_2的1個的區塊BLK中所含的複數的選擇電晶體ST2的閘極是被共通連接至1條的選擇閘極線SGSa。更具體而言，例如，區塊BLK0_1及BLK0_2是包含複數的選擇電晶體ST2。該等複數的選擇電晶體ST2的閘極是被共通連接至1條的選擇閘極線SGSa。亦即，區塊BLK0_1與BLK0_2是共有選擇閘極線SGSa。記憶格陣列11_1及11_2的其他的區塊BLK也同樣。另外，記憶格陣列11_1及11_2是亦可共有按每個串單元SU而異的選擇閘極線SGSa。
又，記憶格陣列11_3的1個的區塊BLK及記憶格陣列11_4的1個的區塊BLK中所含的複數的選擇電晶體ST2的閘極是被共通連接至1條的選擇閘極線SGSb。更具體而言，例如，區塊BLK0_3及BLK0_4是包含複數的選擇電晶體ST2。該等複數的選擇電晶體ST2的閘極是被共通連接至1條的選擇閘極線SGSb。亦即，區塊BLK0_3與BLK0_4是共有選擇閘極線SGSb。記憶格陣列11_3及11_4的其他的區塊BLK也同樣。另外，記憶格陣列11_3及11_4是亦可共有按每個串單元SU而異的選擇閘極線SGSb。
源極線SL是例如在記憶格陣列11_1～11_4的複數的區塊BLK間共有。
以下，在1個的串單元SU內，被連接至1條的字元線WL的複數的記憶格電晶體MC的集合是記載為「格單元(cell unit)CU」。例如，記憶格電晶體MC為記憶1位元資料時，格單元CU的記憶容量是被定義為「1頁資料」。
根據記憶格電晶體MC所記憶的資料的位元數，格單元CU是可具有2頁資料以上的記憶容量。
就本實施形態而言，是在寫入動作及讀出動作中，可同時選擇字元線WL為被共通連接的2個的記憶格陣列11的2個的格單元CU。例如，在寫入動作或讀出動作中，行解碼器23a選擇字元線WLa0及選擇閘極線SGDa0時，串單元SU0_1之含記憶格電晶體MC0的格單元CU及串單元SU0_2之含記憶格電晶體MC0的格單元CU的2個的格單元CU會被選擇。此時，在串單元SU0_1的格單元CU是經由位元線BLa來從感測放大器24a施加電壓。在串單元SU0_2的格單元CU是經由位元線BLb來從感測放大器24b施加電壓。因此，在寫入動作或讀出動作中，2個的格單元CU各個的頁資料可一併處理。 1.3 晶片的配置
其次，參照圖3說明有關各晶片的配置之一例。圖3是表示電路晶片20和陣列晶片10_1及10_2的配置的剖面圖。另外，在圖3的例子中，為了使說明簡略化，顯示各1條的字元線WLa及WLb和位元線BLa及BLb。而且，選擇閘極線SGD及SGS和源極線SL是被省略。
以下，將與電路晶片20的表面大致平行的方向設為X方向。將與X方向交叉且與電路晶片20的表面大致平行的方向設為Y方向。將與X方向及Y方向交叉且與電路晶片20的表面大致垂直的方向記載為Z方向。進一步限定Z方向時，將從陣列晶片10朝向電路晶片20的方向記載為Z1方向，將與Z1方向對向的方向記載為Z2方向。
如圖3所示般，朝向Z2方向，在電路晶片20上設有陣列晶片10_1。而且，在陣列晶片10_1上設有陣列晶片10_2。
就電路晶片20而言，是在半導體基板200上設有行解碼器23a及23b以及感測放大器24a及24b。
在陣列晶片10_1中，例如，記憶格陣列11_1及11_3會排列於Y方向而配置。例如，在Z2方向，在行解碼器23a及感測放大器24a的上方設有記憶格陣列11_1。又，例如，在Z2方向，在行解碼器23b及感測放大器24b的上方設有記憶格陣列11_3。
在陣列晶片10_2中，例如，記憶格陣列11_2及11_4會排列於Y方向而配置。在Z2方向中，在記憶格陣列11_1的上方設有記憶格陣列11_2。在Z2方向，在記憶格陣列11_3的上方設有記憶格陣列11_4。亦即，記憶格陣列11_1及11_2是被層疊於Z方向。同樣，記憶格陣列11_3及11_4是被層疊於Z方向。
以下，將字元線WL為被共通連接且被層疊於Z方向的複數的記憶格陣列11的組合記載為陣列單元AU。更具體而言，例如，藉由記憶格陣列11_1及11_2來構成陣列單元AUa。又，藉由記憶格陣列11_3及11_4來構成陣列單元AUb。半導體記憶裝置1是包含在Y方向相鄰而配置的2個的陣列單元AUa及AUb。
字元線WLa的一端是被連接至行解碼器23a。而且，字元線WLa是被共通連接至被層疊於Z方向的記憶格陣列11_1及11_2。字元線WLb的一端是被連接至行解碼器23b。而且，字元線WLb是被共通連接至被層疊於Z方向的記憶格陣列11_3及11_4。
位元線BLa是被連接至感測放大器24a。而且，位元線BLa是被共通連接至在Z方向及Y方向被配置於彼此不同的位置的記憶格陣列11_1及11_4。位元線BLb是被連接至感測放大器24b。而且，位元線BLb是被共通連接至在Z方向及Y方向被配置於彼此不同的位置的記憶格陣列11_2及11_3。亦即，位元線BL是被共通連接至一方的陣列單元AU的1個的記憶格陣列11及在另一方的陣列單元AU的不同的陣列晶片10所設的1個的記憶格陣列11。換言之，位元線BL是被共通連接至不共有字元線WL且被設在不同的陣列晶片10的2個的記憶格陣列11。 1.4 記憶格陣列的配置
其次，參照圖4說明有關記憶格陣列的配置之一例。圖4是表示記憶格陣列11_1～11_4及電路晶片20的配置的立體圖。另外，在圖4的例子中，為了使說明簡略化，在各記憶格陣列11中，顯示各1條的字元線WLa及WLb、選擇閘極線SGDa、SGDb、SGSa及SGSb、各4條的位元線BLa及BLb。源極線SL是被省略。
如圖4所示般，記憶格陣列11是包含格部及WLSG連接部。格部是配置記憶格電晶體的區域。WLSG連接部是設有分別被連接至字元線WL和選擇閘極線SGD及SGS的複數的接觸插塞(contact plug)的區域。例如，記憶格陣列11_1及11_2的字元線WLa和選擇閘極線SGDa及SGSa是被共通連接至電路晶片20的行解碼器23a。記憶格陣列11_3及11_4的字元線WLb和選擇閘極線SGDb及SGSb是被共通連接至電路晶片20的行解碼器23b。
在記憶格陣列11_1與記憶格陣列11_3之間及記憶格陣列11_2與記憶格陣列11_4之間是設有BL連接部。BL連接部是用以將被設在陣列晶片10_1及10_2的位元線BL互相連接的連接區域。更具體而言，例如，在各記憶格陣列11的格部是設有延伸於Y方向的複數的位元線BL。在BL連接部中，記憶格陣列11_1的位元線BLa與記憶格陣列11_4的位元線BLa會被連接。而且，記憶格陣列11_1的位元線BLa是從格部延伸於Z方向而被連接至電路晶片20的感測放大器24a。並且，在BL連接部中，記憶格陣列11_2的位元線BLb與記憶格陣列11_3的位元線BLb會被連接。而且，記憶格陣列11_3的位元線BLb是從格部延伸於Z方向而被連接至電路晶片20的感測放大器24b。
另外，在圖4的例子中，例如，在記憶格陣列11_1的格部的中央部分附近，在位元線BLa的中間部分設有與感測放大器24a的連接部分，不被限定於此。例如，亦可在位元線BLa的端部設置連接部分。又，各位元線BLa的連接部分是亦可排列於X方向而設。位元線BLb也同樣。 1.5 記憶格陣列的平面構成
其次，參照圖5及圖6，說明有關記憶格陣列11的構成之一例。圖5是記憶格陣列11_2的平面圖。圖6是記憶格陣列11_1的平面圖。另外，在圖5及圖6的例子中，為了使說明簡略化，針對各記憶格陣列11含有4個的區塊BLK0～BLK3且各區塊BLK含有1個的串單元SU的情況進行說明。又，圖5及圖6的例子是絕緣層會被省略。記憶格陣列11_3的構成是與記憶格陣列11_1同樣。記憶格陣列11_4的構成是與記憶格陣列11_2同樣。
首先，說明有關記憶格陣列11_2的平面構成。
如圖5所示般，4個的區塊BLK0_2～BLK3_2從紙面上側朝向下側來排列於Y方向而配置。在各區塊BLK中，複數的配線層102會在Z方向離間層疊。例如，層疊7層的配線層102。各配線層102是延伸於X方向。各配線層102是分別作為選擇閘極線SGS、字元線WL0～WL4及選擇閘極線SGD機能。在各配線層102的朝向Y方向的2個的側面是分別設有縫隙SLT。縫隙SLT是延伸於X方向及Z方向。縫隙SLT是按每個區塊BLK將配線層102分離。
區塊BLK是包含格部及WLSG連接部。
在格部是設有複數的記憶體支柱MP。記憶體支柱MP是對應於NAND串NS的支柱(pillar)。有關記憶體支柱MP的構造的詳細是後述。記憶體支柱MP是具有大略圓柱形狀，延伸於Z方向。記憶體支柱MP是貫通(通過)被層疊於Z方向的複數的配線層102。
就圖5的例子而言，區塊BLK內的複數的記憶體支柱MP是朝向X方向來交錯配置成2列。另外，記憶體支柱MP的配列是可任意設計。記憶體支柱MP的配列是例如亦可為8列的交錯配置。又，記憶體支柱MP的配列是亦可不是交錯配置。
在記憶體支柱MP的上方是複數的位元線BLb會排列於X方向而配置。位元線BLb是延伸於Y方向。各區塊BLK的記憶體支柱MP是與任一的位元線BLb電性連接。
記憶格陣列11_2的WLSG連接部是包含CP1區域。
CP1區域是設有複數的接觸插塞CP1的區域。接觸插塞CP1是延伸於Z方向。接觸插塞CP1是與在Z方向離間層疊的配線層102的任一個連接。而且，接觸插塞CP1是不與其他的配線層102電性連接。就圖5的例子而言，是在1個的CP1區域內設有7個的接觸插塞CP1。7個的接觸插塞CP1是分別被連接至在Z方向離間層疊的7層的配線層102。以下，限定分別被連接至對應於字元線WL0、WL1、WL2、WL3及WL4的配線層102之接觸插塞CP1時，記載為接觸插塞CP1_w0、CP1_w1、CP1_w2、CP1_w3及CP1_w4。限定分別被連接至對應於選擇閘極線SGD及SGS的配線層102之接觸插塞CP1時，記載為接觸插塞CP1_d及CP1_s。就圖5的例子而言，是從記憶格陣列11_2的X方向的端部朝向格部，依序配置接觸插塞CP1_s、CP1_w0、CP1_w1、CP1_w2、CP1_w3、CP1_w4、CP1_d。另外，各CP1區域的接觸插塞CP1的配置為任意。例如，接觸插塞CP1的配置是亦可沿著X方向來配列成2列。
在接觸插塞CP1上是設有配線層111。配線層 111是從與接觸插塞CP1的連接位置延伸至在Y方向相鄰的區塊BLK。更具體而言，在區塊BLK0_2的接觸插塞CP1上所設的配線層111是延伸至區塊BLK1_2。在區塊BLK1_2的接觸插塞CP1上所設的配線層111是延伸至區塊BLK0_2。在區塊BLK2_2的接觸插塞CP1上所設的配線層111是延伸至區塊BLK3_2。在區塊BLK3_2的接觸插塞CP1上所設的配線層111是延伸至區塊BLK2_2。
在配線層111上是設有電極焊墊PD。配線層111的一方的端部是被連接至接觸插塞CP1，另一方的端部是被電性連接至電極焊墊PD。電極焊墊PD是被用在與其他的晶片的電性連接。
其次，說明有關記憶格陣列11_1的平面構成。在以下，以和記憶格陣列11_2的平面構成不同的點為中心說明。
如圖6所示般，格部的構成是與記憶格陣列11_2同樣。在記憶體支柱MP的上方是複數的位元線BLa會排列於X方向而配置。位元線BLa是延伸於Y方向。各區塊BLK的記憶體支柱MP是與任一位元線BLa電性連接。
記憶格陣列11_1的WLSG連接部是包含CP1區域及CP2區域。
CP1區域的構成是與記憶格陣列11_2同樣。例如，記憶格陣列11_1的CP1區域是在Z方向，被配置於記憶格陣列11_2的CP1區域的上方。
CP2區域是設有複數的接觸插塞CP2的區域。例如，記憶格陣列11_1的接觸插塞CP2是在Z方向，被配置於被電性連接至記憶格陣列11_2的接觸插塞CP1的電極焊墊PD的上方。接觸插塞CP2是延伸於Z方向。接觸插塞CP2是貫通記憶格陣列11_1。接觸插塞CP2是不與記憶格陣列11_1的配線層102電性連接。接觸插塞CP2是經由在圖5說明過的陣列晶片10_2的電極焊墊PD及配線層111來與記憶格陣列11_2的接觸插塞CP1電性連接。
更具體而言，例如，區塊BLK0_1的接觸插塞CP2是被電性連接至記憶格陣列11_2的區塊BLK1_2的接觸插塞CP1。區塊BLK1_1的接觸插塞CP2是被電性連接至記憶格陣列11_2的區塊BLK0_2的接觸插塞CP1。區塊BLK2_1的接觸插塞CP2是被電性連接至記憶格陣列11_2的區塊BLK3_2的接觸插塞CP1。區塊BLK3_1的接觸插塞CP2是被電性連接至記憶格陣列11_2的區塊BLK2_2的接觸插塞CP1。
就圖6的例子而言，是在1個的CP2區域內設有7個的接觸插塞CP2。7個的接觸插塞CP2是分別對應於記憶格陣列11_2的7個的接觸插塞CP1。以下，限定分別被連接至記憶格陣列11_2的接觸插塞CP1_w0、CP1_w1、CP1_w2、CP1_w3及CP1_w4之接觸插塞CP2時，記載為接觸插塞CP2_w0、CP2_w1、CP2_w2、CP2_w3、CP2_w4。限定分別被連接至記憶格陣列11_2的接觸插塞CP1_d及CP1_s之接觸插塞CP2時，記載為接觸插塞CP2_d及CP2_s。
在接觸插塞CP1及CP2上是設有配線層111。接觸插塞CP1_w0～CP1_w4和CP1_d及CP1_s是經由配線層111來與相鄰的區塊BLK的接觸插塞CP2_w0～CP2_w4和CP2_d及CP2_s分別連接。
更具體而言，例如，區塊BLK0_1的接觸插塞CP1是與區塊BLK1_1的接觸插塞CP2電性連接。區塊BLK1_1的接觸插塞CP1是與區塊BLK0_1的接觸插塞CP2電性連接。區塊BLK2_1的接觸插塞CP1是與區塊BLK3_1的接觸插塞CP2電性連接。區塊BLK3_1的接觸插塞CP1是與區塊BLK2_1的接觸插塞CP2電性連接。
亦即，區塊BLK0_1的字元線WLa0～WLa4和選擇閘極線SGDa及SGSa是與區塊BLK0_2的字元線WLa0～WLa4和選擇閘極線SGDa及SGSa分別電性連接。其他的區塊BLK也同樣。
與記憶格陣列11_2同樣，在記憶格陣列11_1的上方的配線層111上是設有電極焊墊PD。 1.6 記憶格陣列的剖面構成
其次，說明有關記憶格陣列11的剖面構成。 1.6.1 A1-A2剖面的構成
首先，參照圖7，說明有關半導體記憶裝置1的A1-A2剖面的構成之一例。圖7是沿著圖5及圖6的A1-A2線的剖面圖。圖7的例子是表示記憶格陣列11_1及11_2，但記憶格陣列11_3及11_4也同樣。
如圖7所示般，半導體記憶裝置1是具有陣列晶片10_1及10_2與電路晶片20貼合的構成。
各個的晶片是經由被設在各個的晶片之電極焊墊PD來彼此電性連接。
首先，說明有關陣列晶片10_1的內部構成。
陣列晶片10_1是包含記憶格陣列11_1及被連接至其他的晶片各種配線層。
陣列晶片10_1是包含絕緣層101、105、107、110、112及114、配線層102、103、104及111和導電體106、108、109、113及115。
在記憶格陣列11_1內，複數的絕緣層101與複數的配線層102會各1層交替地層疊。就圖7的例子而言，作為選擇閘極線SGSa、字元線WLa0～WLa4及選擇閘極線SGDa機能的7層的配線層102會朝向Z1方向來依序層疊。以下，限定作為字元線WLa0、WLa1、WLa2、WLa3及WLa4各個機能的配線層102時，是記載為配線層102_w0、102_w1、102_w2、102_w3及102_w4。限定作為選擇閘極線SGDa及SGSa各個機能的配線層102時，是記載為配線層102_d及102_s。
絕緣層101是例如可含氧化矽(SiO)。配線層102是包含導電性材料。導電性材料是可包含金屬材料、n型半導體或p型半導體。作為配線層102的導電性材料，例如，可使用氮化鈦(TiN)/鎢(W)的層疊構造。此情況，TiN是被形成為覆蓋W。另外，配線層102是可包含氧化鋁(AlO)等的高介電常數材料。此情況，高介電常數材料是被形成為覆蓋導電性材料。
複數的配線層102是藉由延伸於X方向的縫隙SLT來按每個區塊BLK分離。縫隙SLT內是藉由絕緣層105來埋入。絕緣層105是可包含SiO。
在Z2方向，在配線層102_s的上方，設有配線層103。在配線層102與配線層103之間是設有絕緣層101。配線層103是作為源極線SL機能。在Z2方向，在配線層103上設有配線層104。配線層104是作為用以電性連接配線層103與其他的晶片的配線層使用。配線層103及104是包含導電性材料。導電性材料是可包含金屬材料、n型半導體或p型半導體。
在Z1方向，在各配線層102上設有接觸插塞CP1。接觸插塞CP1是例如具有圓柱形狀。接觸插塞CP1是包含導電體106及絕緣層107。導電體106是例如具有圓柱形狀。導電體106的一端是接觸於配線層102。絕緣層107是被設為覆蓋導電體106 的側面(外周)。絕緣層107是例如具有圓筒形狀。藉由絕緣層107，導電體106的側面是不與其他的配線層102電性連接。導電體106是可包括含有W、Cu(銅)或Al(鋁)等的金屬材料。絕緣層107是可包含SiO。
就圖7的例子而言，是設有接觸插塞CP1_w4。接觸插塞CP1_w4是貫通配線層102_d。而且，接觸插塞CP1_w4是與配線層102_w4電性連接。
設有貫通複數的配線層102的接觸插塞CP2。接觸插塞CP2是例如具有圓柱形狀。接觸插塞CP2是包含導電體109及絕緣層110。導電體109是例如具有圓柱形狀。絕緣層110是被設為覆蓋導電體109的側面(外周)。絕緣層110是例如具有圓筒形狀。藉由絕緣層110，導電體109是不與配線層102電性連接。
在設有接觸插塞CP2的CP2區域是未設有配線層103及配線層104。而且，在Z2方向，在配線層102_s的上方，設有導電體108。在配線層102與導電體108之間是設有絕緣層101。導電體108是接觸於接觸插塞CP2的一端(被電性連接)。
在Z1方向，在配線層102_d的上方設有配線層111。配線層111是延伸於Y方向。在配線層102與配線層111之間是設有絕緣層101。配線層111是包含導電性材料。導電性材料是可包括含有Cu或Al等的金屬材料。
在配線層111是接觸插塞CP1的另一端與被設在Y方向相鄰的區塊BLK的接觸插塞CP2的另一端會(電性)連接。被連接至配線層111的接觸插塞CP1及CP2是沿著Y方向來排列而配置。在圖7的例子中，區塊BLK0_1的接觸插塞CP1_w4與區塊BLK1_1的接觸插塞CP2_w4會被連接至被配置為跨越區塊BLK0_1與BLK1_1的配線層111。又，區塊BLK2_1的接觸插塞CP1_w4與區塊BLK3_1的接觸插塞CP2_w4會被連接至被配置為跨越區塊BLK2_1與BLK 3_1的配線層111。
在Z1方向中，在配線層111及絕緣層101上設有絕緣層112。絕緣層112是可包含SiO。
在絕緣層112內是設有複數的導電體113。導電體113是作為電極焊墊PD機能。例如，在1個的配線層111上設有1個的導電體113。導電體113是可包括含有Cu的金屬材料。
在Z2方向，在配線層104、絕緣層101及導電體108上設有絕緣層114。絕緣層114是可包含SiO。
在絕緣層114內是設有複數的導電體115。導電體115是作為電極焊墊PD機能。例如，在1個的導電體108上設有1個的導電體115。導電體115是可包括含有Cu的金屬材料。
其次，說明有關陣列晶片10_2的內部構成。以下是以和陣列晶片10_1不同的點作為中心說明。
在陣列晶片10_2是配置有在陣列晶片10_1的構成說明過的接觸插塞CP2、導電體108、絕緣層114及導電體115。其他的構成是與陣列晶片10_1同樣。陣列晶片10_2的導電體113是與陣列晶片10_1的導電體115連接。
例如，記憶格陣列11_2的配線層102是經由陣列晶片10_2的接觸插塞CP1、陣列晶片10_2的配線層111、陣列晶片10_2的導電體113、陣列晶片10_1的導電體115、陣列晶片10_1的導電體108、陣列晶片10_1的接觸插塞CP2、陣列晶片10_1的配線層111及陣列晶片10_1的接觸插塞CP1來電性連接至記憶格陣列11_1的配線層102。
在圖7的例子中，記憶格陣列11_2的區塊BLK0_2的配線層102_w4及記憶格陣列11_1的區塊BLK0_1的配線層102_w4會被電性連接。換言之，記憶格陣列11_2的字元線WLa4及在Z1方向被配置於上方的記憶格陣列11_1的字元線WLa4會被電性連接。此時，記憶格陣列11_2的接觸插塞CP1_w4及在Z1方向被配置於上方的記憶格陣列11_1的接觸插塞CP1_w4會被電性連接。其他的字元線WL也同樣。另外，亦可在記憶格陣列11_2內設有接觸插塞CP2及導電體108。
其次，說明有關電路晶片20。
電路晶片20是包含複數的電晶體Tr及各種配線層。複數的電晶體Tr是被使用在定序器21、電壓產生電路22、行解碼器23及感測放大器24等。
更具體而言，電路晶片20是包含絕緣層201、202及209、閘極電極203、導電體204、206、208及210和配線層205及207。
在半導體基板200的表面附近是設有元件分離區域。元件分離區域是例如將被設在半導體基板200的表面附近的n型阱區域與p型阱區域電性分離。元件分離區域內是藉由絕緣層201來埋入。絕緣層201是可包含SiO。
在半導體基板200上是設有絕緣層202。絕緣層202是可包含SiO。
電晶體Tr是包含：被設在半導體基板200上的未圖示的閘極絕緣膜、被設在閘極絕緣膜上的閘極電極203及被形成於半導體基板200的未圖示的源極及汲極。源極及汲極是經由導電體204來電性分別被連接至配線層205。導電體204是延伸於Z2方向。導電體204是作為接觸插塞機能。在配線層205上是設有導電體206。導電體206是延伸於Z2方向。導電體206是作為接觸插塞機能。在導電體206上是設有配線層207。在配線層207上是設有導電體208。導電體208是延伸於Z2方向。另外，被設在電路晶片20的配線層的層數為任意。導電體208是作為接觸插塞機能。配線層205及207是藉由導電性材料所構成。導電體204、206及208和配線層205及207是可包含金屬材料、p型半導體或n型半導體。
在Z2方向，在絕緣層202上是設有絕緣層209。絕緣層209是可包含SiO。
在絕緣層209內是設有複數的導電體210。導電體210是作為電極焊墊PD機能。例如，在1個的導電體208上設有1個的導電體210。導電體210是可含Cu等的金屬材料。電路晶片20的導電體210是與陣列晶片10_1的導電體113接觸(電性連接)。 1.6.2 B1-B2剖面的構成
其次，參照圖8說明有關半導體記憶裝置1的B1-B2剖面的構成之一例。圖8是沿著圖5及圖6的B1-B2線的剖面圖。以下是著眼於接觸插塞CP1的構成來說明。
如圖8所示般，在記憶格陣列11_1及11_2是分別設有接觸插塞CP1_s、CP1_w0～CP1_w4及CP1_d。在圖8的例子中，從紙面右側朝向左側，依序配置有接觸插塞CP1_s、CP1_w0～CP1_w4及CP1_d。接觸插塞CP1_s、CP1_w0～CP1_w4及CP1_d的一端是分別接觸於配線層102_s、102_w0～102_w4及102_d(被電性連接)。又，接觸插塞CP1_s、CP1_w0～CP1_w4及CP1_d的另一端是分別接觸於不同的配線層111(被電性連接)。因此，接觸插塞CP1_s、CP1_w0～CP1_w4及CP1_d的Z方向的長度是分別不同。
更具體而言，接觸插塞CP1_s是貫通6層的配線層102_w0～102_w4及102_d。接觸插塞CP1_s是不與6層的配線層102_w0～102_w4及102_d電性連接。而且，接觸插塞CP1_s的一端是被電性連接至配線層102_s。
接觸插塞CP1_w0是貫通5層的配線層102_w1～102_w4及102_d。接觸插塞CP1_w0是不與5層的配線層102_w1～102_w4及102_d電性連接。而且，接觸插塞CP1_w0的一端是被電性連接至配線層102_w0。
接觸插塞CP1_w1是貫通4層的配線層102_w2～102_w4及102_d。接觸插塞CP1_w1是不與4層的配線層102_w2～102_w4及102_d電性連接。而且，接觸插塞CP1_w1的一端是被電性連接至配線層102_w1。
接觸插塞CP1_w2是貫通3層的配線層102_w3、102_w4及102_d。接觸插塞CP1_w2是不與3層的配線層102_w3、102_w4及102_d電性連接。而且，接觸插塞CP1_w2的一端是被電性連接至配線層102_w2。
接觸插塞CP1_w3是貫通2層的配線層102_w4及102_d。接觸插塞CP1_w3是不與2層的配線層102_w4及102_d電性連接。而且，接觸插塞CP1_w3的一端是被電性連接至配線層102_w3。
接觸插塞CP1_w4是貫通配線層102_d。接觸插塞CP1_w4是不與配線層102_d電性連接。而且，接觸插塞CP1_w4的一端是被電性連接至配線層102_w4。
接觸插塞CP1_d的一端是被電性連接至配線層102_d。 1.6.3 C1-C2剖面的構成
其次，參照圖9來說明有關半導體記憶裝置1的C1-C2剖面的構成之一例。圖9是沿著圖5及圖6的C1-C2線的剖面圖。以下是著眼於接觸插塞CP2的構成來說明。
如圖9所示般，在陣列晶片10_1是設有接觸插塞CP2_s、CP2_w0～CP2_w4及CP2_d。就圖8的例子而言，是從紙面右側朝向左側，依序配置接觸插塞CP2_s、CP2_w0～CP2_w4及CP2_d。接觸插塞CP2_s、CP2_w0～CP2_w4及CP2_d是具有概略同形狀(同長度)。接觸插塞CP2_s、CP2_w0～CP2_w4及CP2_d是貫通7層的配線層102_s、102_w0～102_w4及102_d。接觸插塞CP2_s、CP2_w0～CP2_w4及CP2_d是與7層的配線層102_s、102_w0～102_w4及102_d電性連接。接觸插塞CP2_s、CP2_w0～CP2_w4及CP2_d的一端是被連接至各相異的導電體108。接觸插塞CP2_s、CP2_w0～CP2_w4及CP2_d的另一端是被連接至各相異的配線層111。 1.6.4 D1-D2剖面的構成
其次，參照圖10說明有關半導體記憶裝置1的D1-D2剖面的構成之一例。圖10是沿著圖5及圖6的D1-D2線的剖面圖。以下是著眼於記憶體支柱MP及位元線BL的構成來說明。
如圖10所示般，在陣列晶片10_1及10_2是設有記憶體支柱MP。
記憶體支柱MP是貫通複數的配線層102。記憶體支柱MP是延伸於Z方向。記憶體支柱MP的一端是接觸於配線層103。在Z1方向，在記憶體支柱MP的另一端上是設有導電體126。例如，導電體126是具有大略圓柱形狀。導電體126是作為接觸插塞CP3機能。在導電體126上是設有導電體127。例如，導電體127是具有大略圓柱形狀。導電體127是作為接觸插塞CP4機能。在Z1方向，在記憶體支柱MP的上方是設有複數的配線層128。複數的配線層128是排列於X方向而配置。配線層128是延伸於Y方向。配線層128是作為位元線BL機能。配線層128是經由接觸插塞CP3及CP4來電性連接至任一的記憶體支柱MP。
導電體126及127和配線層128是可包含W、Al或Cu等的金屬材料。
其次，說明有關記憶體支柱MP的內部構成。
記憶體支柱MP是包含區塊絕緣膜120、電荷蓄積層121、隧道絕緣膜122、半導體層123、核心層124及蓋層125。
更具體而言，是設有貫通複數的配線層102的孔MH。孔MH是對應於記憶體支柱MP。孔MH的Z2方向的端部是到達配線層103。在孔MH的側面是從外側依序層疊區塊絕緣膜120、電荷蓄積層121及隧道絕緣膜122。例如，孔MH為圓筒形狀時，區塊絕緣膜120、電荷蓄積層121及隧道絕緣膜122是分別具有圓筒形狀。以接觸於隧道絕緣膜122的側面之方式設有半導體層123。半導體層123的Z2方向的端部是接觸於配線層103。半導體層123是形成有記憶格電晶體MC和選擇電晶體ST1及ST2的通道的區域。因此，半導體層123是作為連接選擇電晶體ST2、記憶格電晶體MC0～MC4及選擇電晶體ST1的電流路徑之訊號線機能。半導體層123的內部是藉由核心層124來埋入。在半導體層123及核心層124的Z1方向的端部上是設有側面會接觸於隧道絕緣膜122的蓋層125。亦即，記憶體支柱MP是包含通過複數的配線層102的內部，延伸於Z方向的半導體層123。
區塊絕緣膜120、隧道絕緣膜122及核心層124是可包含SiO。在電荷蓄積層121是可包含氮化矽(SiN)。在半導體層123及蓋層125是例如可包含多晶矽。
藉由分別組合記憶體支柱MP及配線層102_w0～102_w4來分別構成記憶格電晶體MC0～MC4。同樣，藉由組合記憶體支柱MP及配線層102_d來構成選擇電晶體ST1。藉由組合記憶體支柱MP及配線層102_s來構成選擇電晶體ST2。 1.7 BL連接部的平面構成
其次，參照圖11說明有關BL連接部的構成之一例。圖11是陣列晶片10_2的BL連接部的平面圖。圖11的例子是表示被連接至記憶格陣列11_2的4條的位元線BLb0～BLb3及被連接至記憶格陣列11_2的4條的位元線BLa0～BLa3。另外，絕緣層是被省略。
以下，限定對應於位元線BLa的配線層128及132和導電體113、131及133時，是記載為配線層128a及132a和導電體113a、131a及133a。又，限定對應於位元線BLb的配線層128及132和導電體113、131及133時，是記載為配線層128b及132b和導電體113b、131b及133b。
如圖11所示般，作為位元線BLa0～BLa3機能的配線層128a是排列於X方向而配置。同樣，作為位元線BLb0～BLb3機能的配線層128b是排列於X方向而配置。而且，各配線層128a及128b是分別延伸於Y方向。就圖11的例子而言，是位元線BLa與位元線BLb會被配置成在Y方向相向。
在各配線層128的端部是連接導電體131。導電體131是具有大略圓柱形狀，延伸於Z方向。導電體131的一端是被連接至配線層128，另一端是被連接至配線層132。導電體131是作為連接配線層128與配線層132的接觸插塞CP6機能。配線層132是被設在與配線層128不同的層。配線層132的形狀是依被電性連接的配線層128而異。有關配線層132的形狀是後述。在配線層132的端部是連接導電體133。導電體133是具有大略圓柱形狀，延伸於Z方向。導電體133的一端是被連接至配線層132，另一端是被連接至導電體113。導電體133是作為連接配線層132與導電體113的接觸插塞CP7機能。
導電體131及133和配線層132是可包含W、Al或Cu等的金屬材料。
其次，說明有關配線層132的形狀之一例。
陣列晶片10_2的配線層128a是被電性連接至陣列晶片10_1的記憶格陣列11_1。又，陣列晶片10_2的配線層128b是被電性連接至陣列晶片10_1的記憶格陣列11_3。因此，例如，被電性連接至配線層128a的導電體113a是被配置於比被電性連接至配線層128b的導電體113b更接近記憶格陣列11_2側。如此的情況，例如，與配線層128b電性連接的配線層132b是延伸於Y方向。另一方面，與配線層128a電性連接的配線層132a是例如其形狀會被設為迂迴配線層132b。更具體而言，例如，配線層132a是包含3個的配線部分132a1～132a3。配線部分132a1是延伸於X方向。配線部分132a1的一端是經由導電體131a來連接至配線層128a，另一端是被連接至配線部分132a2的一端。配線部分132a2是延伸於Y方向。配線部分132a2的另一端是被連接至配線部分132a3的一端。配線部分132a3是延伸於X方向。配線部分132a3的另一端是經由導電體133a來連接至導電體113a。
就圖11的例子而言，對應於位元線BLa0的配線層132a是被配置為突出至紙面下側而迂迴對應於位元線BLb0的配線層132b。而且，對應於位元線BLa1的配線層132a是被配置為與對應於位元線BLa0的配線層132a相向，突出至紙面上側而迂迴對應於位元線BLb1的配線層132b。對應於位元線BLa2、BLa3、BLb2、BLb3的配線層132a及132b也具有同樣的形狀。對應於位元線BLa2、BLa3、BLb2、BLb3的配線層132a及132b是在Y方向，被配置於與對應於位元線BLa0、BLa1、BLb0、BLb1的配線層132a及132b相異的位置。 1.8 BL連接部的剖面構成
其次，參照圖12說明有關BL連接部的剖面的構成之一例。圖12是沿著圖11的E1-E2線的剖面圖。以下是著眼於記憶格陣列11間的位元線BL的連接來說明。
以下，限定對應於位元線BLa的導電體115及130時，是記載為導電體115a及130a。又，限定對應於位元線BLb的導電體115及130時，是記載為導電體115b及130b。
如圖12所示般，就陣列晶片10_1的BL連接部而言，配線層128的一端是經由延伸於Z2方向的導電體130來連接至導電體115。例如，導電體130是具有大略圓柱形狀。導電體130是作為接觸插塞CP5機能。又，就格部而言，是在Z1方向，在配線層128上設有導電體131。在Z1方向，在導電體131上設有配線層132。配線層132是經由導電體133來連接至導電體113。
導電體130是可包含W、Al或Cu等的金屬材料。
就陣列晶片10_2的BL連接部而言，是在Z1方向，在配線層128上設有導電體131。在導電體131上設有配線層132。配線層132是經由導電體133來連接至導電體113。
更具體而言，例如，對應於記憶格陣列11_2的配線層128b(位元線BLb)是經由導電體131b、配線層132b、導電體133b、導電體113b、導電體115b、導電體130b來連接至對應於記憶格陣列11_3的配線層128b(位元線BLb)。
而且，對應於記憶格陣列11_3的配線層128b(位元線BLb)是被連接至電路晶片20的感測放大器24b。同樣，對應於記憶格陣列11_4的配線層128a(位元線BLa)是經由導電體131a、配線層132a、導電體133a、導電體113a、導電體115a、導電體130a來連接至對應於記憶格陣列11_1的配線層128a(位元線BLa)。而且，對應於記憶格陣列11_1的配線層128a(位元線BLa)是被連接至電路晶片20的感測放大器24a。 1.9 寫入動作及讀出動作的格單元的選擇
其次，參照圖13及圖14來說明有關寫入動作及讀出動作的格單元CU的選擇之一例。圖13是表示選擇陣列單元AUa的格單元CU時的概念圖。圖14是表示選擇陣列單元AUb的格單元CU時的概念圖。就圖13及圖14而言，粗實線是表示在寫入動作或讀出動作中，對字元線WL及位元線BL施加電壓的狀態。又，以虛線表示的字元線WL是表示未施加電壓的狀態(OFF狀態)。
首先，說明有關選擇陣列單元AUa的格單元CU的情況。
如圖13所示般，在寫入動作或讀出動作中，被共通連接至1條的字元線WLa的記憶格陣列11_1的1個的格單元CU(記憶格電晶體MC)及記憶格陣列11_2的1個的格單元CU(記憶格電晶體MC)會同時被選擇。記憶格陣列11_1是經由位元線BLa來從感測放大器24a施加對應於寫入動作或讀出動作的電壓。另一方，記憶格陣列11_2是經由位元線BLb來從感測放大器24b施加對應於寫入動作或讀出動作的電壓。此時，陣列單元AUb是因為非選擇，所以在字元線WLb是不被施加電壓。
其次，說明有關選擇陣列單元AUb的格單元CU的情況。
如圖14所示般，在寫入動作或讀出動作中，被共通連接至1條的字元線WLb的記憶格陣列11_3的1個的格單元CU(記憶格電晶體MC)及記憶格陣列11_4的1個的格單元CU(記憶格電晶體MC)會同時被選擇。記憶格陣列11_4是經由位元線BLa來從感測放大器24a施加對應於寫入動作或讀出動作的電壓。另一方，記憶格陣列11_3是經由位元線BLb來從感測放大器24b施加對應於寫入動作或讀出動作的電壓。此時，陣列單元AUa是因為非選擇，所以在字元線WLa是不被施加電壓。 1.10 資料的寫入順序
其次，參照圖15來說明有關資料的寫入順序。圖15是表示各記憶格陣列11的1個的區塊BLK的寫入順序的圖。就圖15的例子而言，表內的1個的框會對應於1個的格單元CU。框之中的a開始的號碼是表示行解碼器23a選擇字元線WLa及選擇閘極線SGDa時，亦即陣列單元AUa被選擇時。框之中的b開始的號碼是表示行解碼器23b選擇字元線WLb及選擇閘極線SGDb時，亦即陣列單元AUb被選擇時。另外，圖15的例子是表示作為字元線WL的選擇順序，從字元線WL4依序選擇的情況，但亦可從字元線WL0依序選擇。
首先，說明有關行解碼器23a選擇字元線WLa及選擇閘極線SGDa的寫入動作。
如圖15所示般，例如，行解碼器23a是選擇字元線WLa4及選擇閘極線SGDa0，作為第a1個的寫入動作。藉此，串單元SU0_1的記憶格電晶體MC4及串單元SU0_2的記憶格電晶體MC4會被選擇。亦即，記憶格陣列11_1及11_2的2個的格單元CU會被選擇。在此狀態中，感測放大器24a是經由位元線BLa來對記憶格陣列11_1施加對應於寫入資料的電壓。同時，感測放大器24b是經由位元線BLb來對記憶格陣列11_2施加對應於寫入資料的電壓。
其次，行解碼器23a是選擇字元線WLa4，且依序選擇選擇閘極線SGDa1～SGDa3，作為第a2～a4個的寫入動作。就記憶格陣列11_1而言，是對應於第a2～a4個的寫入動作來依序選擇串單元SU1_1～SU3_1的記憶格電晶體MC4。就記憶格陣列11_2而言，是對應於第a2～a4個的寫入動作來依序選擇串單元SU1_2～SU3_2的記憶格電晶體MC4。
其次，行解碼器23a是選擇字元線WLa3，且依序選擇選擇閘極線SGDa0～SGDa3，作為第a5～a8個的寫入動作。就記憶格陣列11_1而言，是對應於第a5～a8個的寫入動作來依序選擇串單元SU0_1～SU3_1的記憶格電晶體MC3。就記憶格陣列11_2而言，是對應於第a5～a8個的寫入動作來依序選擇串單元SU0_2～SU3_2的記憶格電晶體MC3。
行解碼器23a是在第a9～a20個的寫入動作中也以同樣的順序來選擇字元線WLa及選擇閘極線SGDa。
其次，說明有關行解碼器23b選擇字元線WLb及選擇閘極線SGDb的寫入動作。
例如，行解碼器23b是選擇字元線WLb4及選擇閘極線SGDb0，作為第b1個的寫入動作。藉此，串單元SU0_3的記憶格電晶體MC4及串單元SU0_4的記憶格電晶體MC4會被選擇。亦即，從記憶格陣列11_3及11_4選擇2個的格單元CU。在此狀態中，感測放大器24b是經由位元線BLb來對記憶格陣列11_3施加對應於寫入資料的電壓。同時，感測放大器24a是經由位元線BLa來對記憶格陣列11_4施加對應於寫入資料的電壓。
其次，行解碼器23b是選擇字元線WLb4，且依序選擇選擇閘極線SGDb1～SGDb3，作為第b2～b4個的寫入動作。就記憶格陣列11_3而言，是對應於第b2～b4個的寫入動作來依序選擇串單元SU1_3～SU3_3的記憶格電晶體MC4。就記憶格陣列11_4而言，是對應於第b2～b4個的寫入動作來依序選擇串單元SU1_4～SU3_4的記憶格電晶體MC4。
行解碼器23b是在第b5～b20個的寫入動作中也以和行解碼器23a同樣的順序來選擇字元線WLb及選擇閘極線SGDb。 1.11 本實施形態的效果
若為本實施形態的構成，則可提供一種可抑制晶片面積的增加之半導體記憶裝置。詳述有關本效果。
例如，為了使半導體記憶裝置高集聚化，而有層疊複數的記憶格陣列(陣列晶片)的方法為人所知。若各記憶格陣列的字元線WL分別被連接至電路晶片，則被連接至行解碼器的字元線WL的條數會增加。因此，行解碼器的電路規模會按照記憶格陣列的個數而變大。換言之，電路晶片的面積會增加。
相對的，若為本實施形態的構成，則被層疊於電路晶片20的上方之複數的記憶格陣列11是可共通連接字元線WL。因此，即使記憶格陣列11的個數亦即被層疊的字元線WL的層數增加，也可抑制被連接至行解碼器23的字元線WL的條數的增加。藉此，可抑制電路晶片20的面積增加。
進一步，本實施形態的構成是包括含有被層疊於電路晶片20的上方的2個的記憶格陣列11之陣列單元AU會在與電路晶片20平行的方向排列2組而配置的構造。而且，位元線BL是被共通連接至一方的陣列單元AU的1個的記憶格陣列11及被設在另一方的陣列單元AU的不同的陣列晶片10之1個的記憶格陣列11。藉此，在寫入動作及讀出動作中，可同時選擇陣列單元AU內的2個的記憶格陣列11的2個的格單元CU。亦即，在寫入動作及讀出動作中，可一併處理2個的格單元CU各個的頁資料。因此，半導體記憶裝置1是可提升處理能力。
進一步，若為本實施形態的構成，則由於可一併處理2個的格單元CU，因此可將1個的記憶格陣列11的區塊BLK的大小，亦即1頁的資料大小形成一半。藉此，可縮小記憶格陣列11的大小。因此，可抑制陣列晶片10的面積增加。
進一步，若為本實施形態的構成，則可在陣列單元AU間共有位元線BL。因此，即使被層疊的記憶格陣列11的個數增加，也可抑制被連接至感測放大器的位元線BL的條數的增加。藉此，可抑制電路晶片的面積增加。
進一步，若為本實施形態的構成，則可抑制寫入動作及讀出動作的干擾(disturb)。詳述本效果。
例如，在寫入動作及讀出動作中，選擇陣列單元AU的任一個的記憶格陣列11時，成為在非選擇的記憶格陣列11的字元線WL也被施加電壓的狀態。因此，非選擇的記憶格陣列11也受干擾的影響。
相對於此，若為本實施形態的構成，則可同時選擇或非選擇陣列單元AU的2個的記憶格陣列11。因此，在寫入動作及讀出動作中，可抑制往非選擇的記憶格陣列11的字元線WL的電壓施加。所以，可抑制干擾的影響。 2. 第2實施形態
其次，說明有關第2實施形態。在第2實施形態是說明有關與第1實施形態不同的記憶格陣列11的佈局。以下，以和第1實施形態不同的點為中心說明。 2.1 記憶格陣列的配置
其次，參照圖16說明有關記憶格陣列的配置之一例。圖16是表示記憶格陣列11_1～11_4及電路晶片20的配置的立體圖。另外，在圖16的例子中，為了使說明簡略化，在各記憶格陣列11中，顯示各1條的字元線WLa及WLb、選擇閘極線SGDa、SGDb、SGSa及SGSb和各8條的位元線BLa及BLb。源極線SL是被省略。又，為了使說明簡略化，BL連接部是被省略。
如圖16所示般，記憶格陣列11是包含2個的格部及1個的WLSG連接部。更具體而言，是在排列於X方向而配置的2個的格部之間設有WLSG連接部。亦即，WLSG連接部會被設在記憶格陣列11的中央部。藉由在中央部設置WLSG連接部，即使在區塊BLK的大小(1頁的資料大小)變大的情況，從WLSG連接部到格部的端部的字元線WL的實效性的配線長也會被抑制，因此可抑制字元線WL的電壓傳播的延遲。例如，在第1實施形態的構成中，若將1頁的資料大小設為8KB，則在本實施形態的構成中，可一面將字元線WL的實效性的配線長保持於同程度(一面將字元線WL的電壓傳播的延遲抑制於同程度)，一面將1頁的資料大小形成16KB。
其他的構成是與圖3同樣。記憶格陣列11_4的位元線BLa是被連接至記憶格陣列11_1的位元線BLa。記憶格陣列11_2的位元線BLb是被連接至記憶格陣列11_3的位元線BLb。 2.2 記憶格陣列的平面構成
其次，參照圖17及圖18說明有關記憶格陣列11的構成之一例。圖17是記憶格陣列11_2的平面圖。圖1 8是記憶格陣列11_1的平面圖。另外，在圖17及圖18的例子中，為了使說明簡略化，針對各記憶格陣列11含有4個的區塊BLK0～BLK3且各區塊BLK含有1個的串單元SU的情況進行說明。又，在圖17及圖18的例子是絕緣層會被省略。記憶格陣列11_3的構成是與記憶格陣列11_1同樣。記憶格陣列11_4的構成是與記憶格陣列11_2同樣。
首先，說明有關記憶格陣列11_2的平面構成。
如圖17所示般，4個的區塊BLK0_2～BLK3_2會從紙面上側朝向下側，排列於Y方向而配置。
在記憶格陣列11_2的X方向的兩端是設有格部。格部的構成是與第1實施形態同樣。在記憶體支柱MP的上方是複數的位元線BLb會排列於X方向而配置。位元線BLb是延伸於Y方向。各區塊BLK的記憶體支柱MP是與任一的位元線BLb電性連接。
在記憶格陣列11_2的中央部設有WLSG連接部。換言之，在排列於X方向的2個的格部之間設有WLSG連接部。
各區塊BLK的WLSG連接部是包含CP1區域。區塊BLK0_2的CP1區域與區塊BLK1_2的CP1區域是在X方向，被配置於不同的位置。又，區塊BLK2_2的CP1區域與區塊BLK3_2的CP1區域是在X方向，被配置於不同的位置。就圖17的例子而言，是與第1實施形態同樣，在1個的CP1區域內依序配置有7個的接觸插塞CP1_s、CP1_w0、CP1_w1、CP1_w2、CP1_w3、CP1_w4、CP1_d。而且，在各接觸插塞CP1上是設有配線層111。配線層111是從與接觸插塞CP1的連接位置到相鄰的區塊BLK延伸於Y方向。在配線層111上是設有電極焊墊PD。配線層111的一方的端部是被連接至接觸插塞CP1，另一方的端部是被電性連接至電極焊墊PD。各區塊BLK的接觸插塞CP1、配線層111及電極焊墊PD的配置的關係是與第1實施形態相同。
其次，說明有關記憶格陣列11_1的平面構成。在以下是以和記憶格陣列11_2的平面構成不同的點為中心說明。
如圖18所示般，格部的構成是與記憶格陣列11_2同樣。在記憶體支柱MP的上方是複數的位元線BLa會排列於X方向而配置。位元線BLa是延伸於Y方向。各區塊BLK的記憶體支柱MP是與任一的位元線BLa電性連接。
在記憶格陣列11_1的中央部設有WLSG連接部。
各區塊BLK的WLSG連接部是包含CP1區域及CP2區域。CP1區域的構成是與記憶格陣列11_2同樣。例如，記憶格陣列11_1的CP1區域是在Z方向，被配置於記憶格陣列11_2的CP1區域的上方。
各區塊BLK的CP2區域是例如與CP1區域排列於X方向而配置。因此，區塊BLK0_1的CP2區域與區塊BLK1_1的CP2區域是在X方向，被配置於不同的位置。又，區塊BLK2_1的CP2區域與區塊BLK3_1的CP2區域是在X方向，被配置於不同的位置。
CP2區域是設有複數的接觸插塞CP2的區域。接觸插塞CP2是經由在圖17說明的陣列晶片10_2的電極焊墊PD及配線層111來與記憶格陣列11_2的接觸插塞CP1電性連接。
就圖18的例子而言，是在1個的CP2區域內依序配置有7個的接觸插塞CP2_s、CP2_w0、CP2_w1、CP2_w2、CP2_w3、CP2_w4、CP2_d。7個的接觸插塞CP2是分別對應於記憶格陣列11_2的7個的接觸插塞CP1。
在接觸插塞CP1及CP2上是設有配線層111。接觸插塞CP1_w0～CP1_w4和CP1_d及CP1_s是經由配線層111來與相鄰的區塊BLK的接觸插塞CP2_w0～CP2_w4和CP2_d及CP2_s分別連接。
在記憶格陣列11_1的上方的配線層111上是設有電極焊墊PD。 2.3 本實施形態的效果
若為本實施形態的構成，則可取得與第1實施形態同樣的效果。 3. 變形例等
上述實施形態的半導體記憶裝置是包含： 第1記憶格陣列(11_1)； 被配置於朝向第1記憶格陣列的第1方向(Z方向)的上方之第2記憶格陣列(11_2)； 與第1記憶格陣列相鄰而被配置於與第1方向交叉的第2方向(X方向)之第3記憶格陣列(11_3)； 被配置於朝向第3記憶格陣列的第1方向的上方，與第2記憶格陣列相鄰而被配置於第2方向之第4記憶格陣列(11_4)； 被連接至第1記憶格陣列及第2記憶格陣列之第1字元線(WLa)； 被連接至第3記憶格陣列及第4記憶格陣列之第2字元線(WLb)； 被連接至第1記憶格陣列及第4記憶格陣列之第1位元線(BLa)；及 被連接至第2記憶格陣列及第3記憶格陣列之第2位元線(BLb)。
藉由適用上述實施形態，可提供一種能抑制晶片面積的增加之半導體記憶裝置。
另外，實施形態是不被限於上述說明的形態，可為各種的變形。
例如，就上述實施形態而言，是說明有關貼合電路晶片20與2個的陣列晶片10_1及10_2的情況，但亦可在1個的半導體基板上形成該等的構成。
進一步，上述實施形態的所謂「連接」是亦包含使例如電晶體或電阻等其他的何者介於其間而間接地連接的狀態。
實施形態是舉例表示者，發明的範圍是不被限定於該等。
1:半導體記憶裝置 10:陣列晶片 11:記憶格陣列 20:電路晶片 21:定序器 22:電壓產生電路 23,23a,23b:行解碼器 24,24a,24b:感測放大器 101,105,107,110,112,114,201,202,209:絕緣層 102~104,111,128,128a,128b,132,132a,132b,205,207:配線層 106,108,109,113,113a,113b,115,115a,115b,126,127,130,130a,130b,131,131a,131b,133,133a,133b,204,206,208,210:導電體 120:區塊絕緣膜 121:電荷蓄積層 122:隧道絕緣膜 123:半導體層 124:核心層 125:蓋層 132a1~132a3:配線部分 200:半導體基板 203:閘極電極
[圖1]是表示第1實施形態半導體記憶裝置的全體構成的方塊圖。 [圖2]是第1實施形態半導體記憶裝置所具備的記憶格陣列的電路圖。 [圖3]是表示第1實施形態半導體記憶裝置所具備的電路晶片20和陣列晶片10_1及10_2的配置的剖面圖。 [圖4]是表示第1實施形態半導體記憶裝置所具備的記憶格陣列11_1～11_4及電路晶片20的配置的立體圖。 [圖5]是第1實施形態半導體記憶裝置所具備的記憶格陣列11_2的平面圖。 [圖6]是第1實施形態半導體記憶裝置所具備的記憶格陣列11_1的平面圖。 [圖7]是沿著圖5及圖6的A1-A2線的剖面圖。 [圖8]是沿著圖5及圖6的B1-B2線的剖面圖。 [圖9]是沿著圖5及圖6的C1-C2線的剖面圖。 [圖10]是沿著圖5及圖6的D1-D2線的剖面圖。 [圖11]是第1實施形態半導體記憶裝置所具備的陣列晶片10_2的BL連接部的平面圖。 [圖12]是沿著圖11的E1-E2線的剖面圖。 [圖13]是表示在第1實施形態半導體記憶裝置中，選擇陣列單元AUa的格單元CU時的概念圖。 [圖14]是表示在第1實施形態半導體記憶裝置中，選擇陣列單元AUb的格單元CU時的概念圖。 [圖15]是表示第1實施形態半導體記憶裝置的各記憶格陣列11的1個的區塊BLK的寫入順序的圖。 [圖16]是表示第2實施形態半導體記憶裝置所具備的記憶格陣列11_1～11_4及電路晶片20的配置的立體圖。 [圖17]是第2實施形態的半導體記憶裝置所具備的記憶格陣列11_2的平面圖。 [圖18]是第2實施形態的半導體記憶裝置所具備的記憶格陣列11_1的平面圖。
1:半導體記憶裝置 10_1,10_2:陣列晶片 11_1:記憶格陣列 11_2:記憶格陣列 11_3:記憶格陣列 11_4:記憶格陣列 20:電路晶片 23a,23b:行解碼器 24a,24b:感測放大器 200:半導體基板 AUa:選擇陣列單元 AUb:選擇陣列單元 WLa:第1字元線 WLb:第2字元線 BLa:第1位元線 BLb:第2位元線

Claims (8)

  1. 一種半導體記憶裝置，其特徵是具備： 第1記憶格陣列； 被配置於朝向前述第1記憶格陣列的第1方向的上方之第2記憶格陣列； 與前述第1記憶格陣列相鄰而被配置於與前述第1方向交叉的第2方向之第3記憶格陣列； 被配置於朝向前述第3記憶格陣列的前述第1方向的上方，與前述第2記憶格陣列相鄰而被配置於前述第2方向之第4記憶格陣列； 被連接至前述第1記憶格陣列及前述第2記憶格陣列之第1字元線； 被連接至前述第3記憶格陣列及前述第4記憶格陣列之第2字元線； 被連接至前述第1記憶格陣列及前述第4記憶格陣列之第1位元線；及 被連接至前述第2記憶格陣列及前述第3記憶格陣列之第2位元線。
  2. 如請求項1記載的半導體記憶裝置，其中，更具備： 被連接至前述第1記憶格陣列及前述第2記憶格陣列之第1選擇閘極線；及 被連接至前述第3記憶格陣列及前述第4記憶格陣列之第2選擇閘極線。
  3. 如請求項2記載的半導體記憶裝置，其中， 前述第1記憶格陣列是包含：延伸於前述第1方向，被連接了被連接至前述第1字元線的第1記憶格及被連接至前述第1選擇閘極線的第1選擇電晶體之第1半導體， 前述第2記憶格陣列是包含：延伸於前述第1方向，被連接了被連接至前述第1字元線的第2記憶格及被連接至前述第1選擇閘極線的第2選擇電晶體之第2半導體， 前述第3記憶格陣列是包含：延伸於前述第1方向，被連接了被連接至前述第2字元線的第3記憶格及被連接至前述第2選擇閘極線的第3選擇電晶體之第3半導體， 前述第4記憶格陣列是包含：延伸於前述第1方向，被連接了被連接至前述第2字元線的第4記憶格及被連接至前述第2選擇閘極線的第4選擇電晶體之第4半導體。
  4. 如請求項3記載的半導體記憶裝置，其中， 前述第1位元線是被連接至前述第1半導體及前述第4半導體， 前述第2位元線是被連接至前述第2半導體及前述第3半導體。
  5. 如請求項3記載的半導體記憶裝置，其中，在寫入動作或讀出動作中，選擇前述第1記憶格與前述第2記憶格的雙方。
  6. 如請求項3記載的半導體記憶裝置，其中， 前述第1記憶格陣列是包含： 設有前述第1記憶格的第1區域；及 接觸插塞被連接至前述第1字元線的第2區域， 前述第2區域是被設在前述第1記憶格陣列的端部。
  7. 如請求項3記載的半導體記憶裝置，其中， 前述第1記憶格陣列是更包含：延伸於前述第1方向，被連接了被連接至前述第1字元線的第5記憶格及被連接至前述第1選擇閘極線的第5選擇電晶體之第5半導體， 前述第1記憶格陣列是包含：設有前述第1記憶格的第1區域、接觸插塞被連接至前述第1字元線的第2區域、及設有前述第5記憶格的第3區域， 前述第2區域是被配置於前述第1區域與前述第3區域之間。
  8. 如請求項1記載的半導體記憶裝置，其中，更具備： 被連接了前述第1字元線的第1行解碼器； 被連接了前述第2字元線的第2行解碼器； 被連接了前述第1位元線的第1感測放大器； 被連接了前述第2位元線的第2感測放大器； 包含前述第1行解碼器、前述第2行解碼器、前述第1感測放大器及前述第2感測放大器的電路晶片； 包含前述第1記憶格陣列及前述第3記憶格陣列的第1陣列晶片；及 包含前述第2記憶格陣列及前述第4記憶格陣列的第2陣列晶片， 前述電路晶片、前述第1陣列晶片及前述第2陣列晶片是被貼合於前述第1方向。
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