JP2021064672A - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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Abstract

【課題】より良好なオーミック特性を得ることができ、かつ、素子強度の低下を抑制して信頼性を向上させられるＳｉＣ半導体装置を提供する。【解決手段】ｎ＋型ＳｉＣ基板１の裏面１ｂの表面、換言すれば裏面１ｂとドレイン電極１１との界面からのドレイン電極１１の凹凸高さＨ１を１．０μｍ未満としている。具体的には、ドレイン電極１１のレーザアニールをトップハット型のレーザを用いて行っており、ドレイン電極１１の凹凸高さＨ１が１．０μｍ未満となるようにしている。このため、抗折強度が１０００ＭＰａ以上となり、素子強度の低下を抑制でき、信頼性を向上させられるＳｉＣ半導体装置とすることが可能となる。【選択図】図２

Description

本発明は、炭化珪素（以下、ＳｉＣという）で構成される半導体素子のオーミック電極のコンタクト抵抗の低減を実現できるＳｉＣ半導体装置およびその製造方法に関する。
ＳｉＣ基板を用いて縦型パワーデバイス等の半導体素子を形成する場合、デバイスを電気回路等と接続するための電極、特に基板裏面側のドレイン電極を形成するに際し、接触抵抗を低減させたオーミック電極を形成することが望まれている。
ＳｉＣにおけるオーミックコンタクトには、ＳｉＣと金属との合金層、例えば金属シリサイドや金属カーバイドの形成が必要であるが、その形成には高温処理が必須である。例えば、ニッケルシリサイド（ＮｉＳｉ）を形成するのであれば、９００℃以上での高温処理が必要になる。
ＳｉＣ半導体装置の場合、表面側にデバイス構造を形成した後に裏面電極を形成するが、デバイス構造を形成したウエハ全体を高温炉などで高温処理すると、表面側のデバイス構造、特性に影響を及ぼすため、裏面電極へのレーザによる局所加熱を行っている。このレーザによる局所加熱によってＮｉＳｉを形成することで、オーミック電極を実現している（例えば、特許文献１参照）。
特許第０４９２４６９０号公報
しかしながら、レーザによる局所加熱によって合金層を形成すると、局所的に合金層が形成される。また、ＳｉＣ基板にダメージが入り、ＳｉＣ基板の一部が消失する。このため、レーザ処理後のＳｉＣ基板には凹凸が形成され、その凹凸によって応力が集中することで素子強度が低下し、信頼性を損なってしまう。
本発明は上記点に鑑みて、より良好なオーミック特性を得ることができ、かつ、素子強度の低下を抑制して信頼性を向上させられるＳｉＣ半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、請求項１に記載のＳｉＣ半導体装置は、表面（１ａ）および裏面（１ｂ）を有するＳｉＣ半導体基板（１）と、該ＳｉＣ半導体基板の表面側と裏面側の少なくとも一方において、ＳｉＣの一面とオーミック接合させられたオーミック電極（１１）とを有し、オーミック電極は、ＳｉＣの一面上において点在させられていて凹凸を構成しており、該オーミック電極による凹凸高さ（Ｈ１）が１．０μｍ未満になっている。
このように、ＳｉＣの一面とオーミック電極の界面からのオーミック電極の凹凸高さを１．０μｍ未満としている。このため、抗折強度が１０００ＭＰａ以上となり、素子強度の低下を抑制でき、信頼性を向上させられるＳｉＣ半導体装置とすることが可能となる。
請求項３に記載のＳｉＣ半導体装置の製造方法では、オーミック接合させられるＳｉＣ上に、シリサイドとカーバイドの少なくとも一方を構成する金属材料で構成された金属薄膜（１１０）を形成することと、金属薄膜に対してレーザ光（５０）を照射し、金属薄膜とＳｉＣ中のＳｉまたはＣと反応させて、金属シリサイドと金属カーバイドの少なくとも一方を生成するレーザアニールを行ってオーミック電極（１１）を形成することと、を含み、レーザアニールをトップハット型のレーザにて行う。
このように、レーザアニールをトップハット型のレーザで行っているため、レーザアニール時のレーザ強度がＳｉＣの昇華するエネルギー以上になることが抑制され、ＳｉＣ表面の凹凸を小さくすることが可能となる。したがって、ＳｉＣ表面はほぼ平坦なものとなり、ＳｉＣの一面とオーミック電極の界面からのオーミック電極の凹凸高さを１．０μｍ未満にすることが可能となる。よって、抗折強度が１０００ＭＰａ以上となるＳｉＣ半導体装置を製造することができる。
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
第１実施形態にかかるＳｉＣ半導体装置の断面図である。 図１に示すＳｉＣ半導体装置におけるＳｉＣとオーミック電極となるドレイン電極等との界面の拡大図である。 凹凸高さＨ１と抗折強度との関係を示した図である。 図１に示すＳｉＣ半導体装置におけるドレイン電極の形成工程を示した断面図である。 図４Ａに続くドレイン電極の形成工程を示した断面図である。 図４Ｂに続くドレイン電極の形成工程を示した断面図である。 図４Ｃに続くドレイン電極の形成工程を示した断面図である。 参考例としてガウシアンビームを用いた場合のレーザ強度を示した図である。 本実施形態で説明するトップハット型のレーザを用いた場合のレーザ強度を示した図である。 参考例としてガウシアンビームを用いた場合のＳｉＣとドレイン電極との界面の様子を示した断面図である。 本実施形態で説明するトップハット型のレーザを用いた場合のＳｉＣとドレイン電極との界面の様子を示した断面図である。 他の実施形態で説明するショットキーダイオードの断面図である。 図７Ａに示すショットキーダイオードの上面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
以下、本発明を図に示す実施形態について説明する。まず、図１を参照して、本実施形態にかかるＳｉＣ半導体装置について説明する。本実施形態では、ＳｉＣ半導体素子としてのプレーナ型の縦型パワーＭＯＳＦＥＴを備えるＳｉＣ半導体装置について説明する。本ＳｉＣ半導体装置は、例えばインバータに適用すると好適なものである。
縦型パワーＭＯＳＦＥＴは、ｎ＋型ＳｉＣ基板１を用いて形成されている。ｎ＋型ＳｉＣ基板１は、上面を主表面１ａとし、主表面１ａの反対面である下面を裏面１ｂとしており、単結晶ＳｉＣからなるものである。例えば、ｎ＋型ＳｉＣ基板１として、不純物濃度が１×１０１８ｃｍ−３以上のものを用いている。
ｎ＋型ＳｉＣ基板１の主表面１ａ上には、ｎ＋型ＳｉＣ基板１よりも低いドーパント濃度を有するＳｉＣにて構成されたｎ−型エピタキシャル層（以下、ｎ−型エピ層という）２が積層されている。
ｎ−型エピ層２の表層部における所定領域には、所定深さを有するｐ−型ベース領域３ａ、３ｂが互いに離れて形成されている。また、ｐ−型ベース領域３ａ、３ｂには、一部厚さが厚くなったディープベース層３０ａ、３０ｂが備えられている。このディープベース層３０ａ、３０ｂは、後述するｎ＋型ソース領域４ａ、４ｂに重ならない部分に形成されている。そして、ｐ−型ベース領域３ａ、３ｂのうちディープベース層３０ａ、３０ｂが形成された厚みの厚くなった部分が、ディープベース層３０ａ、３０ｂが形成されていない厚みの薄い部分よりも不純物濃度が濃くなっている。このようなディープベース層３０ａ、３０ｂを形成することによって、ｎ＋型ＳｉＣ基板１とディープベース層３０ａ、３０ｂとの間の電界強度を高くすることができ、この位置でアバランシェブレークダウンさせ易くすることができる。
ｐ−型ベース領域３ａの表層部における所定領域には、当該ｐ−型ベース領域３ａよりも浅いｎ＋型ソース領域４ａが形成されている。また、ｐ−型ベース領域３ｂの表層部における所定領域には、当該ｐ−型ベース領域３ｂよりも浅いｎ＋型ソース領域４ｂが形成されている。
また、ｐ−型ベース領域３ａ、３ｂ、ｎ＋型ソース領域４ａ、４ｂの表面部には凹部６ａ、６ｂが形成されており、凹部６ａ、６ｂの底部からｐ型不純物濃度が濃いディープベース層３０ａ、３０ｂが露出させられている。
さらに、ｎ−型エピ層２とｎ＋型ソース領域４ａおよびｎ＋型ソース領域４ｂとの間におけるｐ−型ベース領域３ａ、３ｂの表面部をチャネル領域として、少なくともチャネル領域上には、シリコン酸化膜などで構成されるゲート絶縁膜７が形成されている。ゲート絶縁膜７は、チャネル領域を含めてｎ−型エピ層２およびｎ＋型ソース領域４ａ、４ｂの上面に形成されている。また、ゲート絶縁膜７の上にはゲート電極８が形成されており、ゲート電極８はシリコン酸化膜などで構成される絶縁膜９にて覆われている。
そして、ｎ＋型ＳｉＣ基板１の主表面１ａ側において、絶縁膜９の上を覆うようにソース電極１０が形成されており、ｎ＋型ソース領域４ａ、４ｂおよびｐ−型ベース領域３ａ、３ｂに接続されている。
また、ｎ＋型ＳｉＣ基板１の裏面１ｂ側において、ドレイン電極１１が形成されている。ドレイン電極１１は、オーミック電極であり、レーザアニールによりｎ＋型ＳｉＣ基板１の裏面１ｂに対して金属シリサイドと金属カーバイドの少なくとも一方の合金層が構成されることでオーミック接合されている。このため、ドレイン電極１１には、ＳｉＣと反応することで金属シリサイドと金属カーバイドの少なくとも一方を構成する材料が用いられている。さらに、ドレイン電極１１の表面は、接合用電極１２によって覆われており、この接合用電極１２を介して図示しない金属板もしくは回路基板との電気的接続が行えるようになっている。
例えば、ドレイン電極１１を構成する金属としては、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）等を用いることができ。Ｎｉ、Ｍｏ、ＴｉはＳｉと反応してシリサイドを形成するものであり、Ｍｏ、ＴｉについてはＣと結合してカーバイドを形成することもできる。Ｗ、Ｎｂは、Ｃと結合してカーバイドを形成する。ドレイン電極１１を構成する金属は一種類の材料である必要は無く、ここで挙げた材料の複数を組み合わせた材料、例えばＭｏ／Ｎｉなどとしても良い。また、ドレイン電極１１を構成する材料に不純物が含まれていても良い。
接合用電極１２を構成する金属としては、はんだ付け等の接合に適した材料であれば良く、例えばＴｉ／Ｎｉ／Ａｕなどを用いることができる。
図２は、ドレイン電極１１としてＭｏ／Ｎｉを用い、接合用電極としてＴｉ／Ｎｉ／Ａｕを用いた場合のＳｉＣとの界面の様子を模式的に示している。この図に示されるように、ＮｉはＳｉと反応してＮｉＳｉ１１ａを形成しており、その内側にＭｏがＣと反応してＭｏＣ１１ｂを形成している。そして、これらが点在した状態となっており、その点在したドレイン電極１１を構成するＮｉＳｉ１１ａやＭｏＣ１１ｂを覆うように、Ｔｉ層１２ａが形成され、さらにその上にＮｉ層１２ｂとＡｕ層１２ｃが積層されている。なお、ここではドレイン電極１１に含まれるＮｉやＭｏがすべてＳｉＣと反応してＮｉＳｉ１１ａやＭｏＣ１１ｂになった場合を示しているが、すべてがシリサイドやカーバイドになっていなくても良い。
ここで、上記したようにレーザアニールによってドレイン電極１１が金属シリサイドや金属カーバイドからなる合金層を構成することでオーミック電極とされている。ただし、図２に示すように局所的に合金層が形成された状態になったり、ｎ＋型ＳｉＣ基板１にダメージが入って一部が消失したりする。これにより、レーザ処理後のｎ＋型ＳｉＣ基板１にはドレイン電極１１による凹凸が形成され、その凹凸によって応力が集中することで素子強度が低下し、信頼性を損なうことがある。
このため、本実施形態では、図１に示したｎ＋型ＳｉＣ基板１の裏面１ｂの表面、換言すれば裏面１ｂとドレイン電極１１との界面からのドレイン電極１１の凹凸高さＨ１を１．０μｍ未満としている。
実験により、凹凸高さＨ１と抗折強度との関係について調べたところ、図３に示すように、凹凸高さＨ１が高いほど、抗折強度が低下していくことが確認された。凹凸高さＨ１毎に複数の試料について抗折強度をプロットし、その平均値を線で結ぶと、図３中の破線で示した近似線となる。素子強度を確保できる抗折強度は、１０００ＭＰａ以上であり、製造される製品のすべてにおいて抗折強度が１０００ＭＰａ以上になるようにするのが望ましい。実験によれば、すべての製品において抗折強度が１０００ＭＰａ以上であることを満たすには、凹凸高さＨ１≦１．０μｍであることが確認された。このことから、本実施形態では、凹凸高さＨ１≦１．０μｍとなるようにしている。
このように、凹凸高さＨ１≦１．０μｍとすることで、抗折強度が１０００ＭＰａ以上となるようにすることができる。したがって、素子強度の低下を抑制でき、信頼性を向上させられるＳｉＣ半導体装置とすることが可能となる。
次に、図１に示す縦型パワーＭＯＳＦＥＴの製造方法について説明する。ただし、本実施形態にかかる縦型パワーＭＯＳＦＥＴの基本的な製造方法に関しては従来と同様であるため、従来と異なるドレイン電極１１の形成方法について主に説明する。
本実施形態にかかる縦型パワーＭＯＳＦＥＴは、図４Ａ〜図４Ｄに示す各製造工程を経て製造される。
まず、図４Ａに示すように、例えば３５０μｍの厚みで構成されたｎ＋型ＳｉＣ基板１を用意する。ｎ＋型ＳｉＣ基板１は、例えばｎ型不純物をドープしたＳｉＣインゴットをスライスしたのち研磨することによって製造される。そして、図示しないが、ｎ＋型ＳｉＣ基板１の表面側に半導体素子の構成要素の少なくとも一部を形成するデバイス形成工程を行う。すなわち、ｎ−型エピ層２をエピタキシャル成長させたのち、図示しないマスクを用いたイオン注入により、ｐ−型ベース領域３ａ、３ｂやディープベース層３０ａ、３０ｂの形成工程、ｎ＋型ソース領域４ａ、４ｂの形成工程を行う。さらに、ゲート絶縁膜７の形成工程、ゲート電極８の形成工程、絶縁膜９の形成工程およびソース電極１０の形成工程等を行うことで、デバイス構造として縦型パワーＭＯＳＦＥＴの各構成要素を形成する。
その後、図示しないが、研削研磨によってｎ＋型ＳｉＣ基板１の裏面１ｂ側の一部を除去し、ｎ＋型ＳｉＣ基板１を薄膜化する薄化工程を行う。例えば、ｎ＋型ＳｉＣ基板１の裏面１ｂ側を表に向け、その反対側の一面をガラス基板に貼り付けた後、ＣＭＰ（Chemical Mechanical Polishing）などを行うことでｎ＋型ＳｉＣ基板１の裏面１ｂ側の一部を除去する。このとき、薄化工程後の裏面１ｂの表面粗さＲａが５ｎｍ以下となるようにしている。そして、図４Ｂ〜図４Ｄに示す工程を行うことで、薄膜化後のｎ＋型ＳｉＣ基板１の裏面１ｂ上にドレイン電極１１を形成する工程を行う。
具体的には、図４Ｂに示す工程として、薄膜化後のｎ＋型ＳｉＣ基板１の裏面１ｂに対して、金属薄膜１１０を形成する。ここでは金属薄膜１１０としてはＮｉ層を用いており、ｎ＋型ＳｉＣ基板１の裏面１ｂを表面処理して活性化させたのち、無電解めっきを行うことによってＮｉ層を形成している。金属薄膜１１０の厚みについては、例えば５０〜２５０ｎｍとしている。
また、ＳｉＣとの間にカーバイドを形成するために、裏面１ｂ上にＭｏ層を形成してからＮｉ層を形成するようにしても良い。Ｍｏ層を形成する場合、ＮｉとＭｏとのモル比が例えば１〜２：１のように、ＮｉがＭｏ以上のモル比となるようにすると良い。また、Ｍｏ層とＮｉ層との積層構造に限らず、ＮｉとＭｏの混合金属とされていても良い。
次に、図４Ｃに示す工程として、金属薄膜１１０にレーザ光５０を照射することによりレーザアニールを行う。例えば、ＬＤ励起固体レーザなどの固体レーザを用いて、スキャニングしながらＸ−Ｙ平面上において金属薄膜１１０が形成されたｎ＋型ＳｉＣ基板１を走査し、レーザ光５０をｎ＋型ＳｉＣ基板１の裏面１ｂ側に照射する。より詳しくは、固体レーザの照射口にトップハットビーム成形素子および集光レンズを配置して、トップハット型のレーザが金属薄膜１１０に照射されるようにしている。例えば基本波長が１０６４ｎｍの固体レーザを用い、波長変換アダプタにて３倍波となる３５５ｎｍもしくは４倍波となる２６６ｎｍの波長に変換したものをレーザ光５０として用いている。これらの波長とすることで、レーザ光５０がＳｉＣを透過しないようにできる。また、レーザ光５０のエネルギー密度を２．５〜３．０Ｊ／ｃｍ２とし、例えばスポット径が１００μｍ、スポット照射時のオーバラップ率、つまりレーザ光５０を走査したときに連続するスポットの径に対する重複長さの割合が５０〜８０％となるようにしている。
このように、レーザアニールのような局所的なアニールとすることで、レーザ照射されていない領域の高温化を抑制できる低温プロセスによってドレイン電極１１をオーミック接合させることが可能となる。このため、ｎ＋型ＳｉＣ基板１の主表面１ａ側に形成されたデバイスへの影響を抑制することが可能となる。なお、ここでいう低温プロセスとは、デバイスへの熱的ダメージを抑制できる温度、具体的には一般的にデバイスの配線材料としているＡｌ（アルミニウム）がプロセス中で溶融しない温度であり、例えば４００℃以下の温度でのプロセスを意味している。
このようなレーザアニールを行うことで、金属薄膜１１０にＮｉ等のシリサイド化される金属元素が含まれている場合には、その金属元素とｎ＋型ＳｉＣ基板１に含まれるＳｉとがシリサイド化反応し、金属シリサイドが生成される。金属薄膜１１０にＮｉが含まれる場合には、Ｎｉシリサイドが生成される。また、金属薄膜１１０にＭｏ等のカーバイド化される金属元素が含まれている場合には、その金属元素とｎ＋型ＳｉＣ基板１に含まれるＣとが反応し、金属カーバイドが生成される。金属薄膜１１０にＭｏが含まれている場合には、Ｍｏカーバイドが形成される。金属薄膜１１０をＭｏ／Ｎｉとした場合には、図２に示したようにＮｉＳｉ１１ａやＭｏＣ１１ｂが点在するようにしてドレイン電極１１が構成される。そして、このようなレーザアニールを行うことで、点在したドレイン電極１１による凹凸が形成される。
このとき、レーザアニールをトップハット型のレーザで行っていることから、ドレイン電極１１の凹凸高さＨ１を小さくすることが可能となり、凹凸高さＨ１≦１．０μｍにできる。
例えば、従来のレーザアニールではガウシアンビームを用いている。このため、図５Ａに示すように、本来は合金化に必要なエネルギーのレーザ強度が得られれば良いのにＳｉＣが昇華するエネルギー以上になってしまい、図６Ａに示すようにＳｉＣ表面が昇華して大きな凹凸になっていた。このため、ＳｉＣ表面の凹凸の影響でＳｉＣ表面からのドレイン電極の凹凸高さＨ１が高くなり、例えば２．１μｍ程度になっていた。
これに対して、本実施形態の場合、レーザアニールをトップハット型のレーザで行っている。このため、図５Ｂに示すように、合金化に必要なエネルギーのレーザ強度を得つつ、ピークが平坦化されてＳｉＣが昇華するエネルギーよりもレーザ強度が小さくなるようにすることが可能となる。これにより、図６Ｂに示すようにＳｉＣ表面の昇華が抑制され、凹凸も小さくすることが可能となる。したがって、ＳｉＣ表面はほぼ平坦なものとなり、ｎ＋型ＳｉＣ基板１の裏面１ｂとドレイン電極１１との界面からのドレイン電極１１の凹凸高さＨ１について、Ｈ１≦１．０μｍにすることが可能となる。
このようにして、図４Ｄに示すようなドレイン電極１１が形成される。なお、この後は図示しないが、バリアメタルとなるＴｉ、はんだ付け時の共晶材料Ｎｉ、酸化保護剤となるＡｕなどを順に積層することで接合用電極１２を形成することができる。そして、ドレイン電極１１側にダイシングテープを貼り付けてガラス基板から剥離したのち、ダイシングを行ってチップ単位に分割することで、ＳｉＣ半導体装置が完成する。
以上説明したように、本実施形態では、ｎ＋型ＳｉＣ基板１の裏面１ｂの表面、換言すれば裏面１ｂとドレイン電極１１との界面からのドレイン電極１１の凹凸高さＨ１を１．０μｍ未満としている。このため、抗折強度が１０００ＭＰａ以上となり、素子強度の低下を抑制でき、信頼性を向上させられるＳｉＣ半導体装置とすることが可能となる。
また、本実施形態では、レーザアニールをトップハット型のレーザで行っているため、レーザアニール時のレーザ強度がＳｉＣの昇華するエネルギー以上になることが抑制され、ＳｉＣ表面の凹凸を小さくすることが可能となる。したがって、ＳｉＣ表面はほぼ平坦なものとなり、ｎ＋型ＳｉＣ基板１の裏面１ｂとドレイン電極１１との界面からのドレイン電極１１の凹凸高さＨ１について、Ｈ１≦１．０μｍにすることが可能となる。よって、抗折強度が１０００ＭＰａ以上となるＳｉＣ半導体装置を製造することができる。
特に、本実施形態のように、薄化工程後の裏面１ｂの表面粗さＲａが５ｎｍ以下となるようにしている。このため、レーザアニール後においても、裏面１ｂの表面粗さは小さく、裏面１ｂの凹凸の影響でＳｉＣ表面からのドレイン電極１１の凹凸高さＨ１が高くなることを抑制できる。
（他の実施形態）
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
（１）例えば、第１実施形態では、ＳｉＣ基板の表面側に各構成要素が形成されるデバイスの裏面側のオーミック電極を例に挙げて説明した。しかしながら、上記第１実施形態で説明した構造についてはＳｉＣ基板の表面側に各構成要素が形成されるデバイスの裏面側にのみ適用できるのではなく、ＳｉＣに対してオーミック電極を形成する構造であれば、どのような部位についても適用できる。例えば、ＳｉＣ基板の表面側にオーミック電極を形成する場合についても適用可能である。その場合においても、デバイスの各構成要素を形成してからオーミック電極を形成する構成とする場合には、レーザアニールを用いるようにすることで、局所的な加熱が可能となって、デバイスへの影響を抑制することが可能となる。また、上記実施形態では、電極金属としてＮｉを用いる場合やＮｉに加えてＭｏを用いる場合について説明したが、他の材料を用いても良い。
（２）また、第１実施形態では、レーザアニールの一例として固体レーザを用いることについて説明したが、固体レーザに限ることはなく、例えばエキシマレーザなどを用いることもできる。
（３）また、第１実施形態で説明したようなレーザアニールによってＳｉＣに対するオーミック電極を形成する場合、レーザ痕のために、通常のＳｉＣ表面に凹凸を形成しただけのアライメントマークでは、アライメントを認識できない可能性がある。例えば、搬送時に行われるチップテスタにおいては、ダイシングを行ってチップ単位にしたときの向きを確認するために、実体顕微鏡やカメラを用いてアライメントマークを認識している。このとき、基板材料としてＳｉＣを用いていることから、ＳｉＣを透過して裏面まで映し出されてしまい、レーザ痕とアライメントマークとの判別が困難になる。
このため、レーザアニールによってオーミック電極を形成する場合には、金属によるアライメントマーク（以下、金属マークという）を形成するのが好ましい。特に、表面側の電極形状によってチップの向きを確認し難い構造となるダイオードにおいては、金属マークを用いると好ましい。
例えばショットキーダイオードの場合、図７Ａに示すように、ｎ＋型ＳｉＣ基板２０の表面２０ａにＳｉＣからなるｎ型層２１を形成する。そして、その上にショットキー電極２２を形成する共に、ショットキー電極２２の周囲やｎ型層２１の表面を覆うように保護膜２３を形成する。また、ｎ＋型ＳｉＣ基板２０の裏面２０ｂにオーミック電極２４を形成する。このような構造のショットキーダイオードは、図７Ｂに示すように、ショットキー電極２２が四角形状などで構成されるため、ショットキー電極２２の形状ではチップの向きを確認することが難しい。
この場合に、例えば図７Ａおよび図７Ｂに示したようにショットキー電極２２から離れた位置において、保護膜２３に覆われるように金属マーク２５を備えるようにすることができる。このような位置に金属マーク２５を備えた場合、保護膜２３で覆われているため、ショットキー電極２２との間で沿面放電が発生することなくアライメントマークとしての機能を発揮することができる。
金属マーク２５の形状については任意であるが、図７Ｂに示したように、＋形状のマーク２５ａや、Ｌ字状のマーク２５ｂ等とすることができる。なお、ここでは四隅のうちの１つに＋形状のマーク２５ａを配置し、それに対して隣合う２つにＬ字状のマーク２５ｂを配置したが、必ずしもすべて必要な訳ではなく、チップの向きが確認出来れば１つであっても良い。例えば、＋形状のマーク２５ａの場合、交差する各線の長さを異ならせれば、１つだけでチップの向きを確認できる。また、Ｌ字状のマーク２５ｂの場合も、折れ曲がる部分から伸びる各線の長さを異ならせるようにすれば、１つだけでチップの向きを確認できる。
（４）また、上記第１実施形態では、半導体素子として縦型パワーＭＯＳＦＥＴを備えたＳｉＣ半導体装置を例に挙げて説明したが、これも単なる一例であり、ダイオードやＩＧＢＴなどの他の半導体素子を備えるようにしても良い。すなわち、ＳｉＣ半導体基板に形成される半導体素子に対してオーミック電極が備えられるようなＳｉＣ半導体装置であれば、どのようなものであっても良い。
１ ｎ＋型ＳｉＣ基板
１ｂ 裏面
１０ ソース電極
１１ ドレイン電極
５０ レーザ光
１１０ 金属薄膜

Claims (6)

  1. 主表面（１ａ）および裏面（１ｂ）を有する炭化珪素半導体基板（１）と、該炭化珪素半導体基板の前記主表面側と前記裏面側の少なくとも一方において、炭化珪素の一面とオーミック接合させられたオーミック電極（１１）とを有する炭化珪素半導体装置であって、
    前記オーミック電極は、前記炭化珪素の一面上において点在させられていて凹凸を構成しており、該オーミック電極による凹凸高さ（Ｈ１）が１．０μｍ未満になっている炭化珪素半導体装置。
  2. 前記オーミック電極は、ＮｉＳｉと該ＮｉＳｉの内側に配置されたＭｏＣとが点在されることで前記凹凸を構成している、請求項１に記載の炭化珪素半導体装置。
  3. 主表面（１ａ）および裏面（１ｂ）を有する炭化珪素半導体基板（１）と、該炭化珪素半導体基板の前記主表面側と前記裏面側の少なくとも一方において、炭化珪素の一面にオーミック接合させられるオーミック電極（１１）を形成する炭化珪素半導体装置の製造方法であって、
    前記オーミック接合させられる前記炭化珪素上に、シリサイドとカーバイドの少なくとも一方を構成する金属材料で構成された金属薄膜（１１０）を形成することと、
    前記金属薄膜に対してレーザ光（５０）を照射し、前記金属薄膜と前記炭化珪素中のＳｉまたはＣと反応させて、金属シリサイドと金属カーバイドの少なくとも一方を生成するレーザアニールを行って前記オーミック電極を形成することと、を含み、
    前記レーザアニールをトップハット型のレーザにて行う、炭化珪素半導体装置の製造方法。
  4. 前記金属薄膜を形成することの前に、前記炭化珪素半導体基板のうち前記オーミック電極を形成する側を除去して薄膜化することを含み、
    前記薄膜化することの後における前記炭化珪素の一面の表面粗さＲａを５ｎｍ以下にする、請求項３に記載の炭化珪素半導体装置の製造方法。
  5. 前記金属薄膜を構成する前記金属材料として、Ｎｉ、Ｍｏ、Ｔｉ、Ｗ、Ｎｂ、Ｔａの少なくとも１つを用い、
    前記金属薄膜を形成することでは、該金属薄膜の厚みを５０〜２５０ｎｍとする、請求項３または４に記載の炭化珪素半導体装置の製造方法。
  6. 前記レーザアニールを行って前記オーミック電極を形成することでは、前記レーザのエネルギー密度を２．５〜３．０Ｊ／ｃｍ２とし、該レーザをスポット照射によって行うと共にスポットの径に対する重複長さの割合となるオーバラップ率を５０〜８０％とする、請求項３ないし５のいずれか１つに記載の炭化珪素半導体装置の製造方法。
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