JP2021044477A - 半導体記憶装置 - Google Patents
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Abstract
【課題】動作の信頼性を向上できる半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、第1基板に設けられた複数のメモリセルと、第1基板上に設けられ、複数のメモリセルを囲むように配置された複数の第1パッドと、第1基板上に設けられ、第1パッドに電気的に接続された第1導電層とを有するメモリアレイチップ300と、第2基板に設けられた周辺回路と、第2基板上に設けられ、周辺回路を囲むように配置された複数の第2パッドと、第2基板上に設けられ、第2パッドに電気的に接続された第2導電層とを有する周辺回路チップ200とを備える。メモリアレイチップ300の第1パッドと、周辺回路チップの第2パッドとが対向するように貼合されている。【選択図】図2
Description
実施形態は、半導体記憶装置に関する。
メモリセルが三次元に配列された半導体記憶装置が知られている。
動作の信頼性を向上できる半導体記憶装置を提供する。
実施形態の半導体記憶装置は、第1基板に設けられた複数のメモリセルと、前記第1基板上に設けられ、前記複数のメモリセルを囲むように配置された複数の第1パッドと、前記第1基板上に設けられ、前記第1パッドに電気的に接続された第1導電層とを有する第1チップと、第2基板に設けられた第1回路と、前記第2基板上に設けられ、前記第1回路を囲むように配置された複数の第2パッドと、前記第2基板上に設けられ、前記第2パッドに電気的に接続された第2導電層とを有する第2チップとを備える。前記第1チップの前記第1パッドと、前記第2チップの前記第2パッドとが対向するように貼合されている。
以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。
ここでは、半導体記憶装置として、メモリセルトランジスタが半導体基板の上方に積層された三次元積層型のNAND型フラッシュメモリを例に挙げて説明する。本明細書では、メモリセルトランジスタをメモリセルと呼ぶ場合もある。
1.第1実施形態
以下に、第1実施形態の半導体記憶装置について説明する。
以下に、第1実施形態の半導体記憶装置について説明する。
1.1 第1実施形態の構成
以下に、第1実施形態の半導体記憶装置のレイアウト構成、回路構成、及び断面構造について順に説明する。
以下に、第1実施形態の半導体記憶装置のレイアウト構成、回路構成、及び断面構造について順に説明する。
1.1.1 半導体記憶装置のレイアウト構成
図1A及び図1Bは、第1実施形態の半導体記憶装置が含むメモリアレイチップ及び周辺回路チップのウェハ上の1つのレチクル(または、フォトマスク)にそれぞれ相当する領域の平面図である。より具体的には、図1Aはメモリアレイチップ300を含むウェハ上の1つのレチクル(または、フォトマスク)に相当する領域の平面図であり、図1Bは周辺回路チップ200を含むウェハ上の1つのレチクル(または、フォトマスク)に相当する領域の平面図である。図1A及び図1Bを含む以降の図において、ウェハ面または半導体基板面に平行で互いに直交する2方向をX方向及びY方向とし、これらX方向及びY方向を含む面(XY面)に直交する方向をZ方向とする。
図1A及び図1Bは、第1実施形態の半導体記憶装置が含むメモリアレイチップ及び周辺回路チップのウェハ上の1つのレチクル(または、フォトマスク)にそれぞれ相当する領域の平面図である。より具体的には、図1Aはメモリアレイチップ300を含むウェハ上の1つのレチクル(または、フォトマスク)に相当する領域の平面図であり、図1Bは周辺回路チップ200を含むウェハ上の1つのレチクル(または、フォトマスク)に相当する領域の平面図である。図1A及び図1Bを含む以降の図において、ウェハ面または半導体基板面に平行で互いに直交する2方向をX方向及びY方向とし、これらX方向及びY方向を含む面(XY面)に直交する方向をZ方向とする。
図1Aに示すように、複数のメモリアレイチップ300は、例えば、ウェハ上の1つのレチクル100に相当する領域に、X方向及びY方向に行列状に配列される。同様に、図1Bに示すように、複数の周辺回路チップ200は、例えば、ウェハ上の1つのレチクル100に相当する領域に、X方向及びY方向に行列状に配列される。本実施形態の半導体記憶装置は、周辺回路チップ200と、メモリアレイチップ300とがZ方向に貼り合わせられた構造を備える。周辺回路チップ200とメモリアレイチップ300については後で詳述する。
周辺回路チップ200とメモリアレイチップ300とが貼り合せられ、行列状に配列された半導体記憶装置において、隣接する半導体記憶装置間には、ダイシングライン101が設けられる。その後の製造工程にて、複数の半導体記憶装置は、ダイシングライン101で切断され、図2に示す個々の半導体記憶装置1に分離される。
図2は、第1実施形態の半導体記憶装置1の構成を示す平面図である。図1A、図1B及び図2を用いて、半導体記憶装置1の構成について説明する。
半導体記憶装置1の各々は、メモリセル領域10、及び周辺回路領域20を備える。より具体的には、半導体記憶装置1の各々は、メモリセル領域10を含むメモリアレイチップ300と、周辺回路領域20を含む周辺回路チップ200を貼り合せることで形成される。メモリアレイチップ300及び周辺回路チップ200の各々は、例えば矩形形状を有する。また、それらを貼り合せることで形成される半導体記憶装置1も、例えば矩形形状を有する。メモリセル領域10は、図1Aに示すように、メモリアレイチップ300において、前記矩形形状の中央あるいは中央付近にY方向に配列され、周囲を端部領域30によって囲まれる。周辺回路領域20は、図1Bに示すように、周辺回路チップ200において、前記矩形形状の中央あるいは中央付近にY方向に配列され、周囲を端部領域30によって囲まれる。メモリセル領域10は、複数のメモリセルが配列される領域である。周辺回路領域20は、複数のメモリセルの動作を制御する周辺回路が設けられる領域である。端部領域30は、メモリセル領域10又は周辺回路領域20を囲むように配置される領域である。端部領域30は、メモリアレイチップ300又は周辺回路チップ200において、端部周辺あるいは端部近傍に設けられる。
次に、図2を用いて、第1実施形態の半導体記憶装置1におけるメモリセル領域10、周辺回路領域20、端部領域30のレイアウト、及び端部領域30に設けられるパターンについて説明する。
図2は、Z方向から見た導電層、導電パッド及びビアの配置を1つの矩形パターンで示し、導電層間、及び導電層と導電パッド間の層間絶縁層を透過して見た状態を表す。図2において、半導体記憶装置1が有する矩形形状の左側、右側、上側、及び下側の辺を、それぞれ左辺LS、右辺RS、上辺TS、及び下辺BSと称する。なおここでは、半導体記憶装置1の外周にダイシングライン101を示すが、ダイシングライン101はダイシング時に削除されてしまう場合もある。以下の説明における「左」、「右」、「上」、及び「下」は、XY面における方向に相当する。
端部領域30には、チェーン配線31、及び隣接配線32,33が設けられる。隣接配線32,33は、チェーン配線31に隣接して設けられる。チェーン配線31は、隣接配線32と33との間に配置される。チェーン配線31及び隣接配線32,33の各々は、導電層、導電パッド、及びビアを1つの矩形パターンで概略的に示したものである。
チェーン配線31は、メモリセル領域10及び周辺回路領域20を囲むように、連続的に設けられる。チェーン配線31は、左辺LSに沿ってY方向に伸びた第1部分、上辺TSに沿ってX方向に伸びた第2部分、右辺RSに沿ってY方向に伸びた第3部分、及び下辺BSに沿ってX方向に伸びた第4部分を含む。チェーン配線31は、例えば、ある1箇所にて切断されている。図2に示す例では、半導体記憶装置1の左下の部分、すなわち左辺LSと下辺BSとが交差する領域の近傍でチェーン配線31の一部分が切断されている。
隣接配線32は、半導体記憶装置1の左辺LS、上辺TS、右辺RS、及び下辺BSの近傍にそれぞれ配置された隣接配線32L,32T,32R,32Bを含む。隣接配線32L,32T,32R,32Bを区別しない場合、隣接配線32と記す。隣接配線32と記した場合、隣接配線32L,32T,32R,32Bの各々を示すものとする。
隣接配線32L,32T,32R,32Bは、チェーン配線31よりも半導体記憶装置1の各辺側(あるいは外周側)に配置される。隣接配線32Lは、左辺LSに対応する位置に配置され、左辺LSに沿ってY方向に伸びる。隣接配線32Tは、上辺TSに対応する位置に配置され、上辺TSに沿ってX方向に伸びる。隣接配線32Rは、右辺RSに対応する位置に配置され、右辺RSに沿ってY方向に伸びる。隣接配線32_2は、下辺BSに対応する位置に配置され、下辺BSに沿ってX方向に伸びる。
隣接配線33は、半導体記憶装置1の左辺LS、上辺TS、右辺RS、及び下辺BSの近傍にそれぞれ配置された隣接配線33L,33T,33R,33Bを含む。隣接配線32と同様に、隣接配線33L,33T,33R,33Bを区別しない場合、隣接配線33と記す。隣接配線33と記した場合、隣接配線33L,33T,33R,33Bの各々を示すものとする。
隣接配線33は、チェーン配線31よりも半導体記憶装置1の中央側(あるいは内周側)に配置される。隣接配線33Lは、左辺LSに対応する位置に配置され、左辺LSに沿ってY方向に伸びる。隣接配線33Tは、上辺TSに対応する位置に配置され、上辺TSに沿ってX方向に伸びる。隣接配線33Rは、右辺RSに対応する位置に配置され、右辺RSに沿ってY方向に伸びる。隣接配線33_2は、下辺BSに対応する位置に配置され、下辺BSに沿ってX方向に伸びる。
端部領域30の外周には、端部領域30を囲むように、ダイシングライン101が配置されている。ダイシングライン101上には、導電パッド31A,32A,33Aが設けられる。導電パッド31Aは、導電パッド31Aa,31Ab,31Ac,31Ad,31Ae,31Af,31Ag,及び31Ahを含む。導電パッド31Aa〜31Ahを区別しない場合、導電パッド31Aと記す。導電パッド31Aと記した場合、導電パッド31Aa〜31Ahの各々を示すものとする。
導電パッド32Aは、導電パッド32Aa,32Ab,32Ac,及び32Adを含む。導電パッド32Aa〜32Adを区別しない場合、導電パッド32Aと記す。導電パッド32Aと記した場合、導電パッド32Aa〜32Adの各々を示すものとする。
導電パッド33Aは、導電パッド33Aa,33Ab,33Ac,及び33Adを含む。導電パッド33Aa〜33Adを区別しない場合、導電パッド33Aと記す。導電パッド33Aと記した場合、導電パッド33Aa〜33Adの各々を示すものとする。
導電パッド31Aは、導電層及びビア(不図示)を介して、端部領域30に設けられたチェーン配線31に電気的に接続される。同様に、各導電パッド32A,33Aは、ビア及び導電層を介して、端部領域30に設けられた隣接配線32,33に電気的にそれぞれ接続される。
チェーン配線31は、前述したように、左辺LSに対応する第1部分、上辺TSに対応する第2部分、右辺RSに対応する第3部分、及び下辺BSに対応する第4部分を含む。
導電パッド31Aaは、チェーン配線31の第1部分の一端に電気的に接続され、導電パッド31Abは、第1部分の他端に電気的に接続される。導電パッド31Acは、チェーン配線31の第2部分の一端に電気的に接続され、導電パッド31Adは、第2部分の他端に電気的に接続される。導電パッド31Aeは、チェーン配線31の第3部分の一端に電気的に接続され、導電パッド31Afは第3部分の他端に電気的に接続される。さらに、導電パッド31Agは、チェーン配線31の第4部分の一端に電気的に接続され、導電パッド31Ahは第4部分の他端に電気的に接続される。
導電パッド32Aaは、隣接配線32Lに電気的に接続される。導電パッド32Abは、隣接配線32Tに電気的に接続される。導電パッド32Acは、隣接配線32Rに電気的に接続される。さらに、導電パッド32Adは、隣接配線32_2に電気的に接続される。
導電パッド33Aaは、隣接配線33Lに電気的に接続される。導電パッド33Abは、隣接配線33Tに電気的に接続される。導電パッド33Acは、隣接配線33Rに電気的に接続される。さらに、導電パッド33Adは、隣接配線33_2に電気的に接続される。
1.1.2 半導体記憶装置の回路構成
次に、図3〜図5を用いて、第1実施形態の半導体記憶装置1におけるメモリセル領域10及び周辺回路領域20の回路構成について説明する。
次に、図3〜図5を用いて、第1実施形態の半導体記憶装置1におけるメモリセル領域10及び周辺回路領域20の回路構成について説明する。
図3は、第1実施形態の半導体記憶装置におけるメモリセル領域10及び周辺回路領域20の回路構成を示すブロック図である。半導体記憶装置1は、メモリセルアレイ11、入出力回路21、ロジック制御回路22、レディー/ビジー回路23、レジスタ群24、シーケンサ(または、制御回路)25、電圧生成回路26、ドライバ27、ロウデコーダモジュール28、カラムデコーダ29、及びセンスアンプモジュール40を備える。レジスタ群24は、ステータスレジスタ24A、アドレスレジスタ24B、及びコマンドレジスタ24Cを備える。
メモリセル領域10には、メモリセルアレイ11が主に配置される。周辺回路領域20には、入出力回路21、ロジック制御回路22、レディー/ビジー回路23、レジスタ群24、シーケンサ(または、制御回路)25、電圧生成回路26、ドライバ27、ロウデコーダモジュール28、カラムデコーダ29、及びセンスアンプモジュール40が主に配置される。
メモリセルアレイ11は、1つまたは複数のブロックBLK0,BLK1,BLK2,…,BLKm(mは0以上の整数)を備える。複数のブロックBLKの各々は、ロウ及びカラムに対応付けられた複数のメモリセルトランジスタを含む。メモリセルトランジスタは、電気的に書き換え可能な不揮発性メモリセルである。メモリセルアレイ11には、メモリセルトランジスタに印加する電圧を制御するために、複数のワード線、複数のビット線、及びソース線などが配設される。以降、ブロックBLKと記した場合、ブロックBLK0〜BLKmの各々を示すものとする。ブロックBLKの具体的な構成については後述する。
入出力回路21及びロジック制御回路22は、バスを介して、外部装置(例えば、メモリコントローラ)(不図示)に接続される。入出力回路21は、メモリコントローラとの間でバスを介して、信号DQ(例えば、DQ0,DQ1,DQ2,…,DQ7)を送受信する。
ロジック制御回路22は、バスを介してメモリコントローラから外部制御信号を受信する。外部制御信号は、例えば、チップイネーブル信号CEn、コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、書き込みイネーブル信号WEn、読み出しイネーブル信号REn、及びライトプロテクト信号WPnを含む。信号名に付記された“n”は、その信号がアクティブ・ローであることを示す。
チップイネーブル信号CEnは、半導体記憶装置(NAND型フラッシュメモリ)1の選択を可能にし、この半導体記憶装置1を選択する際にアサートされる。コマンドラッチイネーブル信号CLEは、信号DQとして送信されるコマンドをコマンドレジスタ24Cにラッチすることを可能にする。アドレスラッチイネーブル信号ALEは、信号DQとして送信されるアドレスをアドレスレジスタ24Bにラッチすることを可能にする。書き込みイネーブル信号WEnは、信号DQとして送信されるデータを入出力回路21に保持することを可能にする。読み出しイネーブル信号REnは、メモリセルアレイ11から読み出したデータを、信号DQとして出力することを可能にする。ライトプロテクト信号WPnは、半導体記憶装置1に対する書き込み及び消去を禁止する際にアサートされる。
レディー/ビジー回路23は、シーケンサ25からの制御に応じて、レディー/ビジー信号R/Bnを生成する。信号R/Bnは、半導体記憶装置1がレディー状態であるか、ビジー状態であるかを示す。レディー状態は、メモリコントローラからの命令を受け付けることが可能な状態であることを示す。ビジー状態は、メモリコントローラからの命令を受け付けることができない状態であることを示す。メモリコントローラは、半導体記憶装置1から信号R/Bnを受けることで、半導体記憶装置1がレディー状態であるか、あるいはビジー状態であるかを知ることができる。
ステータスレジスタ24Aは、半導体記憶装置1の動作に必要なステータス情報STSを保持し、このステータス情報STSをシーケンサ25の指示に基づいて入出力回路21に転送する。アドレスレジスタ24Bは、入出力回路21から転送されたアドレス情報ADDを保持する。アドレス情報ADDは、カラムアドレス、及びロウアドレスを含む。ロウアドレスは、例えば、動作対象のブロックBLKを指定するブロックアドレス、及び指定されたブロック内の動作対象のワード線を指定するページアドレスを含む。コマンドレジスタ24Cは、入出力回路21から転送されたコマンドCMDを保持する。コマンドCMDは、例えば、シーケンサ25に書き込み動作を命ずる書き込みコマンド、及び読み出し動作を命ずる読み出しコマンドなどを含む。ステータスレジスタ24A、アドレスレジスタ24B、及びコマンドレジスタ24Cは、例えばSRAMから構成される。
シーケンサ25は、コマンドレジスタ24Cからコマンドを受け、このコマンドに基づくシーケンスに従って半導体記憶装置1を統括的に制御する。シーケンサ25は、ロウデコーダモジュール28、センスアンプモジュール40、及び電圧生成回路26などを制御して、書き込み動作、読み出し動作、及び消去動作を実行する。
具体的には、シーケンサ25は、コマンドレジスタ24Cから受信した書き込みコマンドに基づいて、ロウデコーダモジュール28、ドライバ27、及びセンスアンプモジュール40を制御して、アドレス情報ADDにて指定された複数のメモリセルトランジスタにデータを書き込む。シーケンサ25は、またコマンドレジスタ24Cから受信した読み出しコマンドに基づいて、ロウデコーダモジュール28、ドライバ27、及びセンスアンプモジュール40を制御して、アドレス情報ADDにて指定された複数のメモリセルトランジスタからデータを読み出す。
電圧生成回路26は、半導体記憶装置1の外部から電源電圧を受け、この電源電圧を用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路26は、生成した電圧を、メモリセルアレイ11、ドライバ27、及びセンスアンプモジュール40などに供給する。
ドライバ27は、電圧生成回路26から複数の電圧を受け取る。ドライバ27は、電圧生成回路26から供給された複数の電圧のうち、読み出し動作、書き込み動作、及び消去動作に応じて選択した複数の電圧を、複数の信号線を介してロウデコーダモジュール28に供給する。
ロウデコーダモジュール28は、アドレスレジスタ24Bからロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダモジュール28は、ロウアドレスのデコード結果に基づいて、ブロックBLKのいずれかを選択し、さらに選択したブロックBLK内のワード線を選択する。さらに、ロウデコーダモジュール28は、選択されたブロックBLKに、ドライバ27から供給された複数の電圧を転送する。
カラムデコーダ29は、アドレスレジスタ24Bからカラムアドレスを受け、このカラムアドレスをデコードする。カラムデコーダ29は、カラムアドレスのデコード結果に基づいて、ビット線を選択する。
センスアンプモジュール40は、データの読み出し動作時に、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。そして、センスアンプモジュール40は、メモリセルトランジスタから読み出された読み出しデータDATを一時的に保持し、これを入出力回路21へ転送する。また、センスアンプモジュール40は、データの書き込み動作時に、入出力回路21から転送された書き込みデータDATを一時的に保持する。さらに、センスアンプモジュール40は、書き込みデータDATをビット線に転送する。
次に、図4を用いて、メモリセルアレイ11の回路構成について説明する。メモリセルアレイ11は、前述したように、複数のブロックBLK0〜BLKmを有する。ここでは、1つのブロックBLKの回路構成を説明するが、その他のブロックの回路構成も同様である。
図4は、メモリセルアレイ11内の1つのブロックBLKの回路図である。ブロックBLKは、例えば、複数のストリングユニットSU0,SU1,SU2,SU3を備える。ここでは、一例として、ブロックBLKが、ストリングユニットSU0〜SU3を備える例を示すが、ブロックBLKが備えるストリングユニットの数は、任意に設定可能である。以降、ストリングユニットSUと記した場合、ストリングユニットSU0〜SU3の各々を示すものとする。
ストリングユニットSU0〜SU3の各々は、複数のNANDストリング(または、メモリストリング)NSを備える。1個のストリングユニットSUに含まれるNANDストリングNSの数は、任意に設定可能である。
NANDストリングNSは、複数のメモリセルトランジスタMT0,MT1,MT2,…,MT7、及びセレクトトランジスタST1,ST2を含む。ここでは、説明を平易にするために、NANDストリングNSが8個のメモリセルトランジスタMT0〜MT7、及び2個のセレクトトランジスタST1,ST2を備える例を示すが、NANDストリングNSが備えるメモリセルトランジスタ、及びセレクトトランジスタの数は、任意に設定可能である。以降、メモリセルトランジスタMTと記した場合、メモリセルトランジスタMT0〜MT7の各々を示すものとする。
メモリセルトランジスタMT0〜MT7の各々は、制御ゲートと電荷蓄積層とを備え、データを不揮発に記憶する。メモリセルトランジスタMT0〜MT7は、セレクトトランジスタST1のソースとセレクトトランジスタST2のドレインとの間に直列に接続される。
メモリセルトランジスタMTは、1ビットのデータ、または2ビット以上のデータを記憶することが可能である。メモリセルトランジスタMTは、電荷蓄積層として絶縁膜を用いたMONOS(metal-oxide-nitride-oxide-silicon)型であってもよいし、電荷蓄積層として導電層を用いたFG(floating gate)型であってもよい。
ストリングユニットSU0に含まれる複数のセレクトトランジスタST1のゲートは、セレクトゲート線SGD0に接続される。同様に、ストリングユニットSU1〜SU3の各々のセレクトトランジスタST1のゲートは、セレクトゲート線SGD1〜SGD3にそれぞれ接続される。セレクトゲート線SGD0〜SGD3の各々は、ロウデコーダモジュール28によって独立に制御される。
ストリングユニットSU0に含まれる複数のセレクトトランジスタST2のゲートは、セレクトゲート線SGSに接続される。同様に、ストリングユニットSU1〜SU3の各々のセレクトトランジスタST2のゲートは、セレクトゲート線SGSが接続される。なお、ブロックBLKに含まれるストリングユニットSU0〜SU3には、個別のセレクトゲート線SGS、すなわち、セレクトゲート線SGS0〜SGS3がそれぞれ接続される場合もある。セレクトトランジスタST1,ST2は、各種動作におけるストリングユニットSUの選択に使用される。
ブロックBLKに含まれるメモリセルトランジスタMT0〜MT7の制御ゲートは、ワード線WL0〜WL7にそれぞれ接続される。ワード線WL0〜WL7の各々は、ロウデコーダモジュール28によって独立に制御される。
ビット線BL0〜BLi(iは0以上の整数)の各々は、複数のブロックBLKに接続され、ブロックBLKに含まれるストリングユニットSU内にある1つのNANDストリングNSに接続される。すなわち、ビット線BL0〜BLiの各々は、ブロックBLK内でマトリクス状に配置されたNANDストリングNSのうち、同一列にある複数のNANDストリングNSのセレクトトランジスタST1のドレインに接続される。また、ソース線SLは、複数のブロックBLKに接続される。すなわち、ソース線SLは、ブロックBLKに含まれる複数のセレクトトランジスタST2のソースに接続される。
要するに、ストリングユニットSUは、異なるビット線BLに接続され、かつ同一のセレクトゲート線SGDに接続されたNANDストリングNSを複数含む。また、ブロックBLKは、ワード線WLを共通にする複数のストリングユニットSUを含む。さらに、メモリセルアレイ11は、ビット線BLを共通にする複数のブロックBLKを含む。
ブロックBLKは、例えば、データの消去単位である。すなわち、同一ブロックBLK内に含まれるメモリセルトランジスタMTの保持するデータは、一括して消去される。なお、データはストリングユニットSU単位で消去されてもよいし、また、ストリングユニットSU未満の単位で消去されてもよい。
1つのストリングユニットSU内でワード線WLを共有する複数のメモリセルトランジスタMTを、セルユニットCUと呼ぶ。セルユニットCUに含まれる複数のメモリセルトランジスタMTがそれぞれ記憶する1ビットのデータの集まりをページと呼ぶ。セルユニットCUは、メモリセルトランジスタMTが記憶するデータのビット数に応じて記憶容量が変化する。例えば、セルユニットCUは、各メモリセルトランジスタMTが1ビットデータを記憶する場合に1ページデータを記憶し、2ビットデータを記憶する場合に2ページデータを、3ビットデータを記憶する場合に3ページデータをそれぞれ記憶する。
セルユニットCUに対する書き込み動作及び読み出し動作は、ページを単位として行われる。言い換えると、読み出し及び書き込み動作は、1つのストリングユニットSUに配設された1本のワード線WLに接続された複数のメモリセルトランジスタMTに対して、一括して行われる。
また、メモリセルアレイ11の構成についてはその他の構成であってもよい。メモリセルアレイ11の構成は、例えば、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月19日に出願された米国特許出願12/407,403号に記載されている。また、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月18日に出願された米国特許出願12/406,524号、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME”という2010年3月25日に出願された米国特許出願12/679,991号、及び“SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME”という2009年3月23日に出願された米国特許出願12/532,030号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
次に、図5を用いて、メモリセルアレイ11におけるNANDストリングNSの断面構造を説明する。NANDストリングNSは、前述したように、メモリセルトランジスタMT0〜MT7、及びセレクトトランジスタST1,ST2を含む。
図5は、第1実施形態におけるメモリセルアレイ11内のNANDストリングNSの断面図である。なお、図5では導電層間の層間絶縁膜が省略されている。
図5に示すように、メモリセルアレイ11は、半導体基板50、導電層51〜54、メモリピラーMP、及びコンタクトプラグCP1を含む。半導体基板50の上方には、導電層51が設けられる。導電層51は、XY面に平行な平板状に形成され、ソース線SLとして機能する。なお、半導体基板50の主面は、XY面に対応する。
導電層51上には、XZ面に沿った複数のスリットSLTが、Y方向に配列される。導電層51上かつ隣り合うスリットSLT間の構造体(または、積層体)が、例えば1つのストリングユニットSUに対応する。
導電層51上かつ隣り合うスリットSLT間には、下層から順に、導電層52、複数の導電層53、導電層54、及び導電層55が設けられる。これらの導電層のうちZ方向に隣り合う導電層は、層間絶縁膜を介して積層される。導電層52〜54は、それぞれがXY面に平行な平板状に形成される。導電層52は、セレクトゲート線SGSとして機能する。複数の導電層53は、下層から順に、それぞれワード線WL0〜WL7として機能する。導電層54は、セレクトゲート線SGDとして機能する。導電層52〜54は、例えばタングステン(W)を含む。
複数のメモリピラーMPは、例えば、X方向及びY方向に千鳥状に配列される。複数のメモリピラーMPの各々は、スリットSLT間の積層体内をZ方向に延伸(または、貫通)している。各メモリピラーMPは、導電層54の上面から導電層51の上面に達するように、導電層54,53,52を通過して設けられる。各メモリピラーMPは、1つのNANDストリングNSとして機能する。
メモリピラーMPは、例えば、ブロック絶縁層60、電荷蓄積層61、トンネル絶縁層(トンネル絶縁膜とも称する)62、及び半導体層63を有する。具体的には、メモリピラーMPを形成するためのメモリホールの内壁に、ブロック絶縁層60が設けられる。ブロック絶縁層60の内壁に、電荷蓄積層61が設けられる。電荷蓄積層61の内壁に、トンネル絶縁層62が設けられる。さらに、トンネル絶縁層62の内側に半導体層63が設けられる。なお、メモリピラーMPは、半導体層63の内部にコア絶縁層を設けた構造としてもよい。
このようなメモリピラーMPの構成において、メモリピラーMPと導電層52とが交差する部分が、セレクトトランジスタST2として機能する。メモリピラーMPと導電層53とが交差する部分が、それぞれメモリセルトランジスタMT0〜MT7として機能する。さらに、メモリピラーMPと導電層54とが交差する部分が、セレクトトランジスタST1として機能する。
半導体層63は、メモリセルトランジスタMT、及びセレクトトランジスタST1,ST2のチャネル層として機能する。半導体層63の内部には、NANDストリングNSの電流経路が形成される。
電荷蓄積層61は、メモリセルトランジスタMTにおいて半導体層63から注入される電荷を蓄積する機能を有する。電荷蓄積層61は、例えばシリコン窒化膜を含む。
トンネル絶縁層62は、半導体層63から電荷蓄積層61に電荷が注入される際、または電荷蓄積層61に蓄積された電荷が半導体層63へ拡散する際に電位障壁として機能する。トンネル絶縁層62は、例えばシリコン酸化膜を含む。
ブロック絶縁層60は、電荷蓄積層61に蓄積された電荷が導電層53(ワード線WL)へ拡散するのを防止する。ブロック絶縁層60は、例えばシリコン酸化層及びシリコン窒化層を含む。
メモリピラーMPの上面より上方には、層間絶縁膜を介して導電層55が設けられる。導電層55は、Y方向に延伸したライン状の配線層であり、ビット線BLとして機能する。複数の導電層55はX方向に配列され、導電層55は、ストリングユニットSU毎に対応する1つのメモリピラーMPと電気的に接続される。具体的には、各ストリングユニットSUにおいて、各メモリピラーMP内の半導体層63上にコンタクトプラグCP1が設けられ、コンタクトプラグCP1上に1つの導電層55が設けられる。導電層55は、例えばアルミニウム(Al)あるいはタングステン(W)、銅(Cu)を含む。コンタクトプラグCP1は、導電層、例えばタングステン(W)を含む。
また、ワード線WL、及びセレクトゲート線SGD及びSGSの本数は、前述した本数に限定されるものではなく、それぞれメモリセルトランジスタMT、及びセレクトトランジスタST1及びST2の個数に従って変更される。セレクトゲート線SGSは、複数層にそれぞれ設けられた複数の導電層で構成されてもよい。セレクトゲート線SGDは、複数層にそれぞれ設けられた複数の導電層で構成されてもよい。
1.1.3 半導体記憶装置の断面構造
次に、図6〜図11を用いて、半導体記憶装置1の断面構造について説明する。なお、図6〜図11では、導電層間の層間絶縁膜が省略されている。図6〜図11に示した断面図において、Z方向の矢印方向を正方向と称し、Z方向の矢印方向と反対の方向を負方向と称する。
次に、図6〜図11を用いて、半導体記憶装置1の断面構造について説明する。なお、図6〜図11では、導電層間の層間絶縁膜が省略されている。図6〜図11に示した断面図において、Z方向の矢印方向を正方向と称し、Z方向の矢印方向と反対の方向を負方向と称する。
図6は、図2におけるA1−A1線に沿った断面図であり、メモリセル領域10、周辺回路領域20及び端部領域30のXZ面に沿った断面図である。図7は、図2におけるA1−A1線とは別の位置にあるA2−A2線に沿った断面図である。
半導体記憶装置1は、周辺回路チップ200及びメモリアレイチップ300を備える。周辺回路チップ200は、半導体基板70、及び半導体基板70に設けられた周辺回路を含む。メモリアレイチップ300は、半導体基板50、及び半導体基板50に設けられたメモリセルアレイを含む。
周辺回路チップ200とメモリアレイチップ300は、それぞれの表面に設けられた導電パッドにより、導電パッド同士が対向するように貼り合わせられている。すなわち、半導体記憶装置1は、周辺回路チップ200の上面の導電パッドと、メモリアレイチップ300の上面の導電パッドとが貼り合わせられた構造を有する。
図6に示すように、メモリアレイチップ300のメモリセル領域10には、メモリピラーMP、及び導電層51,52,53,54等が配置される。また、周辺回路チップ200の周辺回路領域20には、周辺回路としてのCMOS回路CMが配置される。すなわち、Z方向から見たとき、メモリアレイチップ300のメモリセル領域10と周辺回路チップ200の周辺回路領域20とは重複するように配置される。
なお、周辺回路を形成するトランジスタのサイズなどによっては、Z方向から見たときに、CMOS回路CMのみが配置されており、メモリピラーMP等が配置されていない領域があってもよい。この様子を図7に示す。
メモリアレイチップ300及び周辺回路チップ200の端部領域30には、チェーン配線31、及び隣接配線32,33が配置される。
以下に、図6を用いて、メモリアレイチップ300におけるメモリセル領域10の断面構造を詳述する。
半導体基板50には、絶縁層を介してZ方向の負方向に導電層51が設けられる。導電層51には、導電層52、複数の導電層53、及び導電層54が絶縁層を介してZ方向の負方向に積層された積層体が設けられる。導電層51〜54は、XY面(または、半導体基板50面)に沿った(または、平行な)プレート形状を有する。導電層51〜54は、X方向に伸びる。
導電層51は、ソース線SLとして機能する。導電層52は、セレクトゲート線SGSとして機能する。導電層53は、複数のワード線WL0〜WL7としてそれぞれ機能する。導電層54は、セレクトゲート線SGDとして機能する。導電層51〜54は、例えば、タングステン(W)あるいは多結晶シリコンを含む。半導体基板50は、例えば、シリコン基板及びシリコンのエピタキシャル層を含む。
X方向に伸びる各導電層52〜54は、コンタクトプラグCP2を介して導電層56Aに電気的に接続される。図6では、一部の導電層53に接続されたコンタクトプラグCP2のみを示し、その他の導電層52,54に接続されたコンタクトプラグは省略している。導電層56Aには、ビア57A、導電パッド58A、ビア59A、及び導電パッド60Aが順にZ方向の負方向に設けられる。
導電層52〜54を含む積層体には、柱状体の複数のメモリピラーMPが設けられる。各メモリピラーMPはZ方向に伸びる。各メモリピラーMPは、導電層52〜54をZ方向(または、積層方向)に貫くように配置され、導電層54の表面から導電層51に達する。すなわち、メモリピラーMPは、セレクトゲート線SGD、複数のワード線WL0〜WL7、及びセレクトゲート線SGSを通り、ソース線SLに接続される。
メモリピラーMPには、Z方向の負方向にコンタクトプラグCP1が設けられ、コンタクトプラグCP1に導電層55(または、ビット線BL)が設けられる。導電層55には、ビア59B、及び導電パッド60Bが順にZ方向の負方向に設けられる。メモリピラーMPの詳細については、図5を用いて前述した通りである。
半導体基板50には、Z方向の負方向にコンタクトプラグCP3が設けられ、コンタクトプラグCP3に導電パッド56Cが設けられる。さらに、導電パッド56Cには、ビア57C、導電パッド58C、ビア59C、及び導電パッド60Cが順にZ方向の負方向に設けられる。
以下に、図6を用いて、周辺回路チップ200における周辺回路領域の断面構造を詳述する。
半導体基板70には、例えば、nチャネルMOS電界効果トランジスタ(以下、nMOSトランジスタと記す)、及びpチャネルMOS電界効果トランジスタ(以下、pMOSトランジスタと記す)を含むCMOS回路CMが設けられる。CMOS回路CMは、複数のメモリセルの動作を制御する周辺回路を構成する。半導体基板70は、例えば、シリコン基板及びシリコンのエピタキシャル層を含む。
図6に示すように、半導体基板70には、ソース領域及びドレイン領域70A、及び素子分離領域70Bが設けられる。ソース領域70Aとドレイン領域70A間の半導体基板70には、Z方向の正方向にゲート絶縁層71が設けられ、ゲート絶縁層71にゲート電極72が設けられる。nMOSトランジスタ及びpMOSトランジスタの各々は、ソース領域70A、ドレイン領域70A、半導体基板70の半導体層、ゲート絶縁層71、及びゲート電極72を含む。
ソース領域70Aとドレイン領域70Aには、Z方向の正方向にそれぞれビア73Aが設けられ、ビア73Aにそれぞれ導電層74Aが設けられる。導電層74Aには、ビア75A、導電層76A、ビア77A、導電層78A、ビア79A、及び導電層80A、ビア81A、及び導電パッド82Aが順にZ方向の正方向に設けられる。導電パッド82Aは、Z方向の正方向において、周辺回路チップ200の表面に配置される。
他のソース領域70Aとドレイン領域70Aには、Z方向の正方向にそれぞれビア73Bが設けられ、ビア73Bにそれぞれ導電層74Bが設けられる。導電層74Bには、ビア75B、導電層76B、ビア77B、導電層78B、ビア79B、及び導電層80B、ビア81B、及び導電パッド82Bが順にZ方向の正方向に設けられる。導電パッド82Bは、Z方向の正方向において、周辺回路チップ200の表面に配置される。
半導体基板70の不純物拡散領域70Cには、Z方向の正方向にビア73Cが設けられ、ビア73Cに導電層74Cが設けられる。さらに、導電層74Cには、ビア75C、導電層76C、ビア77C、導電層78C、ビア79C、導電層80C、ビア81C、及び導電パッド82Cが順にZ方向の正方向に設けられる。導電パッド82Cは、Z方向の正方向において、周辺回路チップ200の表面に配置される。
周辺回路チップ200とメモリアレイチップ300は、導電パッド82Aと導電パッド60A、導電パッド82Bと導電パッド60B、及び導電パッド82Cと導電パッド60Cが対向するようにそれぞれ貼り合わせられる。これにより、導電パッド82Aと導電パッド60Aとが接合され、電気的に接続される。同様に、導電パッド82Bと導電パッド60B、及び導電パッド82Cと導電パッド60Cがそれぞれ接合され、電気的に接続される。
次に、図6、図8及び図9を用いて、周辺回路チップ200及びメモリアレイチップ300における端部領域30の断面構造を詳述する。
図8は、図2におけるA3−A3線に沿った断面図であり、端部領域30内のチェーン配線31のXZ面に沿った断面図である。図9は、図2におけるA4−A4線に沿った断面図であり、端部領域30の隣接配線32のXZ面に沿った断面図である。
端部領域30には、前述したように、チェーン配線31と、チェーン配線31に隣接し、チェーン配線31を挟むように配置された隣接配線32,33が設けられる。
以下に、チェーン配線31の断面構造について述べる。
図6及び図8に示すように、チェーン配線31は、周辺回路チップ200内に導電層311、ビア312、導電パッド313を有し、メモリアレイチップ300内に導電層314、ビア315、導電層316、ビア317、及び導電パッド318を有する。これらの導電層、ビア、及び導電パッドが電気的に接続され、チェーン配線31を構成する。
周辺回路チップ200の上面には、導電パッド313が設けられる。具体的には、周辺回路チップ200とメモリアレイチップ300との貼合面の、周辺回路チップ200側に導電パッド313が設けられる。導電パッド313には、Z方向の負方向(または、半導体基板70側)にビア312、及び導電層311が順に設けられる。
また、半導体基板70には、Z方向の正方向に絶縁層を介して導電層90が設けられる。導電層90は、ダイシングラインから発生するクラックを停止するクラックストッパーとして機能する。さらに、導電層90は、半導体記憶装置1の側面からの汚染物質の侵入を防止するストッパーとして機能する。
メモリアレイチップ300の上面には、導電パッド318が設けられる。具体的には、周辺回路チップ200とメモリアレイチップ300との貼合面の、メモリアレイチップ300側に導電パッド318が設けられる。導電パッド318には、Z方向の正方向(または、半導体基板50側)にビア317、及び導電層316、ビア315、及び導電層314が順に設けられる。導電層314には、コンタクトプラグCP41がZ方向の正方向に設けられる。
コンタクトプラグCP41は、半導体基板50を通り、半導体基板50の表面に達する。半導体基板50表面のコンタクトプラグCP41上には導電パッド31Aが設けられる。導電パッド31Aは、コンタクトプラグCP41に電気的に接続される。このような構造により、導電パッド31Aは、コンタクトプラグCP41、導電層314、ビア315、導電層316、ビア317、及び導電パッド318に電気的に接続される。
以下に、隣接配線32の断面構造について述べる。
図6及び図9に示すように、隣接配線32は、周辺回路チップ200内に導電層321、ビア322、導電パッド323を有し、メモリアレイチップ300内に導電層324、ビア325、導電層326、ビア327、及び導電パッド328を有する。これらの導電層、ビア、及び導電パッドが電気的に接続され、隣接配線32を構成する。
周辺回路チップ200の上面には、導電パッド323が設けられる。詳述すると、周辺回路チップ200とメモリアレイチップ300との貼合面の、周辺回路チップ200側に導電パッド323が設けられる。導電パッド323には、Z方向の負方向(または、半導体基板70側)にビア322、及び導電層321が順に設けられる。また、半導体基板70には、Z方向の正方向に絶縁層を介して導電層90が設けられる。
メモリアレイチップ300の上面には、導電パッド328が設けられる。詳述すると、周辺回路チップ200とメモリアレイチップ300との貼合面の、メモリアレイチップ300側に導電パッド328が設けられる。導電パッド328には、Z方向の正方向(または、半導体基板50側)にビア327、及び導電層326、ビア325、及び導電層324が順に設けられる。導電層324には、コンタクトプラグCP42がZ方向の正方向に設けられる。
コンタクトプラグCP42は半導体基板50を通り、半導体基板50の表面に達する。半導体基板50表面のコンタクトプラグCP42上には導電パッド32Aが設けられる。導電パッド32Aは、コンタクトプラグCP42に電気的に接続される。このような構造により、導電パッド32Aは、コンタクトプラグCP42、導電層324、ビア325、導電層326、ビア327、及び導電パッド328に電気的に接続される。
以下に、隣接配線33の断面構造について述べる。隣接配線33は、隣接配線32と配置場所が異なり、チェーン配線31の、隣接配線32が配置された場所と反対側に配置される。隣接配線33の断面構造は、隣接配線32の断面構造とほぼ同様であるため、XZ面に沿った断面図は省略する。
隣接配線33は、図6に示すように、周辺回路チップ200内に導電層331、ビア332、導電パッド333を有し、メモリアレイチップ300内に導電層334、ビア335、導電層336、ビア337、及び導電パッド338を有する。これらの導電層、ビア、及び導電パッドが電気的に接続され、隣接配線33を構成する。
周辺回路チップ200の上面には、導電パッド333が設けられる。詳述すると、周辺回路チップ200とメモリアレイチップ300との貼合面の、周辺回路チップ200側に導電パッド333が設けられる。導電パッド333には、Z方向の負方向(または、半導体基板70側)にビア332、及び導電層331が順に設けられる。また、半導体基板70には、Z方向の正方向に絶縁層を介して導電層90が設けられる。
メモリアレイチップ300の上面には、導電パッド338が設けられる。詳述すると、周辺回路チップ200とメモリアレイチップ300との貼合面の、メモリアレイチップ300側に導電パッド338が設けられる。導電パッド338には、Z方向の正方向(または、半導体基板50側)にビア337、及び導電層336、ビア335、及び導電層334が順に設けられる。導電層334には、コンタクトプラグCP43がZ方向の正方向に設けられる。
コンタクトプラグCP43は半導体基板50を通り、半導体基板50の表面に達する。半導体基板50表面のコンタクトプラグCP43上には、導電パッド33Aが設けられる。導電パッド33Aは、コンタクトプラグCP43に電気的に接続される。このような構造により、導電パッド33Aは、コンタクトプラグCP43、導電層334、ビア335、導電層336、ビア337、及び導電パッド338に電気的に接続される。
周辺回路チップ200とメモリアレイチップ300は、導電パッド313と導電パッド318、導電パッド323と導電パッド328、及び導電パッド333と導電パッド338が対向するようにそれぞれ貼り合わせられる。これにより、導電パッド313と導電パッド318とが接合され、電気的に接続される。同様に、導電パッド323と導電パッド328、及び導電パッド333と導電パッド338がそれぞれ接合され、電気的に接続される。
なお、図6では、Z方向から見たときにメモリセル領域10のメモリピラー等と重複して周辺回路が設けられた例を示したが、これに限るわけではない。半導体記憶装置1において、Z方向から見たときにメモリセル領域10のメモリピラー等と重複して周辺回路が設けられていない部分もありえる。この様子を、図10に示す。また、例えば、メモリセル領域10及び周辺回路領域20における各素子のレイアウトによっては、メモリセルアレイも周辺回路もいずれも設けられていない部分もありえる。この様子を図11に示す。
1.1.4 半導体記憶装置における端部領域の詳細
次に、図12〜図16を用いて、端部領域30におけるチェーン配線31、及び隣接配線32,33の詳細について説明する。なお、図12〜図16では、ビア315,325,335、導電層314,324,334、及びコンタクトプラグCP41,CP42,CP43は省略している。
次に、図12〜図16を用いて、端部領域30におけるチェーン配線31、及び隣接配線32,33の詳細について説明する。なお、図12〜図16では、ビア315,325,335、導電層314,324,334、及びコンタクトプラグCP41,CP42,CP43は省略している。
図12は、半導体記憶装置1の端部領域30に設けられるチェーン配線31及び隣接配線32,33を概略的に示す平面図である。図12は、左辺LS、右辺RS、上辺TS、及び下辺BSのうちの上辺TSに沿ったチェーン配線31及び隣接配線32,33を示す。左辺LS、右辺RS、及び下辺BSに沿った各チェーン配線31及び隣接配線32,33も、測定用の導電パッドが異なるが、その他は図12〜図16に示す構造と同様である。
図13は、図12におけるB1−B1線(または、チェーン配線)に沿った断面図であり、図14は図12におけるB2−B2線(または、隣接配線)に沿った断面図である。図15は、図12におけるB3−B3線(または、隣接配線)に沿った断面図である。さらに、図16は、図12におけるB4−B4線に沿った断面図である。
図12に示すように、端部領域30には、チェーン配線31及び隣接配線32,33が設けられる。チェーン配線31と隣接配線32,33は隣接して配置される。チェーン配線31は、隣接配線32と33との間に配置される。
チェーン配線31は、図12、図13及び図16に示すように、周辺回路チップ200内の導電パッド313、ビア312、及び導電層311と、メモリアレイチップ300内の導電パッド318、ビア317、及び導電層316とを有する。
図13に示すように、周辺回路チップ200内において、導電層311はX方向に伸びる。複数の導電パッド313は、X方向に所定間隔で配列される。導電パッド313は、ビア312を介して導電層311の一端に電気的に接続される。他の導電パッド313は、ビア312を介して導電層311の他端に電気的に接続される。
メモリアレイチップ300内において、導電層316はX方向に伸びる。複数の導電パッド318は、X方向に所定間隔で配列される。導電パッド318は、ビア317を介して導電層316の一端に電気的に接続される。他の導電パッド318は、ビア317を介して導電層316の他端に電気的に接続される。
導電パッド313は、周辺回路チップ200の上面に設けられる。導電パッド318は、メモリアレイチップ300の上面に設けられる。導電パッド313と導電パッド318は、Z方向に互いに対応する位置に配置される。導電パッド313と導電パッド318は、対向するように貼り合わせられる。
導電層316の一端には、ビア315、導電層314、及びコンタクトプラグCP41(不図示)を介して、導電パッド31Acが電気的に接続される。他の導電層316の一端には、ビア315、導電層314、及びコンタクトプラグCP41を介して、導電パッド31Adが電気的に接続される。
このような構造により、導電パッド31Acと導電パッド31Ad間は、導電層316、ビア317、導電パッド318、導電パッド313、ビア312、及び導電層311を介して電気的に接続される。なお、導電パッド313及び318は、X方向に所定間隔で規則的に配置されてもよいし、設計上の任意の間隔で配置されてもよい。
隣接配線32は、図12、図14及び図16に示すように、周辺回路チップ200内の導電パッド323、ビア322、及び導電層321と、メモリアレイチップ300内の導電パッド328、ビア327、及び導電層326とを有する。
図14に示すように、周辺回路チップ200内において、導電層321はX方向に伸びる。複数の導電パッド323は、X方向に所定間隔で配列される。各導電パッド323は、ビア322を介して導電層321に電気的に接続される。メモリアレイチップ300内において、導電層326はX方向に伸びる。複数の導電パッド328は、X方向に所定間隔で配列される。各導電パッド328は、ビア327を介して導電層326に電気的に接続される。
導電パッド323は、周辺回路チップ200の上面に設けられる。導電パッド328は、メモリアレイチップ300の上面に設けられる。導電パッド323と328は、Z方向に互いに対応する位置に配置される。導電パッド323と導電パッド328は、導電パッド323と導電パッド328とが対向するように貼り合わせられる。
導電パッド313、318、323、328、333、及び338の各々は、Z方向からみて、例えば、同一寸法で形成され、矩形形状を有する。各導電パッドのY方向における寸法Y1は、Y方向において隣接する導電パッド同士の間隔Y2よりも大きい。
導電層326には、ビア325、導電層324、及びコンタクトプラグCP42(不図示)を介して、導電パッド32Abが電気的に接続される。
このような構造により、導電パッド32Abは、導電層326、ビア327、導電パッド328、導電パッド323、ビア322、及び導電層321に電気的に接続される。なお、導電パッド323及び328は、X方向に所定間隔で規則的に配置されてもよいし、設計上の任意の間隔で配置されてもよい。
隣接配線33の構造は、隣接配線32とほぼ同様である。隣接配線33は、図12及び図15に示すように、周辺回路チップ200内の導電パッド333、ビア332、及び導電層331と、メモリアレイチップ300内の導電パッド338、ビア337、及び導電層336とを有する。
周辺回路チップ200内において、導電層331はX方向に伸びる。複数の導電パッド333は、X方向に所定間隔で配列される。各導電パッド333は、ビア332を介して導電層331に電気的に接続される。メモリアレイチップ300内において、導電層336はX方向に伸びる。複数の導電パッド338は、X方向に所定間隔で配列される。各導電パッド338は、ビア337を介して導電層336に電気的に接続される。
導電パッド333は、周辺回路チップ200の上面に設けられる。導電パッド338は、メモリアレイチップ300の上面に設けられる。導電パッド333と338は、Z方向に互いに対応する位置に配置される。導電パッド333と導電パッド338は、対向するように貼り合わせられる。
導電層336には、ビア335、導電層334、及びコンタクトプラグCP43(不図示)を介して、導電パッド33Abが電気的に接続される。
このような構造により、導電パッド33Abは、導電層336、ビア337、導電パッド338、導電パッド333、ビア332、及び導電層331に電気的に接続される。なお、導電パッド333及び338は、X方向に所定間隔で規則的に配置されてもよいし、設計上の任意の間隔で配置されてもよい。
1.2 第1実施形態の動作
第1実施形態では、チェーン配線31を用いて、周辺回路チップ200の導電パッド313と、メモリアレイチップ300の導電パッド318との貼り合わせによる接合状態(または、電気的な接続状態)を検出する。すなわち、周辺回路チップ200の導電パッドと、メモリアレイチップ300の導電パッドとの間に剥がれ等の接続不良が発生していないかどうかを検出する。
第1実施形態では、チェーン配線31を用いて、周辺回路チップ200の導電パッド313と、メモリアレイチップ300の導電パッド318との貼り合わせによる接合状態(または、電気的な接続状態)を検出する。すなわち、周辺回路チップ200の導電パッドと、メモリアレイチップ300の導電パッドとの間に剥がれ等の接続不良が発生していないかどうかを検出する。
チェーン配線31は、周辺回路チップ200の導電パッド313とメモリアレイチップ300の導電パッド318とが貼合され、導電パッド313と導電パッド318とが電気的に接続された貼合部分(または、接合部分)を有する。導電パッド31Acは、チェーン配線31の一端に電気的に接続され、導電パッド31Adはチェーン配線31の他端に電気的に接続されている。
第1実施形態においては、導電パッド31Acと導電パッド31Adとの間の電気的な接続状態を調べる。例えば、プローブ装置を用いて、導電パッド31Acと導電パッド31Ad間の電気抵抗を測定する。
導電パッド31Acと導電パッド31Ad間の電気抵抗が所定の抵抗値以下である場合、周辺回路チップ200の導電パッドとメモリアレイチップ300の導電パッドとの貼合部分に剥がれ等が発生せず、問題が無いと判定する。他方、導電パッド31Acと導電パッド31Ad間の電気抵抗が所定の抵抗値より高い場合、周辺回路チップ200の導電パッドとメモリアレイチップ300の導電パッドとの貼合部分に剥がれ等が発生していると判定する。
このように、周辺回路チップ200の導電パッド313と、メモリアレイチップ300の導電パッド318とを貼り合せた後、導電パッド31Acと導電パッド31Ad間の電気抵抗を測定することにより、周辺回路チップ200の導電パッドとメモリアレイチップ300の導電パッドとの間の接合状態、または電気的な接続状態を検出する。
チェーン配線31は、半導体記憶装置1の左辺LS、右辺RS、上辺TS、及び下辺BSの4辺に沿って設けられている。これら左辺LS、右辺RS、上辺TS、及び下辺BSにそれぞれ対応する各チェーン配線の一端に接続された導電パッド31Acと、各チェーン配線の他端に接続された導電パッド31Adとを用いて、各チェーン配線における電気抵抗を測定する。これにより、左辺LS、右辺RS、上辺TS、及び下辺BSにそれぞれ対応する各チェーン配線のうち、どのチェーン配線おいて導電パッドの剥がれが生じているかを検出することができる。例えば、左辺LSに対応するチェーン配線の一端と他端にそれぞれ接続された導電パッド31Acと導電パッド31Ad間の電気抵抗を測定すれば、左辺LSに対応するチェーン配線31おいて、導電パッド313と導電パッド318との貼合部分に剥がれが生じているか否かを検出することができる。
また、第1実施形態では、チェーン配線31と隣接配線32及び33とを用いて、周辺回路チップ200とメモリアレイチップ300との貼り合わせにおける位置ずれを検出する。すなわち、周辺回路チップ200とメモリアレイチップ300との貼り合わせにおいて、周辺回路チップ200の導電パッドと、メモリアレイチップ300の導電パッドとの間に位置ずれが発生していないかどうかを検出する。
周辺回路チップ200あるいはメモリアレイチップ300において、隣接配線32,33は、チェーン配線31を挟むように、チェーン配線31と所定距離を空けて配置される。周辺回路チップ200とメモリアレイチップ300とが貼合された後、周辺回路チップ200とメモリアレイチップ300間に生じた位置ずれ量が所定距離より小さい場合、チェーン配線31と隣接配線32あるいは33とは接触せず、チェーン配線と隣接配線間が電気的に絶縁状態となる。他方、前記位置ずれ量が所定距離以上である場合、チェーン配線31と隣接配線32あるいは33とが接触し、チェーン配線と隣接配線間が導通状態あるいは低抵抗状態となる。
第1実施形態においては、導電パッド31Acと、導電パッド32Abあるいは33Abとの間の電気的な接続状態を調べる。例えば、プローブ装置を用いて、導電パッド31Acと導電パッド32Ab間、及び導電パッド31Acと導電パッド33Ab間の電気抵抗を測定する。
導電パッド31Acと導電パッド32Abあるいは33Abとの間の電気抵抗が非常に大きく、導電パッド31Acと導電パッド32Abあるいは33Ab間が絶縁状態にある場合、周辺回路チップ200とメモリアレイチップ300との貼合時に生じた位置ずれ量が許容範囲内に収まっていると判定する。他方、導電パッド31Acと導電パッド32Abあるいは33Abとの間の電気抵抗が非常に小さい場合、または導電パッド31Acと導電パッド32Abあるいは33Ab間が導通状態にある場合、周辺回路チップ200とメモリアレイチップ300との貼合時に生じた位置ずれ量が許容範囲を超えていると判定する。
このように、周辺回路チップ200の導電パッドと、メモリアレイチップ300の導電パッドとを貼り合せた後、導電パッド31Acと導電パッド32Abあるいは33Ab間の電気的な接続状態を測定することにより、周辺回路チップ200とメモリアレイチップ300との貼合時の位置ずれ量が許容範囲内であるか否かを検出することができる。
チェーン配線31及び隣接配線32,33は、半導体記憶装置1の4辺に沿って設けられている。このため、4辺に沿って設けられた隣接配線のうち、どの隣接配線32あるいは33が導通状態にあるかによって、どの方向に、例えばX方向あるいはY方向のいずれの方向に位置ずれが発生しているかを検出することができる。
1.3 第1実施形態の効果
第1実施形態によれば、前述したように、端部領域30に設けられたチェーン配線31及び隣接配線32,33を用いて、周辺回路チップ200とメモリアレイチップ300との貼合時における貼り合わせ不良(または剥がれ不良)、すなわち周辺回路チップ200の導電パッドとメモリアレイチップ300の導電パッドとの接合不良を検出することができる。
第1実施形態によれば、前述したように、端部領域30に設けられたチェーン配線31及び隣接配線32,33を用いて、周辺回路チップ200とメモリアレイチップ300との貼合時における貼り合わせ不良(または剥がれ不良)、すなわち周辺回路チップ200の導電パッドとメモリアレイチップ300の導電パッドとの接合不良を検出することができる。
さらに、半導体記憶装置1の左辺LS、右辺RS、上辺TS、及び下辺BSに対応するチェーン配線ごとに、導電パッド間に剥がれがあるか否かを検出することができる。このため、導電パッド間に剥がれが生じた場所を特定することができ、剥がれ不良の解析を容易化することができる。
また、端部領域30内のチェーン配線31及び隣接配線32,33を用いて、周辺回路チップ200とメモリアレイチップ300との貼合時における位置ずれ不良、すなわち周辺回路チップ200の導電パッドとメモリアレイチップ300の導電パッドとの位置ずれ量が許容範囲内にあるか否かを検出することができる。
さらに、半導体記憶装置1の左辺LS、右辺RS、上辺TS、及び下辺BSに対応するチェーン配線及び隣接配線ごとに、位置ずれを検出することができる。このため、位置ずれがどの方向に発生しているかを特定することができ、位置ずれ不良の解析を容易化することができる。
以上により、第1実施形態によれば、周辺回路チップ200とメモリアレイチップ300との貼合における導電パッド間の接合不良(あるいは、剥がれ不良)、及び位置ずれ不良を容易に検出することができる。これにより、不良な半導体記憶装置の流出を削減でき、さらに動作の信頼性を向上可能な半導体記憶装置を提供できる。さらに、周辺回路チップ200とメモリアレイチップ300における接合不良及び位置ずれ不良の解析を容易化できるため、半導体記憶装置の生産性を向上させることができる。
2.第2実施形態
第2実施形態では、第1実施形態におけるチェーン配線31及び隣接配線32,33と異なる構成を有するチェーン配線及び隣接配線について説明する。以下に説明しない構成及び動作等については第1実施形態と同様である。第2実施形態では、第1実施形態と異なる点について主に説明する。
第2実施形態では、第1実施形態におけるチェーン配線31及び隣接配線32,33と異なる構成を有するチェーン配線及び隣接配線について説明する。以下に説明しない構成及び動作等については第1実施形態と同様である。第2実施形態では、第1実施形態と異なる点について主に説明する。
第2実施形態は、チェーン配線及び隣接配線としての導電層を、周辺回路チップ200内及びメモリアレイチップ300内にそれぞれ追加した例である。周辺回路チップ200内の導電層311より半導体基板70側に、チェーン配線あるいは隣接配線としての導電層をさらに設ける。メモリアレイチップ300内の導電層316より半導体基板50側に、チェーン配線あるいは隣接配線としての導電層をさらに設ける。
2.1 第2実施形態の端部領域の詳細
図17〜図21を用いて、第2実施形態の端部領域30におけるチェーン配線、及び隣接配線の詳細について説明する。なお、第2実施形態における図17〜図21では、チェーン配線及び隣接配線を構成する導電層、ビア及び導電パッドのみを示し、その他の構成は省略している。以降の実施形態においても同様である。
図17〜図21を用いて、第2実施形態の端部領域30におけるチェーン配線、及び隣接配線の詳細について説明する。なお、第2実施形態における図17〜図21では、チェーン配線及び隣接配線を構成する導電層、ビア及び導電パッドのみを示し、その他の構成は省略している。以降の実施形態においても同様である。
図17は、第2実施形態の端部領域30に設けられるチェーン配線31_1及び隣接配線32_1,33_1を概略的に示す平面図である。図17は、左辺LS、右辺RS、上辺TS、及び下辺BSのうちの上辺TSに沿ったチェーン配線31_1及び隣接配線32_1,33_1を示す。左辺LS、右辺RS、及び下辺BSに沿った各チェーン配線31_1及び隣接配線32_1,33_1も、測定用の導電パッドが異なるが、その他は図17〜図21に示す構造と同様である。
図18は、図17におけるC1−C1線(または、チェーン配線)に沿った断面図であり、図19は図17におけるC2−C2線(または、隣接配線)に沿った断面図である。さらに、図20は、図17におけるC3−C3線、図21はC4−C4線にそれぞれ沿った断面図である。
図17に示すように、端部領域30には、チェーン配線31_1及び隣接配線32_1,33_1が設けられる。チェーン配線31_1と隣接配線32_1,33_1は、隣接して配置される。チェーン配線31_1は、隣接配線32_1と33_1との間に配置される。
チェーン配線31_1は、図17、図18及び図21に示すように、周辺回路チップ200内の導電パッド313、ビア312、導電層311、ビア310、及び導電層309と、メモリアレイチップ300内の導電パッド318、ビア317、導電層316、ビア315、及び導電層314とを有する。
図18に示すように、周辺回路チップ200内において、導電層309はX方向に伸びる。複数の導電パッド313は、X方向に所定間隔で配列される。導電パッド313は、ビア312、導電層311及びビア310を順に介して導電層309の一端に電気的に接続される。他の導電パッド313は、ビア312、導電層311及びビア310を順に介して導電層309の他端に電気的に接続される。
メモリアレイチップ300内において、導電層314はX方向に伸びる。複数の導電パッド318は、X方向に所定間隔で配列される。導電パッド318は、ビア317、導電層316及びビア315を順に介して導電層314の一端に電気的に接続される。他の導電パッド318は、ビア317、導電層316及びビア315を順に介して導電層314の他端に電気的に接続される。
導電層314には、ビア、導電層、及びコンタクトプラグ(不図示)を介して、導電パッド31Acが電気的に接続される。他の導電層314には、ビア、導電層、及びコンタクトプラグ(不図示)を介して、導電パッド31Adが電気的に接続される。
このような構造により、導電パッド31Acと導電パッド31Ad間は、導電層316、ビア315、導電層316、ビア317、導電パッド318、導電パッド313、ビア312、導電層311、ビア310、及び導電層309を介して電気的に接続される。
隣接配線32_1は、図17、図19、図20及び図21に示すように、周辺回路チップ200内の導電パッド323、ビア322、導電層321、ビア320、及び導電層319と、メモリアレイチップ300内の導電パッド328、ビア327、導電層326、ビア325、及び導電層324とを有する。
図19に示すように、周辺回路チップ200内において、導電層321はX方向に伸びる。複数の導電パッド323及びビア322は、X方向に所定間隔で配列される。各導電パッド323は、ビア322を介して導電層321に電気的に接続される。導電層319はX方向に伸びる。導電層321と導電層319との間には、複数のビア320が設けられる。各ビア320は、X方向に所定間隔で配列される。各導電パッド323は、ビア322、導電層321、ビア320、及び導電層319に電気的に接続される。
メモリアレイチップ300内において、導電層326はX方向に伸びる。複数の導電パッド328及びビア327は、X方向に所定間隔で配列される。各導電パッド328は、ビア327を介して導電層326に電気的に接続される。導電層324はX方向に伸びる。導電層326と導電層324との間には、複数のビア325が設けられる。各ビア325は、X方向に所定間隔で配列される。各導電パッド328は、ビア327、導電層326、ビア325、及び導電層324に電気的に接続される。
導電層324には、ビア、導電層、及びコンタクトプラグ(不図示)を介して、導電パッド32Abが電気的に接続される。
このような構造により、導電パッド32Abは、導電層324、ビア325、導電層326、ビア327、導電パッド328、導電パッド323、ビア322、導電層321、ビア320、及び導電層319に電気的に接続される。
2.2 第2実施形態の動作
第2実施形態では、チェーン配線31_1を用いて、周辺回路チップ200の導電パッド313と、メモリアレイチップ300の導電パッド318との貼り合わせによる接合状態(または、電気的な接続状態)を検出する。
第2実施形態では、チェーン配線31_1を用いて、周辺回路チップ200の導電パッド313と、メモリアレイチップ300の導電パッド318との貼り合わせによる接合状態(または、電気的な接続状態)を検出する。
例えば、プローブ装置を用いて、チェーン配線31_1の一端に接続された導電パッド31Acと、チェーン配線31_1の他端に接続された導電パッド31Adとの間の電気抵抗を測定することにより、周辺回路チップ200の導電パッドとメモリアレイチップ300の導電パッドとの間の接合状態を検出する。
また、第2実施形態では、チェーン配線31_1と隣接配線32_1及び33_1とを用いて、周辺回路チップ200とメモリアレイチップ300との貼り合わせにおける位置ずれを検出する。
例えば、プローブ装置を用いて、チェーン配線31_1に接続された導電パッド31Acと、隣接配線32_1に接続された導電パッド32Abとの間、及び導電パッド31Acと、隣接配線33_1に接続された導電パッド33Abとの間の電気抵抗を測定することにより、周辺回路チップ200とメモリアレイチップ300との貼合時の位置ずれ量が許容範囲内であるか否かを検出する。その他は前述した第1実施形態と同様である。
2.3 第2実施形態の効果
第2実施形態によれば、前記第1実施形態と同様に、周辺回路チップ200とメモリアレイチップ300との貼合における導電パッド間の接合不良(あるいは、剥がれ不良)、及び位置ずれ不良を容易に検出することができる。これにより、不良な半導体記憶装置の流出を削減でき、さらに動作の信頼性を向上可能な半導体記憶装置を提供できる。さらに、周辺回路チップ200とメモリアレイチップ300における接合不良及び位置ずれ不良の解析を容易化できるため、半導体記憶装置の生産性を向上させることができる。
第2実施形態によれば、前記第1実施形態と同様に、周辺回路チップ200とメモリアレイチップ300との貼合における導電パッド間の接合不良(あるいは、剥がれ不良)、及び位置ずれ不良を容易に検出することができる。これにより、不良な半導体記憶装置の流出を削減でき、さらに動作の信頼性を向上可能な半導体記憶装置を提供できる。さらに、周辺回路チップ200とメモリアレイチップ300における接合不良及び位置ずれ不良の解析を容易化できるため、半導体記憶装置の生産性を向上させることができる。
さらに、第2実施形態では、周辺回路チップ200内に導電層311より半導体基板70側に導電層309をさらに設け、メモリアレイチップ300内に導電層316より半導体基板50側に導電層314をさらに設ける。これら導電層309,314はチェーン配線31_1を構成する導電層として使用されると共に、ダイシングライン101からのクラックの侵入を防止するクラックストッパーとしても機能する。その他の効果は、前記第1実施形態と同様である。
3.第3実施形態
第3実施形態では、第1及び第2実施形態と異なる構成を有するチェーン配線及び隣接配線について説明する。以下に説明しない構成及び動作等については第1実施形態と同様である。第3実施形態では、第1実施形態と異なる点について主に説明する。
第3実施形態では、第1及び第2実施形態と異なる構成を有するチェーン配線及び隣接配線について説明する。以下に説明しない構成及び動作等については第1実施形態と同様である。第3実施形態では、第1実施形態と異なる点について主に説明する。
第3実施形態では、チェーン配線を構成する導電パッド313間、及び導電パッド318間に、位置ずれ検出用の導電パッドを配置する。これにより、チェーン配線に直交する方向(または、Y方向)だけでなく、チェーン配線に沿った方向(または、X方向)の位置ずれも検出できるようにする。
3.1 第3実施形態の端部領域の詳細
図22〜図27を用いて、第3実施形態の端部領域30におけるチェーン配線、及び隣接配線の詳細について説明する。
図22〜図27を用いて、第3実施形態の端部領域30におけるチェーン配線、及び隣接配線の詳細について説明する。
図22は、第3実施形態の端部領域30に設けられるチェーン配線31_2及び隣接配線32_2,33_2を概略的に示す平面図である。図22は、左辺LS、右辺RS、上辺TS、及び下辺BSのうちの上辺TSに沿ったチェーン配線31_2及び隣接配線32_2,33_2を示す。左辺LS、右辺RS、及び下辺BSに沿った各チェーン配線31_2及び隣接配線32_2,33_2も、測定用の導電パッドが異なるが、その他は図22〜図27に示す構造と同様である。
図23は、図22におけるD1−D1線(または、チェーン配線)に沿った断面図であり、図24は図22におけるD2−D2線(または、隣接配線)に沿った断面図である。さらに、図25、図26及び図27は、図22におけるD3−D3線、D4−D4線、及びD5−D5線にそれぞれ沿った断面図である。
図22に示すように、端部領域30には、チェーン配線31_2及び隣接配線32_2,33_2が設けられる。チェーン配線31_2と隣接配線32_2,33_2は、隣接して配置される。チェーン配線31_2は、隣接配線32_2と33_2との間に配置される。
チェーン配線31_2は、図22、図23、図25、図26及び図27に示すように、周辺回路チップ200内の導電パッド313、ビア312、導電層311、導電パッド313A、ビア312A、導電層311A、ビア310A、及び導電層309と、メモリアレイチップ300内の導電パッド318、ビア317、導電層316、導電パッド318A、ビア317A、導電層316A、ビア315A、及び導電層314とを有する。
図23に示すように、周辺回路チップ200内において、導電層311はX方向に伸びる。複数の導電パッド313は、X方向に所定間隔で配列される。導電パッド313は、ビア312を介して導電層311の一端に電気的に接続される。他の導電パッド313は、ビア312を介して導電層311の他端に電気的に接続される。導電層309はX方向に伸びる。導電パッド313と他の導電パッド313との間には、導電パッド313Aが配置される。導電パッド313Aは、ビア312A、導電層311A及びビア310Aを順に介して、導電層309に電気的に接続される。
メモリアレイチップ300内において、導電層316はX方向に伸びる。複数の導電パッド318は、X方向に所定間隔で配列される。導電パッド318は、ビア317を介して導電層316の一端に電気的に接続される。他の導電パッド318は、ビア317を介して導電層316の他端に電気的に接続される。導電層314はX方向に伸びる。導電パッド318と他の導電パッド318との間には、導電パッド318Aが配置される。導電パッド318Aは、ビア317A、導電層316A及びビア315Aを順に介して、導電層314に電気的に接続される。
導電パッド313と導電パッド318、及び導電パッド313Aと導電パッド318Aは、Z方向に互いに対応する位置にそれぞれ配置される。導電パッド313と導電パッド318、及び導電パッド313Aと導電パッド318Aは、対向するようにそれぞれ貼り合わせられる。
導電層316には、ビア、導電層、及びコンタクトプラグ(不図示)を介して、導電パッド31Acが電気的に接続される。他の導電層316には、ビア、導電層、及びコンタクトプラグ(不図示)を介して、導電パッド31Adが電気的に接続される。導電層314には、ビア、導電層、及びコンタクトプラグ(不図示)を介して、導電パッド31Aiが電気的に接続される。
隣接配線32_2は、図24に示すように、第1実施形態において図14に示した隣接配線32の構造と比べて、導電パッド323,328及びビア322,327の配列の間隔が狭い。その他の構造は、隣接配線32の構造と同様である。また、隣接配線33_2は、隣接配線32_2の構造と同様であるため、記載を省略する。
3.2 第3実施形態の動作
第3実施形態では、チェーン配線31_2を用いて、周辺回路チップ200の導電パッド313と、メモリアレイチップ300の導電パッド318との貼り合わせによる接合状態を検出する。
第3実施形態では、チェーン配線31_2を用いて、周辺回路チップ200の導電パッド313と、メモリアレイチップ300の導電パッド318との貼り合わせによる接合状態を検出する。
例えば、プローブ装置を用いて、チェーン配線31_2の一端に接続された導電パッド31Acと、チェーン配線31_2の他端に接続された導電パッド31Adとの間の電気抵抗を測定することにより、周辺回路チップ200の導電パッドとメモリアレイチップ300の導電パッドとの間の接合状態を検出する。
また、第3実施形態では、チェーン配線31_2と隣接配線32_2及び33_2とを用いて、周辺回路チップ200とメモリアレイチップ300との貼り合わせにおける位置ずれを検出する。
例えば、プローブ装置を用いて、チェーン配線31_2に接続された導電パッド31Acと、隣接配線32_2に接続された導電パッド32Abとの間、及び導電パッド31Acと、隣接配線33_2に接続された導電パッド33Abとの間の電気抵抗を測定することにより、周辺回路チップ200とメモリアレイチップ300との貼合時の位置ずれ量が許容範囲内であるか否かを検出する。その他は前述した第1実施形態と同様である。
3.3 第3実施形態の効果
第3実施形態によれば、前記第1実施形態と同様に、周辺回路チップ200とメモリアレイチップ300との貼合における導電パッド間の接合不良(あるいは、剥がれ不良)、及び位置ずれ不良を容易に検出することができる。これにより、不良な半導体記憶装置の流出を削減でき、さらに動作の信頼性を向上可能な半導体記憶装置を提供できる。さらに、周辺回路チップ200とメモリアレイチップ300における接合不良及び位置ずれ不良の解析を容易化できるため、半導体記憶装置の生産性を向上させることができる。
第3実施形態によれば、前記第1実施形態と同様に、周辺回路チップ200とメモリアレイチップ300との貼合における導電パッド間の接合不良(あるいは、剥がれ不良)、及び位置ずれ不良を容易に検出することができる。これにより、不良な半導体記憶装置の流出を削減でき、さらに動作の信頼性を向上可能な半導体記憶装置を提供できる。さらに、周辺回路チップ200とメモリアレイチップ300における接合不良及び位置ずれ不良の解析を容易化できるため、半導体記憶装置の生産性を向上させることができる。
さらに、第3実施形態では、チェーン配線31_2を構成する導電パッド313間に導電パッド318Aを配置することにより、チェーン配線31_2に沿った方向(X方向)への位置ずれも検出することができる。
また、第2実施形態と同様に、周辺回路チップ200内に導電層311より半導体基板70側に導電層309をさらに設け、メモリアレイチップ300内に導電層316より半導体基板50側に導電層314をさらに設ける。これら導電層309,314はチェーン配線31_2を構成する導電層として使用されると共に、ダイシングライン101からのクラックの侵入を防止するクラックストッパーとしても機能する。その他の効果は、前記第1実施形態と同様である。
4.第4実施形態
第4実施形態では、第1乃至第3実施形態と異なる構成を有するチェーン配線及び隣接配線について説明する。以下に説明しない構成及び動作等については第1実施形態と同様である。第4実施形態では、第1実施形態と異なる点について主に説明する。
第4実施形態では、第1乃至第3実施形態と異なる構成を有するチェーン配線及び隣接配線について説明する。以下に説明しない構成及び動作等については第1実施形態と同様である。第4実施形態では、第1実施形態と異なる点について主に説明する。
第4実施形態では、第3実施形態と同様に、チェーン配線を構成する導電パッド313間、及び導電パッド318間に、位置ずれ検出用の導電パッドを配置することに加えて、隣接配線32_3と隣接配線33_3とを電気的に接続する。これにより、チェーン配線に直交する方向だけでなく、チェーン配線に沿った方向の位置ずれも検出できるようにする。
4.1 第4実施形態の端部領域の詳細
図28〜図33を用いて、第4実施形態の端部領域30におけるチェーン配線、及び隣接配線の詳細について説明する。
図28〜図33を用いて、第4実施形態の端部領域30におけるチェーン配線、及び隣接配線の詳細について説明する。
図28は、第4実施形態の端部領域30に設けられるチェーン配線31_3及び隣接配線32_3,33_3を概略的に示す平面図である。図28は、左辺LS、右辺RS、上辺TS、及び下辺BSのうちの上辺TSに沿ったチェーン配線31_3及び隣接配線32_3,33_3を示す。左辺LS、右辺RS、及び下辺BSに沿った各チェーン配線31_3及び隣接配線32_3,33_3も、測定用の導電パッドが異なるが、その他は図28〜図33に示す構造と同様である。
図29は、図28におけるE1−E1線(または、チェーン配線)に沿った断面図であり、図30は図28におけるE2−E2線(または、隣接配線)に沿った断面図である。さらに、図31、図32及び図33は、図28におけるE3−E3線、E4−E4線、及びE5−E5線にそれぞれ沿った断面図である。
図28に示すように、端部領域30には、チェーン配線31_3及び隣接配線32_3,33_3が設けられる。チェーン配線31_3と隣接配線32_3,33_3は、隣接して配置される。チェーン配線31_3は、隣接配線32_3と33_3との間に配置される。
チェーン配線31_3は、図28、図29、図31、図32、及び図33に示すように、周辺回路チップ200内の導電パッド313、ビア312、導電層311、導電パッド313A、ビア312A、及び導電層311Aと、メモリアレイチップ300内の導電パッド318、ビア317、導電層316、導電パッド318A、ビア317A、導電層316Aとを有する。
図29に示すように、周辺回路チップ200内において、導電層311はX方向に伸びる。複数の導電パッド313は、X方向に所定間隔で配列される。導電パッド313は、ビア312を介して導電層311の一端に電気的に接続される。他の導電パッド313は、ビア312を介して導電層311の他端に電気的に接続される。導電パッド313と他の導電パッド313との間には、導電パッド313Aが配置される。導電パッド313Aは、ビア312Aを介して導電層311Aに電気的に接続される。
メモリアレイチップ300内において、導電層316はX方向に伸びる。複数の導電パッド318は、X方向に所定間隔で配列される。導電パッド318は、ビア317を介して導電層316の一端に電気的に接続される。他の導電パッド318は、ビア317を介して導電層316の他端に電気的に接続される。導電パッド318と他の導電パッド318との間には、導電パッド318Aが配置される。導電パッド318Aは、ビア317Aを介して導電層314に電気的に接続される。
導電パッド313と導電パッド318、及び導電パッド313Aと導電パッド318Aは、対向するようにそれぞれ貼り合わせられる。
導電層316には、ビア、導電層、及びコンタクトプラグ(不図示)を介して、導電パッド31Acが電気的に接続される。他の導電層316には、ビア、導電層、及びコンタクトプラグ(不図示)を介して、導電パッド31Adが電気的に接続される。
隣接配線32_3は、図30に示すように、第3実施形態と同様に、図14に示した第1実施形態における隣接配線32の構造と比べて、導電パッド323,328の配列の間隔が狭い。その他の構造は、第1実施形態と同様である。また、隣接配線33_3は、隣接配線32_3の構造と同様であるため、記載を省略する。
4.2 第4実施形態の動作
第4実施形態では、チェーン配線31_3を用いて、周辺回路チップ200の導電パッド313と、メモリアレイチップ300の導電パッド318との貼り合わせによる接合状態を検出する。
第4実施形態では、チェーン配線31_3を用いて、周辺回路チップ200の導電パッド313と、メモリアレイチップ300の導電パッド318との貼り合わせによる接合状態を検出する。
例えば、プローブ装置を用いて、チェーン配線31_3の一端に接続された導電パッド31Acと、チェーン配線31_3の他端に接続された導電パッド31Adとの間の電気抵抗を測定することにより、周辺回路チップ200の導電パッドとメモリアレイチップ300の導電パッドとの間の接合状態を検出する。
また、第4実施形態では、チェーン配線31_3と隣接配線32_3及び33_3とを用いて、周辺回路チップ200とメモリアレイチップ300との貼り合わせにおける位置ずれを検出する。
例えば、プローブ装置を用いて、チェーン配線31_3に接続された導電パッド31Acと、隣接配線32_3に接続された導電パッド32Abとの間、及び導電パッド31Acと、隣接配線33_3に接続された導電パッド33Abとの間の電気抵抗を測定することにより、周辺回路チップ200とメモリアレイチップ300との貼合時の位置ずれ量が許容範囲内であるか否かを検出する。その他は前述した第1実施形態と同様である。
4.3 第4実施形態の効果
第4実施形態によれば、前記第1実施形態と同様に、周辺回路チップ200とメモリアレイチップ300との貼合における導電パッド間の接合不良(あるいは、剥がれ不良)、及び位置ずれ不良を容易に検出することができる。これにより、不良な半導体記憶装置の流出を削減でき、さらに動作の信頼性を向上可能な半導体記憶装置を提供できる。さらに、周辺回路チップ200とメモリアレイチップ300における接合不良及び位置ずれ不良の解析を容易化できるため、半導体記憶装置の生産性を向上させることができる。
第4実施形態によれば、前記第1実施形態と同様に、周辺回路チップ200とメモリアレイチップ300との貼合における導電パッド間の接合不良(あるいは、剥がれ不良)、及び位置ずれ不良を容易に検出することができる。これにより、不良な半導体記憶装置の流出を削減でき、さらに動作の信頼性を向上可能な半導体記憶装置を提供できる。さらに、周辺回路チップ200とメモリアレイチップ300における接合不良及び位置ずれ不良の解析を容易化できるため、半導体記憶装置の生産性を向上させることができる。
さらに、第4実施形態では、チェーン配線31_3を構成する導電パッド313間に導電パッド318Aを配置することにより、チェーン配線31_3に沿った方向(X方向)への位置ずれも検出することができる。その他の効果は、前記第1実施形態と同様である。
5.その他変形例等
前記実施形態は、半導体記憶装置としてNAND型フラッシュメモリを例に説明したが、NAND型フラッシュメモリに限らず、その他の半導体メモリ全般に適用でき、さらには半導体メモリ以外の種々の記憶装置に適用できる。
前記実施形態は、半導体記憶装置としてNAND型フラッシュメモリを例に説明したが、NAND型フラッシュメモリに限らず、その他の半導体メモリ全般に適用でき、さらには半導体メモリ以外の種々の記憶装置に適用できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
1…半導体記憶装置、10…メモリセル領域、11…メモリセルアレイ、20…周辺回路領域、21…入出力回路、22…ロジック制御回路、23…レディー/ビジー回路、24…レジスタ群、25…シーケンサ(または、制御回路)、26…電圧生成回路、27…ドライバ、28…ロウデコーダモジュール、29…カラムデコーダ、30…端部領域、31,31_1,31_2,31_3…チェーン配線、31A…導電パッド、31Aa,31Ab,31Ac,31Ad,31Ae,31Af,31Ag,31Ah…導電パッド、32,32_1,32_2,32_3…隣接配線、32A…導電パッド、32Aa,32Ab,32Ac,32Ad…導電パッド、33,33_1,33_2,33_3…隣接配線、33A…導電パッド、33Aa,33Ab,33Ac,33Ad…導電パッド、40…センスアンプモジュール、BL,BL0〜BLi…ビット線、BLK,BLK0〜BLKm…ブロック、MP…メモリピラー、MT,MT0〜MT7…メモリセルトランジスタ、SGD,SGD0〜SGD3…セレクトゲート線、SGS…セレクトゲート線、SL…ソース線、ST1,ST2…セレクトトランジスタ、SU,SU0〜SU3…ストリングユニット、WL,WL0〜WL7…ワード線。
Claims (9)
- 第1基板に設けられた複数のメモリセルと、
前記第1基板上に設けられ、前記複数のメモリセルを囲むように配置された複数の第1パッドと、
前記第1基板上に設けられ、前記第1パッドに電気的に接続された第1導電層と、
を有する第1チップと、
第2基板に設けられた第1回路と、
前記第2基板上に設けられ、前記第1回路を囲むように配置された複数の第2パッドと、
前記第2基板上に設けられ、前記第2パッドに電気的に接続された第2導電層と、
を有する第2チップと、
を備え、
前記第1チップの前記第1パッドと、前記第2チップの前記第2パッドとが対向するように貼合されている半導体記憶装置。 - 前記第1パッド、前記第1導電層、前記第2パッド、及び前記第2導電層は、TEG(test element group)を構成する請求項1に記載の半導体記憶装置。
- 前記第1パッド、前記第1導電層、前記第2パッド、及び前記第2導電層は、前記メモリセル及び前記第1回路から電気的に絶縁されたテスト用のパターンを構成する請求項1または2に記載の半導体記憶装置。
- 前記第1パッドは前記第1チップの端部近傍に設けられ、前記第2パッドは前記第2チップの端部近傍に設けられる請求項1に記載の半導体記憶装置。
- 前記第1チップは、前記第1パッドと反対側の面に設けられた複数の第3パッドをさらに備え、
前記第3パッドは、前記第1パッドに電気的に接続されている請求項1に記載の半導体記憶装置。 - 前記第3パッドを用いて電気抵抗を測定し、前記第1パッドと前記第2パッドとの間の剥がれを検出する請求項5に記載の半導体記憶装置。
- 前記第1チップは、前記第1基板上に前記第1パッドを囲むように前記第1パッドに隣接して配置された複数の第3パッドと、前記第1基板上に設けられ前記第3パッドに電気的に接続された第3導電層とをさらに備え、
前記第2チップは、前記第2基板上に前記第2パッドを囲むように前記第2パッドに隣接して配置された複数の第4パッドと、前記第2基板上に設けられ前記第4パッドに電気的に接続された第4導電層とをさらに備える請求項1に記載の半導体記憶装置。 - 前記第1チップは、前記第3パッドと反対側の面に設けられた第5パッドをさらに備え、
前記第5パッドは、前記第3導電層に電気的に接続され、
前記第2チップは、前記第4パッドと反対側の面に設けられた第6パッドをさらに備え、
前記第6パッドは、前記第4導電層に電気的に接続されている請求項7に記載の半導体記憶装置。 - 前記第1チップは、前記第1基板上に設けられ前記第1パッドに隣接して配置された複数の第5パッドと、前記第1基板上に設けられ前記第5パッドに電気的に接続された第5導電層とをさらに備え、前記第1パッドは前記第3パッドと前記第5パッドとの間に配置され、
前記第2チップは、前記第2基板上に設けられ前記第2パッドに隣接して配置された複数の第6パッドと、前記第2基板上に設けられ前記第6パッドに電気的に接続された第6導電層とをさらに備え、前記第2パッドは前記第4パッドと前記第6パッドとの間に配置されている請求項7に記載の半導体記憶装置。
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