JP2007165392A - 半導体装置 - Google Patents

Abstract

【課題】層間膜の密着強度の弱さやダイシング時のダメージに起因する層間膜の剥離を抑制し、層間膜剥離が発生したかどうかを評価解析することを可能とする。
【解決手段】多層配線構造を有する半導体チップ１０の素子領域の外周部に、それぞれ多層配線構造を有する複数の補強用パターン２０が平面同心状に形成された半導体装置であって、少なくとも最内側の補強用パターンは、多層配線構造における各層の配線および各層間のビアがそれぞれ長さ方向に分割された状態で形成されており、分割された各配線および各ビアが全体として立体的に１つの配線経路を形成するように直列に接続されたスタックト・チェーン構造を有し、最上層の配線の配線経路両端に対応して一対のパッド電極２１が形成されている。
【選択図】 図１

Description

本発明は、半導体装置に係り、特にチップ外周部に形成される補強用のダミー配線の構造に関するもので、例えば層間膜に低誘電率膜を使用するＬＳＩ（Large Scale Integrated Circuit）に使用されるものである。

従来、ＬＳＩの組立工程（アセンブリ時）におけるチップ内の層間膜の剥離の発生を防止する手段として、チップ外周部に補強用のダミー配線が形成される場合がある。しかし、例えば二層のＣｕダマシン配線を用いるＬＳＩチップにおいて、素子の微細化が進み、二層配線構造の層間膜として例えば誘電率ｋ≦３．０の低誘電率膜（以下、ｌｏｗ−ｋ膜と記す）を採用する試みがなされるようになると、さらに層間膜が剥がれ易くなっているという問題がある。以下、この問題について詳しく説明する。

半導体ウェーハに素子を製造した後、ダイシングによってウェーハからＬＳＩチップを分離する際、チップ端部のダイシング面がダメージを受ける。このＬＳＩチップをパッケージングする組立工程に際して、チップの周囲を樹脂によって封止する時、樹脂は硬化収縮を起こす。この際、ｌｏｗ−ｋ膜は、膜密度が低いので、下層のストッパー材との密着強度が弱い。その結果、封止樹脂の硬化収縮の際に、ｌｏｗ−ｋ膜の剥離、つまり層間膜剥離が発生し易い。この層間膜剥離は、主に、チップ端部のダイシングによるダメージを受けた部分を起点にｌｏｗ−ｋ膜とストッパー材との界面で発生する。特に、封止樹脂の硬化収縮時の応力はチップのコーナー部が最も大きい。したがって、層間膜剥離は、チップのコーナー部から発生し、チップ内部の配線構造を断線させて配線不良をきたし、歩留りを低下させる。また、組立工程直後の層間膜剥離が軽微であったとしても、将来的にＬＳＩの使用時においてＬＳＩの故障の原因になる可能性がある。例えばＬＳＩの使用に伴う電源のオン、オフにより生じる温度差によってＬＳＩチップに応力がかかると、その応力によって層間膜剥離が進行し、ＬＳＩの故障をまねく。

上述したようにＬＳＩの組立時やその後の実装、製品使用時に、ｌｏｗ−ｋ膜の界面の剥離、特にチップのコーナー部から層間膜の剥離が発生し、進行し易いという問題がある。これは、ｌｏｗ−ｋ膜の密度が低いことによる密着強度の弱さや、ダイシング時にチップにダメージが与えられることに起因する。このように、層間膜剥離はＬＳＩ故障の原因となる。したがって、層間膜剥離を抑制する有効な対策が望まれている。

なお、特許文献１には、層間膜にｌｏｗ−ｋ膜を採用するＬＳＩにおいて、その外周部に層間膜剥離の発生を抑制するための補強用パターンを配設する点が開示されている。

特許文献２には、半導体基板上に、絶縁膜積層体と、絶縁膜積層体に埋め込まれた複数の導電層よりなる配線構造体と、複数の絶縁膜の表面側にそれぞれ埋め込まれた複数のダミーパターンとを有し、配線構造体近傍のダミーパターンがビア部を介して互いに接続されている構造が開示されている。また、特許文献３には、ＬＳＩ素子表面上の内周に、クラック検出用の導電体パターンを配線し、導電体パターンの先端部に針当測定用のパッドを接続し、パッドから導電体パターンの抵抗変動を測定することによってＬＳＩ素子の割れ、欠け、層間剥がれ等を検出する点が開示されている。
特開２００４−１７２１６９号公報 特開２００４−１５３０１５号公報 特開平６−２４４２５４号公報

本発明は、層間膜の密着強度の弱さやダイシング時のダメージに起因する層間膜剥離を抑制し、層間膜剥離が発生したかどうかを評価解析し得る半導体装置を提供することを目的とする。

本発明の第１の態様の半導体装置は、多層配線構造を有する半導体チップの素子領域の外周部に、それぞれ多層配線構造を有する複数の第１の補強用パターンが平面同心状に形成された半導体装置であって、前記複数の第１の補強用パターンのうちの少なくとも最内側の補強用パターンは、多層配線構造における各層の配線および各層間のビアがそれぞれ長さ方向に分割された状態で形成されており、当該分割された各配線および各ビアが全体として立体的に１つの配線経路を形成するように直列に接続されたスタックト・チェーン構造を有し、当該スタックト・チェーン構造における最上層の配線の配線経路両端に対応して一対のパッド電極が形成されている。

本発明の第２の態様の半導体装置は、多層配線構造を有する半導体チップの素子領域の外周部に、それぞれ多層配線構造を有する複数の第１の補強用パターンが平面同心状に形成された半導体装置であって、前記複数の第１の補強用パターンのうちの内側の複数の補強用パターンは、それぞれ多層配線構造における各層の配線および各層間のビアがそれぞれ長さ方向に分割された状態で形成されており、当該分割された各配線および各ビアが全体として立体的に１つの配線経路を形成するように直列に接続されたスタックト・チェーン構造を有し、当該スタックト・チェーン構造における最上層の配線の配線経路両端に対応して一対のパッド電極が形成されている。

本発明の第３の態様の半導体装置は、多層配線構造を有する半導体チップの素子領域の外周部に、それぞれ多層配線構造を有する複数の第１の補強用パターンが平面同心状に形成された半導体装置であって、前記半導体チップのコーナー部で前記複数の第１の補強用パターンの内側に多層配線構造を有する第２の補強用パターンがさらに形成され、当該第２の補強用パターンは、多層配線構造における各層の配線および各層間のビアがそれぞれ長さ方向に分割された状態で形成されており、当該分割された各配線および各ビアが全体として立体的に１つの配線経路を形成するように直列に接続されたスタックト・チェーン構造を有し、当該スタックト・チェーン構造における最上層の配線のうちで配線経路両端に対応して一対のパッド電極が形成されている。

本発明の半導体装置によれば、層間膜の密着強度の弱さやダイシング時のダメージに起因する層間膜剥離を抑制し、層間膜剥離が発生したかどうかを評価解析することができる。

以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。

＜第１の実施形態＞
図１（ａ）は、本発明の第１の実施形態に係るＬＳＩチップにおける補強用パターンに着目して平面パターンを概略的に示す斜視図である。図１（ｂ）は、図１（ａ）中の補強用パターンを取り出して平面パターンを概略的に示す上面図である。ここでは、誘電率ｋがｋ≦３．０の低誘電率膜（ｌｏｗ−ｋ膜）を層間膜に採用した多層のダマシン配線構造、本例では三層のダマシン配線構造を備えるＬＳＩチップに適用した場合について説明する。

図１（ａ）、（ｂ）において、ＬＳＩチップ１０の素子領域の外周部に、層間膜剥離の進行を止める抑制手段としての複数本、本例の場合、４本の第１の補強用パターン（チップリング）２０が形成されている。各補強用パターン２０は、それぞれ三層のダマシン配線構造とほぼ同様の三層のダマシン配線構造を有するように形成されており、平面同心状（相似的な配置関係で互いに平行状態）に配設されている。

図２（ａ）は、図１中の各チップリング２０を長さ方向で一部を取り出して模式的に示している。図２（ｂ）は、各チップリング２０のうちの最内側の１本のチップリングの等価回路図である。図２（ｃ）は、半導体基板上に形成された図１中の各チップリング２０および三層のダマシン配線構造の各一部の断面構造を概略的に示している。なお、図２（ｃ）では、表面保護膜やダマシン工程で使用されるストッパー材などの図示は省略する。

各チップリング２０は、第１、第２、第３のＣｕ配線層２０ａ、２０ｃ、２０ｅそれぞれと、各Ｃｕ配線層間を接続するビア２０ｂ、２０ｄとから構成されている。図２（ｃ）に示すように、各チップリング２０は、三層のダマシン配線構造２３の層間膜（絶縁膜）２２の少なくとも１層に形成されたｌｏｗ−ｋ膜に達するように形成されている。なお、図２（ｃ）において、２４は半導体基板、２５はダイシング面である。

そして、本例では、図２（ａ）に示すように、複数のチップリング２０のうちの最内側の１本のチップリング２０のみが、多層配線構造における各層の配線および各層間のビアがそれぞれ長さ方向に分割された状態で形成されている。図２（ｂ）に示す等価回路図のように、分割された各配線および各ビアが全体として立体的に１つの配線経路を形成するように直列に接続されている。具体的には、三層配線の上層→中層→下層→隣の下層→中層→上層→隣の上層→中層→下層…のように鎖状の配線経路を形成するように接続されている。以下、このような鎖状の配線経路を有するチップリングを、スタックト・チェーン（Stacked-Chain）構造を有するチップリングと称する。そして、図１（ｂ）および図２（ｂ）に示すように、上記スタックト・チェーン構造における最上層の配線のうちで配線経路両端に対応して一対のパッド電極２１が形成されている。

これに対して、残りの３本のチップリングは、各層の配線の長さ方向に分割されずに連続しており、層間のビアも各層毎に連続的に連なって壁状に形成されており、平面リング状の配線経路を形成している。

なお、上記スタックト・チェーン構造を有するチップリングの各層の配線の各層間にそれぞれ複数存在するビア２０ｂおよび２０ｄは、同じ平面パターンを有するように、換言すれば、各層間のビア２０ｂおよび２０ｄが上下方向に重なるように形成されている。

また、各チップリング２０は、それぞれ三層のダマシン配線構造２３と同一プロセスにより同時に形成されており、プロセスの追加や面倒な制御を必要とすることなしに容易に実現できる。

上記したように第１の実施形態は、誘電率ｋがｋ≦３．０の低誘電率膜を層間膜に用いた三層配線構造２３を有するＬＳＩチップ１０の素子領域の外周部に、それぞれ三層配線構造を有する複数のチップリング２０が平面同心状に形成されている。そして、複数のチップリングのうちの少なくとも最内側のチップリングは、三層配線構造における各層の配線および各層間のビアがそれぞれ長さ方向に分割された状態で形成されており、分割された各配線および各ビアが全体として立体的に１つの配線経路を形成するように直列に接続されたスタックト・チェーン構造を有する。そして、スタックト・チェーン構造における最上層の配線の配線経路両端に対応して一対のパッド電極２１が形成されている。

上記構成のＬＳＩチップ１０によれば、層間膜２２として用いられるｌｏｗ−ｋ膜の密度が低いことに起因して、ｌｏｗ−ｋ膜とその上部に形成されるストッパー材との密着強度の弱さやダイシング面（図２ｃ中の符号２５）に生じたダメージに起因する層間膜剥離の発生に対して、チップ外周部に存在するチップリング２０によって非常に強固に防止することが可能になる。即ち、仮にチップ端部から層間膜剥離が発生したとしても、チップリング２０によって層間膜剥離が進行するのをくい止めることが可能となる。したがって、ＬＳＩチップ１０からＬＳＩ装置に組み立てるアセンブリの工程のみでなく、それ以降においても、層間膜剥離の進行に伴ってチップ内部の配線構造が断線されるなどのＬＳＩの故障を未然に防止することができる。

しかも、スタックト・チェーン構造を有するチップリングの一対のパッド電極２１間の電気的接続状態をモニタすることによって、スタックト・チェーン構造のチップリングに悪影響を及ぼすような層間膜剥離が発生したか否かを評価することができる。なお、各チップリング２０は、必ずしも三層のＣｕダマシン配線構造を有するように形成される必要はなく、Ｃｕ以外の配線材料を用いて形成することも可能である。

また、各チップリング２０は、ＬＳＩチップ１０の素子形成領域の外周部であって、ウェーハのダイシング領域において素子形成領域とダイシングラインとの間に形成することも可能である。特にウェーハのダイシング時には、分離しようとするチップがダメージを受け易いので、ダイシング時のダメージをチップリング２０によって吸収することが可能となる。つまり、ダイシングによるダメージが直接にｌｏｗ−ｋ膜の界面に与えられることを阻止できるようになる。その結果、層間膜剥離が発生するのを抑制することが可能となる。したがって、アセンブリ時のみでなく、組立工程以降においても、層間膜剥離の発生によりＬＳＩ内部の配線構造が断線されるといった不具合を改善することができる。

＜第２の実施形態＞
前述した第１の実施形態では、最内側の１つの配線によってスタックト・チェーン構造のチップリングを構成する場合を示したが、これに限らず、複数の配線によって構成することも可能であり、その一例を以下に説明する。

図３（ａ）は、本発明の第２の実施形態に係るＬＳＩチップ１０ａにおける補強用パターンに着目して平面パターンを概略的に示す斜視図である。図３（ｂ）は、図３（ａ）中の補強用パターンの上面図である。図３（ｃ）は、図３（ａ）中の補強用パターンを長さ方向で一部を取り出して模式的に示している。

このＬＳＩは、前述した第１の実施形態に係るＬＳＩと比べて、内側の複数本、本例では３本のチップリング３０がそれぞれチップ内のｌｏｗ−ｋ層に達する三層のダマシン配線構造を有するように形成されており、それぞれの各層の配線は長さ方向に分割され、かつ、３本のチップリング３０が全体として立体的、かつ、スパイラル状に１つのスタックト・チェーン構造の配線経路を形成するように接続されている点が異なり、その他は同じである。

上記構造のＬＳＩチップ１０ａによっても、前述した第１の実施形態のＬＳＩチップ１０と同様の効果が得られる。この場合、特に三層配線構造を有する複数本のチップリング３０が全体として立体的かつスパイラル状に１つのスタックト・チェーン構造のチップリングを形成している。これにより、スタックト・チェーン構造を有するチップリングの一対のパッド電極２１間の電気的接続状態をモニタすることによって、スタックト・チェーン構造のチップリングに悪影響を及ぼすような層間膜剥離が複数本（本例では３本）のチップリング３０の領域にわたって広範囲に発生したか否かを評価することができる。

＜第３の実施形態＞
図４は、本発明の第３の実施形態に係るＬＳＩチップ１０ｂにおける補強用パターンの平面パターンを概略的に示す斜視図である。図５（ａ）は、図４中のチップ外周部の各チップリング４０を長さ方向で一部を取り出して模式的に示している。図５（ｂ）は、図４中のチップコーナー部の補強用パターン４１のー部の補強用パターンを長さ方向で一部を取り出して模式的に示している。図５（ｃ）は、図５（ｂ）中のチップコーナー部の補強用パターン４１の平面パターンを概略的に示している。

このＬＳＩチップ１０ｂは、前述した第１の実施形態に係るＬＳＩチップ１０と比べて次の点が異なり、その他は同じである。

（１）図５（ａ）に示すように、チップ外周部に形成された複数本のチップリング４０は、それぞれ三層ダマシン配線構造における各層の配線が長さ方向に分割されておらず、連続している状態である。

（２）チップコーナー部で複数本のチップリング４０の内側に、図５（ｂ）に示すように、それぞれ三層ダマシン配線構造を有する第２の補強用パターン４１が配設されている。この場合、図５（ｃ）に概略的に示すように、互いにサイズが異なる平面Ｌ字状の４本の補強用パターン４１がそれぞれチップ内の層間膜に達するとともに互いに平行な配置関係で配設されている。そして、図５（ｂ）に示すように、第２の補強用パターン４１の各層の配線および層間のビアは長さ方向に分割されており、かつ、三層ダマシン配線構造を有する４本の配線が全体として１つのスタックト・チェーン構造のチップリングを形成するように接続されており、チップリングの上層の配線経路両端に対応してパッド電極２１が形成されている。

上記構造のＬＳＩチップ１０ｂによれば、前述した第１の実施形態のＬＳＩチップ１０と同様に、チップ外周部にはチップリング４０、チップコーナー部には補強用パターン４１が存在するので、層間膜剥離の発生や進行、特にチップコーナー部からの層間膜剥離や進行に対して非常に強固となり、チップ内部の配線構造が断線されるなどの故障を未然に防止できるという効果が得られる。しかも、チップコーナー部に存在するスタックト・チェーン構造のチップリングの一対のパッド電極２１間の電気的接続状態をモニタすることによって、スタックト・チェーン構造の配線に悪影響を及ぼすような膜剥離が発生したか否かを評価することができる。

＜第３の実施形態の変形例＞
図６は、本発明の第３の実施形態の変形例に係るＬＳＩチップのコーナー部における補強用パターンを概略的に示している。

このＬＳＩチップは、図４および図５（ａ）乃至（ｃ）を参照して前述した第３の実施形態に係るＬＳＩチップ１０ｂと比べて、チップコーナー部に形成されるスタックト・チェーン構造の補強用パターン６１が異なり、その他は同じである。

即ち、チップコーナー部の補強用パターン６１は、それぞれ三層ダマシン配線構造を有する平面Ｌ字状の４本の補強用パターン６１がそれぞれチップ内の層間膜に達するように、かつ、互いに平行な配置関係で配設されている。そして、各補強用パターン６１のそれぞれの各層の配線は、長さ方向に分割されており、かつ、４本の補強用パターン６１のうちで隣り合う配線の２組、例えば外側の２本、および、内側の２本の補強用パターンがそれぞれ１つのスタックト・チェーン構造のチップリングを形成するように接続されている。そして、２組のチップリングの上層の配線において、それぞれの配線経路両端に対応してパッド電極２１が形成されている。

上記構造のＬＳＩチップ１０ｂによっても、前述した第３の実施形態のＬＳＩチップ１０ｂと同様の効果が得られる。

前述した第３の実施形態およびその変形例に係るＬＳＩチップにおいて、チップ外周部の複数本の補強用パターン４０の形成を省略し、チップコーナー部にのみ前述したようなスタックト・チェーン構造のチップリングを形成するように変更することも可能である。

その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、その構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施形態に係るＬＳＩの斜視図および補強用パターンの上面図。 図１中のチップリングの斜視図、１本のチップリングの等価回路図、およびチップリングおよび三層のダマシン配線構造の断面図。 本発明の第２の実施形態に係るＬＳＩチップの斜視図、補強用パターンの上面図、および補強用パターンの斜視図。 本発明の第３の実施形態に係るＬＳＩチップの斜視図。 図４中のチップのチップリングの斜視図、補強用パターンの斜視図、および補強用パターンの上面図。 本発明の第３の実施形態の変形例に係るＬＳＩチップの補強用パターンの上面図。

符号の説明

１０、１０ａ、１０ｂ…ＬＳＩチップ、２０…第１の補強用パターン、２０ａ、２０ｃ、２０ｅ…Ｃｕ配線層、２０ｂ、２０ｄ…ビア、２１…パッド電極。

Claims (5)

1. 多層配線構造を有する半導体チップの素子領域の外周部に、それぞれ多層配線構造を有する複数の第１の補強用パターンが平面同心状に形成された半導体装置であって、
   前記複数の第１の補強用パターンのうちの少なくとも最内側の補強用パターンは、多層配線構造における各層の配線および各層間のビアがそれぞれ長さ方向に分割された状態で形成されており、当該分割された各配線および各ビアが全体として立体的に１つの配線経路を形成するように直列に接続されたスタックト・チェーン構造を有し、当該スタックト・チェーン構造における最上層の配線の配線経路両端に対応して一対のパッド電極が形成されていることを特徴とする半導体装置。
2. 多層配線構造を有する半導体チップの素子領域の外周部に、それぞれ多層配線構造を有する複数の第１の補強用パターンが平面同心状に形成された半導体装置であって、
   前記複数の第１の補強用パターンのうちの内側の複数の補強用パターンは、それぞれ多層配線構造における各層の配線および各層間のビアがそれぞれ長さ方向に分割された状態で形成されており、当該分割された各配線および各ビアが全体として立体的に１つの配線経路を形成するように直列に接続されたスタックト・チェーン構造を有し、当該スタックト・チェーン構造における最上層の配線の配線経路両端に対応して一対のパッド電極が形成されていることを特徴とする半導体装置。
3. 多層配線構造を有する半導体チップの素子領域の外周部に、それぞれ多層配線構造を有する複数の第１の補強用パターンが平面同心状に形成された半導体装置であって、
   前記半導体チップのコーナー部で前記複数の第１の補強用パターンの内側に多層配線構造を有する第２の補強用パターンがさらに形成され、当該第２の補強用パターンは、多層配線構造における各層の配線および各層間のビアがそれぞれ長さ方向に分割された状態で形成されており、当該分割された各配線および各ビアが全体として立体的に１つの配線経路を形成するように直列に接続されたスタックト・チェーン構造を有し、当該スタックト・チェーン構造における最上層の配線のうちで配線経路両端に対応して一対のパッド電極が形成されていることを特徴とする半導体装置。
4. 前記補強用パターンが形成された位置は、前記半導体チップが分離される前の半導体ウェーハのダイシングライン領域であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
5. 前記補強用パターンの多層配線構造は、前記半導体チップに形成される配線用の多層配線構造とほぼ同一の構造を有することを特徴とする請求項１乃至４のいずれかに記載の半導体装置。

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