JP2021005664A - 半導体装置 - Google Patents

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Abstract

【課題】メイン半導体素子と同一の半導体基板に電流センス部を備えた半導体装置であって、電流センス部のＥＳＤ耐量を向上させることができる半導体装置を提供すること。【解決手段】エッジ終端領域２において、メイン半導体素子１１用の第１ゲートランナー２３と活性領域１との間に、電流センス部１２用の第２ゲートランナー８３が設けられている。第２ゲートランナー８３は、活性領域１の周囲を一部が開いた略矩形状に囲む。第２ゲートランナー８３の一方の端部は電流センス部１２のすべてのゲート電極に接続され、他方の端部はゲートパッド２１ｂとＯＣパッド２２との間で第１ゲートランナー２３に連結されている。これによって、ゲートパッド２１ｂへのパルス状のゲート電圧印加により電流センス部１２がオン・オフする際の電流センス部１２のゲート容量を、第２ゲートランナーの表面積分だけ大きくすることができる。【選択図】図１

Description

この発明は、半導体装置に関する。
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属−酸化膜−半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。
また、ＭＯＳＦＥＴは、ＩＧＢＴと異なり、ｐ型ベース領域とｎ-型ドリフト領域とのｐｎ接合で形成される寄生ダイオードを、当該ＭＯＳＦＥＴを保護するための還流ダイオードとして使用可能である。このため、ＭＯＳＦＥＴをインバータ用デバイスとして用いた場合に、ＭＯＳＦＥＴに外付けの還流ダイオードを追加して接続することなく使用することができるため、経済性の面でも注目されている。
市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。このため、パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。
また、炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、他のシリコンよりもバンドギャップの広い半導体（以下、ワイドバンドギャップ半導体とする）も有する。
従来の半導体装置の構造について、ワイドバンドギャップ半導体として炭化珪素（ＳｉＣ）を用いたＭＯＳＦＥＴを例に説明する。図１６は、従来の半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１６では、破線で示す２つの矩形間の部分がゲートランナー１２３である。ゲートランナー１２３とゲートパッド１２１ｂおよびＯＣパッド１２２との間にそれぞれ破線で示す２つの直線間の部分がポリシリコン連結部１２３ａ，１２３ｂである。
図１６に示す従来の半導体装置１２０は、炭化珪素からなる同一の半導体基板１１０の活性領域１０１に、メイン半導体素子１１１と、当該メイン半導体素子１１１を保護・制御するための１つ以上の回路部を有する。メイン半導体素子１１１は縦型ＭＯＳＦＥＴであり、活性領域１０１の有効領域（以下、メイン有効領域とする）１０１ａに互いに隣接して配置された複数の単位セル（素子の機能単位：不図示）で構成される。
メイン半導体素子１１１のソースパッド１２１ａは、メイン有効領域１０１ａにおいて半導体基板１１０のおもて面上に設けられている。メイン半導体素子１１１を保護・制御するための回路部は、活性領域１０１のうち、メイン有効領域１０１ａを除く領域（以下、メイン無効領域とする）１０１ｂに配置されている。メイン無効領域１０１ｂには、メイン半導体素子１１１の単位セルは配置されていない。
メイン無効領域１０１ｂの表面積は、メイン半導体素子１１１を保護・制御するための回路部を備えない半導体装置（メイン無効領域にゲートパッドのみが配置された半導体装置）のメイン無効領域と比べて大きくなっている。メイン半導体素子１１１を保護・制御するための回路部としては、例えば、電流センス部１１２、温度センス部（不図示）、過電圧保護部（不図示）および演算回路部（不図示）等の高機能部が挙げられる。
電流センス部１１２は、メイン半導体素子１１１と同一構成の単位セルを、メイン半導体素子１１１の単位セルの個数よりも少ない個数で備えた縦型ＭＯＳＦＥＴである。電流センス部１１２は、メイン半導体素子１１１と離れて配置されている。電流センス部１１２は、メイン半導体素子１１１と同じ条件で動作して、メイン半導体素子１１１に流れる過電流（ＯＣ：Ｏｖｅｒ Ｃｕｒｒｅｎｔ）を検出する。
電流センス部１１２の単位セルは、半導体基板１１０の、電流センス部１１２の電極パッド（以下、ＯＣパッドとする）１２２で覆われた領域の一部の領域（以下、センス有効領域とする）１１２ａに配置されている。半導体基板１１０の、ＯＣパッド１２２で覆われた領域のうち、センス有効領域１１２ａを除く領域（以下、センス無効領域とする）１１２ｂは、電流センス部１１２の単位セルが配置されていない領域であり、電流センス部１１２として機能しない。
ソースパッド１２１ａ以外の電極パッドは、メイン無効領域１０１ｂにおいて半導体基板１１０のおもて面上にフィールド絶縁膜（不図示）を介して設けられている。図１６には、ソースパッド１２１ａ、ゲートパッド１２１ｂおよびＯＣパッド１２２を、それぞれＳ、ＧおよびＯＣと付す。ゲートランナー１２３は、エッジ終端領域１０２において半導体基板１１０のおもて面上にフィールド絶縁膜を介して配置されたポリシリコン（ｐｏｌｙ−Ｓｉ）層である。
ゲートランナー１２３は、活性領域１０１の周囲を略矩形状に囲む。ゲートランナー１２３は、ポリシリコン層からなる連結部（以下、ポリシリコン連結部とする）１２３ａを介してゲートパッド１２１ｂに電気的に接続されている。ゲートランナー１２３には、メイン半導体素子１１１のすべてのゲート電極（不図示）が接続されている。ゲートランナー１２３には、ポリシリコン連結部１２３ｂを介して、電流センス部１１２のすべてのゲート電極（不図示）が電気的に接続されている。
また、大電流化に伴い、半導体基板のおもて面に沿ってチャネルが形成されるプレーナゲート構造と比べて、ゲートトレンチの側壁に沿って半導体基板のおもて面と直交する方向にチャネル（反転層）が形成されるトレンチゲート構造はコスト面で有利である。その理由は、トレンチゲート構造が単位面積当たりの単位セル（素子の構成単位）密度を増やすことができるため、単位面積当たりの電流密度を増やすことができるからである。
デバイスの電流密度を増加させた分、単位セルの占有体積に応じた温度上昇率が高くなるため、放電効率の向上と信頼性の安定化とを図るために両面冷却構造が必要になる。さらに信頼性を考慮して、メイン半導体素子である縦型ＭＯＳＦＥＴと同一の半導体基板に、メイン半導体素子を保護・制御するための回路部として電流センス部、温度センス部および過電圧保護部等の高機能部を配置した高機能構造を有することが必要になる。
従来の半導体装置として、炭化珪素を用いたＳｉＣ−ＭＯＳＦＥＴであって、メイン半導体素子と同一の半導体基板に電流センス部、温度センス部および過電圧保護部等の高機能部を備えた半導体装置であって、チップ中央を通るレイアウトに配置されたゲートランナーに、ストライプ状のレイアウトに配置された各ゲート電極を電気的に接続することで、ゲート抵抗を低くした装置が提案されている（例えば、下記特許文献１参照。）。
従来の別の半導体装置として、メイン有効領域のゲートトレンチをストライプ状とし、センス有効領域のゲートトレンチを略格子状とすることで、センス有効領域においてゲート絶縁膜がベース領域に接する面積を、メイン有効領域においてゲート絶縁膜がベース領域に接する面積よりも大きくして、センス有効領域のゲート容量を、メイン有効領域のゲート容量よりも大きくした装置が提案されている（例えば、下記特許文献２参照。）。
特開２０１７−０７９３２４号公報 特開２０１８−００６３６０号公報
しかしながら、従来の半導体装置１２０（図１６参照）では、センス有効領域１１２ａの表面積がメイン有効領域１０１ａの表面積の１／１０００以下であり、メイン有効領域１０１ａの表面積と比べて小さい。このため、電流センス部１１２のゲート容量はメイン半導体素子１１１のゲート容量よりも小さく、電流センス部１１２のＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静電気放電）耐量はメイン有効領域１０１ａのＥＳＤ耐量と比べて低くなっている。これによって、メイン半導体素子１１１のゲート絶縁膜と比べて、電流センス部１１２のゲート絶縁膜が破壊しやすいという問題がある。
この発明は、上述した従来技術による問題点を解消するため、メイン半導体素子と同一の半導体基板に電流センス部を備えた半導体装置であって、電流センス部のＥＳＤ耐量を向上させることができる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１絶縁ゲート型電界効果トランジスタは、シリコンよりもバンドギャップの広い半導体からなる半導体基板に設けられている。前記第１絶縁ゲート型電界効果トランジスタの第１ソースパッドは、前記半導体基板の第１主面上に設けられている。前記第２絶縁ゲート型電界効果トランジスタは、前記半導体基板に設けられ、前記第１絶縁ゲート型電界効果トランジスタと同じセル構造の複数のセルを、前記第１絶縁ゲート型電界効果トランジスタよりも少ない個数で有する。前記第２絶縁ゲート型電界効果トランジスタの第２ソースパッドは、前記半導体基板の第１主面上に前記第１ソースパッドと離れて設けられている。
活性領域は、前記第１絶縁ゲート型電界効果トランジスタのセルおよび前記第１ソースパッドが配置された第１素子領域と、前記第２絶縁ゲート型電界効果トランジスタのセルおよび前記第２ソースパッドが配置された第２素子領域と、を含む。終端領域は、前記第１素子領域および前記第２素子領域に隣接して、前記活性領域の周囲を囲む。第１，２ゲートランナーは、前記終端領域において前記半導体基板の第１主面上に設けられている。前記第１ゲートランナーには、前記第１絶縁ゲート型電界効果トランジスタのすべての第１ゲート電極が接続されている。前記第２ゲートランナーには、前記第２絶縁ゲート型電界効果トランジスタのすべての第２ゲート電極が接続されている。
ゲートパッドは、前記第２素子領域において前記半導体基板の第１主面上に前記第２ソースパッドと離れて設けられている。前記ゲートパッドには、前記第１ゲートランナーを介して前記第１ゲート電極が電気的に接続されている。前記第１絶縁ゲート型電界効果トランジスタおよび前記第２絶縁ゲート型電界効果トランジスタに共通のドレイン電極は、前記半導体基板の第２主面にオーミック接触する。前記第２ゲートランナーは、一方の端部が前記第２ゲート電極に電気的に接続され、前記第２ゲート電極との電気的な接続箇所から前記第１素子領域と前記終端領域との境界に沿って延在し、他方の端部が前記第１ゲートランナーに接続されている。前記第２ゲートランナーおよび前記第１ゲートランナーを介して、前記第２ゲート電極が前記ゲートパッドに電気的に接続されている。
また、この発明にかかる半導体装置は、上述した発明において、前記第２ゲートランナーは、前記第１素子領域と前記終端領域との境界に沿って延在して前記活性領域の周囲を囲み、両端部が前記第２素子領域と前記終端領域との境界で終端し、一方の端部が前記第２ゲート電極に電気的に接続され、他方の端部が前記ゲートパッドと前記第２ソースパッドとの間で前記第１ゲートランナーに接続されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記終端領域において前記半導体基板の第１主面上に設けられ、前記第２ゲートランナーを介して、前記ゲートパッドと前記第２ゲート電極との間に直列に接続されたゲート抵抗部をさらに備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２ゲートランナーはポリシリコン層であり、前記ゲート抵抗部は、前記第２ゲートランナーの一部の前記ポリシリコン層で構成されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記終端領域において前記半導体基板の第１主面上に設けられ、前記第２ゲートランナーを介して、前記ゲートパッドと前記第２ゲート電極との間に直列に接続されたコイル部をさらに備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記コイル部は、前記終端領域において前記半導体基板の第１主面上に設けられ、両端部が前記第２ゲートランナーに接続された螺旋状の金属膜で構成されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１ゲートランナーは、前記活性領域と前記終端領域との境界に沿って延在して前記活性領域の周囲を囲む。前記第２ゲートランナーは、前記第１ゲートランナーと前記活性領域との間に設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板の、前記第２ソースパッドで覆われた領域の一部の領域に、前記第２絶縁ゲート型電界効果トランジスタのセルが配置されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２絶縁ゲート型電界効果トランジスタは、前記第１絶縁ゲート型電界効果トランジスタに流れる過電流を検出することを特徴とする。
上述した発明によれば、第２絶縁ゲート型電界効果トランジスタ用の第２ゲートランナーの表面積分だけ、第２絶縁ゲート型電界効果トランジスタのゲート容量を大きくすることができる。そして、第２絶縁ゲート型電界効果トランジスタのゲート容量を大きくした分だけ、ゲートパッドへのパルス状のゲート電圧印加により第２絶縁ゲート型電界効果トランジスタがオン・オフする際に生じる過渡的な電圧を小さくすることができる。
本発明にかかる半導体装置によれば、メイン半導体素子と同一の半導体基板に電流センス部を備えた半導体装置であって、電流センス部のＥＳＤ耐量を向上させることができるという効果を奏する。
実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図１の活性領域の一部の断面構造を示す断面図である。 図１のエッジ終端領域の一部の断面構造を示す断面図である。 図１のエッジ終端領域の一部の断面構造を示す断面図である。 図１のエッジ終端領域の一部を半導体基板のおもて面側から見たレイアウトを模式的示す平面図である。 図１のエッジ終端領域の一部を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。 実施の形態１にかかる半導体装置の等価回路を示す回路図である。 実施の形態１にかかる半導体装置の電流センス部の電気的特性を示す特性図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 従来の半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体装置は、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（ワイドバンドギャップ半導体）を半導体材料として用いて構成される。実施の形態１にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１は、実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１では、破線で示す２つの矩形間の部分が第１ゲートランナー２３である。第２ゲートランナー８３を連続する１本の太線で示す。
図１に示す実施の形態１にかかる半導体装置２０は、同一の半導体基板（半導体チップ）１０の活性領域１に、メイン半導体素子（第１絶縁ゲート型電界効果トランジスタ）１１と、当該メイン半導体素子１１を保護・制御するための１つ以上の回路部を有する。メイン半導体素子１１は、オン状態で、半導体基板１０の深さ方向Ｚにドリフト電流が流れる縦型ＭＯＳＦＥＴである。メイン半導体素子１１は、ソースパッド（第１ソースパッド）２１ａにより互いに並列接続された複数の単位セル（素子の機能単位）で構成される。
メイン半導体素子１１の単位セルは、半導体基板１０のおもて面に平行な方向に互いに隣接して配置されている。メイン半導体素子１１は、実施の形態１にかかる半導体装置２０の主動作を行う。メイン半導体素子１１は、活性領域１の有効領域（メイン有効領域：第１素子領域）１ａに配置されている。メイン有効領域１ａは、メイン半導体素子１１のオン時にメイン半導体素子１１の主電流が流れる領域である。メイン有効領域１ａは、例えば略矩形状の平面形状を有し、活性領域１の大半の表面積を占めている。
メイン半導体素子１１を保護・制御するための回路部は、例えば、電流センス部（第２絶縁ゲート型電界効果トランジスタ）１２、温度センス部（不図示）、過電圧保護部（不図示）および演算回路部（不図示）等の高機能部であり、活性領域１のメイン無効領域（第２素子領域）１ｂに配置される。メイン無効領域１ｂは、メイン半導体素子１１の単位セルが配置されていない領域であり、メイン半導体素子１１として機能しない。メイン無効領域１ｂは、例えば略矩形状の平面形状を有し、メイン有効領域１ａとエッジ終端領域（終端領域）２との間に配置される。
メイン半導体素子１１のソースパッド（電極パッド）２１ａは、メイン有効領域１ａにおいて半導体基板１０のおもて面上に配置される。メイン半導体素子１１は、他の回路部に比べて電流能力が大きい。このため、メイン半導体素子１１のソースパッド２１ａは、メイン有効領域１ａと略同じ平面形状を有し、メイン有効領域１ａのほぼ全面を覆う。メイン半導体素子１１のソースパッド２１ａは、当該ソースパッド２１ａ以外の電極パッドと離れて配置されている。
ソースパッド２１ａ以外の電極パッドは、エッジ終端領域２から離れて、メイン無効領域１ｂにおいて半導体基板１０のおもて面上に互いに離れて配置される。ソースパッド２１ａ以外の電極パッドとは、メイン半導体素子１１のゲートパッド２１ｂ、電流センス部１２の電極パッド（以下、ＯＣパッド（第２ソースパッド）とする）２２、温度センス部の電極パッド（不図示）、過電圧保護部の電極パッド（不図示）、および演算回路部の電極パッド（不図示）等である。
ソースパッド２１ａ以外の電極パッドは、例えば略矩形状の平面形状であり、後述する端子ピン４８ｂやワイヤーの接合に必要な表面積を有する。図１には、ソースパッド２１ａ以外の電極パッドがメイン無効領域１ｂとエッジ終端領域２との境界に沿って一列に配置された場合を示す（図１５においても同様）。また、図１には、ソースパッド２１ａ、ゲートパッド２１ｂおよびＯＣパッド２２を、それぞれＳ、ＧおよびＯＣと付した矩形状に図示する（図１５においても同様）。
電流センス部１２は、メイン半導体素子１１と同じ条件で動作して、メイン半導体素子１１に流れる過電流（ＯＣ：Ｏｖｅｒ Ｃｕｒｒｅｎｔ）を検出する機能を有する。電流センス部１２は、メイン半導体素子１１と離れて配置されている。電流センス部１２は、メイン半導体素子１１と同一構成の単位セルを、メイン半導体素子１１の単位セルの個数（例えば１千個以上程度）よりも少ない個数（例えば１０個程度）で備えた縦型ＭＯＳＦＥＴであり、メイン半導体素子１１よりも表面積が小さい。
電流センス部１２の単位セルは、半導体基板１０の、ＯＣパッド２２で覆われた領域の一部の領域（以下、センス有効領域とする）１２ａに配置されている。センス有効領域１２ａは、例えば矩形状の平面形状を有する。電流センス部１２の単位セルは、半導体基板１０のおもて面に平行な方向に互いに隣接して配置される。電流センス部１２の単位セルが互いに隣接する方向は、例えば、メイン半導体素子１１の単位セルが互いに隣接する方向と同じである。電流センス部１２の単位セルは、ＯＣパッド２２により互いに並列接続されている。
また、半導体基板１０の、ＯＣパッド２２で覆われた領域のうち、センス有効領域１２ａを除く領域は、電流センス部１２として機能しないセンス無効領域１２ｂである。センス無効領域１２ｂには、電流センス部１２の単位セルが配置されていない。センス無効領域１２ｂのほぼ全域において、半導体基板１０のおもて面の表面領域には、ｐ型ベース領域３４ｂ’（図２参照）が設けられている。図１には図示省略するが、ｐ型ベース領域３４ｂ’は、センス有効領域１２ａと離れて配置され、センス有効領域１２ａの周囲を略矩形状に囲む。
温度センス部（不図示）は、ダイオードの温度特性を利用してメイン半導体素子１１の温度を検出する機能を有する。温度センス部は、メイン無効領域１ｂにゲートパッド２１ｂおよびＯＣパッド２２と離して配置されたアノードパッドおよびカソードパッドの直下に配置されている。温度センス部は、例えば、半導体基板１０のおもて面のフィールド絶縁膜８０（図２参照）上に設けられたポリシリコン（ｐｏｌｙ−Ｓｉ）層で構成されてもよいし、半導体基板１０の内部に形成されたｐ型領域とｎ型領域とのｐｎ接合で形成されてもよい。
過電圧保護部（不図示）は、例えばサージ等の過電圧（ＯＶ：Ｏｖｅｒ Ｖｏｌｔａｇｅ）からメイン半導体素子１１を保護するダイオードである。電流センス部１２、温度センス部および過電圧保護部は、演算回路部により制御される。電流センス部１２、温度センス部および過電圧保護部の出力信号に基づいてメイン半導体素子１１が制御される。演算回路部は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ：相補型ＭＯＳ）回路など複数の半導体素子で構成される。
エッジ終端領域２は、活性領域１と半導体基板１０の端部との間の領域であり、活性領域１の周囲を囲み、半導体基板１０のおもて面側の電界を緩和して耐圧を保持する。エッジ終端領域２には、例えばフィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）や接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造等の耐圧構造（不図示）が配置される。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。エッジ終端領域２の幅（活性領域１から半導体基板１０の端部までの長さ）ｗ１は、例えば４０μｍ程度であってもよい。
また、エッジ終端領域２には、半導体基板１０のおもて面上に、フィールド絶縁膜８０を介して、ポリシリコン（ｐｏｌｙ−Ｓｉ）層からなる第１，２ゲートランナー２３，８３が同一階層に互いに離れて設けられている。第１ゲートランナー２３は、メイン半導体素子１１用のゲートランナーである。第１ゲートランナー２３は、活性領域１とエッジ終端領域２との境界に沿って延在し、活性領域１の周囲を略矩形状に囲む。
第１ゲートランナー２３は、ポリシリコン層からなる連結部（ポリシリコン連結部）２３ａに連結され、ポリシリコン連結部２３ａを介してゲートパッド２１ｂに電気的に接続されている。第１ゲートランナー２３には、メイン半導体素子１１のすべてのゲート電極（第１ゲート電極）３９ａ（図２参照）が接続されている。例えば、ゲート電極３９ａがメイン有効領域１ａからエッジ終端領域２まで延在され、その端部が第１ゲートランナー２３に接続される。
ポリシリコン連結部２３ａは、活性領域１とエッジ終端領域２との境界に配置されている。ポリシリコン連結部２３ａは、例えば、第１ゲートランナー２３からゲートパッド２１ｂまでの距離が最も近くなる箇所に配置され、略直線状に第１ゲートランナー２３からゲートパッド２１ｂまで延在している。ポリシリコン連結部２３ａの両端部は、それぞれ第１ゲートランナー２３およびゲートパッド２１ｂに連結されている。
第１ゲートランナー２３を覆う層間絶縁膜（不図示）には、第１ゲートランナー２３を露出するコンタクトホールが設けられている。当該コンタクトホールを介して、第１ゲートランナー２３に第１ゲート金属層（不図示）が接続されている。第１ゲート金属層は、第１ゲートランナー２３上に、例えば第１ゲートランナー２３と同じ平面形状で配置されている。第１ゲート金属層は、例えば、ソースパッド２１ａと同じ材料で形成されている。
第２ゲートランナー８３は、電流センス部１２用のゲートランナーである。第２ゲートランナー８３は、活性領域１と第１ゲートランナー２３との間に配置されている。第２ゲートランナー８３は、活性領域１の周囲を囲むように配置されることがよい。これによって、第２ゲートランナー８３の長さを活性領域１の外周と略同じ長さまで長くすることができる。例えば、第２ゲートランナー８３は、一部が開いた略矩形状に活性領域１の周囲を囲む。
第２ゲートランナー８３の一方の端部は、ポリシリコン連結部２３ｂを介して、電流センス部１２のすべてのゲート電極（第２ゲート電極）３９ｂ（図２参照）が電気的に接続されている。第２ゲートランナー８３の他方の端部は、第１ゲートランナー２３に連結されて、第１ゲートランナー２３を介してゲートパッド２１ｂに電気的に接続されている。すなわち、第２ゲートランナー８３および第１ゲートランナー２３を介して、電流センス部１２のすべてのゲート電極３９ｂがゲートパッド２１ｂに電気的に接続されている。
具体的には、第２ゲートランナー８３は、メイン有効領域１ａとエッジ終端領域２との境界に沿って配置され、メイン有効領域１ａの周囲を略Ｕ字状に囲む。それに加えて、第２ゲートランナー８３の、メイン有効領域１ａの周囲を囲む略Ｕ字状の部分の両端部は、メイン有効領域１ａ側から、メイン無効領域１ｂとエッジ終端領域２との境界に沿って延在し、メイン無効領域１ｂとエッジ終端領域２との境界で終端している。そして、第２ゲートランナー８３の一方の端部は、ＯＣパッド２２付近まで延在して終端し、ポリシリコン連結部２３ｂに連結されている。
第２ゲートランナー８３の他方の端部は、ゲートパッド２１ｂ付近まで延在して終端し、第１ゲートランナー２３に連結されている。例えば、第２ゲートランナー８３の他方の端部は、ゲートパッド２１ｂと第１ゲートランナー２３とのポリシリコン連結部２３ａ付近からゲートパッド２１ｂの外周に沿って半導体基板１０の中央側へ延在し、さらにゲートパッド２１ｂの外周に沿って半導体基板１０の端部側へ延在して、ゲートパッド２１ｂとＯＣパッド２２との間を通って第１ゲートランナー２３に連結されている。
このように第２ゲートランナー８３を介して、電流センス部１２のゲート電極３９ｂが第１ゲートランナー２３に電気的に接続される。パルス状のゲート電圧印加により電流センス部１２がオン・オフする際に生じる過渡的な電圧（瞬時電圧やサージ電圧）Ｖは、電流センス部１２のゲート電流ｄｉおよびゲート容量Ｃで決まり、電流センス部１２のゲート入力電荷量（ゲート電圧がゲート閾値電圧になるまでに充電する必要のある総電荷量）およびゲート容量をそれぞれＱおよびＣとしたときに、Ｖ＝Ｑ／Ｃ＝（ｄｉ・ｄｔ）／Ｃであらわされる。
したがって、電流センス部１２のゲート容量Ｃを大きくすることで、ゲートパッド２１ｂへのパルス状のゲート電圧印加によって電流センス部１２がオン・オフする際に生じる過渡的な電圧Ｖを小さくすることができ、電流センス部１２のＥＳＤ耐量を高くすることができる。電流センス部１２のゲート容量Ｃは、第２ゲートランナー８３の表面積分だけ大きくすることができる。第２ゲートランナー８３の表面積を大きくするには、第２ゲートランナー８３の長さを長くすればよい。このため、第２ゲートランナー８３の長さを可能な限り長く確保可能なレイアウトで、第２ゲートランナー８３が配置されることがよい。
第２ゲートランナー８３に、内蔵抵抗（ゲート抵抗部）８１または内蔵コイル（コイル部）８２、もしくはその両方が電気的に接続されていてもよい。内蔵抵抗８１は、電流センス部１２のゲート電流ｄｉを小さくする機能を有する。内蔵コイル８２は、電流センス部１２の単位時間あたりのゲート電流ｄｉ／ｄｔを小さくする機能を有する。このため、内蔵抵抗８１または内蔵コイル８２、もしくはその両方を設けることで、ゲートパッド２１ｂへのパルス状のゲート電圧印加によって電流センス部１２がオン・オフする際に生じる過渡的な電圧Ｖをさらに小さくすることができる。
内蔵コイル８２は、電流センス部１２のオン動作に遅れを生じさせる。このため、電流センス部１２のオン動作遅延と、電流センス部１２の単位時間あたりのゲート電流ｄｉ／ｄｔの低減と、のトレードオフ関係を考慮して、内蔵コイル８２のインダクタンスを設定することがよい。内蔵抵抗８１および内蔵コイル８２は、第２ゲートランナー８３を介して、ゲートパッド２１ｂと電流センス部１２のゲート電極３９ｂとの間に直列に接続されていればよく、エッジ終端領域２内での配置は種々変更可能である。内蔵抵抗８１および内蔵コイル８２の構成については後述する。
ゲートパッド２１ｂとＯＣパッド２２との間の距離ｗ２は、可能な限り狭いことが好ましい。ゲートパッド２１ｂとＯＣパッド２２との間には、メイン半導体素子１１の単位セルが配置されない。ゲートパッド２１ｂとＯＣパッド２２との間の距離ｗ２を狭くすることで、半導体基板１０の表面積に占めるメイン無効領域１ｂの表面積の比率を低くすることができるからである。ゲートパッド２１ｂとＯＣパッド２２との間の領域を除いて、隣り合う電極パッド間の領域は、メイン半導体素子１１の単位セルを配置してメイン有効領域としてもよい。
ポリシリコン連結部２３ｂは、活性領域１とエッジ終端領域２との境界に配置されている。ポリシリコン連結部２３ｂは、例えば、第１ゲートランナー２３からセンス有効領域１２ａまでの距離が最も近くなる箇所に配置されている。ポリシリコン連結部２３ｂは、略直線状に第１ゲートランナー２３側からセンス有効領域１２ａまで延在し、一方の端部で電流センス部１２のゲート電極３９ｂに接続され、他方の端部で第２ゲートランナー８３に連結されている。
ポリシリコン連結部２３ｂは、上述したように第２ゲートランナー８３を介して第１ゲートランナー２３に電気的に接続されており、第１ゲートランナー２３に直接連結されていない。第２ゲートランナー８３を覆う層間絶縁膜８５（図３参照）には、第２ゲートランナー８３を露出するコンタクトホール（不図示）が設けられている。当該コンタクトホールを介して、第２ゲートランナー８３に第２ゲート金属層８４（図３参照）が接続されている。
第２ゲート金属層８４は、第２ゲートランナー８３上に、例えば第２ゲートランナー８３と同じ平面形状で配置されている。第２ゲート金属層８４は、第１，２ゲートランナー２３，８３同士の連結箇所２３ｃで第１ゲート金属層に連結されている。第２ゲート金属層８４は、例えば、ソースパッド２１ａと同じ材料で形成されている。第２ゲート金属層８４は、内蔵抵抗８１および内蔵コイル８２に直接接続されるか、電気的に接続されている。
次に、実施の形態１にかかる半導体装置２０の断面構造について説明する。図２は、図１の活性領域の一部の断面構造を示す断面図である。図２には、メイン有効領域１ａおよび電流センス部１２の断面構造（切断線Ｘ１−Ｘ２−Ｘ３−Ｘ４−Ｘ５における断面構造）を示す。図２は、メイン有効領域１ａおよびセンス有効領域１２ａでそれぞれ単位セルの一部のみを示すが、メイン有効領域１ａおよびセンス有効領域１２ａの単位セルはすべて同じ構造を有する。
図３，４は、図１のエッジ終端領域の一部の断面構造を示す断面図である。図５は、図１のエッジ終端領域の一部を半導体基板のおもて面側から見たレイアウトを模式的示す平面図である。図６は、図１のエッジ終端領域の一部を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。図３には、図１の内蔵抵抗８１の断面構造の一例を示す。図４には、内蔵コイル８２の断面構造の一例を示す。図４には、内蔵コイル８２のレイアウトを模式的に示す。図５には、内蔵コイル８２のレイアウトの一例を示す。
メイン半導体素子１１は、メイン有効領域１ａにおいて半導体基板１０のおもて面側にＭＯＳゲート（金属−酸化膜−半導体の３層構造からなる絶縁ゲート）を備えた縦型ＭＯＳＦＥＴである。ここでは、メイン半導体素子１１、および、メイン半導体素子１１を保護・制御する回路部がピン状の配線部材（後述する端子ピン４８ａ，４８ｂ）を用いた同一構成の配線構造を有する場合を例に説明するが、ピン状の配線部材に代えて、ワイヤーを用いた配線構造を有していてもよい。
半導体基板１０は、炭化珪素からなるｎ+型出発基板３１のおもて面上にｎ-型ドリフト領域３２およびｐ型ベース領域３４ａとなる各炭化珪素層７１，７２を順にエピタキシャル成長させたエピタキシャル基板である。メイン半導体素子１１は、半導体基板１０のおもて面側に設けられたｐ型ベース領域３４ａ、ｎ+型ソース領域３５ａ、ｐ++型コンタクト領域３６ａ、トレンチ３７ａ、ゲート絶縁膜３８ａおよびゲート電極３９ａで構成される一般的なＭＯＳゲートを有する。
トレンチ３７ａは、半導体基板１０のおもて面（ｐ型炭化珪素層７２の表面）から深さ方向Ｚにｐ型炭化珪素層７２を貫通してｎ-型炭化珪素層７１に達する。トレンチ３７ａは、例えば、半導体基板１０のおもて面に平行な方向に延びるストライプ状に配置されていてもよいし、半導体基板１０のおもて面側から見てマトリクス状に配置されていてもよい。図２には、電極パッド２１ｂ，２２が並ぶ第１方向Ｘ（図１参照）に延びるストライプ状のトレンチ３７ａを示す。符号Ｙは、半導体チップのおもて面に平行でかつ第１方向と直交する方向である。
トレンチ３７ａの内部には、ゲート絶縁膜３８ａを介してゲート電極３９ａが設けられている。互いに隣り合う２つのトレンチ３７ａ間（メサ領域）において、半導体基板１０のおもて面の表面領域に、ｐ型ベース領域３４ａ、ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａがそれぞれ選択的に設けられている。ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａは、半導体基板１０のおもて面とｐ型ベース領域３４ａの間に設けられている。ｎ+型ソース領域３５ａは、ｐ++型コンタクト領域３６ａよりもトレンチ３７ａ側に設けられている。
ｎ+型ソース領域３５ａは、メイン有効領域１ａの端部には配置されていない。これによって、メイン有効領域１ａの端部において、メイン半導体素子１１のソース電極がｐ型ベース領域３４ａのみに電気的に接続される。このため、メイン有効領域１ａの端部での、ｎ+型ソース領域３５ａ、ｐ型ベース領域３４ａおよびｎ-型ドリフト領域３２（または後述するｎ型電流拡散領域３３ａ）からなる寄生ｎｐｎトランジスタ動作を防止することができる。
メイン有効領域１ａの端部とは、メイン有効領域１ａの、第２方向Ｙに最も外側のトレンチ３７ａよりも外側の部分、および、第１方向Ｘにトレンチ３７ａの端部よりも外側の部分である。ｐ++型コンタクト領域３６ａは設けられていなくてもよい。ｐ++型コンタクト領域３６ａが設けられていない場合、ｎ+型ソース領域３５ａよりもトレンチ３７ａから離れた箇所で、ｐ型ベース領域３４ａが半導体基板１０のおもて面まで達し、半導体基板１０のおもて面に露出されている。
半導体基板１０の内部において、ｐ型ベース領域３４ａよりもｎ+型ドレイン領域（ｎ+型出発基板３１）に近い位置に、ｐ型ベース領域３４ａに接して、ｎ-型ドリフト領域３２が設けられている。ｐ型ベース領域３４ａとｎ-型ドリフト領域３２との間に、これらの領域に接して、ｎ型電流拡散領域３３ａが設けられていてもよい。ｎ型電流拡散領域３３ａは、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。
また、半導体基板１０の内部において、ｐ型ベース領域３４ａよりもｎ+型ドレイン領域に近い位置に、第１，２ｐ+型領域６１ａ，６２ａが設けられていてもよい。第１ｐ+型領域６１ａは、ｐ型ベース領域３４ａと離して設けられ、深さ方向Ｚにトレンチ３７ａの底面に対向する。第２ｐ+型領域６２ａは、第１ｐ+型領域６１ａおよびトレンチ３７ａと離してメサ領域に設けられ、ｐ型ベース領域３４ａに接する。第１，２ｐ+型領域６１ａ，６２ａは、トレンチ３７ａの底面にかかる電界を緩和させる機能を有する。
層間絶縁膜４０は、半導体基板１０のおもて面全面に設けられ、ゲート電極３９ａを覆う。メイン半導体素子１１のすべてのゲート電極３９ａは、図２の図示省略する部分で、第１ゲートランナー２３およびポリシリコン連結部２３ａを介してゲートパッド２１ｂに電気的に接続されている（図１参照）。第１ゲートランナー２３は、エッジ終端領域２において半導体基板１０のおもて面上にフィールド絶縁膜８０を介して設けられている。
層間絶縁膜４０を深さ方向Ｚに貫通して半導体基板１０に達する第１コンタクトホール４０ａには、メイン半導体素子１１のｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａが露出されている。第１コンタクトホール４０ａの内部において、半導体基板１０のおもて面上に、ニッケルシリサイド（ＮｉＳｉ、Ｎｉ2Ｓｉまたは熱的に安定なＮｉＳｉ2：以下、まとめてＮｉＳｉとする）膜４１ａが設けられている。
ＮｉＳｉ膜４１ａは、第１コンタクトホール４０ａの内部において半導体基板１０にオーミック接触し、ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａに電気的に接続されている。ｐ++型コンタクト領域３６ａが設けられていない場合には、ｐ++型コンタクト領域３６ａに代えて、ｐ型ベース領域３４ａが第１コンタクトホール４０ａに露出され、ＮｉＳｉ膜４１ａに電気的に接続される。
メイン有効領域１ａにおいて、層間絶縁膜４０およびＮｉＳｉ膜４１ａの表面全体に、バリアメタル４６ａが設けられている。バリアメタル４６ａは、バリアメタル４６ａの各金属膜間またはバリアメタル４６ａを挟んで対向する領域間での相互反応を防止する機能を有する。バリアメタル４６ａは、例えば、第１窒化チタン（ＴｉＮ）膜４２ａ、第１チタン（Ｔｉ）膜４３ａ、第２ＴｉＮ膜４４ａおよび第２Ｔｉ膜４５ａを順に積層した積層構造を有していてもよい。
第１ＴｉＮ膜４２ａは、層間絶縁膜４０の表面のみに設けられ、層間絶縁膜４０の表面全体を覆う。第１Ｔｉ膜４３ａは、第１ＴｉＮ膜４２ａおよびＮｉＳｉ膜４１ａの表面に設けられている。第２ＴｉＮ膜４４ａは、第１Ｔｉ膜４３ａの表面に設けられている。第２Ｔｉ膜４５ａは、第２ＴｉＮ膜４４ａの表面に設けられている。バリアメタルは、例えば、温度センス部には設けられていない。
ソースパッド２１ａは、第１コンタクトホール４０ａに埋め込まれ、かつ第２Ｔｉ膜４５ａの表面全面に設けられている。ソースパッド２１ａは、バリアメタル４６ａおよびＮｉＳｉ膜４１ａを介してｎ+型ソース領域３５ａおよびｐ型ベース領域３４ａに電気的に接続され、メイン半導体素子１１のソース電極として機能する。ソースパッド２１ａは、例えば、５μｍ程度の厚さのアルミニウム（Ａｌ）膜またはＡｌ合金膜である。
具体的には、ソースパッド２１ａをＡｌ合金膜とする場合、ソースパッド２１ａは、例えば、シリコンを全体の５％以下程度含むアルミニウム−シリコン（Ａｌ−Ｓｉ）膜であってもよいし、シリコンを全体の５％以下程度および銅（Ｃｕ）を全体の５％以下程度含むアルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）膜であってもよいし、銅を全体の５％以下程度含むアルミニウム−銅（Ａｌ−Ｃｕ）膜であってもよい。
ソースパッド２１ａ上には、めっき膜４７ａおよびはんだ層（不図示）を介して、端子ピン４８ａの一方の端部が接合されている。端子ピン４８ａの他方の端部は、半導体基板１０のおもて面に対向するように配置された金属バー（不図示）に接合されている。また、端子ピン４８ａの他方の端部は、半導体基板１０を実装したケース（不図示）の外側に露出し、外部装置（不図示）と電気的に接続される。端子ピン４８ａは、所定直径を有する丸棒状（円柱状）の配線部材である。
端子ピン４８ａは、半導体基板１０のおもて面に対して略垂直に立てた状態でめっき膜４７ａにはんだ接合されている。端子ピン４８ａは、ソースパッド２１ａの電位を外部に取り出す外部接続用端子であり、外部の接地電位（最低電位）に接続されている。ソースパッド２１ａの表面のめっき膜４７ａ以外の部分は第１保護膜４９ａで覆われ、めっき膜４７ａと第１保護膜４９ａとの境界は第２保護膜５０ａで覆われている。第１，２保護膜４９ａ，５０ａは例えばポリイミド膜である。
ドレイン電極５１は、半導体基板１０の裏面（ｎ+型出発基板３１の裏面）全面にオーミック接触している。ドレイン電極５１上には、例えば、Ｔｉ膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜を順に積層した積層構造でドレインパッド（電極パッド：不図示）が設けられている。ドレインパッドは、金属ベース板（不図示）にはんだ接合され、当該金属ベース板を介して冷却フィン（不図示）のベース部に少なくとも一部が接触している。
このように半導体基板１０のおもて面に端子ピン４８ａを接合し、かつ裏面を金属ベース板に接合することで、実施の形態１にかかる半導体装置２０は、半導体基板１０の両面それぞれに冷却構造を備えた両面冷却構造となっている。すなわち、半導体基板１０で発生した熱は、半導体基板１０の裏面に金属ベース板を介して接触させた冷却フィンのフィン部から放熱され、かつ半導体基板１０のおもて面の端子ピン４８ａを接合した金属バーから放熱される。
電流センス部１２は、メイン半導体素子１１の対応する各部と同じ構成のｐ型ベース領域３４ｂ、ｎ+型ソース領域３５ｂ、ｐ++型コンタクト領域３６ｂ、トレンチ３７ｂ、ゲート絶縁膜３８ｂ、ゲート電極３９ｂおよび層間絶縁膜４０を備える。電流センス部１２のＭＯＳゲートの各部は、メイン無効領域１ｂのセンス有効領域１２ａに設けられている。電流センス部１２のｐ型ベース領域３４ｂは、メイン半導体素子１１のｐ型ベース領域３４ａと同様にｐ型炭化珪素層７２で構成されている。
電流センス部１２においても、メイン半導体素子１１と同様に、ｎ+型ソース領域３５ｂは、センス有効領域１２ａの端部には配置されていない。センス有効領域１２ａの端部とは、センス有効領域１２ａの、第２方向Ｙに最も外側のトレンチ３７ｂよりも外側の部分、および、第１方向Ｘにトレンチ３７ｂの端部よりも外側の部分である。ｐ++型コンタクト領域３６ｂは設けられていなくてもよい。
電流センス部１２は、メイン半導体素子１１と同様に、ｎ型電流拡散領域３３ｂおよび第１，２ｐ+型領域６１ｂ，６２ｂを有していてもよい。電流センス部１２のすべてのゲート電極３９ｂは、図２の図示省略する部分で、およびポリシリコン連結部２３ｂおよび第２ゲートランナー８３を介してゲートパッド２１ｂに電気的に接続されている（図１参照）。電流センス部１２のゲート電極３９ｂは、層間絶縁膜４０に覆われている。
センス有効領域１２ａにおいて層間絶縁膜４０には、深さ方向Ｚに貫通して半導体基板１０に達する第２コンタクトホール４０ｂが設けられている。第２コンタクトホール４０ｂには、電流センス部１２のｎ+型ソース領域３５ｂおよびｐ++型コンタクト領域３６ｂが露出されている。第２コンタクトホール４０ｂの内部には、メイン半導体素子１１と同様に、ｎ+型ソース領域３５ｂおよびｐ++型コンタクト領域３６ｂに電気的に接続されたＮｉＳｉ膜４１ｂが設けられている。
ｐ++型コンタクト領域３６ｂが設けられていない場合には、ｐ++型コンタクト領域３６ｂに代えて、ｐ型ベース領域３４ｂが第２コンタクトホール４０ｂに露出され、ＮｉＳｉ膜４１ｂに電気的に接続される。センス有効領域１２ａにおいて層間絶縁膜４０の表面全面およびＮｉＳｉ膜４１ｂの表面全面に、メイン半導体素子１１と同様にバリアメタル４６ｂが設けられている。符号４２ｂ〜４５ｂは、それぞれバリアメタル４６ｂを構成する第１ＴｉＮ膜、第１Ｔｉ膜、第２ＴｉＮ膜および第２Ｔｉ膜である。
ＯＣパッド２２は、第２コンタクトホール４０ｂに埋め込まれるように、バリアメタル４６ｂの表面全面に設けられている。ＯＣパッド２２は、バリアメタル４６ｂおよびＮｉＳｉ膜４１ｂを介して電流センス部１２のｎ+型ソース領域３５ｂおよびｐ型ベース領域３４ｂに電気的に接続されている。ＯＣパッド２２は、電流センス部１２のソース電極として機能する。ＯＣパッド２２は、例えば、ソースパッド２１ａと同じ材料で形成されている。
メイン無効領域１ｂのセンス無効領域１２ｂにおいて、半導体基板１０のおもて面の表面領域に、上述したようにｐ型ベース領域３４ｂ’が設けられている。ｐ型ベース領域３４ｂ’は、メイン半導体素子１１のｐ型ベース領域３４ａと同様に、ｐ型炭化珪素層７２で構成されている。ｐ型ベース領域３４ｂ’は、メイン半導体素子１１のｐ型ベース領域３４ａおよび後述する素子分離のためのｐ型領域３４ｃ（図３，４）と、電流センス部１２のｐ型ベース領域３４ｂと、の間に配置されている。
ｐ型ベース領域３４ｂ’は、半導体基板１０のおもて面の表面領域のｎ-型領域３２ｂにより、電流センス部１２のｐ型ベース領域３４ｂと分離されている。ｐ型ベース領域３４ｂ’は、メイン半導体素子１１のｐ型ベース領域３４ａに連結されてもよい。ｐ型ベース領域３４ｂ’がメイン半導体素子１１のｐ型ベース領域３４ａに連結されている場合、ｐ型ベース領域３４ｂ’とｎ-型ドリフト領域３２とのｐｎ接合でメイン半導体素子１１の寄生ダイオード１４（１４ｂ）が形成される。
ｐ型ベース領域３４ｂ’は、半導体基板１０のおもて面の表面領域の図示省略するｎ-型領域により、素子分離のためのｐ型領域３４ｃと分離されている。ｐ型ベース領域３４ｂ’が素子分離のためのｐ型領域３４ｃと分離されていることで、活性領域１のメイン無効領域１ｂに形成される後述する寄生ダイオード１４ｂのターンオフ時に、エッジ終端領域２のｎ-型ドリフト領域３２中で発生して、半導体基板１０の裏面側からメイン無効領域１ｂへ流れ込む正孔電流が電流センス部１２に集中することを抑制することができる。
ｐ型ベース領域３４ｂ’は、ＯＣパッド２２の直下から、メイン無効領域１ｂのセンス有効領域１２ａを除く領域のほぼ全域に延在している。ｐ型ベース領域３４ｂ’は、メイン半導体素子１１のソース電極（ソースパッド２１ａ）に対して負の電圧がドレイン電極５１に印加されたときに、ｎ-型ドリフト領域３２とのｐｎ接合によってメイン無効領域１ｂでの所定耐圧を維持する。ｐ型ベース領域３４ｂ’とｎ-型ドリフト領域３２との間に、これらの領域３４ｂ’，３２に接して、第２ｐ+型領域６２ｂ’が設けられていてもよい。
センス無効領域１２ｂにおいて、半導体基板１０のおもて面を覆うフィールド絶縁膜８０上には、センス有効領域１２ａからバリアメタル４６ｂおよびＯＣパッド２２が延在している。センス無効領域１２ｂにおいて、ＯＣパッド２２上に、ソースパッド２１ａ上の配線構造と同じ配線構造で、端子ピン４８ｂが接合される。端子ピン４８ｂは、端子ピン４８ａよりも小さい直径を有する丸棒状（円柱状）の配線部材である。
端子ピン４８ｂは、例えばＯＣパッド２２の電位を外部に取り出す外部接続用端子であり、外部の抵抗体１３（図７参照）を介してＯＣパッド２２を接地電位に接続する。端子ピン４８ｂをセンス無効領域１２ｂに配置することで、端子ピン４８ｂの接合時に生じる圧力が電流センス部１２の単位セルにかかることを抑制可能である。符号４７ｂ，４９ｂ，５０ｂは、それぞれＯＣパッド２２上の配線構造を構成するめっき膜および第１，２保護膜である。
図示省略するが、温度センス部は、例えば、フィールド絶縁膜８０上に形成されたポリシリコンダイオードであってもよいし、半導体基板１０のおもて面の表面領域に形成された拡散ダイオードであってもよい。温度センス部の各電極パッド（アノードパッドおよびカソードパッド）は、深さ方向Ｚに層間絶縁膜を介して温度センス部のｐ型アノード領域およびｎ型カソード領域に対向する。
温度センス部の各電極パッドは、それぞれ層間絶縁膜のコンタクトホールを介して温度センス部のｐ型アノード領域およびｎ型カソード領域に接し、電気的に接続されている。図示省略するが、ゲートパッド２１ｂは、フィールド絶縁膜８０上に設けられている。ゲートパッド２１ｂとフィールド絶縁膜８０との間に、バリアメタル４６ａと同じ積層構造でバリアメタルが設けられていてもよい。
温度センス部の各電極パッドおよびゲートパッド２１ｂの材料は、例えばソースパッド２１ａと同じである。温度センス部の電極パッドおよびゲートパッド２１ｂ上にも、例えばソースパッド２１ａ上の配線構造と同じ配線構造（不図示）で端子ピンが接合されている。温度センス部の電極パッドおよびゲートパッド２１ｂの直下において、半導体基板１０のおもて面の表面領域に、センス無効領域１２ｂと同様にｐ型ベース領域３４ｂ’が延在している。
エッジ終端領域２において半導体基板１０のおもて面の表面領域には、活性領域１の周囲を囲む略矩形状にｐ型領域３４ｃが設けられている。ｐ型領域３４ｃは、半導体基板１０のおもて面の表面領域の図示省略するｎ-型領域により、活性領域１のｐ型ベース領域３４ａ，３４ｂ，３４ｂ’と分離されている。ｐ型領域３４ｃは、活性領域１とエッジ終端領域２とを電気的に分離する寄生ダイオードをｎ-型ドリフト領域３２とのｐｎ接合で形成するフローティングのｐ型領域である。
第１ゲートランナー２３（図１参照）は、エッジ終端領域２において半導体基板１０のおもて面上にフィールド絶縁膜８０を介して設けられたポリシリコン層である。第２ゲートランナー８３は、エッジ終端領域２において半導体基板１０のおもて面上にフィールド絶縁膜８０を介して設けられている（図３）。第２ゲートランナー８３は、活性領域１とエッジ終端領域２との境界に沿った直線状に一部（以下、第１部分とする）８３ａが他の部分（以下、第２部分とする）８３ｂから分断されている。
この第２ゲートランナー８３の直線状の第１部分８３ａで内蔵抵抗８１が構成されている。第２ゲートランナー８３の第１部分８３ａの両端部は、それぞれ、第２ゲートランナー８３の第２部分８３ｂの、第２ゲートランナー８３から第１部分８３ａを分断した際に生じた第１，２部分８３ａ，８３ｂ間の隙間８３ｃを挟んで隣り合う部分に、第２ゲート金属層８４を介して電気的に接続されている。これによって、第２ゲートランナー８３の第１部分８３ａ（内蔵抵抗８１）は、第２ゲートランナー８３の第２部分８３ｂに直列に接続されている。
第２ゲートランナー８３の第１部分８３ａは、第２ゲートランナー８３の第２部分８３ｂと比べて高抵抗に設計されていてもよい。第１，２ゲートランナー２３，８３は層間絶縁膜８５で覆われている。層間絶縁膜８５には、例えば、第１ゲートランナー２３と略同じ平面形状に第１ゲートランナー２３を露出するコンタクトホールが設けられている。当該コンタクトホールを介して、第１ゲートランナー２３に第１ゲート金属層（不図示）が接して電気的に接続されている。
第２ゲートランナー８３の第２部分８３ｂと略同じ平面形状に第２ゲートランナー８３の第２部分８３ｂを露出するコンタクトホールが形成されている。当該コンタクトホールを介して、第２ゲートランナー８３の第２部分８３ｂに第２ゲート金属層８４が接して電気的に接続されている。また、第２ゲート金属層８４は、第２ゲートランナー８３の第２部分８３ｂ上から第１部分８３ａ上へ延在して、第２ゲートランナー８３の第１部分８３ａの端部に接して電気的に接続されている。
このように第２ゲート金属層８４は、第２ゲートランナー８３の第１，２部分８３ａ，８３ｂ間の隙間８３ｃを埋めるように、第２ゲートランナー８３の第１部分８３ａの端部に延在している。したがって、第２ゲート金属層８４の、第２ゲートランナー８３の第１部分８３ａの両端部を覆う部分は、それぞれ、第２ゲートランナー８３の第１部分８３ａの中央部まで延在していない。第２ゲートランナー８３の第１部分８３ａの中央部は、層間絶縁膜８５で覆われている。
内蔵コイル８２は、エッジ終端領域２において半導体基板１０のおもて面上にフィールド絶縁膜８０を介して設けられた窒化チタン（ＴｉＮ）膜等の金属膜８６で構成されている。内蔵コイル８２は、第２ゲートランナー８３の第２部分８３ｂに直列に接続されている。例えば、第２ゲートランナー８３の第２部分８３ｂの一部に代えて金属膜８６が配置されることによって、金属膜８６で構成される内蔵コイル８２が第２ゲートランナー８３の第２部分８３ｂに直列に接続される。
内蔵コイル８２は、金属膜８６が渦巻き状または螺旋状に配置されていればよく（図６）、１層の金属膜８６で構成された単層構造（不図示）であってもよいし、複数の金属膜８６（図４，５では、金属膜８６ａ〜８６ｃの３層）を積層した多層構造であってもよい。内蔵コイル８２が単層構造である場合、例えば、層間絶縁膜８５の内部において、半導体基板１０のおもて面に平行な同一面内に渦巻き状に延在する１つの金属膜８６が配置される。
内蔵コイル８２が多層構造である場合、例えば、層間絶縁膜８５の内部に、一部が開いた略矩形状の平面形状の複数の金属膜８６（８６ａ，８６ｂ，８６ｃ）が層間絶縁膜８５の一部８５ａ，８５ｂを挟んで積層される。このため、金属膜８６の長さを深さ方向Ｚに螺旋状に長く確保することができ、金属膜８６を単層構造とする場合と比べて、内蔵コイル８２の表面積を小さくすることができる。
具体的には、内蔵コイル８２が順に積層された３層の金属膜８６ａ〜８６ｃで構成された多層構造である場合、最下層の金属膜８６ａの一方の端部は、第２ゲートランナー８３の第２部分８３ｂに直接接するか、電気的に接続される。深さ方向Ｚに層間絶縁膜８５の一部８５ａを介して対向する金属膜８６ａ他方の端部と金属膜８６ｂの一方の端部は、金属膜８６ａ，８６ｂが連続する螺旋状となるように、例えば窒化チタン膜やアルミニウム（Ａｌ）膜等の金属膜８７ａを介して電気的に接続される。
これら金属膜８６ａ，８６ｂの接続方法と同様に、深さ方向Ｚに層間絶縁膜８５の一部８５ｂを介して対向する金属膜８６ｂの他方の端部と金属膜８６ｃの一方の端部は、金属膜８６ａ〜８６ｃが連続する螺旋状となるように、例えば窒化チタン膜やアルミニウム膜等の金属膜８７ｂを介して電気的に接続されている。最上層の金属膜８６ｃの他方の端部は、第２ゲート金属層８４を介して第２ゲートランナー８３の第２部分８３ｂに電気的に接続される。
実施の形態１にかかる半導体装置２０の動作について、メイン無効領域１ｂのｐ型ベース領域３４ｂ’がメイン半導体素子１１のソース電位に固定されている場合を例に説明する。図７は、実施の形態１にかかる半導体装置の等価回路を示す回路図である。図７に示すように、電流センス部１２は、メイン半導体素子１１を構成する複数のＭＯＳＦＥＴの単位セルに並列に接続されている。メイン半導体素子１１に流れるメイン電流に対する電流センス部１２に流れるセンス電流の比率（以下、電流センス比率とする）は、予め設定されている。
電流センス比率は、例えば、メイン半導体素子１１と電流センス部１２とで単位セルの個数を変える等により設定可能である。電流センス部１２には、電流センス比率に応じてメイン半導体素子１１を流れるメイン電流よりも小さいセンス電流が流れる。メイン半導体素子１１のソースは、接地電位の接地点ＧＮＤに接続されている。電流センス部１２のソースと接地点ＧＮＤとの間には、外部部品である抵抗体１３が接続されている。
メイン半導体素子１１のソース電極（ソースパッド２１ａ）に対して正の電圧がドレイン電極５１に印加された状態で、ゲートパッド２１ｂから第１ゲートランナー２３を介してメイン半導体素子１１のゲート電極３９ａにしきい値電圧以上の電圧が印加されると、メイン半導体素子１１のｐ型ベース領域３４ａの、ｎ+型ソース領域３５ａとｎ型電流拡散領域３３ａとに挟まれた部分にｎ型の反転層（チャネル）が形成される。それによって、メイン半導体素子１１のドレインからソースへ向かってメイン電流が流れ、メイン半導体素子１１がオンする。
このとき、メイン半導体素子１１と同じ条件で、電流センス部１２のソース電極（ＯＣパッド２２）に対して正の電圧がドレイン電極５１に印加された状態で、ゲートパッド２１ｂから第１，２ゲートランナー２３，８３を介して電流センス部１２のゲート電極３９ｂにもしきい値電圧以上の電圧が印加される。これによって、センス有効領域１２ａのｐ型ベース領域３４ｂの、ｎ+型ソース領域３５ｂとｎ型電流拡散領域３３ｂとに挟まれた部分にｎ型の反転層が形成される。それによって、電流センス部１２のドレインからソースへ向かってセンス電流が流れ、電流センス部１２がオンする。
センス電流は、電流センス部１２のソースに接続された抵抗体１３を通って接地点ＧＮＤへと流れる。これによって、抵抗体１３で電圧降下が生じる。メイン半導体素子１１に過電流が印加された場合、メイン半導体素子１１に過電流の大きさに応じて電流センス部１２のセンス電流が大きくなり、抵抗体１３での電圧降下も大きくなる。この抵抗体１３での電圧降下の大きさを監視することで、メイン半導体素子１１での過電流を検知可能である。
一方、ゲートパッド２１ｂから第１ゲートランナー２３を介してメイン半導体素子１１のゲート電極３９ａにしきい値電圧未満の電圧が印加されたときには、メイン半導体素子１１の第１，２ｐ+型領域６１ａ，６２ａとｎ型電流拡散領域３３ａおよびｎ-型ドリフト領域３２との間のｐｎ接合が逆バイアスされる。ゲートパッド２１ｂから第１，２ゲートランナー２３，８３を介して電流センス部１２のゲート電極３９ｂにもしきい値電圧未満の電圧が印加され、電流センス部１２の第１，２ｐ+型領域６１ｂ，６２ｂとｎ型電流拡散領域３３ｂおよびｎ-型ドリフト領域３２との間のｐｎ接合も逆バイアスされる。これによって、メイン半導体素子１１のメイン電流および電流センス部１２のセンス電流が遮断され、メイン半導体素子１１および電流センス部１２はオフ状態を維持する。
メイン半導体素子１１のオフ時に、メイン半導体素子１１のソース電極に対して負の電圧がドレイン電極５１に印加されると、活性領域１のメイン有効領域１ａのｐ型ベース領域３４ａおよび第１，２ｐ+型領域６１ａ，６２ａとｎ型電流拡散領域３３ａおよびｎ-型ドリフト領域３２との間のｐｎ接合で形成される寄生ダイオード１４ａが導通する。さらに、活性領域１のメイン無効領域１ｂのｐ型ベース領域３４ｂ’および第２ｐ+型領域６２ｂ’とｎ-型ドリフト領域３２との間のｐｎ接合（第２ｐ+型領域６２ｂ’が設けられていない場合には、ｐ型ベース領域３４ｂ’とｎ-型ドリフト領域３２とのｐｎ接合）で形成される寄生ダイオード１４ｂが導通する。
これらの寄生ダイオード１４ａ，１４ｂは、メイン半導体素子１１の寄生ダイオード１４である。メイン半導体素子１１の寄生ダイオード１４の導通時、エッジ終端領域２に素子分離のためのｐ型領域３４ｃとｎ-型ドリフト領域３２とのｐｎ接合で形成される寄生ダイオードも導通する。電流センス部１２のオフ時にも、電流センス部１２のソース電極に対して負の電圧がドレイン電極５１に印加され、活性領域１のメイン無効領域１ｂのセンス有効領域１２ａのｐ型ベース領域３４ｂおよび第１，２ｐ+型領域６１ｂ，６２ｂとｎ型電流拡散領域３３ｂおよびｎ-型ドリフト領域３２との間のｐｎ接合で形成される寄生ダイオード１５が導通する。
このように、実施の形態１にかかる半導体装置２０の動作時、ゲートパッド２１ｂへのパルス状のゲート電圧印加により電流センス部１２がオン・オフする。電流センス部１２がオン・オフする際に生じる過渡的な電圧（瞬時電圧やサージ電圧）Ｖは、上述したように電流センス部１２のゲート電流ｄｉおよびゲート容量Ｃで決まる。実施の形態１においては、上述したように電流センス部１２用の第２ゲートランナー８３を設けることで、第２ゲートランナー８３の長さを長くした分だけ、ゲートパッド２１ｂへのゲート電圧印加時における電流センス部１２のゲート容量Ｃを大きくすることができ、電流センス部１２のＥＳＤ耐量を高くすることができる。
また、上述したように第２ゲートランナー８３に直列に接続された内蔵抵抗８１および内蔵コイル８２によって、電流センス部１２のＥＳＤ耐量をさらに高くすることができる。図８は、実施の形態１にかかる半導体装置の電流センス部の電気的特性を示す特性図である。図８には、内蔵抵抗８１および内蔵コイル８２を備えない電流センス部１２（以下、実施例１とする）のゲート電流ｄｉの電流波形２００と、内蔵抵抗８１または内蔵コイル８２、もしくはその両方を設けた場合の電流センス部１２（以下、実施例２−１〜２−３とする）のゲート電流ｄｉの各電流波形２０１〜２０３と、を示す。
図８に示すように、実施例１の電流センス部１２のゲート電流ｄｉの電流波形２００の最大電流値ｉ２と比べて、第２ゲートランナー８３に内蔵抵抗８１を直列に接続した実施例２−１の電流センス部１２のゲート電流ｄｉの電流波形２０１の最大電流値ｉ１を小さくすることができる。実施例１の電流センス部１２のゲート電流ｄｉの電流波形２００の単位時間あたりのゲート電流ｄｉ／ｄｔと比べて、第２ゲートランナー８３に内蔵コイル８２を直列に接続した実施例２−２の電流センス部１２のゲート電流ｄｉの電流波形２０２の単位時間あたりのゲート電流ｄｉ／ｄｔを小さくすることができる。
第２ゲートランナー８３に内蔵抵抗８１および内蔵コイル８２の両方を直列に接続した実施例２−３の電流センス部１２においては、実施例１の電流センス部１２と比べて、ゲート電流ｄｉの電流波形２０３の最大電流値ｉ１を小さくすることができるとともに、ゲート電流ｄｉの電流波形２０２の単位時間あたりのゲート電流ｄｉ／ｄｔを小さくすることができる。すなわち、実施例２−３の電流センス部１２においては、実施例２−１の電流センス部１２の効果と、実施例２−２の電流センス部１２の効果と、の両方を得ることができる。
次に、実施の形態１にかかる半導体装置２０の製造方法について説明する。図９〜１４は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図９〜１４には、メイン半導体素子１１のみを示すが、メイン半導体素子１１と同一の半導体基板１０に作製（製造）されるすべての素子の各部は例えばメイン半導体素子１１の各部と同時に形成される。電流センス部１２、温度センス部およびゲートパッド部の各部の形成については図１〜６を参照して説明する。
まず、図９に示すように、炭化珪素からなるｎ+型出発基板（半導体ウエハ）３１を用意する。ｎ+型出発基板３１は、例えば窒素（Ｎ）ドープの炭化珪素単結晶基板であってもよい。次に、ｎ+型出発基板３１のおもて面に、ｎ+型出発基板３１よりも低濃度に窒素がドープされたｎ-型炭化珪素層７１をエピタキシャル成長させる。メイン半導体素子１１が耐圧３３００Ｖクラスである場合、ｎ-型炭化珪素層７１の厚さｔ１１は、例えば３０μｍ程度であってもよい。
次に、図１０に示すように、フォトリソグラフィおよび例えばＡｌ等のｐ型不純物のイオン注入により、メイン有効領域１ａにおいて、ｎ-型炭化珪素層７１の表面領域に、第１ｐ+型領域６１ａおよびｐ+型領域９１をそれぞれ選択的に形成する。このｐ+型領域９１は、第２ｐ+型領域６２ａの一部である。第１ｐ+型領域６１ａとｐ+型領域９１とは、例えば図１の第２方向Ｙに交互に繰り返し配置される。
互いに隣り合う第１ｐ+型領域６１ａとｐ+型領域９１との間の距離ｄ２は、例えば１．５μｍ程度であってもよい。第１ｐ+型領域６１ａおよびｐ+型領域９１の深さｄ１および不純物濃度は、例えばそれぞれ０．５μｍ程度および５．０×１０18／ｃｍ3程度であってもよい。そして、第１ｐ+型領域６１ａおよびｐ+型領域９１の形成に用いたイオン注入用マスク（不図示）を除去する。
次に、フォトリソグラフィおよび例えば窒素等のｎ型不純物のイオン注入により、メイン有効領域１ａの全域にわたって、ｎ-型炭化珪素層７１の表面領域にｎ型領域９２を形成する。ｎ型領域９２は、例えば、第１ｐ+型領域６１ａとｐ+型領域９１との間に、これらの領域に接して形成される。ｎ型領域９２の深さｄ３および不純物濃度は、例えばそれぞれ０．４μｍ程度および１．０×１０17／ｃｍ3程度であってもよい。
このｎ型領域９２は、ｎ型電流拡散領域３３ａの一部である。ｎ-型炭化珪素層７１の、ｎ型領域９２、第１ｐ+型領域６１ａおよびｐ+型領域９１と、ｎ+型出発基板３１と、に挟まれた部分がｎ-型ドリフト領域３２となる。そして、ｎ型領域９２の形成に用いたイオン注入用マスク（不図示）を除去する。ｎ型領域９２と、第１ｐ+型領域６１ａおよびｐ+型領域９１と、の形成順序を入れ替えてもよい。
次に、図１１に示すように、ｎ-型炭化珪素層７１上にさらに例えば窒素等のｎ型不純物をドープしたｎ-型炭化珪素層を例えば０．５μｍの厚さｔ１２でエピタキシャル成長させて、ｎ-型炭化珪素層７１の厚さを厚くする。
次に、フォトリソグラフィおよびＡｌ等のｐ型不純物のイオン注入により、ｎ-型炭化珪素層７１の厚さを増した部分７１ａに、ｐ+型領域９１に達する深さでｐ+型領域９３を選択的に形成する。深さ方向Ｚに互いに隣接するｐ+型領域９１，９３同士が連結されて第２ｐ+型領域６２ａが形成される。ｐ+型領域９３の幅および不純物濃度は、例えばｐ+型領域９１と略同じである。そして、ｐ+型領域９３の形成に用いたイオン注入用マスク（不図示）を除去する。
次に、フォトリソグラフィおよび例えば窒素などのｎ型不純物のイオン注入により、ｎ-型炭化珪素層７１の厚さを増した部分７１ａに、ｎ型領域９２に達する深さでｎ型領域９４を選択的に形成する。ｎ型領域９４の不純物濃度は、例えばｎ型領域９２と略同じである。深さ方向Ｚに互いに隣接するｎ型領域９２，９４同士が連結されてｎ型電流拡散領域３３ａが形成される。ｐ+型領域９３とｎ型領域９４との形成順序を入れ替えてもよい。そして、ｎ型領域９４の形成に用いたイオン注入用マスク（不図示）を除去する。
次に、図１２に示すように、ｎ-型炭化珪素層７１上に、例えばＡｌ等のｐ型不純物をドープしたｐ型炭化珪素層７２をエピタキシャル成長させる。ｐ型炭化珪素層７２の厚さｔ１３および不純物濃度は、例えば、それぞれ１．３μｍ程度および４．０×１０17／ｃｍ3程度であってもよい。これにより、ｎ+型出発基板３１上にエピタキシャル成長によりｎ-型炭化珪素層７１およびｐ型炭化珪素層７２を順に積層した半導体基板（半導体ウエハ）１０が形成される。
次に、フォトリソグラフィ、イオン注入およびイオン注入用マスクの除去を１組とする工程を異なる条件で繰り返し行い、ｐ型炭化珪素層７２に、メイン有効領域１ａにおいてｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａ（図２参照）をそれぞれ選択的に形成する。
ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａの形成順序を入れ替えてもよい。メイン有効領域１ａにおいて、ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａと、ｎ-型炭化珪素層７１と、に挟まれた部分がｐ型ベース領域３４ａとなる。上述した各イオン注入において、例えばレジスト膜や酸化膜をイオン注入用マスクとして用いてもよい。
次に、イオン注入で形成した拡散領域（第１，２ｐ+型領域６１ａ，６２ａ、ｎ型電流拡散領域３３ａ、ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａ）について、不純物活性化のための例えば１７００℃程度の温度で２分間程度の熱処理（活性化アニール）を行う。活性化アニールは、すべての拡散領域の形成後にまとめて１回行ってもよいし、イオン注入により拡散領域を形成するごとに行ってもよい。
次に、図１３に示すように、フォトリソグラフィおよび例えばドライエッチングにより、ｎ+型ソース領域３５ａおよびｐ型ベース領域３４ａを貫通するトレンチ３７ａを形成する。トレンチ３７ａは、例えば、ｎ型電流拡散領域３３ａの内部の第１ｐ+型領域６１ａに達する深さとする。トレンチ３７ａを形成するためのエッチング用マスクには、例えばレジスト膜や酸化膜を用いてもよい。そして、エッチング用マスクを除去する。
次に、図１４に示すように、半導体基板１０の表面およびトレンチ３７ａの内壁に沿ってゲート絶縁膜３８ａを形成する。ゲート絶縁膜３８ａは、例えば、酸素（Ｏ2）雰囲気中において１０００℃程度の温度で形成した熱酸化膜であってもよいし、高温酸化（ＨＴＯ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）による堆積膜であってもよい。次に、トレンチ３７ａの内部において、ゲート絶縁膜３８ａ上に、ゲート電極３９ａとして例えばリンドープのポリシリコン層を形成する。
メイン半導体素子１１以外のすべての素子（例えば電流センス部１２や、過電圧保護部となる例えば拡散ダイオード、演算回路部を構成するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ：相補型ＭＯＳ））やｎ-型領域３２ｂ、ｐ型ベース領域３４ｂ’および第２ｐ+型領域６２ｂ’は、上述したメイン半導体素子１１の各部の形成においてメイン半導体素子１１の対応する各部と同時に、またはメイン半導体素子１１の各部の形成とは異なるタイミングで単独に、半導体基板１０のメイン無効領域１ｂに形成すればよい。
例えば、半導体基板１０のメイン無効領域１ｂに配置される拡散領域は、メイン半導体素子１１を構成する拡散領域のうちの導電型、不純物濃度および拡散深さの同じ拡散領域と同時に形成すればよい。ｎ-型領域３２ｂにより、センス有効領域１２ａと、メイン無効領域１ｂのｐ型ベース領域３４ｂ’および第２ｐ+型領域６２ｂ’と、が分離される。また、半導体基板１０に配置される素子のゲートトレンチ、ゲート絶縁膜およびゲート電極は、それぞれメイン半導体素子１１のトレンチ３７ａ、ゲート絶縁膜３８ａおよびゲート電極３９ａと同時に形成すればよい。
次に、半導体基板１０のおもて面上にフィールド絶縁膜８０を形成し、メイン有効領域１ａおよびセンス有効領域１２ａを除く領域をフィールド絶縁膜８０で覆う。温度センス部をポリシリコンダイオードとする場合、一般的な方法により、メイン無効領域１ｂにおけるフィールド絶縁膜８０上に温度センス部となるポリシリコンダイオード（不図示）を形成する。温度センス部となるポリシリコンダイオードの形成と同時に、エッジ終端領域２においてフィールド絶縁膜８０上に、一般的な方法により、メイン半導体素子１１用の第１ゲートランナー２３（図１参照）を形成する。
第１ゲートランナー２３の形成と同時に、第２ゲートランナー８３および内蔵抵抗８１を形成してもよい。第２ゲートランナー８３の第１部分８３ａを内蔵抵抗８１とする場合、フォトリソグラフィおよびエッチングにより第２ゲートランナー８３を第１，２部分８３ａ，８３ｂに分断して、一方の第１部分８３ａを内蔵抵抗８１とすればよい。また、第２ゲートランナー８３の第２部分８３ｂをフォトリソグラフィおよびエッチングにより選択的に除去して、第２ゲートランナー８３の第２部分８３ｂの除去された部分に金属膜８６，８７等を選択的に積層して内蔵コイル８２を形成する。
内蔵コイル８２を１層の金属膜８６で構成された単層構造とする場合、フィールド絶縁膜８０上に金属膜８６を堆積した後、フォトリソグラフィおよびエッチングにより金属膜８６をパターニングして渦巻き状に残せばよい。内蔵コイル８２を複数の金属膜８６（８６ａ〜８６ｃ）で構成された多層構造とする場合、金属膜８６の堆積およびパターニングと、層間絶縁膜８５の堆積およびコンタクトホールの形成と、金属膜８７の堆積およびパターニングと、を一組とする工程を積層数分だけ繰り返し行えばよい。
次に、半導体基板１０のおもて面全面に層間絶縁膜４０，８５を形成し、層間絶縁膜４０，８５で、ゲート電極３９ａ，３９ｂ、温度センス部、内蔵抵抗８１および内蔵コイル８２を覆う。層間絶縁膜４０，８５は、例えば、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）であってもよい。層間絶縁膜４０，８５の厚さは、例えば１μｍ程度であってもよい。次に、フォトリソグラフィおよびエッチングにより層間絶縁膜４０，８５およびゲート絶縁膜３８ａ，３８ｂを選択的に除去して、第１，２コンタクトホール４０ａ，４０ｂを形成する。
このとき、メイン半導体素子１１のｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａを露出する第１コンタクトホール４０ａを形成する。センス有効領域１２ａに、電流センス部１２のｎ+型ソース領域３５ｂおよびｐ++型コンタクト領域３６ｂを露出する第２コンタクトホール４０ｂを形成する。次に、熱処理により層間絶縁膜４０を平坦化（リフロー）する。
次に、例えばスパッタリングにより、半導体基板１０のおもて面の全面に、第１ＴｉＮ膜４２ａ，４２ｂを形成する。第１ＴｉＮ膜４２ａ，４２ｂは、層間絶縁膜４０の表面全面を覆うとともに、半導体基板１０のおもて面の、第１，２コンタクトホール４０ａ，４０ｂに露出された部分（ｎ+型ソース領域３５ａ，３５ｂおよびｐ++型コンタクト領域３６ａ，３６ｂ）を覆う。
次に、フォトリソグラフィおよびエッチングにより、第１ＴｉＮ膜４２ａ，４２ｂの、第１，２コンタクトホール４０ａ，４０ｂの内部において半導体基板１０を覆う部分を除去して、ｎ+型ソース領域３５ａ，３５ｂおよびｐ++型コンタクト領域３６ａ，３６ｂを再度露出させる。これによって、第１ＴｉＮ膜４２ａ，４２ｂを、バリアメタル４６ａ，４６ｂとして層間絶縁膜４０，８５の表面全面に残す。
次に、例えばスパッタリングにより、第１，２コンタクトホール４０ａ，４０ｂに露出される半導体部（半導体基板１０のおもて面）上にＮｉ膜（不図示）を形成する。このとき、第１ＴｉＮ膜４２ａ，４２ｂ上にもＮｉ膜が形成される。次に、例えば９７０℃程度での熱処理により、Ｎｉ膜の、半導体部との接触箇所をシリサイド化して、半導体部にオーミック接触するＮｉＳｉ膜４１ａ，４１ｂを形成する。
このニッケルのシリサイド化のための熱処理時、層間絶縁膜４０，８５とＮｉ膜との間に第１ＴｉＮ膜４２ａ，４２ｂが配置されていることで、Ｎｉ膜中のニッケル原子の層間絶縁膜４０，８５内への拡散を防止することができる。Ｎｉ膜の、層間絶縁膜４０，８５上の部分は、半導体部に接触していないため、シリサイド化されない。その後、Ｎｉ膜の、層間絶縁膜４０，８５上の部分を除去し、層間絶縁膜４０，８５を露出させる。
次に、半導体基板１０の裏面に、例えばＮｉ膜を形成する。次に、例えば９７０℃程度での熱処理により、Ｎｉ膜をシリサイド化し、ドレイン電極５１として、ｎ+型ドレイン領域（半導体基板１０の裏面（ｎ+型出発基板３１の裏面））にオーミック接触するＮｉＳｉ膜を形成する。このドレイン電極５１とｎ+型ドレイン領域とのオーミック接触を形成するための熱処理は、半導体基板１０のおもて面のＮｉＳｉ膜４１ａ，４１ｂを形成するための熱処理と同時に行ってもよい。
次に、スパッタリングにより、半導体基板１０のおもて面上に、バリアメタル４６ａ，４６ｂとなる第１Ｔｉ膜４３ａ，４３ｂ、第２ＴｉＮ膜４４ａ，４４ｂおよび第２Ｔｉ膜４５ａ，４５ｂと、ソースパッド２１ａ、ゲートパッド２１ｂ、ＯＣパッド２２、過電圧保護部の電極パッド（不図示）、および演算回路部の電極パッド（不図示）となるＡｌ膜（またはＡｌ合金膜）と、を順に積層する。Ａｌ膜の厚さは、例えば５μｍ以下程度である。
次に、フォトリソグラフィおよびエッチングにより、半導体基板１０のおもて面上に堆積した金属膜をパターニングして、バリアメタル４６ａ，４６ｂ、ソースパッド２１ａ、ゲートパッド２１ｂ、ＯＣパッド２２、過電圧保護部の電極パッド、および演算回路部の電極パッドとなる部分を残す。この半導体基板１０のおもて面上の金属膜の形成は、温度センス部を例えばレジストマスクで覆った状態で行う。そして、温度センス部上の層間絶縁膜８５を覆うレジストマスクを除去する。
次に、フォトリソグラフィおよびエッチングにより層間絶縁膜８５を選択的に除去して、温度センス部のｐ型アノード領域およびｎ型カソード領域を露出させる。次に、熱処理により層間絶縁膜８５を平坦化する。次に、半導体基板１０のおもて面上にＡｌ膜（またはＡｌ合金膜）を形成してパターニングすることで、温度センス部の電極パッドを形成する。次に、例えばスパッタリングにより、ドレイン電極５１の表面に、例えばＴｉ膜、Ｎｉ膜および金（Ａｕ）膜を順に積層してドレインパッド（不図示）を形成する。
次に、例えば化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、半導体基板１０のおもて面をポリイミド膜で保護する。次に、ポリイミド膜を硬化させるための熱処理（キュア）を行う。次に、フォトリソグラフィおよびエッチングにより当該ポリイミド膜を選択的に除去して、電極パッドをそれぞれ覆う第１保護膜４９ａ，４９ｂを形成するとともに、これら第１保護膜４９ａ，４９ｂを開口する。
次に、一般的なめっき前処理の後、一般的なめっき処理により、電極パッド２１ａ，２１ｂ，２２の、第１保護膜４９ａ，４９ｂの開口部に露出する部分にめっき膜４７ａ，４７ｂを形成する。このとき、第１保護膜４９ａ，４９ｂは、めっき膜４７ａ，４７ｂの濡れ広がりを抑制するマスクとして機能する。めっき膜４７ａ，４７ｂの厚さは、例えば５μｍ程度であってもよい。次に、めっき膜４７ａ，４７ｂを乾燥させるための熱処理（ベーク）を行う。
次に、例えばＣＶＤ法により、めっき膜４７ａ，４７ｂと第１保護膜４９ａ，４９ｂとの各境界を覆う第２保護膜５０ａ，５０ｂとなるポリイミド膜を形成する。次に、ポリイミド膜のキュアを行う。次に、めっき膜４７ａ，４７ｂ上に、それぞれはんだ層（不図示）により端子ピン４８ａ，４８ｂを接合する。このとき、第２保護膜５０ａ，５０ｂは、はんだ層の濡れ広がりを抑制するマスクとして機能する。その後、半導体基板１０をダイシング（切断）して個々のチップ状に個片化することで、図１〜６に示す半導体装置２０が完成する。
以上、説明したように、実施の形態１によれば、エッジ終端領域において半導体基板のおもて面上に、活性領域の周囲を囲むように電流センス部用の第２ゲートランナーが配置され、電流センス部のゲート電極が第２ゲートランナーを介してメイン半導体素子用の第１ゲートランナーに電気的に接続されている。これにより、第２ゲートランナーの表面積分だけ電流センス部のゲート容量を大きくすることができ、電流センス部のゲート容量を大きくした分だけ、ゲートパッドへのパルス状のゲート電圧印加により電流センス部がオン・オフする際に生じる過渡的な電圧を小さくすることができる。これによって、電流センス部のＥＳＤ耐量を高くすることができる。
また、実施の形態１によれば、ゲートパッドと電流センス部のゲート電極との間に、第２ゲートランナーを介して、内蔵抵抗または内蔵コイル、もしくはその両方が直列に接続されていてもよい。ゲートパッドと電流センス部のゲート電極との間に内蔵抵抗を直列に接続することで、電流センス部のゲート電流を小さくすることができる。ゲートパッドと電流センス部のゲート電極との間に内蔵コイルを直列に接続することで、電流センス部の単位時間あたりのゲート電流を小さくすることができる。このため、ゲートパッドへのパルス状のゲート電圧印加によって電流センス部がオン・オフする際に生じる過渡的な電圧Ｖをさらに小さくすることができる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置について説明する。図１５は、実施の形態２にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。実施の形態２にかかる半導体装置２０’が実施の形態１にかかる半導体装置２０（図１〜６参照）と異なる点は、第２ゲートランナー８３’、内蔵抵抗８１’および内蔵コイル８２’を、第１ゲートランナー２３と半導体基板１０の端部との間に配置した点である。
実施の形態２においては、第２ゲートランナー８３’は、第１ゲートランナー２３よりも半導体基板１０の端部側に配置される。このため、第２ゲートランナー８３’の端部を第１ゲートランナー２３よりも内側へ延在させてポリシリコン連結部２３ｂに連結させるには、第２ゲートランナー８３’の少なくとも１箇所８３ｄ’は第１ゲートランナー２３上を通ることとなる。
この第２ゲートランナー８３’の、第１ゲートランナー２３上を通る箇所８３ｄ’で、第１，２ゲートランナー２３，８３’同士が互いに連結されないように、エッジ終端領域２における半導体基板１０のおもて面上の積層構造を、第２ゲートランナー８３’が第１ゲートランナー２３よりも上層の階層となるような多層構造とする。第２ゲートランナー８３’の構成は、第１ゲートランナー２３よりも上層となるように配置されることを除いて、実施の形態１の第２ゲートランナー８３と同様である。
また、第２ゲートランナー８３’を、実施の形態１と同様に第１ゲートランナー２３の内周側から第１ゲートランナー２３に連結させる場合（符号２３ｃの箇所）、第２ゲートランナー８３’の、第１ゲートランナー２３上を通る箇所８３ｅ’がもう１箇所存在する。図示省略するが、第２ゲートランナー８３’を、第１ゲートランナー２３の外周側から第１ゲートランナー２３に連結させてもよい。この場合、第２ゲートランナー８３’はゲートパッド２１ｂの周囲を囲まない。
実施の形態２の内蔵抵抗８１’の構成は、実施の形態１の内蔵抵抗８１（図３参照）と同様である。すなわち、内蔵抵抗８１’は、第２ゲートランナー８３’の一部で構成されてもよい。実施の形態２の内蔵コイル８２’の構成は、実施の形態１の内蔵コイル８２（図４〜６参照）と同様である。
以上、説明したように、第２ゲートランナー、内蔵抵抗および内蔵コイルを、第１ゲートランナーと半導体基板１０の端部との間に配置した場合においても、実施の形態１と同様の効果を得ることができる。
以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、活性領域内においてメイン無効領域の配置は種々変更可能であり、メイン無効領域は、活性領域の中央付近に配置されて、その周囲をメイン有効領域に囲まれていてもよい。また、例えば、メイン半導体素子および電流センス部のトレンチゲート構造をプレーナゲート構造に代えてもよい。また、炭化珪素を半導体材料にすることに代えて、炭化珪素以外のワイドバンドギャップ半導体を半導体材料とした場合においても本発明を適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、メイン半導体素子と同一の半導体基板に電流センス部を備えた半導体装置に有用であり、特に複数の半導体素子（半導体チップ）を並列接続する半導体回路装置に適している。
１ 活性領域
１ａ メイン有効領域
１ｂ メイン無効領域
２ エッジ終端領域
１０ 半導体基板
１１ メイン半導体素子
１２ 電流センス部
１２ａ センス有効領域
１２ｂ センス無効領域
１３ 抵抗体
１４，１４ａ，１４ｂ メイン半導体素子の寄生ダイオード
１５ 電流センス部の寄生ダイオード
３６ａ，３６ｂ ｐ++型コンタクト領域
２０，２０’ 半導体装置
２１ａ ソースパッド（電極パッド）
２１ｂ ゲートパッド（電極パッド）
２２ ＯＣパッド（電極パッド）
２３ メイン半導体素子用のゲートランナー（第１ゲートランナー）
２３ａ，２３ｂ ポリシリコン連結部
２３ｃ 第１，２ゲートランナー同士の連結箇所
３１ ｎ+型出発基板
３２ ｎ-型ドリフト領域
３２ｂ ｎ-型領域
３３ａ，３３ｂ ｎ型電流拡散領域
３４ａ，３４ｂ，３４ｂ’ ｐ型ベース領域
３４ｃ ｐ型領域
３５ａ，３５ｂ ｎ+型ソース領域
３７ａ，３７ｂ トレンチ
３８ａ，３８ｂ ゲート絶縁膜
３９ａ，３９ｂ ゲート電極
４０，８５ 層間絶縁膜
４０ａ，４０ｂ コンタクトホール
４１ａ，４１ｂ ＮｉＳｉ膜
４２ａ，４２ｂ 第１ＴｉＮ膜
４３ａ，４３ｂ 第１Ｔｉ膜
４４ａ，４４ｂ 第２ＴｉＮ膜
４５ａ，４５ｂ 第２Ｔｉ膜
４６ａ，４６ｂ バリアメタル
４７ａ，４７ｂ めっき膜
４８ａ，４８ｂ 端子ピン
４９ａ，４９ｂ 第１保護膜
５０ａ，５０ｃ 第２保護膜
５１ ドレイン電極
６１ａ，６１ｂ，６２ａ，６２ｂ，６２ｂ’，９１，９３ ｐ+型領域
７１ ｎ-型炭化珪素層
７１ａ ｎ-型炭化珪素層の厚さを増した部分
７２ ｐ型炭化珪素層
８０ フィールド絶縁膜
８１，８１’ 内蔵抵抗
８２，８２’ 内蔵コイル
８３，８３’ 電流センス部用のゲートランナー（第２ゲートランナー）
８３ａ 第２ゲートランナーの第１部分
８３ｂ 第２ゲートランナーの第２部分
８３ｃ 第２ゲートランナーの第１，２部分間の隙間
８３ｄ’，８３ｅ’ 第２ゲートランナーの、第１ゲートランナー上を通る箇所
８４ 第２ゲート金属層
８５ａ，８５ｂ 層間絶縁膜の一部
８６，８６ａ，８６ｂ，８６ｃ，８７，８７ａ，８７ｂ 金属膜
９２，９４ ｎ型領域
ＧＮＤ 接地点
Ｘ 半導体チップのおもて面に平行な方向（第１方向）
Ｙ 半導体チップのおもて面に平行でかつ第１方向と直交する方向（第２方向）
Ｚ 深さ方向
ｄ１ ｐ+型領域の深さ
ｄ２ ｐ+型領域間の距離
ｄ３ ｎ型領域の深さ
ｔ１１ ｎ-型炭化珪素層の、ｎ+型出発基板上に最初に積層する厚さ
ｔ１２ ｎ-型炭化珪素層の、厚さを増した部分の厚さ
ｔ１３ ｐ型炭化珪素層の厚さ
ｗ１ エッジ終端領域の幅
ｗ２ ゲートパッドとＯＣパッドとの間の距離

Claims (9)

  1. シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
    前記半導体基板に設けられた第１絶縁ゲート型電界効果トランジスタと、
    前記半導体基板の第１主面上に設けられた、前記第１絶縁ゲート型電界効果トランジスタの第１ソースパッドと、
    前記半導体基板に設けられ、前記第１絶縁ゲート型電界効果トランジスタと同じセル構造の複数のセルを、前記第１絶縁ゲート型電界効果トランジスタよりも少ない個数で有する第２絶縁ゲート型電界効果トランジスタと、
    前記半導体基板の第１主面上に前記第１ソースパッドと離れて設けられた、前記第２絶縁ゲート型電界効果トランジスタの第２ソースパッドと、
    前記第１絶縁ゲート型電界効果トランジスタのセルおよび前記第１ソースパッドが配置された第１素子領域と、前記第２絶縁ゲート型電界効果トランジスタのセルおよび前記第２ソースパッドが配置された第２素子領域と、を含む活性領域と、
    前記第１素子領域および前記第２素子領域に隣接して、前記活性領域の周囲を囲む終端領域と、
    前記終端領域において前記半導体基板の第１主面上に設けられ、前記第１絶縁ゲート型電界効果トランジスタのすべての第１ゲート電極が接続された第１ゲートランナーと、
    前記終端領域において前記半導体基板の第１主面上に設けられ、前記第２絶縁ゲート型電界効果トランジスタのすべての第２ゲート電極が接続された第２ゲートランナーと、
    前記第２素子領域において前記半導体基板の第１主面上に前記第２ソースパッドと離れて設けられ、前記第１ゲートランナーを介して前記第１ゲート電極が電気的に接続されたゲートパッドと、
    前記半導体基板の第２主面にオーミック接触する、前記第１絶縁ゲート型電界効果トランジスタおよび前記第２絶縁ゲート型電界効果トランジスタに共通のドレイン電極と、
    を備え、
    前記第２ゲートランナーは、一方の端部が前記第２ゲート電極に電気的に接続され、前記第２ゲート電極との電気的な接続箇所から前記第１素子領域と前記終端領域との境界に沿って延在し、他方の端部が前記第１ゲートランナーに接続されており、
    前記第２ゲートランナーおよび前記第１ゲートランナーを介して、前記第２ゲート電極が前記ゲートパッドに電気的に接続されていることを特徴とする半導体装置。
  2. 前記第２ゲートランナーは、前記第１素子領域と前記終端領域との境界に沿って延在して前記活性領域の周囲を囲み、両端部が前記第２素子領域と前記終端領域との境界で終端し、一方の端部が前記第２ゲート電極に電気的に接続され、他方の端部が前記ゲートパッドと前記第２ソースパッドとの間で前記第１ゲートランナーに接続されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記終端領域において前記半導体基板の第１主面上に設けられ、前記第２ゲートランナーを介して、前記ゲートパッドと前記第２ゲート電極との間に直列に接続されたゲート抵抗部をさらに備えることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第２ゲートランナーはポリシリコン層であり、
    前記ゲート抵抗部は、前記第２ゲートランナーの一部の前記ポリシリコン層で構成されていることを特徴とする請求項３に記載の半導体装置。
  5. 前記終端領域において前記半導体基板の第１主面上に設けられ、前記第２ゲートランナーを介して、前記ゲートパッドと前記第２ゲート電極との間に直列に接続されたコイル部をさらに備えることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  6. 前記コイル部は、前記終端領域において前記半導体基板の第１主面上に設けられ、両端部が前記第２ゲートランナーに接続された螺旋状の金属膜で構成されていることを特徴とする請求項５に記載の半導体装置。
  7. 前記第１ゲートランナーは、前記活性領域と前記終端領域との境界に沿って延在して前記活性領域の周囲を囲み、
    前記第２ゲートランナーは、前記第１ゲートランナーと前記活性領域との間に設けられていることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
  8. 前記半導体基板の、前記第２ソースパッドで覆われた領域の一部の領域に、前記第２絶縁ゲート型電界効果トランジスタのセルが配置されていることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
  9. 前記第２絶縁ゲート型電界効果トランジスタは、前記第１絶縁ゲート型電界効果トランジスタに流れる過電流を検出することを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
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