JP2021002983A - 半導体装置 - Google Patents

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Abstract

【課題】突入電流対策を備えた電力変換を可能とする。【解決手段】半導体装置は、交流入力電圧を整流する整流回路と、交流入力電圧のゼロクロスを検出するゼロクロス検出回路と、ゼロクロス検出回路が検出したゼロクロスと所定の位相角とで決まるタイミングで、整流回路をオンにする制御回路と、を備える。位相角は、整流回路の出力電圧が徐々に大きくなるように設定される。【選択図】図１

Description

本発明は電力変換を行う半導体装置の突入電流防止技術に関する。
交流電力を直流電力に変換する電源装置として、スイッチング素子のオン・オフを制御することで交流の入力電圧を直流の出力電圧に変換するスイッチング電源装置が広く知られている。
また、スイッチング電源装置においては、入力電圧と入力電流の位相差に起因する力率の悪化や、高調波の発生を抑制するためにＰＦＣ（Ｐｏｗｅｒ Ｆａｃｔｏｒ Ｃｏｒｒｅｃｔｉｏｎ）回路を用いることが一般的である。
スイッチング電源装置は、生成した電力が供給先の回路の動作品質に直接関係するため、高い信頼性が要求される。信頼性を高めるための１つとして、突入電流対策が知られている。非特許文献１には、抵抗やＰＴＣ（Ｐｏｓｉｔｉｖｅ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏｅｆｆｉｃｉｅｎｔ）をラインに直列に接続することで、突入電流を制限する回路が記載されている（Ｆｉｇ．４）。その抵抗やＰＴＣは、不要時はスイッチやリレーでショートカットできるようになっている。また、Ｆｉｇ．５にも抵抗（Ｒｉｎｒｕｓｈ）で突入電流を制限する回路が記載されている。Ｒｉｎｒｕｓｈは通常時はサイリスタ（ＳＣＲ）でショートカットされるようになっている。Ｆｉｇ．６には容量Ｃｒを追加することで突入電流を制限する回路が記載されている。
Ｍｕｎｔａｓｉｒ Ａｌａｍ、他２名著、"Ａｎ Ｉｎｒｕｓｈ Ｌｉｍｉｔｅｄ，Ｓｕｒｇｅ Ｔｏｌｅｒａｎｔ Ｈｙｂｒｉｄ Ｒｅｓｏｎａｎｔ Ｂｒｉｄｇｅｌｅｓｓ ＰＷＭ ＡＣ−ＤＣ ＰＦＣ Ｃｏｎｖｅｒｔｅｒ"、２０１４ ＩＥＥＥ Ｅｎｅｒｇｙ Ｃｏｎｖｅｒｓｉｏｎ Ｃｏｎｇｒｅｓｓ ａｎｄ Ｅｘｐｏｓｉｔｉｏｎ（ＥＣＣＥ）Ｐ．５６４７−５６５１
しかしながら、電力変換装置で突入電流を防止するために、スイッチ、リレー、サイリスタ、容量を追加することは、高コストにつながる。特に、スイッチやリレーの場合は、生涯で開閉できる回数が極めて少ないため、電力変換装置の品質が低下してしまう欠点がある。
その他の課題および新規な特徴は、本明細書および図面の記載から明らかになる。
一実施の形態に係る半導体装置は、交流入力電圧を整流する整流回路と、交流入力電圧のゼロクロスを検出するゼロクロス検出回路と、ゼロクロス検出回路が検出したゼロクロスと所定の位相角とで決まるタイミングで、整流回路をオンにする制御回路と、を備える。位相角は、整流回路の出力電圧が徐々に大きくなるように設定される。
一実施の形態に係る半導体装置では、突入電流対策を備えた電力変換が可能となる。
図１は実施の形態に係る半導体装置のブロック図である。 図２は実施の形態に係る制御回路のブロック図である。 図３は実施の形態に係る制御回路の動作を示すタイミングチャートである。 図４は実施の形態に係る半導体装置の動作を示すフローチャートである。 図５は実施の形態に係る半導体装置の動作を示すタイミングチャートである。 図６は変形例１のブロック図である。 図７は変形例１に係る半導体装置の動作を示すタイミングチャートである。 図８は変形例２に係る半導体装置のブロック図である。 図９は変形例３に係る半導体装置のブロック図である。 図１０は変形例４に係る半導体装置のブロック図である。
以下、一実施の形態に係る半導体装置について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要件または対応する構成要件には、同一の符号を付し、重複する説明は省略する。また、図面では、説明の便宜上、構成を省略または簡略化している場合もある。また、各実施の形態の少なくとも一部は、互いに任意に組み合わされてもよい。
［実施の形態］
（半導体装置の構成）
図１は、実施の形態に係る半導体装置１０の構成を示すブロック図である。
図１に示されるように、半導体装置１０は、第１のスイッチング素子としてのスイッチング素子Ｓ１、第２のスイッチング素子としてのスイッチング素子Ｓ２、第１のサイリスタとしてのサイリスタＳＣＲ１、第２のサイリスタとしてのサイリスタＳＣＲ２、コンデンサＣ１、コイルＬ１、制御回路１１、スイッチング素子駆動回路１２、サイリスタ駆動回路１３、およびゼロクロス検出回路１４を有している。この構成は、ブリッジレストーテムポール型力率改善回路と似ているが、半導体装置１０はサイリスタＳＣＲ１、ＳＣＲ２、サイリスタ駆動回路１３を備えているところが従来のブリッジレストーテムポール型力率改善回路とは異なる。また、制御回路１１、スイッチング素子駆動回路１２の動作も一般的なブリッジレストーテムポール型力率改善回路とは異なる。詳細は後述する。半導体装置１０は、第１の入力端子４１と第２の入力端子４２とに供給される交流入力電圧（ＡＣ ＩＮ）を直流電圧（ＶＯＵＴ）に変換し第１の出力端子５１と第２の出力端子５２とに出力する電力変換装置としての電源装置である。
スイッチング素子Ｓ１は第１の入力端子４１にコイルＬ１およびフィルタ（Ｆｉｌｔｅｒ）を介して接続されるノードＮ２と第１の出力端子５１との間に配置され、スイッチング素子Ｓ２はノードＮ２と第２の出力端子５２との間に配置されている。スイッチング素子Ｓ１、Ｓ２は、パワートランジスタであり、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やパワーＭＯＳで構成される。サイリスタＳＣＲ１は第２の入力端子４２にフィルタ（Ｆｉｌｔｅｒ）を介して接続されるノードＮ１と第１の出力端子５１との間に配置され、サイリスタＳＣＲ２はノードＮ１と第２の出力端子５２との間に配置されている。
スイッチング素子駆動回路１２は、制御回路１１の指示により、スイッチング素子Ｓ１、Ｓ２のオン・オフを行う。同様に、サイリスタ駆動回路１３は、制御回路１１の指示により、サイリスタＳＣＲ１、ＳＣＲ２のオン／オフを行う。
ゼロクロス検出回路１４は、交流入力電圧を監視し、振幅がゼロクロスとなるタイミングを検出する。検出結果は制御回路１１に通知される。
制御回路１１は、２つの機能を有する。第１の機能は、通常動作中の機能であり、従来のブリッジレストーテムポール型力率改善回路と同等の制御機能である。ただし、従来のブリッジレストーテムポール型力率改善回路は、サイリスタＳＣＲ１、ＳＣＲ２を有しないため、サイリスタＳＣＲ１、ＳＣＲ２の制御は従来とは異なる。より詳細には、制御回路１１は、予め決められた制御方法に基づいてスイッチング素子Ｓ１、Ｓ２を制御することで、コイルＬ１を利用した力率改善を行う。この時、サイリスタＳＣＲ１、ＳＣＲ２は、ゼロクロス検出回路１４が検出した交流入力電圧のゼロクロスのタイミングに基づき、交互にオンにされる。具体的には、スイッチング素子Ｓ１とＳ２の接続点（以下、ノードＮ２という。）の電圧が正電圧から負電圧に、サイリスタＳＣＲ１とＳＣＲ２の接続点（以下、ノードＮ１という。）の電圧が負電圧から正電圧に変わる時、サイリスタＳＣＲ１がオン、サイリスタＳＣＲ２がオフとなる。ノードＮ２の電圧が負電圧から正電圧に、ノードＮ１の電圧が正電圧から負電圧に変わる時、サイリスタＳＣＲ１がオフ、サイリスタＳＣＲ２がオンとなる。結果として、半導体装置１０は、従来のブリッジレストーテムポール型力率改善回路と同等の機能となる。
制御回路１１の第２の機能は、交流入力電圧投入後の制御機能である。第２の機能では、スイッチング素子Ｓ１、Ｓ２は常にオフである。また、サイリスタＳＣＲ１、ＳＣＲ２は、ゼロクロス検出回路１４が検出したゼロクロスのタイミングを基に、所定のタイミング（位相角）で交互にオンなる。制御回路１１は、第２の機能を上述した通常動作に移行するまで行う。
図２は制御回路１１のブロック図である。ゼロクロス検出結果１５には、ゼロクロス検出回路１４が検出した交流入力電圧のゼロクロスのタイミングに関する情報が格納される。ゼロクロス予測回路１６は、ゼロクロス検出結果１５に格納されている情報から、交流入力電圧が次にゼロクロスするタイミングを予測する。位相角算出回路１７は、交流入力電圧が次にゼロクロスするタイミングから所定の位相角をもったタイミングを算出する。サイリスタ制御回路１９は、上述した第１の機能動作時は、ゼロクロス予測回路１６が予測したゼロクロスのタイミングに基づき、サイリスタＳＣＲ１、ＳＣＲ２が交互にオンとなるようにサイリスタ駆動回路１３に制御信号を出力する。また、サイリスタ制御回路１９は、上述した第２の機能動作時は、位相角算出回路１７が算出したタイミングでサイリスタＳＣＲ１、ＳＣＲ２がオンとなるようにサイリスタ駆動回路１３に制御信号を出力する。スイッチング素子制御回路１８は、上述した第１の機能動作時は、従来通り、力率改善を行うために、スイッチング素子Ｓ１、Ｓ２を制御するための制御信号をスイッチング素子駆動回路１２に出力する。また、スイッチング素子制御回路１８は、上述した第２の機能動作時は、スイッチング素子Ｓ１、Ｓ２が常にオフになるための制御信号をスイッチング素子駆動回路１２に出力する。ここで、制御回路１１は専用の回路であってもいいし、ＣＰＵによる制御であってもよい。
ゼロクロス検出回路１４、ゼロクロス予測回路１６、位相角算出回路１７の動作について、図３を用いて更に詳細に説明する。
図３は交流入力電圧の波形を示している。ゼロクロス検出回路１４は、交流入力電圧が投入されたら、交流入力電圧がゼロクロスするタイミングをいくつか計測する。図３では、Ｚｎ−３、Ｚｎ−２、Ｚｎ−１の３点をゼロクロスしたタイミングとして測定している。測定した結果は制御回路１１に送られる。なお、測定点としては３点に限られない。
ゼロクロス予測回路１６は、測定点であるＺｎ−３、Ｚｎ−２、Ｚｎ−１から、次に交流入力電圧がゼロクロスするタイミングを予測する。例えば、Ｚｎ−３とＺｎ−２の間隔から、交流入力電圧の半周期が測定できるため、Ｚｎ−１から次にゼロクロスするタイミングであるＺｎを予測することができる。あるいは、Ｚｎ−３とＺｎ−２の間隔と、Ｚｎ−２とＺｎ−１の間隔との平均値を取ることで、交流入力電圧の半周期を求めてもよい。ゼロクロスするタイミングの予測点であるＺｎ＋１も同様に求められる。
次に位相角算出回路１７の動作について説明する。位相角算出回路１７はゼロクロス予測回路１６が予測した予測点を基に、サイリスタＳＣＲ１とＳＣＲ２をオンにするタイミングを決定する。具体的には、図３で示されるように、Ｚｎから位相角がＡ０だけ前となるタイミングｔ０を決定する。なお、位相角（位相とも呼ぶ）とは、交流入力電圧の半周期（１８０度）に対するずれである。Ｚｎ＋１に対しても同様に、Ｚｎ＋１から位相角がＡ１だけ前となるタイミングｔ１を決定する。ここで、Ａ０＜Ａ１である。すなわち、位相角算出回路１７は、複数の予測点に対して位相角が徐々に大きくなるように、タイミングを決定する。
（半導体装置の動作）
次に本実施の形態に係る半導体装置１０の動作について説明する。図４は半導体装置１０の動作を示すフローチャートである。また、図５は半導体装置１０の動作を示すタイミングチャートである。
まず、交流入力電圧が入力される前の初期状態では、各素子（スイッチング素子Ｓ１、Ｓ２、サイリスタＳＣＲ１、ＳＣＲ２）はオフ状態である。制御回路１１は、スイッチング素子駆動回路１２、サイリスタ駆動回路１３を制御して各素子がオフとなるゲート信号、制御信号を供給させる（ステップＳ０）。なお、本実施の形態では、各素子はゲート信号、制御信号がグラウンド電圧（０Ｖ）の時オフ、正の高電圧の時オンとして説明するが、これに限られない。
交流入力電圧が供給されると（ステップＳ１０）、ゼロクロス検出回路１４は、交流入力電圧がゼロクロスするタイミングを検出し、検出結果を制御回路１１に通知する（ステップＳ１１）。
ゼロクロス予測回路１６は、図３で説明した通り、ゼロクロス検出回路１４が検出したゼロクロスタイミングから次にゼロクロスするタイミングを予測する（ステップＳ１２）。図５で、Ｚ０〜Ｚ５が予測されたタイミングである。図５では、ゼロクロス検出回路１４が検出したゼロクロスタイミングについては省略してある。
位相角算出回路１７は、予測されたゼロクロスタイミングであるＺ０〜Ｚ５に対して位相角のＡ０〜Ａ５を算出する（ステップＳ１３）。図３で説明した通り、Ａ０からＡ５は徐々に大きくなる。例えば、初期値１５度とし、上昇分を１５度とすると、Ａ０＝１５度、Ａ１＝３０度、Ａ２＝４５度、Ａ３＝６０度、Ａ４＝７５度、Ａ５＝９０度となる。位相角算出方法としてはこれに限られない。例えば、上昇分は一定でなくても良いし、Ａ０＝Ａ１、Ａ２＝Ａ３、Ａ４＝Ａ５となるようにしても良い。
サイリスタ制御回路１９は、ゼロクロス予測回路１６が予測したＺ０〜Ｚ５と、位相角算出回路１７が算出したＡ０〜Ａ５とを用いて、サイリスタＳＣＲ１とＳＣＲ２をオンさせるための制御信号を生成する（ステップＳ１４）。Ｚ０の場合、Ｚ０からＡ０（１５度）だけ前にずれたタイミングｔ０でサイリスタＳＣＲ１をオンさせるための制御信号が生成される。Ｚ１の場合、Ｚ１からＡ１（３０度）だけ前にずれたタイミングｔ１でＳＣＲ２をオンさせるための制御信号が生成される。同様にして、ｔ２、ｔ４でサイリスタＳＣＲ１をオンさせるための制御信号、ｔ３、ｔ５でサイリスタＳＣＲ２をオンさせるための制御信号が生成される。
サイリスタ駆動回路１３は、サイリスタ制御回路１９が生成した制御信号に基づいてサイリスタＳＣＲ１、ＳＣＲ２をオンさせる。図５で示される通り、ｔ０の時、交流入力電圧は負電圧である。つまり、ノードＮ１に正の電圧が印可されている。ｔ０のタイミングでサイリスタＳＣＲ１がオンになると、ノードＮ１、サイリスタＳＣＲ１、コンデンサＣ１、スイッチング素子Ｓ２の還流ダイオード、ノードＮ２、コイルＬ１の経路で電流が流れる。ｔ１の時、交流入力電圧は正の電圧である。つまり、ノードＮ２に正の電圧が印可されている。ｔ１のタイミングでサイリスタＳＣＲ２がオンになると、ノードＮ２、スイッチング素子Ｓ１の還流ダイオード、コンデンサＣ１、サイリスタＳＣＲ２、ノードＮ１を経由して電流が流れる。ｔ２〜ｔ５も同様である。すなわち、この時、スイッチング素子Ｓ１、Ｓ２、サイリスタＳＣＲ１、ＳＣＲ２は整流回路として機能することになる。
ここでノードＮ１の電圧について着目する。ｔ０の時の電圧をＶ０、ｔ２の時の電圧をＶ２とすると、Ｖ２＞Ｖ０である。なぜなら、上述した通り、位相角を徐々に大きくしているため、ｔ２の方がｔ１よりもゼロクロスのタイミングから遠いタイミングだからである。交流入力電圧の０〜９０度の範囲では、ゼロクロスから離れるほど電圧が高くなる。ノードＮ２の電圧についても同様である。従って、ｔ０からｔ５に向かって、コンデンサＣ１に印可される電圧は徐々に高くなっていく（図５（Ｅ））。
制御回路１１は、ｔ５（位相角９０度）に到達したら（ステップＳ１５）、交流入力電圧投入時のための制御（第２の機能）を終了し、通常制御（第１の機能）に移行する（ステップＳ１６）。通常制御では、制御回路１１は、交流入力電圧のゼロクロスのタイミングで、サイリスタＳＣＲ１、ＳＣＲ２が交互にオンになるように制御する（図５のｔ６、ｔ７）。また、制御回路１１は、スイッチング素子Ｓ１、Ｓ２を制御することで力率改善を行う。力率改善のためのスイッチング素子Ｓ１、Ｓ２の制御方法については、従来と同様であるため説明を省略する。
（効果）
以上のように、本実施の形態に係る半導体装置１０では、スイッチング素子、リレー、容量等を追加することなく、突入電流対策を備えた電力変換が可能となる。
［変形例１］
（半導体装置の構成）
図６は、変形例１に係る半導体装置２０の構成を示すブロック図である。
実施の形態では、ブリッジレストーテムポール型力率改善回路をベースにしていたが、変形例１では整流回路（ダイオードブリッジ）と昇圧型のＰＦＣ回路を組み合わせた回路で、特にシングルタイプの回路をベースにしている。図６に示されるように、半導体装置２０は、第１のダイオードとしての整流ダイオードＤ１、第２のダイオードとしての整流ダイオードＤ２、第３のサイリスタとしてのサイリスタＳＣＲ３、第４のサイリスタとしてのサイリスタＳＣＲ４、スイッチング素子Ｓ３、第２のコイルとしてのコイルＬ２、第３のダイオードとしての昇圧ダイオードＤ３、コンデンサＣ１、制御回路２１、サイリスタ駆動回路２２、スイッチング素子駆動回路２３、ゼロクロス検出回路２４を有する。従来の整流回路は、サイリスタＳＣＲ３、ＳＣＲ４の代わりに整流ダイオードが使用される。本変形例では、交流入力電圧投入時に、サイリスタＳＣＲ３、ＳＣＲ４を制御することで突入電流を抑制する。整流ダイオードＤ１は第１の入力端子４１にフィルタ（Ｆｉｌｔｅｒ）を介して接続されるノードＮ４と、直列に接続されたコイルＬ２および昇圧ダイオードＤ３を介して接続される第１の出力端子５１との間に配置されている。整流ダイオードＤ２は第２の入力端子４２にフィルタ（Ｆｉｌｔｅｒ）を介して接続されるノードＮ３と、直列に接続されたコイルＬ２および昇圧ダイオードＤ３を介して接続される第１の出力端子５１との間に配置されている。サイリスタＳＣＲ３はノードＮ４と第２の出力端子５２との間に配置されている。サイリスタＳＣＲ４はノードＮ３と第２の出力端子５２との間に配置されている。スイッチング素子Ｓ３はコイルＬ２と昇圧ダイオードＤ３との接続点（ノードＮ５）と第２の出力端子５２との間に配置されている。
サイリスタ駆動回路２２とスイッチング素子駆動回路２３は、制御回路２１の指示により、サイリスタＳＣＲ３、ＳＣＲ４、第３のスイッチング素子としてのスイッチング素子Ｓ３のオン／オフを行う。
ゼロクロス検出回路２４は、交流入力電圧がゼロクロスとなるタイミングを検出して、検出結果を制御回路２１に通知する。ゼロクロス検出回路２４は、実施の形態１のゼロクロス検出回路１４と同等のものである。
制御回路２１は、実施の形態１と同様に、第１の機能、第２の機能を有する。第１の機能（通常時動作）では、従来の昇圧型のＰＦＣと同様に、スイッチング素子Ｓ３を制御することで半導体装置２０の力率を改善する。ただし、従来の整流回路（ダイオードブリッジ）はサイリスタＳＣＲ３、ＳＣＲ４を有しないため、サイリスタＳＣＲ３、ＳＣＲ４の制御は従来と異なる。具体的には、ノードＮ３の電圧が負電圧から正電圧に、ノードＮ４の電圧が正電圧から負電圧に変わる時、サイリスタＳＣＲ３がオン、サイリスタＳＣＲ４がオフとなる。また、ノードＮ３の電圧が正電圧から負電圧に、ノードＮ４の電圧が負電圧から正電圧に変わる時、サイリスタＳＣＲ３がオフ、サイリスタＳＣＲ４がオンとなる。結果として、半導体装置２０は、従来の整流回路と昇圧型ＰＦＣと同等の機能となる。
制御回路２１の第２の機能は、交流入力電圧投入後の制御機能である。この機能ではスイッチング素子Ｓ３は常にオフである。サイリスタＳＣＲ３、ＳＣＲ４は、ゼロクロス検出回路２４が検出したゼロクロスのタイミングを基に、所定のタイミング（位相角）で交互にオンになる。制御回路２１は、第２の機能を通常動作に移行するまで行う。制御回路２１は、実施の形態１の制御回路１１と同様に、ゼロクロス予測回路、位相角算出回路、スイッチング素子制御回路、サイリスタ制御回路を有する。
（半導体装置の動作）
次に本変形例に係る半導体装置２０の動作について説明する。図７は半導体装置２０の動作を示すタイミングチャートである。
半導体装置２０の動作は、実施の形態と同様である。図１のサイリスタＳＣＲ１が図６のサイリスタＳＣＲ３に相当し、図１のサイリスタＳＣＲ２が図６のサイリスタＳＣＲ４に相当する。また、図５の（Ｂ）のサイリスタＳＣＲ１のゲート信号のタイミングチャートは図６のＳＣＲ３のゲート信号のタイミングチャートに相当し、図５の（Ｃ）ＳＣＲ２のゲート信号のタイミングチャートは図６のサイリスタＳＣＲ４のゲート信号のタイミングチャートに相当する。
図２〜５の説明と同様に、制御回路２１は、ゼロクロス検出回路が検出した交流入力電圧のゼロクロスのタイミングであるＺ０〜Ｚ５に対し、位相角をＡ０〜Ａ５だけずらしたタイミングｔ０〜ｔ５でサイリスタＳＣＲ３、ＳＣＲ４をオンにする。
制御回路２１は、ｔ５（位相角９０度）に到達したら、交流入力電圧投入時のための制御（第２の機能）を終了し、通常制御（第１の機能）に移行する。通常制御では、制御回路２１は交流入力電圧のゼロクロスのタイミングで、サイリスタＳＣＲ３、ＳＣＲ４が交互にオンになるように制御する。また、制御回路２１は、スイッチング素子Ｓ３を制御することで力率改善を行う。力率改善のためのスイッチング素子Ｓ３の制御方法については、従来と同様であるため説明を省略する。
（効果）
以上のように、本変形例１に係る半導体装置２０では、整流回路と昇圧型ＰＦＣ回路において、実施の形態１と同様の効果を得ることができる。
［変形例２］
（半導体装置の構成）
図８は、変形例２に係る半導体装置３０の構成を示すブロック図である。
本変形例２と変形例１との違いは、整流ダイオードＤ１、Ｄ２、サイリスタＳＣＲ３、ＳＣＲ４の接続箇所である。すなわち、サイリスタＳＣＲ３は第１の入力端子４１にフィルタ（Ｆｉｌｔｅｒ）を介して接続されるノードＮ４と、直列に接続されたコイルＬ２および昇圧ダイオードＤ３を介して接続される第１の出力端子５１との間に配置されている。サイリスタＳＣＲ４は第２の入力端子４２にフィルタ（Ｆｉｌｔｅｒ）を介して接続されるノードＮ３と、直列に接続されたコイルＬ２および昇圧ダイオードＤ３を介して接続される第１の出力端子５１との間に配置されている。整流ダイオードＤ１はノードＮ４と第２の出力端子５２との間に配置されている。整流ダイオードＤ２はノードＮ３と第２の出力端子５２との間に配置されている。半導体装置３０の動作は、半導体装置２０の動作と同じであるため、詳細は省略する。
（効果）
本変形例２は、変形例１と同様の効果を得ることができる。
［変形例３］
（半導体装置の構成）
図９は、変形例３に係る半導体装置４０の構成を示すブロック図である。
本変形例３では、整流回路と、昇圧型でインターリーブのＰＦＣ回路をベースにしている。インターリーブのＰＦＣ回路では、シングルタイプのＰＦＣ回路（変形例１）に第３のコイルとしてのコイルＬ３、第４のダイオードとしての昇圧ダイオードＤ４、第４のスイッチング素子としてのスイッチング素子Ｓ４が追加されている。整流ダイオードＤ１、Ｄ２と第１の出力端子５１との間にコイルＬ３と昇圧ダイオードＤ４とが直列に配置され、スイッチング素子Ｓ４はコイルＬ３と昇圧ダイオードＤ４との接続点（ノードＮ６）と第２の出力端子５２との間に配置されている。変形例１と同様に、整流回路が整流ダイオードＤ１、Ｄ２、サイリスタＳＣＲ３、ＳＣＲ４で構成されているところが従来と異なる。
（半導体装置の動作）
半導体装置４０の動作は、インターリーブ動作以外は変形例１と同様である。制御回路３１は、実施の形態１、変形例１と同様に、第１の機能、第２の機能を有する。第１の機能（通常時動作）では、従来のインターリーブＰＦＣ回路と同様に、スイッチング素子Ｓ３、Ｓ４を制御することで半導体装置４０の力率を改善する。ただし、従来の整流回路はサイリスタＳＣＲ３、ＳＣＲ４を有しないため、サイリスタＳＣＲ３、ＳＣＲ４の制御は従来と異なる。サイリスタＳＣＲ３、ＳＣＲ４の制御は変形例１と同様である。結果として、半導体装置４０は、従来の整流回路と、昇圧型でインターリーブのＰＦＣ回路と同等の機能となる。
制御回路３１の第２の機能は、交流入力電圧投入後の制御機能である。この機能での動作は、変形例１と同様であるため、詳細は省略する。
（効果）
本変形例３に係る半導体装置４０では、整流回路と、昇圧型でインターリーブのＰＦＣ回路において、実施の形態と同様の効果を得ることができる。
［変形例４］
（半導体装置の構成）
図１０は、変形例４に係る半導体装置５０の構成を示すブロック図である。
本変形例４と変形例３との違いは、整流ダイオードＤ１、Ｄ２、サイリスタＳＣＲ３、ＳＣＲ４の接続箇所であり、変形例２と同様に接続されている。半導体装置５０の動作は、半導体装置４０の動作と同じであるため、詳細は省略する。
（効果）
本変形例４は、変形例３と同様の効果を得ることができる。
なお、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更され得る。
１０、２０、３０、４０、５０ 半導体装置
１１、２１、３１ 制御回路
１２ スイッチング素子駆動回路
１３ サイリスタ駆動回路
１４ ゼロクロス検出回路
１５ ゼロクロス検出結果
１６ ゼロクロス予測回路
１７ 位相角算出回路
１８ スイッチング素子制御回路
１９ サイリスタ制御回路
４１ 第１の入力端子
４２ 第２の入力端子
５１ 第１の出力端子
５２ 第２の出力端子
Ｓ１ スイッチング素子（第１のスイッチング素子）
Ｓ２ スイッチング素子（第２のスイッチング素子）
Ｓ３ スイッチング素子（第３のスイッチング素子）
Ｓ４ スイッチング素子（第４のスイッチング素子）
ＳＣＲ１ サイリスタ（第１のサイリスタ）
ＳＣＲ２ サイリスタ（第２のサイリスタ）
ＳＣＲ３ サイリスタ（第３のサイリスタ）
ＳＣＲ４ サイリスタ（第４のサイリスタ）
Ｄ１ 整流ダイオード（第１のダイオード）
Ｄ２ 整流ダイオード（第２のダイオード）
Ｄ３ 昇圧ダイオード（第３のダイオード）
Ｄ４ 昇圧ダイオード（第４のダイオード）
Ｌ１、 コイル
Ｌ２ コイル（第２のコイル）
Ｌ３ コイル（第３のコイル）
Ｃ１ コンデンサ

Claims (16)

  1. 交流入力電圧を整流する整流回路と、
    前記交流入力電圧のゼロクロスを検出するゼロクロス検出回路と、
    前記ゼロクロス検出回路が検出したゼロクロスと所定の位相角とで決まるタイミングで、前記整流回路をオンにする制御回路と、を備え、
    前記位相角は、前記整流回路の出力電圧が徐々に大きくなるように設定される、
    半導体装置。
  2. 前記制御回路は、前記ゼロクロス検出回路が検出したゼロクロスから次にゼロクロスとなるタイミングを予測するゼロクロス予測回路を備え、
    前記整流回路をオンにするタイミングは、前記予測したゼロクロスと前記所定の位相角とで決まる、
    請求項１に記載の半導体装置。
  3. 前記位相角は、徐々に大きくなるように設定される、
    請求項２に記載の半導体装置。
  4. 前記交流入力電圧を入力する第１と第２の入力端子と、
    第１と第２の出力端子と、を更に備え、
    前記整流回路は、第１と第２のスイッチング素子と、第１と第２のサイリスタとを有し、
    前記第１のスイッチング素子は前記第１の入力端子と前記第１の出力端子との間に配置され、
    前記第２のスイッチング素子は前記第１の入力端子と前記第２の出力端子との間に配置され、
    前記第１のサイリスタは前記第２の入力端子と前記第１の出力端子との間に配置され、
    前記第２のサイリスタは前記第２の入力端子と前記第２の出力端子との間に配置され、
    前記制御回路は前記第１と第２のサイリスタのオンを制御する、
    請求項３に記載の半導体装置。
  5. 前記第１の入力端子と、前記第１と第２のスイッチング素子との間にはコイルが配置され、
    前記第１と第２の出力端子間にはコンデンサが配置される、
    請求項４に記載の半導体装置。
  6. 前記制御回路は、前記位相角が所定の値となったら、前記前記第１と第２のスイッチング素子と前記第１と第２のサイリスタとを制御することで力率改善を行う、
    請求項５に記載の半導体装置。
  7. 前記交流入力電圧を入力する第１と第２の入力端子と、
    第１と第２の出力端子と、を更に備え、
    前記整流回路は、第１と第２のダイオードと、第３と第４のサイリスタとを有し、
    前記第１のダイオードは前記第１の入力端子と前記第１の出力端子との間に配置され、
    前記第２のダイオードは前記第２の入力端子と前記第１の出力端子との間に配置され、
    前記第３のサイリスタは前記第１の入力端子と前記第２の出力端子との間に配置され、
    前記第４のサイリスタは前記第２の入力端子と前記第２の出力端子との間に配置され、
    前記制御回路は前記第３と第４のサイリスタのオンを制御する、
    請求項３に記載の半導体装置。
  8. 前記第１と第２のダイオードと、前記第１の出力端子との間に第２のコイルと第３のダイオードとが直列に配置され、
    前記第２のコイルと前記第３のダイオードの接続点と、前記第２の出力端子との間に第３のスイッチング素子が配置され、
    前記第１と第２の出力端子間にコンデンサが配置される、
    請求項７に記載の半導体装置。
  9. 前記制御回路は、前記位相角が所定の値となったら、前記第３と第４のサイリスタと前記第３のスイッチング素子とを制御することで力率改善を行う、
    請求項８に記載の半導体装置。
  10. 前記第１と第２のダイオードと、前記第１の出力端子との間に、更に、第３のコイルと第４のダイオードとが直列に配置され、
    前記第３のコイルと前記第４のダイオードの接続点と、前記第２の出力端子との間に第４のスイッチング素子が配置される、
    請求項９に記載の半導体装置。
  11. 前記制御回路は、前記位相角が所定の値となったら、前記第３と第４のサイリスタと前記第３と第４のスイッチング素子とを制御することで力率改善を行う、
    請求項１０に記載の半導体装置。
  12. 前記交流入力電圧を入力する第１と第２の入力端子と、
    第１と第２の出力端子と、を更に備え、
    前記整流回路は、第１と第２のダイオードと、第３と第４のサイリスタとを有し、
    前記第３のサイリスタは前記第１の入力端子と前記第１の出力端子との間に配置され、
    前記第４のサイリスタは前記第２の入力端子と前記第１の出力端子との間に配置され、
    前記第１のダイオードは前記第１の入力端子と前記第２の出力端子との間に配置され、
    前記第２のダイオードは前記第２の入力端子と前記第２の出力端子との間に配置され、
    前記制御回路は前記第３と第４のサイリスタのオンを制御する、
    請求項３に記載の半導体装置。
  13. 前記第３と第４のサイリスタと、前記第１の出力端子との間に第２のコイルと第３のダイオードとが直列に配置され、
    前記第２のコイルと前記第３のダイオードの接続点と、前記第２の出力端子との間に第３のスイッチング素子が配置され、
    前記第１と第２の出力端子間にコンデンサが配置される、
    請求項１２に記載の半導体装置。
  14. 前記制御回路は、前記位相角が所定の値となったら、前記第３と第４のサイリスタと前記第３のスイッチング素子とを制御することで力率改善を行う、
    請求項１３に記載の半導体装置。
  15. 前記第３と第４のサイリスタと、前記第１の出力端子との間に、更に、第３のコイルと第４のダイオードとが直列に配置され、
    前記第３のコイルと前記第４のダイオードの接続点と、前記第２の出力端子との間に第４のスイッチング素子が配置される、
    請求項１４に記載の半導体装置。
  16. 前記制御回路は、前記位相角が所定の値となったら、前記第３と第４のサイリスタと前記第３と第４のスイッチング素子とを制御することで力率改善を行う、
    請求項１５に記載の半導体装置。
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