JP2020526987A - 低電力水晶発振器 - Google Patents

Abstract

トランスコンダクタンス増幅トランジスタのためのＤＣゲート電圧から独立して、基準電圧に等しくなるように調整されるＤＣドレイン電圧を有するトランスコンダクタンス増幅トランジスタを有するピアス発振器が提供される。
【選択図】図１

Description

関連出願の相互参照

[0001] 本願は、２０１７年７月１３日に出願された米国特許出願第１５／６４９，４７５号に対する優先権および利益を主張し、それはその全体が参照によって本明細書に組み込まれている。

[0002] 本願は、発振器に関し、より具体的には、低電力動作および広い出力振幅スイングのために構成された水晶発振器に関する。

[0003] 正確なクロック信号を供給するために、集積回路が、圧電共振器子（piezoelectric resonator）を使用する水晶発振器を含むのが通例である。それらの小型設計により、大多数の水晶発振器が、図１の発振器１００のようなピアス発振器（Pierce oscillators）である。水晶振動子（crystal）または圧電共振子１０５は、ＮＭＯＳトランスコンダクタンス増幅トランジスタＭｎ１のゲートを駆動する端子と、そのドレインに接続された別の端子とを有する。負荷キャパシタＣ２が、トランジスタＭｎ１のドレインとグラウンドとの間に接続する。同様に、別の負荷キャパシタＣ１が、トランジスタＭｎ１のゲートとグラウンドとの間に接続する。フィードバックレジスタＲｆｂが、トランジスタＭ１のゲートとドレインとの間に接続し、当該トランジスタは、ドレインが電流源Ｉ_Bからのバイアス電流によってバイアスされる。

[0004] 水晶振動子１０５のための発振(oscillation)周波数ωは、典型的には、負荷キャパシタンス（Ｃ１＋Ｃ２の和）についてのある特定の値にその製造元によって指定される。トランジスタＭｎ１のゲートは次いで、何らかの直流（ＤＣ）出力電圧Ｖ₀ − Ｖ_{1 cosωt}のファクタ にバイアスされることになり、ここで、Ｖ１は、ＤＣ出力電圧Ｖ₀からの出力電圧スイングの振幅である。トランジスタＭｎ１のゲートからそのドレインに負の利得が与えられると、ドレイン電圧は、Ｖ₀ ＋ Ｖ_1cosωt に等しくなる。出力電圧スイングは、トランジスタＭｎ１のための利得（トランスコンダクタンス）に依存する。一般に、グラウンドと、電流源Ｉ_Bに電力供給する電源電圧ＶＤＤとの間でドレイン電圧が振動する（oscillates）ように、出力電圧スイングができる限り大きくなることが望ましい。よって、最大出力スイングを供給するために、Ｖ₀電圧は、電源電圧ＶＤＤの２分の１に等しくなるべきである。しかし別の懸念事項は電力消費量であり、これは、トランジスタＭｎ１が、そのゲート・ソース間電圧がそのしきい値電圧よりも少なくなるようにサブスレッショルド（subthreshold）領域で動作された場合に低減される。サブスレッショルド動作しているトランジスタＭｎ１についての一例のＤＣゲート電圧（Ｖ₀電圧でもある）は、３００ｍＶである。よって、増幅器１００についての電力消費量を最小にしながら出力電圧スイングを最大にすることは、トランジスタＭｎ１のゲートおよびドレインのためのＤＣ電圧間のつながりにより互いに相容れないものと理解され得る。

[0005] トランジスタＭｎ１のためのＤＣドレイン電圧およびゲート電圧を減結合（デカップルdecouple）するために、第２のトランジスタ（例示せず）を使用することが既知であり、その結果、トランジスタＭｎ１のためのＤＣドレイン電圧が、そのＤＣゲート電圧と第２のトランジスタのためのゲート・ソース間電圧の和に等しくなる。よってドレイン電圧は、ＶＤＤ／２という所望の中間レール（mid-rail）レベルに近づけられ得、トランジスタＭｎ１のためのＤＣゲート電圧は、サブスレッショルド動作に好適である。しかしＤＣドレイン電圧は次いで、第２のトランジスタのためのゲート・ソース間電圧を設定するプロセス、電圧、および温度コーナーに依存するようになる。さらに、電力消費量は高いままである。したがって、低減された電力消費量および高利得を有する、改善されたピアス発振器の必要性が当該技術に存在する。

[0006] ピアス発振器のための利得および出力電圧スイングは、第１のトランジスタのためのＤＣドレイン電圧およびＤＣゲート電圧を減結合する（デカップリングするdecoupling）ことによって改善される。演算増幅器（operational amplifier）が、負のフィードバックループを通して第１のトランジスタのゲート電圧をバイアスすることによって、第１のトランジスタのためのドレイン電圧を所望のレベルに設定する。電流源は、第１のトランジスタがサブスレッショルド領域で動作することを第１のトランジスタのためのサイズと組み合わせて確実にするバイアス電流で、第１のトランジスタをバイアスする。よって結果として得られるピアス発振器は、ＤＣドレイン電圧がＤＣゲート電圧から減結合されるので、出力電圧スイングを制限することなくサブスレッショルド動作を確実にする、第１のトランジスタのための低減されたＤＣゲート電圧により、増加したトランスコンダクタンス利得および低減された電力消費量を享受する。特に、演算増幅器は、出力電圧スイングを最大にするように、ＤＣドレイン電圧を所望のレベル（例えば、ピアス発振器のための電源電圧の２分の１）に調整し得る。

[0007] 開示されるピアス発振器のためのトランスコンダクタンス利得は、電流源に第２のトランジスタを含めることを通してさらに高められ得る。水晶振動子からの発振入力電圧は、第２のトランジスタのゲートおよび第１のトランジスタのゲートを駆動し、その結果、両方のトランジスタがトランスコンダクタンス利得に寄与する。これらおよび他の有利な特徴が、以下の詳細な説明を通してより良好に理解され得る。

[0008] 従来のピアス発振器の回路図。 [0009] 本開示の一態様にしたがう、演算増幅器を通るフィードバックループが第１のトランスコンダクタンス増幅トランジスタのための利得およびドレイン電圧を減結合する低電力ピアス発振器についての回路図。 [0010] 本開示の一態様にしたがう、第２のトランスコンダクタンス増幅トランジスタを含むようにした図２のピアス発振器の変形例についての回路図。 [0011] 本開示の一態様にしたがう、ノイズを低減し、かつ出力電圧における５０／５０デューティサイクルを確実にするようにした図３のピアス発振器の変形例を例示する図。 [0012] 本開示の一態様にしたがう、ピアス発振器の動作方法についてのフローチャート。

詳細な説明

[0013] 本開示の実施形態およびそれらの利点は、以下に続く詳細な説明を参照することによって最良に理解される。同様の参照番号が、図の１つまたは複数に例示されている同様の要素を特定するために使用されていることが認識されるべきである。

[0014] 第１のトランジスタのためのＤＣゲート電圧およびドレイン電圧が減結合キャパシタを通して減結合される、ピアス発振器が提供される。演算増幅器は、ＤＣドレイン電圧を、基準電圧によって設定される所望の値に等しくなるように調整する（regualtes）。よってＤＣドレイン電圧は、出力電圧スイングを最大にするために、例えば電源電圧の２分の１に調整され得る。対照的に、ＤＣゲート電圧は、第１のトランジスタのためのチャネルサイズおよび第１のトランジスタへと駆動されるバイアス電流によって決定される。このようにして、第１のトランジスタのためのトランスコンダクタンス利得は、サブスレッショルド領域に第１のトランジスタをバイアスすることによって最適化され得る。結果として生じる高利得およびＤＣドレイン電圧調整（voltage regulation）は、出力電圧スイングを最大にする。例えば、いくつかの実施形態では、出力電圧スイングは、フルレール（full rail）、すなわちグラウンドから電源電圧までであり得る。さらに、サブスレッショルド動作は、第１のトランジスタによる電力消費量も最小にする。

[0015] 一例のピアス発振器２００が図２に示される。水晶振動子１０５、トランジスタＭｎ１、および負荷キャパシタＣ１ならびにＣ２が、図１に関連して説明されたように配置される。トランジスタＭｎ１のためのドレインと、演算増幅器２０５のための正の入力端子との間に、レジスタＲ２が接続し、演算増幅器２０５は、その負の入力端子で基準電圧Ｖｒｅｆを受け取る。レジスタＲ₂を通るＤＣ電流がないので、レジスタＲ₂の両端間にＤＣ電圧はなく、その結果、トランジスタＭｎ１のためのドレイン電圧Ｖｄは、演算増幅器２０５のための正の入力端子で受け取られる。同様に、演算増幅器２０５のための正の入力端子から負荷キャパシタＣ１のための端子２１５に接続する、レジスタＲ₁の両端間にＤＣ電流はない。演算増幅器２０５は、バイアスレジスタＲｂｓを通してトランジスタＭｎ１のためのＡＣゲート電圧を制御する。よって演算増幅器２０５を通る高利得フィードバックは、その正の入力端子のための電圧を基準電圧に等しくなるように調整する。通常動作中、分圧レジスタＲ₂を通るＤＣ電流はないので、その端子の両方は、基準電圧に調整される。レジスタＲ₂のための端子のうちの１つがトランジスタＭｎ１のドレインにつながれると仮定すると、トランジスタＭｎ１のためのドレイン電圧Ｖｄは、こうして基準電圧に等しくなるように調整される。

[0016] レジスタＲ₁を通るＤＣ電流もないので、端子２１５のための電圧Ｖｇ２が、基準電圧に等しくなるように調整される。基準電圧がトランジスタＭｎ１のためのＤＣゲート電圧をバイアスすることを防ぐために、減結合（decoupling）キャパシタＣ３が、トランジスタＭｎ１のゲートを端子２１５に接続する。よって減結合キャパシタＣ３はまた、トランジスタＭｎ１のＤＣドレイン電圧を、そのＤＣゲート電圧から分離する。演算増幅器２０５からのノイズを低減するために、その出力端子には、グラウンドに接続するフィードバックキャパシタＣ_fbによって負荷がかけられる。トランジスタＭｎ１のためのＤＣゲート電圧は、トランジスタＭｎ１のためのチャネルサイズと、トランジスタＭｎ１のためのドレイン端子へとバイアス電流を駆動する電流源２１０からのバイアス電流Ｉ_Bとによって設定される。よってバイアス電流Ｉ_Bおよびチャネルサイズは、トランジスタＭｎ１がサブスレッショルド動作のためにバイアスされるように選択され得る。トランジスタＭｎ１のためのゲート電圧についてのＡＣ部分は、減結合キャパシタＣ３を通して結合する水晶振動子１０５からの発振電圧によって駆動される。トランジスタＭｎ１のためのトランスコンダクタンス利得の影響を受けやすいのは、この水晶振動子１０５からの発振駆動（oscillating drive）である。１つの実施形態では、演算増幅器２０５は、トランジスタＭｎ１のＤＣドレイン電圧を基準電圧に等しくなるようにバイアスするための手段、を形成すると見なされ得る。

[0017] 前述のように、トランジスタＭｎ１による電力消費量（消費した電流）は、有利にサブスレッショルド領域にバイアスすることによって最小にされるが、ＡＣドレイン電圧のための出力電圧スイングは、ＤＣドレイン電圧を基準電圧に等しくなるように調整することによって最大にされる。さらなる電力低減および利得増大は、図３のピアス発振器３００について示されるように、ＰＭＯＳトランジスタＭｐ１をその電流源に含むように、ピアス発振器２００を変形することによって達成され得る。トランジスタＭｐ１のソースが、電源電圧ＶＤＤを供給する電源ノードに接続するのに対して、そのドレインは、トランジスタＭｎ１のドレインに接続する。トランジスタＭｐ１は、ゲートが、レジスタＲｂｓ２を通して、ダイオード接続されたＰＭＯＳトランジスタＭｐ２のゲートに接続される。ダイオード接続されたトランジスタＭｐ２のソースが電源ノードに接続するのに対して、そのゲートおよびドレインは、電流源３０５によってバイアスされる。よってトランジスタＭｐ１およびＭｐ２は、（トランジスタＭｐ１およびＭｐ２が整合する（matched）と想定して）電流源３０５によって伝導されるものと同じ電流をトランジスタＭｐ１が伝導するように電流ミラーを形成する。端子２１５における電圧Ｖｇ２は、トランジスタＭｎ１のためのトランスコンダクタンス利得を決定する水晶振動子１０５の発振(oscillation)によって生成されるＡＣ信号を有する。よってこのＡＣ信号は、端子２１５とトランジスタＭｐ１のゲートとの間に接続する減結合キャパシタＣ４を通過することになる。よってトランジスタＭｐ１のためのゲート電圧Ｖｇｐは、トランジスタＭｎ１のゲートに印加される同じＡＣ信号を有することになり、その結果、トランジスタＭｐ１も、ピアス発振器３００のためのトランスコンダクタンス利得全体に寄与する。このトランスコンダクタンス利得の増加は、トランジスタＭｐ１およびＭｎ１のドレインにおける出力電圧スイングを増加させるのに極めて有利である。トランジスタＭｐ１およびＭｐ２は、代替的な実施形態ではレジスタＲｂｓ２を含むことなくそれらのゲートが直接接続されてもよいことが理解されよう。しかし、トランジスタＭｐ２のゲートにおけるインピーダンスが、そのドレインへのダイオード接続により多少低いことに留意されたい。その場合減結合キャパシタＣ４は、トランジスタＭｐ１のゲートへのＡＣ結合電圧Ｖｇ２に対するより大きいキャパシタンスが必要となる。よってレジスタＲｂｓ２は、トランジスタＭｐ１のゲートにおけるインピーダンスを有利に増加させ、その結果、より小さい減結合キャパシタＣ４が使用され得る。

[0018] トランジスタＭｐ１は、トランスコンダクタンス利得に寄与するだけでなく、電流消費（current dissipation）を制限するためにトランジスタＭｎ１と協力して作動する。例えば、ドレイン電圧Ｖｄの発振（oscillation）中、このドレイン電圧は、電源電圧ＶＤＤに向かって上昇し得る。次いでトランジスタＭｐ１は、深い三極管動作領域（deep triode region of operation）に追い込まれる。しかしトランジスタＭｎ１のためのゲート電圧は次いで、グラウンドの方に駆動され、それにより、トランジスタＭｎ１がシャットオフし、電流消費を制限する。ドレイン電圧Ｖｄがグラウンドの方に発振してトランジスタＭｐ１が本質的にシャットオフすると、電流消費の同様のチョーキング（choking）が発生する。よってトランジスタＭｐ１は、トランスコンダクタンス利得を増加させるだけでなく、電流消費量も制限する。

[0019] ピアス発振器３００は、図４に示されるピアス発振器４００に関連して説明されるように、出力電圧発振におけるノイズを低減し、かつそのデューティサイクルを改善するようにさらに変形され得る。ドレイン電圧Ｖｄを出力電圧として使用するのではなくむしろ、出力電圧は、端子２１５における電圧Ｖｇ２から供給される。ドレイン電圧Ｖｄと比較して、電圧Ｖｇ２は、水晶振動子１０５を通したフィルタリングによりノイズがより少ない。出力電圧（Ｏｕｔ）を生成するために、第１のインバータ４０５は、電圧Ｖｇ２を反転させて、出力電圧を生成する第２のインバータ４１０の入力を駆動する。よって出力電圧は、水晶振動子１０５および負荷キャパシタＣ１ならびにＣ２によって設定された発振周波数で振動する矩形波となる。

[0020] 出力電圧の振動のための５０／５０デューティサイクルを保証するために、演算増幅器２０５によって使用される基準電圧は、ＰＭＯＳトランジスタＭｐ３およびＮＭＯＳトランジスタＭｎ２の直列スタックによって形成されたインバータによって生成され得る。インバータ４０５および４１０は、対応するトランジスタＭｐ３およびＭｎ２にそれぞれ整合する（matched）ことになるＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの相似の直列スタック（例示せず）によって各々形成されることになる。トランジスタＭｐ３のソースが、電源電圧ＶＤＤのための電源ノードにつながれるのに対して、そのドレインは、トランジスタＭｎ２のドレインにつながれる。トランジスタＭｎ２のソースは、グラウンドに接続される。基準電圧を供給するためのノード４１５は、トランジスタＭｐ３およびＭｎ２のゲートに接続する。さらに、ノード４１５は、レジスタＲｒｅｆを通してトランジスタＭｐ３およびＭｎ２のためのドレインに接続する。電源電圧ＶＤＤのパワーアップ時、基準電圧は最初グラウンドであり、トランジスタＭｐ３が最初にオンになってそのドレインを電源電圧ＶＤＤの方にチャージする。このドレイン電圧の増加は、レジスタＲｒｅｆを通してフィードバックし、トランジスタＭｎ２を部分的にスイッチオンし、トランジスタＭｐ３を部分的にスイッチオフする。結果は、基準電圧がインバータ４０５および４１０のためのトリップポイント（しきい値電圧）で安定化するということになる。理想としては、このトリップポイントは、電源電圧ＶＤＤの２分の１であるが、これは、インバータのＮＭＯＳおよびＰＭＯＳトランジスタの相対サイズ（relative size）、ならびにプロセス、電圧、および温度コーナー(temperatuer courner)に依存する。有利なことに、レジスタＲｒｅｆと組み合わせたトランジスタＭｐ３およびＭｎ２は、出力電圧発振のための５０／５０デューティサイクルが維持されるように、すべてのプロセスコーナーにわたってトリップポイントを追跡することになる。図２、図３、および図４に示されるすべての構成要素は、水晶振動子１０５を除いて、システムオンチップ（ＳｏＣ）のような集積回路内に一体化され得る。結果として得られる集積回路は、次いで、半導体パッケージにおいて水晶振動子１０５と一体化され得る。しかしながら、負荷キャパシタＣ０およびＣ１が、それらの比較的大きいキャパシタンスにより外部デバイスとしてより容易に実装され得、その結果、いくつかの実施形態では、それらが集積回路に一体化されないことが理解されよう。

[0021] ピアス発振器のための動作方法が、ここで図５のフローチャートに関連して説明される。本方法は、電流源からの電流でピアス発振器内のトランスコンダクタンス増幅トランジスタのドレイン端子を駆動することによって、トランスコンダクタンス増幅トランジスタのゲートのための直流（ＤＣ）ゲート電圧をバイアスするという動作５００を含む。バイアス電流に応じて発振器２００、３００、および４００内のトランジスタＭｎ１をＤＣバイアスすることは、動作５００の一例である。本方法はさらに、減結合キャパシタを通してゲートをドレイン端子から分離する動作５０５を含む。減結合キャパシタＣ３の機能は動作５０５の一例である。最後に、本方法は、ＤＣドレイン電圧を基準電圧に等しくさせるようにゲートのための交流（ＡＣ）ゲート電圧をバイアスするために、基準電圧とドレイン端子のためのＤＣドレイン電圧との間の差を増幅する動作５１０を含む。演算増幅器２０５によってトランジスタＭｎ１のゲートをバイアスすることは、動作５１０の一例である。

[0022] よって、多くの修正、置換、および変形が、本開示のデバイスの材料、装置、構成、および使用方法において、およびそれらに対して、その範囲から逸脱することなく行われ得ることが理解されるよう。この点から、本開示の範囲は、本明細書で例示および説明された特定の実施形態がそれらのいくつかの例にすぎないので、それらの範囲に限定されるべきではなく、むしろ、以下に添付される特許請求の範囲およびそれらの機能的同等物の範囲に十分に相応するべきである。

[0022] よって、多くの修正、置換、および変形が、本開示のデバイスの材料、装置、構成、および使用方法において、およびそれらに対して、その範囲から逸脱することなく行われ得ることが理解されるよう。この点から、本開示の範囲は、本明細書で例示および説明された特定の実施形態がそれらのいくつかの例にすぎないので、それらの範囲に限定されるべきではなく、むしろ、以下に添付される特許請求の範囲およびそれらの機能的同等物の範囲に十分に相応するべきである。
以下に、本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
第１のトランジスタと、
バイアス電流で前記第１のトランジスタのドレインを駆動するための電流源と、
前記第１のトランジスタのための直流（ＤＣ）ドレイン電圧を、前記第１のトランジスタのためのＤＣゲート電圧から分離するための第１の減結合キャパシタと、ここにおいて、前記第１のトランジスタのためのゲートは、前記第１の減結合キャパシタを通して水晶振動子からのＡＣ入力電圧によってバイアスされるように構成され、
前記ＤＣドレイン電圧を基準電圧に等しくなるように調整するために、前記ＤＣドレイン電圧と前記基準電圧との比較に応じて、前記第１のトランジスタのための前記ゲートをさらにバイアスするように構成された演算増幅器と、
を備える、回路。
［Ｃ２］
前記第１のトランジスタの前記ドレインに接続された第１の端子を有し、第２のレジスタの第１の端子に接続された第２の端子を有する、第１のレジスタを有する分圧器をさらに備え、前記演算増幅器は、第１の入力が前記第１のレジスタの前記第２の端子に接続され、第２の入力が前記基準電圧を運ぶための基準電圧ノードに接続されている、Ｃ１に記載の回路。
［Ｃ３］
前記第１の入力は、前記演算増幅器のための正の入力であり、前記第２の入力は、前記演算増幅器のための負の入力である、Ｃ２に記載の回路。
［Ｃ４］
前記演算増幅器の出力と前記第１のトランジスタの前記ゲートとの間に結合されたバイアスレジスタをさらに備える、Ｃ２に記載の回路。
［Ｃ５］
前記演算増幅器の前記出力とグラウンドとの間に結合されたフィードバックキャパシタをさらに備える、Ｃ４に記載の回路。
［Ｃ６］
前記分圧器の第２の端子は、前記第１の減結合キャパシタの端子に結合される、Ｃ２に記載の回路。
［Ｃ７］
前記第１のトランジスタは、グラウンドに接続されたソースを有するＮＭＯＳトランジスタであり、前記電流源は、電源電圧を供給するための電源ノードに接続されたソースと、前記ＮＭＯＳトランジスタの前記ドレインに接続されたドレインとを有するＰＭＯＳ電流源トランジスタを備える、Ｃ６に記載の回路。
［Ｃ８］
前記第１の減結合キャパシタの前記端子と前記ＰＭＯＳ電流源トランジスタのゲートとの間に結合された第２の減結合キャパシタをさらに備える、Ｃ７に記載の回路。
［Ｃ９］
前記ＰＭＯＳ電流源トランジスタの前記ゲートに結合されたゲートを有するダイオード接続されたＰＭＯＳトランジスタと、
前記ダイオード接続されたＰＭＯＳトランジスタのドレインとグラウンドとの間に結合された電流源と、
をさらに備える、Ｃ７に記載の回路。
［Ｃ１０］
前記ダイオード接続されたＰＭＯＳトランジスタの前記ゲートを、前記ＰＭＯＳ電流源トランジスタの前記ゲートに結合するように構成されたバイアスレジスタをさらに備える、Ｃ９に記載の回路。
［Ｃ１１］
前記第１の減結合キャパシタの前記端子のための電圧を反転させるように構成された第１のインバータと、
前記回路のための出力電圧を供給するために、前記第１のインバータからの出力信号を反転させるように構成された第２のインバータと、
をさらに備える、Ｃ６に記載の回路。
［Ｃ１２］
電源電圧を供給するための電源ノードに接続されたソースを有する基準ＰＭＯＳトランジスタと、
グラウンドに接続されたソースを有し、前記基準ＰＭＯＳトランジスタのためのドレインに接続されたドレインを有する基準ＮＭＯＳトランジスタと、
前記基準ＮＭＯＳトランジスタのための前記ドレインと前記基準電圧を供給するための基準ノードとの間に接続された基準レジスタと、
をさらに備え、前記基準ノードは、前記基準ＰＭＯＳトランジスタのためのゲートおよび前記基準ＮＭＯＳトランジスタのためのゲートに接続される、Ｃ１１に記載の回路。
［Ｃ１３］
前記回路は、回路パッケージにおける集積回路内に一体化され、前記回路パッケージは、前記第１のトランジスタの前記ドレインに接続された第１の端子を有し、および前記第１の減結合キャパシタの前記端子に接続された第２の端子を有する水晶振動子をさらに備える、Ｃ１２に記載の回路。
［Ｃ１４］
出力信号を発振する方法であって、
電流源からの電流でピアス発振器内の第１のトランジスタのドレインを駆動することによって、前記第１のトランジスタのゲートのための直流（ＤＣ）ゲート電圧をバイアスすることと、
第１の減結合キャパシタを通して前記ゲートを前記ドレインから分離することと、
前記ドレインのためのＤＣドレイン電圧を基準電圧に等しくさせるように前記ゲートのための交流（ＡＣ）ゲート電圧をバイアスするために、前記基準電圧と前記ＤＣドレイン電圧との間の差を増幅することと、
を備える、方法。
［Ｃ１５］
前記第１の減結合キャパシタを通して水晶振動子からの発振電圧で前記第１のトランジスタの前記ゲートを駆動することをさらに備える、Ｃ１４に記載の方法。
［Ｃ１６］
第２のトランジスタにおいて前記電流源から前記電流を生成することと、
第２の減結合キャパシタを通して前記水晶振動子からの前記発振電圧を前記第２のトランジスタのゲートに結合することと、
をさらに備える、Ｃ１５に記載の方法。
［Ｃ１７］
インバータ出力信号を形成するために、第１のインバータにおいて前記発振電圧を反転させることと、
発振出力信号を形成するために、第２のインバータにおいて前記インバータ出力信号を反転させることと、
をさらに備える、Ｃ１５に記載の方法。
［Ｃ１８］
前記基準電圧が第３のインバータのためのしきい値電圧に等しくなるように、前記第３のインバータを使用して前記基準電圧を生成することをさらに備える、Ｃ１７に記載の方法。
［Ｃ１９］
第１のトランジスタと、
前記第１のトランジスタのためのＤＣゲート電圧をバイアスするために、バイアス電流で前記第１のトランジスタのドレインを駆動するための電流源と、
前記第１のトランジスタのための直流（ＤＣ）ドレイン電圧を、前記ＤＣゲート電圧から分離するための第１の減結合キャパシタと、ここにおいて、第１のトランジスタのためのゲートは、前記第１の減結合キャパシタを通して水晶振動子からのＡＣ入力電圧によってバイアスされるように構成され、
前記第１のトランジスタの前記ドレインに接続された第１の端子を有し、前記第１の減結合トランジスタを通して前記第１のトランジスタの前記ゲートに結合された第２の端子を有する水晶振動子と、
基準電圧に等しくなるように前記ＤＣドレイン電圧をバイアスするための手段と、
を備える、回路。
［Ｃ２０］
前記電流源は、第２の減結合キャパシタを通して前記水晶振動子の前記第２の端子に結合されたゲートを有する第２のトランジスタを備える、Ｃ１９に記載の回路。
［Ｃ２１］
前記水晶振動子の前記第２の端子とグラウンドとの間に接続された第１の負荷キャパシタと、
前記第１のトランジスタの前記ドレインとグラウンドとの間に接続された第２の負荷キャパシタと、
をさらに備える、Ｃ１９に記載の回路。

Claims (21)

1. 第１のトランジスタと、
   バイアス電流で前記第１のトランジスタのドレインを駆動するための電流源と、
   前記第１のトランジスタのための直流（ＤＣ）ドレイン電圧を、前記第１のトランジスタのためのＤＣゲート電圧から分離するための第１の減結合キャパシタと、ここにおいて、前記第１のトランジスタのためのゲートは、前記第１の減結合キャパシタを通して水晶振動子からのＡＣ入力電圧によってバイアスされるように構成され、
   前記ＤＣドレイン電圧を基準電圧に等しくなるように調整するために、前記ＤＣドレイン電圧と前記基準電圧との比較に応じて、前記第１のトランジスタのための前記ゲートをさらにバイアスするように構成された演算増幅器と、
   を備える、回路。
2. 前記第１のトランジスタの前記ドレインに接続された第１の端子を有し、第２のレジスタの第１の端子に接続された第２の端子を有する、第１のレジスタを有する分圧器をさらに備え、前記演算増幅器は、第１の入力が前記第１のレジスタの前記第２の端子に接続され、第２の入力が前記基準電圧を運ぶための基準電圧ノードに接続されている、請求項１に記載の回路。
3. 前記第１の入力は、前記演算増幅器のための正の入力であり、前記第２の入力は、前記演算増幅器のための負の入力である、請求項２に記載の回路。
4. 前記演算増幅器の出力と前記第１のトランジスタの前記ゲートとの間に結合されたバイアスレジスタをさらに備える、請求項２に記載の回路。
5. 前記演算増幅器の前記出力とグラウンドとの間に結合されたフィードバックキャパシタをさらに備える、請求項４に記載の回路。
6. 前記分圧器の第２の端子は、前記第１の減結合キャパシタの端子に結合される、請求項２に記載の回路。
7. 前記第１のトランジスタは、グラウンドに接続されたソースを有するＮＭＯＳトランジスタであり、前記電流源は、電源電圧を供給するための電源ノードに接続されたソースと、前記ＮＭＯＳトランジスタの前記ドレインに接続されたドレインとを有するＰＭＯＳ電流源トランジスタを備える、請求項６に記載の回路。
8. 前記第１の減結合キャパシタの前記端子と前記ＰＭＯＳ電流源トランジスタのゲートとの間に結合された第２の減結合キャパシタをさらに備える、請求項７に記載の回路。
9. 前記ＰＭＯＳ電流源トランジスタの前記ゲートに結合されたゲートを有するダイオード接続されたＰＭＯＳトランジスタと、
   前記ダイオード接続されたＰＭＯＳトランジスタのドレインとグラウンドとの間に結合された電流源と、
   をさらに備える、請求項７に記載の回路。
10. 前記ダイオード接続されたＰＭＯＳトランジスタの前記ゲートを、前記ＰＭＯＳ電流源トランジスタの前記ゲートに結合するように構成されたバイアスレジスタをさらに備える、請求項９に記載の回路。
11. 前記第１の減結合キャパシタの前記端子のための電圧を反転させるように構成された第１のインバータと、
    前記回路のための出力電圧を供給するために、前記第１のインバータからの出力信号を反転させるように構成された第２のインバータと、
    をさらに備える、請求項６に記載の回路。
12. 電源電圧を供給するための電源ノードに接続されたソースを有する基準ＰＭＯＳトランジスタと、
    グラウンドに接続されたソースを有し、前記基準ＰＭＯＳトランジスタのためのドレインに接続されたドレインを有する基準ＮＭＯＳトランジスタと、
    前記基準ＮＭＯＳトランジスタのための前記ドレインと前記基準電圧を供給するための基準ノードとの間に接続された基準レジスタと、
    をさらに備え、前記基準ノードは、前記基準ＰＭＯＳトランジスタのためのゲートおよび前記基準ＮＭＯＳトランジスタのためのゲートに接続される、請求項１１に記載の回路。
13. 前記回路は、回路パッケージにおける集積回路内に一体化され、前記回路パッケージは、前記第１のトランジスタの前記ドレインに接続された第１の端子を有し、および前記第１の減結合キャパシタの前記端子に接続された第２の端子を有する水晶振動子をさらに備える、請求項１２に記載の回路。
14. 出力信号を発振する方法であって、
    電流源からの電流でピアス発振器内の第１のトランジスタのドレインを駆動することによって、前記第１のトランジスタのゲートのための直流（ＤＣ）ゲート電圧をバイアスすることと、
    第１の減結合キャパシタを通して前記ゲートを前記ドレインから分離することと、
    前記ドレインのためのＤＣドレイン電圧を基準電圧に等しくさせるように前記ゲートのための交流（ＡＣ）ゲート電圧をバイアスするために、前記基準電圧と前記ＤＣドレイン電圧との間の差を増幅することと、
    を備える、方法。
15. 前記第１の減結合キャパシタを通して水晶振動子からの発振電圧で前記第１のトランジスタの前記ゲートを駆動することをさらに備える、請求項１４に記載の方法。
16. 第２のトランジスタにおいて前記電流源から前記電流を生成することと、
    第２の減結合キャパシタを通して前記水晶振動子からの前記発振電圧を前記第２のトランジスタのゲートに結合することと、
    をさらに備える、請求項１５に記載の方法。
17. インバータ出力信号を形成するために、第１のインバータにおいて前記発振電圧を反転させることと、
    発振出力信号を形成するために、第２のインバータにおいて前記インバータ出力信号を反転させることと、
    をさらに備える、請求項１５に記載の方法。
18. 前記基準電圧が第３のインバータのためのしきい値電圧に等しくなるように、前記第３のインバータを使用して前記基準電圧を生成することをさらに備える、請求項１７に記載の方法。
19. 第１のトランジスタと、
    前記第１のトランジスタのためのＤＣゲート電圧をバイアスするために、バイアス電流で前記第１のトランジスタのドレインを駆動するための電流源と、
    前記第１のトランジスタのための直流（ＤＣ）ドレイン電圧を、前記ＤＣゲート電圧から分離するための第１の減結合キャパシタと、ここにおいて、第１のトランジスタのためのゲートは、前記第１の減結合キャパシタを通して水晶振動子からのＡＣ入力電圧によってバイアスされるように構成され、
    前記第１のトランジスタの前記ドレインに接続された第１の端子を有し、前記第１の減結合トランジスタを通して前記第１のトランジスタの前記ゲートに結合された第２の端子を有する水晶振動子と、
    基準電圧に等しくなるように前記ＤＣドレイン電圧をバイアスするための手段と、
    を備える、回路。
20. 前記電流源は、第２の減結合キャパシタを通して前記水晶振動子の前記第２の端子に結合されたゲートを有する第２のトランジスタを備える、請求項１９に記載の回路。
21. 前記水晶振動子の前記第２の端子とグラウンドとの間に接続された第１の負荷キャパシタと、
    前記第１のトランジスタの前記ドレインとグラウンドとの間に接続された第２の負荷キャパシタと、
    をさらに備える、請求項１９に記載の回路。

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