JP2020500424A - 層転写のための転位フィルタ処理のためのシステムおよび方法 - Google Patents
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Abstract
半導体素子を製造する方法は、第1のエピタキシャル層を第1の基板上に形成するステップを含む。第1の基板は、第1の格子定数を有する第1の半導体材料を含み、第1のエピタキシャル層は、第1の格子定数と異なる第2の格子定数を有する第2の半導体材料を含む。本方法はまた、グラフェン層を第1のエピタキシャル層上に配置するステップと、第2の半導体材料を備える第2のエピタキシャル層をグラフェン層上に形成するステップとを含む。本方法は、基板再使用能力を増加させ、機能層の剥離レートを増加させ、剥離厚の精密な制御を実現することができる。
Description
(関連出願の相互参照)
本願は、2016年11月8日に出願され、“DISLOCATION−FILTERING TECHNIQUE FOR GRAPHENE−BASED LAYER TRANSFER”と題された米国出願第62/418,964号に対する35 U.S.C. § 119(e)のもとでの優先権の利益を主張するものであり、該米国出願は、その全体が参照により本明細書中に援用される。
本願は、2016年11月8日に出願され、“DISLOCATION−FILTERING TECHNIQUE FOR GRAPHENE−BASED LAYER TRANSFER”と題された米国出願第62/418,964号に対する35 U.S.C. § 119(e)のもとでの優先権の利益を主張するものであり、該米国出願は、その全体が参照により本明細書中に援用される。
高度電子および光子技術では、素子は、通常、III−N半導体、III−V半導体、II−VI半導体、およびGe等の機能半導体から加工される。これらの機能半導体の格子定数は、典型的には、シリコン基板の格子定数に整合しない。基板と基板上のエピタキシャル層との間の格子定数不整合は、歪みをエピタキシャル層の中に導入し得、それによって、瑕疵を伴わないより厚い層のエピタキシャル成長を妨げる。したがって、非シリコン基板が、通常、大部分の機能半導体のエピタキシャル成長のためのシードとして採用される。しかしながら、機能材料のものに整合する格子定数を伴う非Si基板は、コストがかかり、したがって、非Si電子/光子素子の開発を制限し得る。
非シリコン基板の高コストに対処する1つの方法は、「層転写」技法であって、機能素子層が、格子整合基板上に成長され、次いで、除去され、他の基板に転写される。残りの格子整合基板は、次いで、別の素子層を加工するために再使用され、それによって、コストを低減させることができる。製造コストを有意に低減させるために、層転写方法は、以下の性質、すなわち、1)基板再使用能力、2)層剥離後の最小限の基板復旧ステップ、3)高速剥離レート、および4)剥離厚の精密な制御を有することが望ましくあり得る。
素子層を格子整合基板から除去および転写する従来の方法は、化学リフトオフ(エピタキシャルリフトオフまたはELOとも称される)、光学リフトオフ(レーザリフトオフまたはLLOとも称される)、および機械的リフトオフ(制御スポーリングとも称される)を含む。残念ながら、これらの方法のいずれも、全4つの所望の性質を同時に有していない。
化学リフトオフ技法は、III−V半導体から作製される素子層をGaAsウエハからリフトオフするために使用されることができる。AlAsの犠牲層が、通常、素子層と基板との間にエピタキシャルに挿入される。化学リフトオフは、犠牲層を湿潤化学溶液中で選択的にエッチングし、素子層を剥離させる。
過去30年にわたるその持続的発展にもかかわらず、化学リフトオフは、依然として、いくつかの不利点を有する。例えば、剥離レートは、犠牲層を通した化学エッチング液の低速浸透に起因して、低速である(例えば、典型的には、単一の8インチウエハを剥離するために数日かかる)。第2に、エッチング残留物が、剥離後、表面汚染物となる傾向にある。第3に、化学リフトオフは、粗面化された基板表面をエピレディ表面に復元するために剥離後に実施される化学機械的平面化(CMP)に起因して、限定された再使用能力を有する。第4に、剥離されたエピ層を化学溶液中で取り扱うことが困難であり得る。
光学リフトオフ技法は、通常、高出力レーザを使用して、格子整合基板(例えば、透明サファイアまたはSiC基板)の背面を照射し、素子−基板界面を選択的に加熱し、界面の分解および素子層(例えば、III−N膜)の剥離を生じさせる。本技法は、剥離されたIII−Nを高熱伝導性を有する基板に転写することによって、III−N−ベースの発光ダイオード(LED)を製造するコストを低減させ、素子からの熱蓄積の問題に対処することができる。
しかしながら、光学リフトオフは、その独自の限界を有する。第1に、溶融III−N/基板界面が、基板粗面を作製し得るため、再調整ステップが、通常、再使用の前に行われ、それによって、再使用能力を5回未満に低減させる。第2に、高出力熱照射によって生じる界面における局所加圧が、亀裂または転位を誘発し得る。第3に、レーザ走査速度は、あまりに低速であって、高スループットを可能にし得ない。
制御スポーリングは、光学リフトオフより高いスループットを有することができる。本技法では、高応力膜(「ストレッサ」とも称される)が、エピタキシャル膜上に堆積され、破砕をエピ層の下方に誘発し、基板からの活性材料の分離をもたらす。十分な引張応力が、界面に印加されると、KII剪断モードが、亀裂を開始させ得、KI開放モードが、エピ層と基板との間の界面と平行な亀裂の伝搬を可能にすることができる。内部応力およびストレッサの厚さを制御することによって、臨界KIに到達するために十分な歪みエネルギーが、提供され、膜/基板界面の破砕につながることができる。離脱が、亀裂伝搬を介して生じるため、スポーリングプロセスは、膜の高速剥離を生じさせることができる。
しかしながら、制御されるスポーリングは、少なくとも以下の理由から、商業用製造のために使用されるために十分に成熟していない。第1に、亀裂伝搬が、概して、表面に対して法線方向に常には整合されない裂開平面を通して生じるため、表面は、再使用のために、研磨する必要があり得る。第2に、厚いストレッサが、特に、III−N半導体のような高ヤング係数材料を用いて作業するとき、通常、強固な共有結合を分離するために十分なエネルギーを提供するために使用される。第3に、ストレッサの内部応力は、狭い範囲内においてのみ制御され得、これは、結果として生じるスポーリングされる膜の達成可能厚さを制約する。例えば、典型的Niストレッサ内の最大内部応力は、約1Gpaであるため、GaAs膜のスポーリングを開始するための1GPa引張応力下の臨界Ni厚は、約1.5μmであって、これは、GaAsが約10μm厚である場合、GaAs膜自体のスポーリングを誘発し得る。したがって、Niストレッサを使用するとき、GaAs膜を10μm未満厚にすることは困難であり得、これは、典型的には、大部分の素子がはるかに薄い膜を使用するため、短所である。
本発明の実施形態は、ナノ加工のための装置、システム、および方法を含む。一実施例では、半導体素子を製造する方法は、第1のエピタキシャル層を第1の基板上に形成するステップを含む。第1の基板は、第1の格子定数を有する第1の半導体材料を含み、第1のエピタキシャル層は、第1の格子定数と異なる第2の格子定数を有する第2の半導体材料を含む。本方法はまた、グラフェン層を第1のエピタキシャル層上に配置するステップと、第2の半導体材料を備える第2のエピタキシャル層をグラフェン層上に形成するステップとを含む。
別の実施例では、半導体素子を製造する方法は、グラフェン層を第1の格子定数を有する第1の半導体材料を含む第1の基板上に配置するステップを含む。本方法はまた、エピタキシャル層をグラフェン層上に形成するステップを含む。エピタキシャル層は、第1の格子定数と異なる第2の格子定数を有する第2の半導体材料を含む。本方法はまた、エピタキシャル層をホスト基板に転写するステップを含む。
さらに別の実施例では、半導体素子を製造する方法は、グラフェン層を第1の格子定数を有する第1の半導体材料を含む第1の基板上に配置するステップを含む。本方法はまた、傾斜バッファ層をグラフェン層上に形成するステップと、転写ハンドル層を傾斜バッファ層上に形成するステップとを含む。本方法はまた、転写ハンドル層を使用して、傾斜バッファ層をホスト基板に転写するステップを含む。
下記でより詳細に議論される前述の概念および付加的概念の全ての組み合わせ(そのような概念は、相互に矛盾しないことを前提とする)は、本明細書に開示される本発明の主題の一部と見なされることを理解されたい。特に、本開示の最後に見られる請求される主題の全ての組み合わせは、本明細書に開示される本発明の主題の一部と見なされる。また、参照することによって組み込まれる任意の開示にも見られ得る、本明細書で明示的に採用される専門用語は、本明細書に開示される特定の概念と最も一貫した意味が与えられるべきであることを理解されたい。
当業者は、図面が、主として、例証を目的とし、本明細書に説明される本発明の主題の範囲を限定するように意図されないことを理解するであろう。図面は、必ずしも、縮尺通りではなく、いくつかの事例では、本明細書に開示される本発明の主題の種々の側面は、異なる特徴の理解を促進するために、図面において誇張または拡大されて示され得る。図面では、同様の参照文字は、概して、同様の特徴(例えば、機能的類似および/または構造的類似要素)を指す。
概要
上記に説明されるように、層転写プロセスは、基板再使用能力、剥離後処置の最小限の必要性、高速剥離レート、剥離界面の精密な制御、および広範囲の素子材料のための汎用性を有することが、望ましくあり得る。従来の層転写プロセスは、所望の性質のうちのいくつかを呈し得る。例えば、層剥離は、機械的リフトオフに関して、化学リフトオフまたは光学リフトオフよりはるかに高速である一方、剥離場所は、化学リフトオフおよび光学リフトオフにおいてより良好に制御されることができる。しかしながら、従来の層転写方法は、層剥離後の粗面表面形成に悩まされ、それによって、基板再使用能力を限定する。実際、従来の層転写方法において基板表面を復旧するためのプロセスコストは、典型的には、基板コストを超え、したがって、製造における実践的適用は、困難であり得る。加えて、各従来の方法は、通常、限定数の具体的材料に対して機能する(例えば、その格子がGaAsのものに近似する、III−V材料に関しては、化学リフトオフであって、透明基板上に成長され得る材料に関しては、光学リフトオフである)。したがって、また、これらの方法を汎用的に利用することも困難である。
従来の層転写方法における欠点に対処するために、本明細書に説明されるシステムおよび方法は、2次元(2D)材料(例えば、グラフェン)に基づく層転写技法を採用する。2D材料は、機能層の成長および転写を促進するためのいくつかの機能性を実施することができる。例えば、2D材料は、フィルタとして機能し、機能層内の転位を低減および/または排除することができる(例えば、図1A−1C参照)。本実施例では、機能層は、2D材料上にエピタキシャルに成長され、機能層(例えば、III−V半導体から作製される)と2D材料との間のファンデルワールス結合が、界面における転位を物理的に中断させることができる。
2D材料はまた、表面における高速、精密、かつ再現可能な剥離を可能にする、剥離層として機能することができる。この場合、遠隔エピタキシは、自発的弛緩と組み合わせられ、基板(親基板とも称される)上に配置される2D材料上に、低転位密度を伴う機能層を成長させることができる。機能層は、次いで、さらなる処理のために、別の基板(ホスト基板とも称される)に容易に転写され(例えば、図2A−2C参照)、加工の別のサイクルのために、親基板および2D材料を残すことができる。
層転写技法はまた、成長基板を加工および転写することができる。例えば、傾斜バッファ層が、2D材料上に成長され、次いで、ホスト基板に転写され、機能層を加工することができる(例えば、図3A−3E参照)。したがって、本技法は、多目的プラットフォームを構築し、異なる製造需要に適応するために使用されることができる。
グラフェンベースの層転写のための転位フィルタ処理
図1A−1Cは、転位フィルタ処理のために2次元(2D)材料層を使用して半導体素子を加工する、方法100を図示する。方法100では、第1のエピタキシャル層120が、図1Aに示されるように、第1の基板110上に形成される。第1の基板110および第1のエピタキシャル層120は、異なる格子構造(例えば、異なる格子定数)を有することができる。例えば、第1の基板は、第1の格子構造(例えば、第1の格子定数)を有する第1の半導体材料を含んでもよく、第1のエピタキシャル層120は、第1の格子構造(例えば、第2の格子定数)と異なる第2の格子構造を有する第2の半導体材料を含んでもよい。
図1Bは、2次元材料(2D)から作製されるフィルタ層130が、第1のエピタキシャル層120上に形成されることを示す。第1のエピタキシャル層120と同一材料から作製される第2のエピタキシャル層140が、次いで、図1Cに示されるように、フィルタ層130上に成長され、構造150(素子150とも称される)を形成する。上記に説明されるように、第2のエピタキシャル層140とフィルタ層130との間のファンデルワールス結合は、界面における転位を物理的に中断し、それによって、高品質結晶構造を第2のエピタキシャル層140内に生産することができる。
第1の基板110は、エピタキシャル成長に好適な任意の基板を含むことができる。例えば、第1の基板110は、GaNを含むことができ、第1のエピタキシャル層120は、InGaNを含むことができる。別の実施例では、第1の基板110は、GaAsを含み、第1のエピタキシャル層120は、InGaAsを含む。さらに別の実施例では、第1の基板110は、InPを含み、第1のエピタキシャル層120は、InGaPを含む。さらに別の実施例では、第1のエピタキシャル層120は、炭化ケイ素(SiC)を含むことができ、第1の基板110は、SiCを調製するために使用され得る、任意のプラットフォームを含むことができる。
第1の基板110および第1のエピタキシャル層120の材料は、通常、格子不整合を有し得る。故に、第1のエピタキシャル層120は、転位を含み得る。実際は、格子不整合は、約0%〜約70%(例えば、それらの間の任意の値および部分範囲を含め、約0%、約10%、約20%、約30%、約40%、約50%、約60%、および約70%)であり得る。しかしながら、第1のエピタキシャル層120内の転位は、フィルタ層130のフィルタ処理効果に起因して、第2のエピタキシャル層140の品質に影響を及ぼさない。
一般に、より厚い第1のエピタキシャル層120は、後続処理のために、より良好な界面をもたらし得るが、また、第1のエピタキシャル層120を加工するためにより長い時間がかかり得る。ある場合には、第1のエピタキシャル層120の厚さは、約100nm〜約10μm(例えば、それらの間の任意の値および部分範囲を含め、約100nm、約200nm、約300nm、約500nm、約1μm、約2μm、約3μm、約4μm、約5μm、約6μm、約7μm、約8μm、約9μm、または約10μm)であり得る。
種々のタイプの2D材料が、フィルタ層130のために使用されることができる。一実施例では、フィルタ層130は、グラフェン(例えば、単層グラフェンまたは多層グラフェン)を含む。別の実施例では、フィルタ層130は、遷移金属カルコゲナイド(TMD)単層を含み、これは、タイプMX2の原子的に薄い半導体であって、Mは、遷移金属原子(例えば、Mo、W等)であって、Xは、カルコゲン原子(例えば、S、Se、またはTe)である。TMD格子では、M原子の1つの層が、通常、X原子の2つの層間に狭入される。さらに別の実施例では、フィルタ層130は、パラジウムおよびロジウム等の金属の単原子層を含むことができる。
これらの2D材料のうち、グラフェンは、いくつかの望ましい性質を有することができる。例えば、グラフェンは、結晶膜であって、エピタキシャル上層を成長させるために好適な基板である。第2に、他の材料とのグラフェンの弱相互作用は、エピタキシャル成長のための格子不整合規則を実質的に緩和させ、潜在的に、低瑕疵密度を伴って、大部分の半導体膜の成長を可能にし得る。第3に、グラフェン基板上に成長されるエピ層は、グラフェンの弱ファンデルワールス相互作用に起因して、基板から容易かつ精密に剥離され、それによって、剥離された表面の剥離後再調整を伴わずに、エピ層の高速機械的剥離を可能にすることができる。第4に、グラフェンの機械的ロバスト性は、複数回の成長/剥離サイクルのために、その再使用能力を増加または最大限にすることができる。
グラフェンから作製されるフィルタ層130は、グラフェン層130とも称され、種々の方法を介して調製されることができる。例えば、グラフェン層130は、別の基板(親基板とも称され、図1A−1Cには示されない)上に加工されることができる。本実施例では、グラフェン層130は、単結晶配向を伴う、エピタキシャルグラフェンを含むことができ、親基板は、シリコン表面を伴う、(0001)4H−SiCウエハを含むことができる。グラフェン層130の加工は、多ステップアニーリングステップを含むことができる。第1のアニーリングステップは、表面エッチングおよびビシナル化のために、H2ガス中で実施されることができ、第2のアニーリングステップは、高温(例えば、約1,575℃)での黒鉛化のために、アルゴン中で実施されることができる。
別の実施例では、グラフェン層130は、化学蒸着(CVD)プロセスを介して、親基板上に成長されることができる。親基板は、ニッケル基板または銅基板を含むことができる(例えば、多結晶グラフェン層を加工するために)。代替として、親基板は、SiO2、HfO2、Al2O3、Si3N4、またはCVDと互換性がある事実上任意の他の高温平面材料から作製される、絶縁基板を含むことができる。
さらに別の実施例では、親基板は、グラフェン層130を保持し得る、任意の基板であることができ、加工は、機械的離脱プロセスを含むことができる。本実施例では、親基板は、グラフェン層130のための一時的ホルダとして機能することができる。
種々の方法はまた、グラフェン層130を親基板から第2の基板に転写するために使用されることができる。一実施例では、キャリア膜が、グラフェン層130に取り付けられることができる。キャリア膜は、ポリ(メタクリル酸メチル)(PMMA)の厚膜または熱剥離テープを含むことができ、取付は、スピンコーティングプロセスを介して達成されることができる。キャリア膜とグラフェン層130の組み合わせが、第1のエピタキシャル層120上に配置された後、キャリア膜は、グラフェン層130上への第2のエピタキシャル層140のさらなる加工のために、溶解されることができる(例えば、アセトン中に)。
別の実施例では、ポリジメチルシロキサン(PDMS)等のエラストマ材料を含む、スタンプ層が、グラフェン層130に取り付けられることができ、親基板は、エッチング除去され、スタンプ層とグラフェン層130の組み合わせを残すことができる。スタンプ層およびグラフェン層130が、第1のエピタキシャル層120上に設置された後、スタンプ層は、機械的取外によって除去され、さらなる処理のために、グラフェン層130の清浄表面を生産することができる。
さらに別の実施例では、自己剥離転写方法が、グラフェン層130を第1のエピタキシャル層120に転写するために使用されることができる。本方法では、自己剥離層は、最初に、グラフェン層130にわたってスピンキャストされる。エラストマスタンプが、次いで、自己剥離層と共形接触した状態で設置される。親基板が、エッチング除去され、スタンプ層、自己剥離層、およびグラフェン層130の組み合わせを残すことができる。本組み合わせが、第1のエピタキシャル層120上に設置された後、スタンプ層は、機械的に除去されることができ、自己剥離層は、緩やかな条件下、好適な溶媒中に溶解されることができる。剥離層は、ポリスチレン(PS)、ポリ(イソブチレン)(PIB)、およびTeflon AF(ポリ[4,5−ジフルオロ−2,2−ビス(トリフルオロメチル)−1,3−ジオキソール−co−テトラフルオロエチレン])を含むことができる。
第2のエピタキシャル層140の加工は、当技術分野において公知の任意の好適な半導体加工技法を使用して行われることができる。例えば、低圧金属有機化学蒸着(MOCVD)が、第2のエピタキシャル層140(例えば、GaN膜)をフィルタ層130上に成長させるために使用されることができる。本実施例では、フィルタ層130および第1の基板110は、焼成され(例えば、H2下で>15分にわたって>1,100℃において)、表面を清浄することができる。次いで、GaNを含む、第2のエピタキシャル層140の堆積が、例えば、200mbarで実施されることができる。トリメチルガリウム、アンモニア、および水素が、それぞれ、Ga源、窒素源、およびキャリアガスとして使用されることができる。修正された2ステップ成長プロセスが、GaNエピタキシャル膜をグラフェンフィルタ層130上で取得するために採用されることができる。第1のステップは、1,100℃の成長温度で数分にわたって行われることができ、ここで、テラス縁において誘導される核生成が、助長されることができる。第2の成長ステップは、1,250℃の高温で行われ、側方成長を助長することができる。垂直GaN成長レートは、この場合、約20nm/分であることができる。
第2のエピタキシャル層140は、機能層または素子層とも称され、これは、さらなる処理のために、別の基板(ホスト基板とも称され、図1A−1Cには示されない)に転写され、種々のタイプの半導体素子を加工することができる。これらの素子は、例えば、とりわけ、太陽電池、光検出器、トランジスタ、発光ダイオード(LED)、および半導体層を含む。第2のエピタキシャル層140が、転写された後、フィルタ層130、第1のエピタキシャル層120、および第1の基板110を含む、残りのプラットフォームは、別のエピタキシャル層(例えば、第2のエピタキシャル層140に実質的に類似する第3のエピタキシャル層)を形成するために使用されることができる。ある場合には、フィルタ層130は、第2のエピタキシャル層140とともに転写されることができる。新しいフィルタ層が、次いで、エピタキシャル成長の次の工程前に、第1のエピタキシャル層120上に配置されることができる。第2のエピタキシャル層140の転写およびさらなる処理についてのさらなる詳細は、2016年9月8日に出願され、「SYSTEMS AND METHODS FOR GRAPHENE BASED LAYER TRANSFER」と題されたPCT出願第PCT/US2016/050701号(参照することによってその全体として本明細書に組み込まれる)に見出され得る。
遠隔エピタキシを使用した層転写技法
図2A−2Cは、遠隔エピタキシを使用して半導体素子を2D材料層上に加工する方法200を図示する。方法200では、2D材料層220(2D層220とも称される)が、図2Aに示されるように、直接、第1の基板210上に形成される。図2Bは、エピタキシャル層230が2D層220上に成長されることを示す。第1の基板210は、第1の格子定数を有する第1の半導体材料を含み、エピタキシャル層230は、第1の格子定数と異なる第2の格子定数を有する第2の半導体材料を含む。図2Cは、さらなる処理のために(例えば、とりわけ、太陽電池、光検出器、トランジスタ、LED、および半導体層等の半導体素子を形成する)、エピタキシャル層230が、ホスト基板240に転写され、構造250を形成することを示す。
第1の基板210内の第1の半導体材料およびエピタキシャル層230内の第2の半導体材料は、通常、格子不整合を有し、エピタキシャル層230の表面は、エピタキシャル層230の厚さが閾値(臨界厚とも称される)よりも大きい場合、実質的に転位がなくなり得る。例えば、エピタキシャル層230の厚さは、約50nm〜約5μm(例えば、その間の任意の値および部分範囲を含め、約50nm、約100nm、約200nm、約300nm、約500nm、約1μm、約2μm、約3μm、約4μm、または約5μm)であることができる。第1の半導体材料と第2の半導体材料との間の格子不整合は、約0%〜約70%(例えば、それらの間の任意の値および部分範囲を含め、約0%、約10%、約20%、約30%、約40%、約50%、約60%、および約70%)であることができる。
第1の基板210は、エピタキシャル成長に好適な任意の基板を含むことができ、エピタキシャル層230は、第1の基板210と互換性がある任意の材料を含むことができる。一実施例では、第1の基板210は、GaNを含み、エピタキシャル層230は、InGaNを含む。別の実施例では、第1の基板210は、GaNを含み、エピタキシャル層230は、InGaPを含む。さらに別の実施例では、第1の基板210は、InPを含み、エピタキシャル層230は、InGaAsを含む。
2D層220は、主に、方法200では、剥離層として機能する。一実施例では、2D層220は、グラフェンを含み、2D層220の厚さは、実質的に1nm以下(例えば、それらの間の任意の値および部分範囲を含め、約1nm、約0.9nm、約0.8nm、約0.7nm、約0.6nm、約0.5nm、またはそれ未満)であることができる。
エピタキシャル層230は、本明細書または国際出願第PCT/US2016/050701号(当該出願は、参照することによってその全体として本明細書に組み込まれる)に説明される技法のいずれかを介して、ホスト基板240に転写されることができる。例えば、金属ストレッサが、エピタキシャル層230上に形成されることができ、可撓性テープが、次いで、金属ストレッサ上に配置されることができる。エピタキシャル層230が、次いで、可撓性テープを用いて、エピタキシャル層230および金属ストレッサを2D層220から引き剥がすことによって、転写されることができる。
ホスト基板240は、さらなる処理のために、任意の好適な基板を含み、エピタキシャル層230を保持することができる。ホスト基板230の実施例は、とりわけ、半導体、プラスチックシート、および金属箔を含むことができる。
エピタキシャル層230が、ホスト基板240に移動された後、第1の基板210上に配置される2D層220を含む、残りのプラットフォームは、エピタキシャル成長の別の工程のために使用されることができる。例えば、エピタキシャル層230に実質的に類似し得る、第2のエピタキシャル層が、2D層220上に成長されることができる。ある場合には、新しいエピタキシャル層は、エピタキシャル層230と異なることができる。例えば、それらは、異なる厚さまたは異なる材料組成物を有することができる。本プロセスは、例えば、2D層220が損傷されるまで、複数回(例えば、約50回、約100回、またはそれよりも多く)、繰り返されることができる。本時点で、損傷された2D層220は、除去されることができ(例えば、2D材料と第1の基板210の低相互作用強度に起因して、離脱を介して)、新しい2D層が、第1の基板210上に配置されることができる。
傾斜バッファ層を使用した層転写技法
図3A−3Eは、傾斜バッファ層300を使用して半導体素子を加工する方法300を図示する。図3Aは、2D層320が第1の基板310上に配置されることを示す。2D層320および第1の基板310は、図2A−2Cに示され、上記に説明される、2D層220および第1の基板210に実質的に類似することができる。図3Bは、傾斜バッファ層330が2D層320上に形成されることを示す。傾斜バッファ層330は、第1の格子定数を有する第1のサブ層332と、第1の格子定数と異なる第2の格子定数を有する第2のサブ層334とを含む。ハンドル層340が、次いで、図3Cに図示されるように、傾斜バッファ層330上に形成される。ハンドル層340は、図3Dに図示されるように、ホスト基板350への傾斜バッファ層330の転写を促進することができる。図3Eでは、素子層360が、さらなる処理のために、傾斜バッファ層330上に形成され(例えば、エピタキシャル成長を介して)、構造370を形成する。
傾斜バッファ層330の格子パラメータは、好ましくは、格子整合およびそれらがその末端で接触する層とのエピタキシャル関係を達成するように選択される。例えば、傾斜バッファ層330は、第1の基板310に対してエピタキシャルであり、その厚さを通して組成物が段階的であり、かつ他側の素子層360に対してエピタキシャルであることができる。言い換えると、第1のサブ層332は、第1の基板310に対してエピタキシャルであることができ、第2のサブ層334は、素子層360に対してエピタキシャルであることができる。
図3A−3Eでは、2つのサブ層(332および334)のみが、図示される。実際は、傾斜バッファ層330内のサブ層の数は、2よりも大きい(例えば、それらの間の任意の値および部分範囲を含め、3つのサブ層、5つのサブ層、10のサブ層、15のサブ層、20のサブ層、またはそれよりも多い)ことができる。サブ層の格子定数は、傾斜バッファ層330の厚さを通して単調に変化することができる。傾斜バッファ層330内のi番目のサブ層は、対応する格子定数aiを有することができる。一実施例では、格子定数は、厚さに沿って単調に増加することができる、すなわち、ai<ai+1である。代替として、格子定数は、厚さに沿って単調に減少することができる、すなわち、ai>ai+1である。
傾斜バッファ層330の総厚は、サブ層の数に依存し得る。例えば、傾斜バッファ層330の総厚は、約1μm〜約10μm(例えば、それらの間の任意の値および部分範囲を含め、約1μm、約2μm、約3μm、約4μm、約5μm、約6μm、約7μm、約8μm、約9μm、または約10μm)であることができる。各サブ層の厚さは、例えば、約50nm〜約2μm(例えば、それらの間の任意の値および部分範囲を含め、約50nm、約100nm、約200nm、約300nm、約500nm、約1μm、または約2μm)であることができる。
傾斜バッファ層330の使用は、図3Eに示される結果として生じる構造の厚さを通して所望の格子整合およびエピタキシャル関係を達成することができる。本格子整合およびエピタキシャル関係は、内部応力および歪みを低減させ、図3Eに示される構造の厚さを通して良好な電子移動を助長することができる。傾斜バッファ層330はまた、正確な格子整合を生産する代わりに、素子層360の組成物が、実践的機能(例えば、太陽電池内の光変換または光検出器内の光検出)ための所望のバンドギャップを生産するように構成され得るように、素子層360の格子整合を緩和させることができる。
傾斜バッファ層330内の格子定数の分布は、傾斜バッファ層330内の各サブ層の組成物によって制御されることができる。例えば、傾斜バッファ層330は、InGaAsを含むことができ、傾斜バッファ層330の格子定数は、各サブ層内のIn対Gaの比率を変化させることによって、調節されることができる。この場合、第1の基板310は、GaAsを含むことができ、素子層360は、InGaAsを含むことができる。傾斜バッファ層330内の第1のサブ層(2D層320と接触する)は、GaAs(すなわち、Inなし)であることができ、最後のサブ層(素子層360と接触する)がInGaAsに対してエピタキシャルとなるまで、Gaの量は、徐々に減少し、Inの量は、徐々に増加する。同様に、In対Gaの比率もまた、InGaPの格子定数を変化させるために使用されることができる。
ハンドル層340はさらに、傾斜バッファ層330上に配置されるストレッサと、ストレッサを取り扱うためのストレッサ上に配置される、テープ層とを含むことができる。例えば、ストレッサは、Ni膜等の高応力金属膜を含むことができる。本実施例では、Niストレッサが、1×10−5Torrの真空レベルで蒸発器内で堆積されることができる。テープおよびストレッサをともに使用することは、高歪みエネルギーを傾斜バッファ層330と2D層320との間の界面に印加することによって、高速剥離レートにおいて、傾斜バッファ層330を2D層320から機械的に離脱させることができる。剥離レートは、少なくとも、2D層320内の2D材料(例えば、グラフェン)と傾斜バッファ層330等の材料(例えば、GaAs)との間の、弱ファンデルワールス結合に起因して、高速であることができる。
図3Dはまた、ハンドル層340が、素子層360の成長のために、除去され、傾斜バッファ層330を残すことを示す。一実施例では、ハンドル層(例えば、テープ層およびストレッサを含む)は、FeCl3ベースの溶液によってエッチング除去されることができる。
図4Aおよび4Bは、それぞれ、単一2D材料層および複数の2D材料層上に加工される傾斜バッファ層の概略を示す。図4Aは、グラフェン層421上に加工され、順に、基板411上に配置される、傾斜バッファ層431を含む、半導体素子401を示す。傾斜バッファ層431は、複数のサブ層431(1)−431(n)を含み、nは、正の整数である。サブ層nの数は、例えば、2よりも大きい(例えば、それらの間の任意の値および部分範囲を含め、3つのサブ層、5つのサブ層、10のサブ層、15のサブ層、20のサブ層、またはそれよりも多い)ことができる。システム401では、サブ層431(1)−431(n)は、任意のスペーサを伴わずに、直接、とともにスタックされる。加工の間、サブ層432(i+1)が、サブ層432(i)(i=1、2、…、n−1)上に堆積される。
図4Bは、基板412上に配置される傾斜バッファ層432を含む、半導体素子402を示す。傾斜バッファ層432は、複数のサブ層432(1)、432(2)、…、432(n)を含み、隣接するサブ層432(i)および432(i+1)は、対応するグラフェン層422(i+1)によって分離される。システム402では、第1のグラフェン層422(1)は、基板412上に配置され、その上に、第1のサブ層432(1)が形成される。第2のグラフェン層422(2)が、次いで、第1のサブ層432(1)上に配置され、プロセスは、最後のサブ層432(n)が形成されるまで継続する。一般に、複数のサブ層を含む、傾斜バッファ層(431または432)の使用は、複数回、転位をフィルタ処理し、それによって、傾斜バッファ上に加工されるエピタキシャル層中の低減された転位につながることができる。
図5A−5Dは、2D材料層を含む、再使用可能プラットフォーム上に半導体素子を加工する方法500を図示する。図5Aでは、傾斜バッファ層530が、転写ハンドル層540を使用して、グラフェン層520から除去される。グラフェン層520が、基板510上に配置され、再使用可能プラットフォーム550を形成する。傾斜バッファ層530が、図5Bに示されるように、ホスト基板560上に配置される。ハンドル層540は、次いで、除去され(例えば、エッチングを介して)、さらなる処理(例えば、素子層のエピタキシャル成長)のために、傾斜バッファ層530の表面を露出させる。基板510上に配置されるグラフェン層520を含む、再使用可能プラットフォーム550は、図5Dに示されるように、新しい傾斜バッファ層を形成するために使用されることができる。一実施例では、新しい傾斜バッファ層は、傾斜バッファ層530に実質的に類似することができる。別の実施例では、新しい傾斜バッファ層は、傾斜バッファ層530と異なることができる。例えば、これらの2つの傾斜バッファ層は、異なる材料組成物または異なる数のサブ層を有することができる。
ある場合には、再使用可能プラットフォーム550は、素子層(例えば、図2A−2Cにおけるエピタキシャル層230)を加工するために使用されることができる。故に、再使用可能プラットフォーム550は、多機能プラットフォームとして構成され、異なる加工需要(例えば、プラットフォーム550内のハードウェア構成要素を変化させずに、ある時は、素子層を加工し、別の時は、傾斜バッファ層を加工する)に適応することができる。
結論
種々の発明的実施形態が、本明細書に説明および図示されたが、当業者は、本明細書に説明される機能を実施する、および/または結果および/または利点のうちの1つ以上を取得するための種々の他の手段および/または構造を容易に想定し、そのような変形例および/または修正はそれぞれ、本明細書に説明される発明的実施形態の範囲内であると見なされる。より一般的には、当業者は、本明細書に説明される全てのパラメータ、寸法、材料、および構成が、例示的であることが意図されており、実際のパラメータ、寸法、材料、および/または構成が、発明的教示が使用される、1つまたは複数の具体的用途に依存するであろうことを容易に理解するであろう。当業者は、日常的にすぎない実験を使用して、本明細書に説明される具体的な発明的実施形態の多くの均等物を認識する、または確認することが可能であるであろう。したがって、前述の実施形態は、実施例としてのみ提示され、添付される請求項およびその均等物の範囲内で、発明的実施形態が、具体的に説明および請求されるものとは別様に実践され得ることを理解されたい。本開示の発明的実施形態は、本明細書に説明される各個々の特徴、システム、物品、材料、キット、および/または方法を対象とする。加えて、そのような特徴、システム、物品、材料、キット、および/または方法が、相互に矛盾しない場合、2つ以上のそのような特徴、システム、物品、材料、キット、および/または方法の任意の組み合わせが、本開示の発明的範囲内に含まれる。
また、種々の発明的概念が、1つ以上の方法として具現化され得、その実施例が、提供されている。方法の一部として実施される行為は、任意の好適な方法で順序付けられ得る。故に、行為が例証されるものと異なる順序で実施される実施形態が、構築され得、これは、例証的実施形態では連続的行為として示されても、いくつかの行為を同時に実施するステップを含み得る。
本明細書で定義および使用されるような全ての定義は、辞書の定義、参照することによって組み込まれる文献の定義、および/または定義された用語の通常の意味よりも優先されることを理解されたい。
本明細書および請求項で使用されるような不定冠詞「a」および「an」は、そうでないことが明確に示されない限り、「少なくとも1つ」を意味することを理解されたい。
本明細書および請求項で使用されるような語句「および/または」は、そのように結合された要素、すなわち、いくつかの場合には結合的に存在し、他の場合には離接的に存在する要素の「一方または両方」を意味するように理解されるべきである。「および/または」を用いて列挙された複数の要素は、同一の方式で、すなわち、そのように結合された要素のうちの「1つ以上」として解釈されるべきである。「および/または」節によって具体的に識別される要素以外に、具体的に識別されるそれらの要素に関係するか、または無関係かを問わず、他の要素が、随意に存在し得る。したがって、非限定的実施例として、「Aおよび/またはB」の言及は、「〜を備える」等の非限定的言語と併用されると、一実施形態では、Aのみ(随意に、B以外の要素を含む)、別の実施形態では、Bのみ(随意に、A以外の要素を含む)、また別の実施形態では、AおよびBの両方(随意に、他の要素を含む)等を指すことができる。
本明細書および請求項で使用されるように、「または」は、上記に定義されるような「および/または」と同一の意味を有することを理解されたい。例えば、リスト内の項目を分離するとき、「または」または「および/または」は、包括的である、すなわち、少なくとも1つの包含であるが、また、いくつかの要素または要素のリストのうちの1つよりも多く、随意に、付加的な列挙されていない項目を含むものとして解釈されるものとする。そうでないことが明確に示される用語、すなわち、「〜のうちの1つのみ」または「〜のうちの厳密に1つ」または請求項において使用されるとき、「〜から成る」等の用語のみが、いくつかの要素または要素のリストの厳密に1つの要素の包含を指すであろう。概して、本明細書で使用されるような用語「または」は、「いずれか」、「〜のうちの1つ」、「〜のうちの1つのみ」、または「〜のうちの厳密に1つ」等の排他性の用語が先行するときに、排他的代替物(すなわち、「両方ではなく一方または他方」)を示すものとしてのみ解釈されるものとする。「本質的に〜から成る」は、請求項で使用されるとき、特許法の分野で使用されるようなその通常の意味を有するものとする。
本明細書および請求項で使用されるように、1つ以上の要素のリストに関する語句「少なくとも1つ」は、要素のリスト内の要素の任意の1つ以上のものから選択される少なくとも1つの要素を意味するように理解されるべきであるが、必ずしも、要素のリスト内に具体的に列挙されるあらゆる要素のうちの少なくとも1つを含むわけではなく、要素のリスト内の要素の任意の組み合わせを除外するわけではない。本定義はまた、具体的に識別されるそれらの要素に関係するか、または無関係かを問わず、語句「少なくとも1つ」が指す要素のリスト内の具体的に識別される要素以外の要素が随意に存在し得ることを可能にする。したがって、非限定的実施例として、「AおよびBのうちの少なくとも1つ」(または同等に「AまたはBのうちの少なくとも1つ」、または同等に「Aおよび/またはBのうちの少なくとも1つ」)は、一実施形態では、いずれのBも存在しない、随意に、1つよりも多くのものを含む、少なくとも1つのA(および随意に、B以外の要素を含む)、別の実施形態では、いずれのAも存在しない、随意に、1つよりも多くのものを含む、少なくとも1つのB(および随意に、A以外の要素を含む)、また別の実施形態では、随意に、1つよりも多くのものを含む、少なくとも1つのA、および随意に、1つよりも多くのものを含む、少なくとも1つのB(および随意に、他の要素を含む)等を指すことができる。
請求項および上記の本明細書では、「comprising(〜を備える)」、「including(〜を含む)」、「carrying(〜を担持する)」、「having(〜を有する)」、「containing(〜を含有する)」、「involving(〜を伴う)」、「holding(〜を保持する)」、「composed of(〜から構成される)」、および同等物等の全ての移行句は、非限定的である、すなわち、「限定ではないが、〜を含む」を意味するように理解されるべきである。米国特許商標庁の米国特許審査手続便覧の第2111.03節に記載されるように、移行句「consisting of(〜から成る)」および「consisting essentially of(本質的に〜から成る)」のみが、それぞれ、限定的または半限定的移行句であるものとする。
Claims (26)
- 半導体素子を製造する方法であって、前記方法は、
第1のエピタキシャル層を第1の基板上に形成することであって、前記第1の基板は、第1の格子定数を有する第1の半導体材料を備え、前記第1のエピタキシャル層は、前記第1の格子定数と異なる第2の格子定数を有する第2の半導体材料を備える、ことと、
グラフェン層を前記第1のエピタキシャル層上に配置することと、
前記第2の半導体材料を備える第2のエピタキシャル層を前記グラフェン層上に形成することと
を含む、方法。 - 前記第1の基板は、GaNを備え、前記第1のエピタキシャル層は、InGaNを備える、請求項1に記載の方法。
- 前記第1の基板は、GaAsを備え、前記第1のエピタキシャル層は、InGaPを備える、請求項1に記載の方法。
- 前記第1の基板は、InPを備え、前記第1のエピタキシャル層は、InGaAsを備える、請求項1に記載の方法。
- 前記グラフェン層を配置することは、
前記グラフェン層を第2の基板上に形成することと、
前記グラフェン層を前記第2の基板から前記第1のエピタキシャル層に転写することと
を含む、請求項1に記載の方法。 - 前記第2の基板は、炭化ケイ素を備え、前記グラフェン層は、単結晶グラフェン層を備える、請求項5に記載の方法。
- 前記第2の基板は、銅箔を備え、前記グラフェン層は、多結晶グラフェン層を備える、請求項5に記載の方法。
- 前記第2のエピタキシャル層をホスト基板に転写することをさらに含む、請求項1に記載の方法。
- 前記第2のエピタキシャル層を転写することは、前記第2のエピタキシャル層を前記グラフェン層から離脱させ、前記第2のエピタキシャル層を前記ホスト基板上に配置することを含む、請求項8に記載の方法。
- 前記第2のエピタキシャル層を転写することは、
金属ストレッサを前記第2のエピタキシャル層上に形成することと、
可撓性テープを前記金属ストレッサ上に配置することと、
前記可撓性テープを用いて、前記第2のエピタキシャル層および前記金属ストレッサを前記グラフェン層から引き剥がすことと
を含む、請求項8に記載の方法。 - 第2のエピタキシ層を前記ホスト基板に転写後、前記第2の半導体材料を備える第3のエピタキシャル層を前記グラフェン層上に形成することをさらに含む、請求項8に記載の方法。
- 請求項1に記載の方法によって形成される、半導体素子。
- 半導体素子を製造する方法であって、前記方法は、
グラフェン層を第1の格子定数を有する第1の半導体材料を備える第1の基板上に配置することと、
エピタキシャル層を前記グラフェン層上に形成することであって、前記エピタキシャル層は、前記第1の格子定数と異なる第2の格子定数を有する第2の半導体材料を備える、ことと、
前記エピタキシャル層をホスト基板に転写することと
を含む、方法。 - 前記グラフェン層は、実質的に1nm以下の厚さを有する、請求項13に記載の方法。
- グラフェン層を配置することは、
前記グラフェン層を第2の基板上に形成することと、
前記グラフェン層を前記第2の基板から前記第1の基板に転写することと
を含む、請求項13に記載の方法。 - 前記第2の基板は、炭化ケイ素を備え、前記グラフェン層は、単結晶グラフェン層を備える、請求項15に記載の方法。
- 前記第2の基板は、銅箔を備え、前記グラフェン層は、多結晶グラフェン層を備える、請求項15に記載の方法。
- 前記エピタキシャル層を転写することは、
金属ストレッサを前記エピタキシャル層上に形成することと、
可撓性テープを前記金属ストレッサ上に配置することと、
前記可撓性テープを用いて、前記エピタキシャル層および前記金属ストレッサを前記グラフェン層から引き剥がすことと
を含む、請求項13に記載の方法。 - 前記エピタキシャル層は、第1のエピタキシャル層であり、前記方法はさらに、
前記第1のエピタキシャル層を前記ホスト基板に転写後、前記第2の半導体材料を備える第2のエピタキシャル層を前記グラフェン層上に形成すること
を含む、請求項18に記載の方法。 - 請求項13に記載の方法によって形成される、半導体素子。
- 半導体素子を製造する方法であって、前記方法は、
グラフェン層を第1の格子定数を有する第1の半導体材料を備える第1の基板上に配置することと、
傾斜バッファ層を前記グラフェン層上に形成することと、
転写ハンドル層を前記傾斜バッファ層上に形成することと、
前記転写ハンドル層を使用して、前記傾斜バッファ層をホスト基板に転写することと
を含む、方法。 - 前記傾斜バッファ層は、
第1の格子定数を有する第1のバッファ層と、
前記第1のバッファ層上に配置され、前記第1の格子定数と異なる第2の格子定数を有する第2のバッファ層と
を備える、請求項21に記載の方法。 - 前記傾斜バッファ層は、
第1の格子定数を有する第1のバッファ層と、
前記第1のバッファ層上に配置されるグラフェンを備える分離層と、
前記第1の格子定数と異なる第2の格子定数を有する第2のバッファ層と
を備える、請求項21に記載の方法。 - 前記傾斜バッファ層は、
複数のバッファ層であって、前記複数のバッファ層内のi番目のバッファ層は、格子定数aiを有し、前記複数のバッファ層内の(i+1)番目のバッファ層は、aiよりも大きい格子定数ai+1を有し、iは、正の整数である、複数のバッファ層と、
グラフェンを備える複数の分離層であって、前記複数の分離層内のi番目の分離層は、前記i番目のバッファ層と(i+1)番目のバッファ層との間に配置される、複数の分離層と
を備える、請求項21に記載の方法。 - 前記傾斜バッファ層は、第1の傾斜バッファ層であり、前記方法はさらに、
前記第1の傾斜バッファ層から前記ホスト基板に転写後、第2の傾斜バッファ層を前記グラフェン層上に形成すること
を含む、請求項21に記載の方法。 - 前記転写ハンドル層を除去し、前記傾斜バッファ層を暴露することと、
エピタキシャル層を前記傾斜バッファ層上に形成することと
をさらに含む、請求項21に記載の方法。
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