JP2020171099A - 電子制御装置 - Google Patents

Abstract

【課題】他系統グランドからの電力の回り込みを抑制可能な電子制御装置を提供する。【解決手段】ＥＣＵ１０は、複数の制御回路部１５０、２５０と、信号線３０１、３０２と、回り込み抑制回路５０１、６０１と、を備える。制御回路部１５０、２５０は、それぞれ分離されたグランドに接続される。信号線は、第１の制御回路部１５０と、第２の制御回路部２５０と、を接続する。ここで、制御回路部１５０、２５０に対応して設けられる部品およびグランドの組み合わせを系統とする。回り込み抑制回路５０１、６０１は、信号線３０１、３０２で接続される一方の系統のグランドから、他方の系統への電力の回り込みを抑制する。これにより、一部の系統にグランド浮きやグランド断線等のグランド異常が生じた場合であっても、信号線３０１、３０２を経由して正常系統に電力が回り込むのが抑制され、連れ回り故障を防ぐことができる。【選択図】 図６

Description

本発明は、電子制御装置に関する。

従来、電動パワーステアリング装置に用いられる駆動装置が知られている。例えば特許文献１では、巻線組に対応して設けられるインバータおよび制御部が２組設けられており、制御部を含む回路構成が冗長構成となっている。

特開２０１７−１８９０３３号公報

特許文献１のような冗長構成において、系統間の情報通信のため、例えばマイコン間を信号線で接続することがある。ここで、系統ごとにグランドが分離されている場合、グランド電位に差があると、信号線および回路内の寄生ダイオードを経由した回り込み電流が発生する。また、例えば一部のグランド電位に異常が生じた場合、回り込み電流により、正常な系統の故障を引き起こす連れ回り故障が生じる虞がある。

本発明は、上述の課題に鑑みてなされたものであり、その目的は、他系統グランドからの電力の回り込みを抑制可能な電子制御装置を提供することにある。

本発明の第１態様による電子制御装置は、複数の制御回路部（１５０、２５０）と、信号線（３０１〜３０４）と、回り込み抑制回路（５０１、５０５〜５０７、６０１〜６０７）と、を備える。制御回路部は、それぞれ分離されたグランドに接続される。信号線は、第１の制御回路部と第２の制御回路部とを接続する。制御回路部に対応して設けられる部品およびグランドの組み合わせを系統とする。回り込み抑制回路は、信号線で接続される一方の系統のグランドから、他方の系統への電力の回り込みを抑制する。

これにより、一方の系統のグランドに断線や浮き等の断線異常が生じた場合であっても、信号線を経由した正常系統への電力の回り込みが抑制されるので、連れ回り故障を防ぐことができる。

本発明の第２態様による電子制御装置は、複数の制御回路部（１５０、２５０）と、複数の信号線（３０３、３０４）と、回り込み抑制回路（５０５、５０７、６０５、６０５）と、を備える。制御回路部は、それぞれ分離されたグランドに接続される。信号線は、第１の制御回路部と第２の制御回路部とを接続する。制御回路部に対応して設けられる部品およびグランドの組み合わせを系統とする。回り込み抑制回路は、信号線で接続される一方の系統のグランドから、他方の系統への電力の回り込みを抑制する。相対的に高速での通信を行う信号線である高速信号線（３０３）に設けられる回り込み抑制回路（５０５、６０５）と、相対的に低速での通信を行う信号線である低速信号線（３０４）に設けられる回り込み抑制回路（５０７、６０７）とは、構成が異なっている。

これにより、一方の系統のグランドに断線や浮き等の断線異常が生じた場合であっても、信号線を経由した正常系統への電力の回り込みが抑制されるので、連れ回り故障を防ぐことができる。また、要求される通信速度に応じた回り込み抑制回路を用いることで、速度要求を満たしつつ、電力の回り込みを適切に抑制することができる。

第１実施形態によるステアリングシステムの概略構成図である。 第１実施形態による駆動装置の断面図である。 図２のＩＩＩ−ＩＩＩ線断面図である。 第１実施形態によるＥＣＵを示すブロック図である。 第１実施形態による電源リレーを説明する回路図である。 第１実施形態による回り込み防止回路を説明する回路図である。 第２実施形態による回り込み防止回路を説明する回路図である。 第３実施形態による回り込み防止回路を説明する回路図である。 第４実施形態による回り込み防止回路を説明する回路図である。 第５実施形態による回り込み防止回路を説明する説明図である。 第５実施形態によるグランド電位検出回路を説明する回路図である。 第６実施形態による回り込み防止回路を説明する説明図である。 第７実施形態による回り込み防止回路を説明するブロック図である。 グランド異常時の回り込み電流を説明する回路図である。 参考例の回り込み防止回路を説明する説明図である。 参考例の回り込み防止回路を説明する説明図である。

（第１実施形態）
以下、本発明による電子制御装置を図面に基づいて説明する。以下、複数の実施形態において、実質的に同一の構成には同一の符号を付して説明を省略する。

第１実施形態を図１〜図６に示す。図１に示すように、電子制御装置としてのＥＣＵ１０は、回転電機であるモータ８０の駆動を制御するモータ制御装置であって、モータ８０とともに、例えば車両のステアリング操作を補助するための電動パワーステアリング装置８に適用される。

図１は、電動パワーステアリング装置８を備えるステアリングシステム９０の構成を示す。ステアリングシステム９０は、操舵部材であるステアリングホイール９１、ステアリングシャフト９２、ピニオンギア９６、ラック軸９７、車輪９８、および、電動パワーステアリング装置８等を備える。

ステアリングホイール９１は、ステアリングシャフト９２と接続される。ステアリングシャフト９２には、操舵トルクを検出するトルクセンサ９４が設けられる。トルクセンサ９４は、第１センサ部１９４および第２センサ部２９４を有しており、各々自身の故障検出ができるセンサが二重化されている。ステアリングシャフト９２の先端には、ピニオンギア９６が設けられる。ピニオンギア９６は、ラック軸９７に噛み合っている。ラック軸９７の両端には、タイロッド等を介して一対の車輪９８が連結される。

運転者がステアリングホイール９１を回転させると、ステアリングホイール９１に接続されたステアリングシャフト９２が回転する。ステアリングシャフト９２の回転運動は、ピニオンギア９６によってラック軸９７の直線運動に変換される。一対の車輪９８は、ラック軸９７の変位量に応じた角度に操舵される。

電動パワーステアリング装置８は、モータ８０、モータ８０の回転を減速してステアリングシャフト９２に伝える動力伝達部としての減速ギア８９、および、ＥＣＵ１０等を備える。すなわち、本実施形態の電動パワーステアリング装置８は、所謂「コラムアシストタイプ」であるが、モータ８０の回転をラック軸９７に伝える所謂「ラックアシストタイプ」等としてもよい。本実施形態では、ステアリングシャフト９２が「駆動対象」に対応する。

図１、図２、図３および図４に示すように、モータ８０は、操舵に要するトルクの一部または全部を出力するものであって、電源としてのバッテリ１０１、２０１から電力が供給されることにより駆動され、減速ギア８９を正逆回転させる。モータ８０は、３相ブラシレスモータであって、ロータ８６０およびステータ８４０を有する。

モータ８０は、巻線組としての第１モータ巻線１８０および第２モータ巻線２８０を有する。モータ巻線１８０、２８０は電気的特性が同等であり、共通のステータ８４０に、互いに電気角３０［ｄｅｇ］ずらしてキャンセル巻きされる。これに応じて、モータ巻線１８０、２８０には、位相φが３０［ｄｅｇ］ずれた相電流が通電されるように制御される。通電位相差を最適化することで、出力トルクが向上する。また、６次のトルクリプルを低減することができ、騒音、振動の低減することができる。また、電流も分散されることで発熱が分散、平準化されるため、各センサの検出値やトルク等、温度依存の系統間誤差を低減可能であるとともに、通電可能な電流量を増やすことができる。なお、モータ巻線１８０、２８０の電気的特性は異なっていてもよい。

以下、第１モータ巻線１８０の通電制御に係る第１インバータ部１２０および第１制御回路部１５０等の組み合わせを第１系統Ｌ１、第２モータ巻線２８０の通電制御に係る第２インバータ部２２０および第２制御回路部２５０等の組み合わせを第２系統Ｌ２とする。また、第１系統Ｌ１に係る構成を主に１００番台で付番し、第２系統Ｌ２に係る構成を主に２００番台で付番する。また、第１系統Ｌ１および第２系統Ｌ２において、同様または類似の構成には、下２桁が同じとなるように付番する。以下適宜、「第１」を添え字の「１」、「第２」を添え字の「２」として記載する。

駆動装置４０は、モータ８０の軸方向の一方側にＥＣＵ１０が一体的に設けられており、いわゆる「機電一体型」であるが、モータ８０とＥＣＵ１０とは別途に設けられていてもよい。ＥＣＵ１０は、モータ８０の出力軸とは反対側において、シャフト８７０の軸Ａｘに対して同軸に配置されている。ＥＣＵ１０は、モータ８０の出力軸側に設けられていてもよい。機電一体型とすることで、搭載スペースに制約のある車両において、ＥＣＵ１０とモータ８０とを効率的に配置することができる。

モータ８０は、ステータ８４０、ロータ８６０、および、これらを収容するハウジング８３０等を備える。ステータ８４０は、ハウジング８３０に固定されており、モータ巻線１８０、２８０が巻回される。ロータ８６０は、ステータ８４０の径方向内側に設けられ、ステータ８４０に対して相対回転可能に設けられる。

シャフト８７０は、ロータ８６０に嵌入され、ロータ８６０と一体に回転する。シャフト８７０は、軸受８３５、８３６により、ハウジング８３０に回転可能に支持される。シャフト８７０のＥＣＵ１０側の端部は、ハウジング８３０からＥＣＵ１０側に突出する。シャフト８７０のＥＣＵ１０側の端部には、マグネット８７５が設けられる。

ハウジング８３０は、リアフレームエンド８３７を含む有底筒状のケース８３４、および、ケース８３４の開口側に設けられるフロントフレームエンド８３８を有する。ケース８３４とフロントフレームエンド８３８とは、ボルト等により互いに締結されている。リアフレームエンド８３７には、リード線挿通孔８３９が形成される。リード線挿通孔８３９には、モータ巻線１８０、２８０の各相と接続されるリード線１８５、２８５が挿通される。リード線１８５、２８５は、リード線挿通孔８３９からＥＣＵ１０側に取り出され、基板４７０に接続される。

ＥＣＵ１０は、カバー４６０、カバー４６０に固定されているヒートシンク４６５、ヒートシンク４６５に固定されている基板４７０、および、基板４７０に実装される各種の電子部品等を備える。

カバー４６０は、外部の衝撃から電子部品を保護したり、ＥＣＵ１０の内部への埃や水等の浸入を防止したりする。カバー４６０は、カバー本体４６１、および、コネクタ部１０３、２０３が一体に形成される。コネクタ部１０３、２０３は、カバー本体４６１と別体であってもよい。コネクタ部１０３、２０３の端子４６３は、図示しない配線等を経由して基板４７０と接続される。コネクタ数および端子数は、信号数等に応じて適宜変更可能である。コネクタ部１０３、２０３は、駆動装置４０の軸方向の端部に設けられ、モータ８０と反対側に開口する。

基板４７０は、例えばプリント基板であり、リアフレームエンド８３７と対向して設けられる。基板４７０には、２系統分の電子部品が系統ごとに独立して実装されており、完全冗長構成をなしている。本実施形態では、１枚の基板４７０に電子部品が実装されているが、複数枚の基板に電子部品を実装するようにしてもよい。

基板４７０の２つの主面のうち、モータ８０側の面をモータ面４７１、モータ８０と反対側の面をカバー面４７２とする。図３に示すように、モータ面４７１には、インバータ部１２０を構成するスイッチング素子１２１、インバータ部２２０を構成するスイッチング素子２２１、角度センサ１２６、２２６、カスタムＩＣ１３５、２３５等が実装される。角度センサ１２６、２２６は、マグネット８７５の回転に伴う磁界の変化を検出可能なように、マグネット８７５と対向する箇所に実装される。

カバー面４７２には、コンデンサ１２８、２２８、インダクタ１２９、２２９、および、制御回路部１５０、２５０を構成するマイコン等が実装される。図３では、制御回路部１５０、２５０を構成するマイコンについて、それぞれ「１５０」、「２５０」を付番した。コンデンサ１２８、２２８は、バッテリ１０１、２０１から入力された電力を平滑化する。また、コンデンサ１２８、２２８は、電荷を蓄えることで、モータ８０への電力供給を補助する。コンデンサ１２８、２２８、および、インダクタ１２９、２２９は、フィルタ回路を構成し、バッテリを共用する他の装置から伝わるノイズを低減するとともに、駆動装置４０からバッテリを共用する他の装置に伝わるノイズを低減する。なお、図３中には図示を省略しているが、電源リレー１２２、２２２、モータリレー１２５、２２５、および、電流センサ１２７、２２７等についても、モータ面４７１またはカバー面４７２に実装される。

図４に示すように、ＥＣＵ１０は、インバータ部１２０、２２０、および、制御回路部１５０、２５０等を備える。図中等、適宜、「制御回路部」を、単に「マイコン」という。ＥＣＵ１０には、コネクタ部１０３、２０３が設けられる。第１コネクタ部１０３には、第１電源端子１０５、第１グランド端子１０６、第１ＩＧ端子１０７、第１通信端子１０８、および、第１トルク端子１０９が設けられる。

第１電源端子１０５は、図示しないヒューズを経由して第１バッテリ１０１に接続される。第１電源端子１０５を経由して第１バッテリ１０１の正極から供給された電力は、電源リレー１２２、インバータ部１２０、および、モータリレー１２５を経由して、第１モータ巻線１８０に供給される。第１グランド端子１０６は、ＥＣＵ１０の内部の第１系統のグランドである第１グランドＧＮＤ１と、ＥＣＵ１０の外部の第１系統のグランドである第１外部グランドＧＢ１とに接続される。車のシステムにおいては金属ボデーが共通のＧＮＤプレーンとなっており、第１外部グランドＧＢ１はＧＮＤプレーン上の接続ポイントの１つを示し、第２バッテリ２０１の負極もこのＧＮＤプレーン上の接続ポイントに接続される。

第１ＩＧ端子１０７は、イグニッションスイッチ等である車両の始動スイッチと連動してオンオフ制御される第１スイッチを経由して第１バッテリ１０１の正極と接続される。第１ＩＧ端子１０７を経由して第１バッテリ１０１から供給された電力は、第１カスタムＩＣ１３５に供給される。第１カスタムＩＣ１３５には、第１ドライバ回路１３６、第１回路電源１３７、図示しないマイコン監視モニタ、および、図示しない電流モニタアンプ等が含まれる。

第１通信端子１０８は、第１車両通信回路１１１と、第１車両通信網１９５とに接続される。第１車両通信網１９５と第１制御回路部１５０とは、第１車両通信回路１１１を経由して、送受信が可能に接続される。また、第１車両通信網１９５と第２制御回路部２５０とは、受信のみ可能に接続され、第２制御回路部２５０が故障しても、第１制御回路部１５０を含む第１車両通信網１９５に影響がないように構成される。

第１トルク端子１０９は、トルクセンサ９４の第１センサ部１９４と接続される。第１センサ１９４の検出値は、第１トルク端子１０９および第１トルクセンサ入力回路１１２を経由して、第１制御回路部１５０に入力される。ここで第１センサ１９４および第１制御回路部１５０は、このトルクセンサ入力回路系の故障が検出されるように構成される。

第２コネクタ部２０３には、第２電源端子２０５、第２グランド端子２０６、第２ＩＧ端子２０７、第２通信端子２０８、および、第２トルク端子２０９が設けられる。第２電源端子２０５は、図示しないヒューズを経由して第２バッテリ２０１の正極に接続される。第２電源端子２０５を経由して第２バッテリ２０１から供給された電力は、電源リレー２２２、インバータ部２２０、および、モータリレー２２５を経由して、第２モータ巻線２８０に供給される。第２グランド端子２０６は、ＥＣＵ１０の内部の第２系統のグランドである第２グランドＧＮＤ２と、ＥＣＵ１０の外部の第２系統のグランドである第２外部グランドＧＢ２とに接続される。車のシステムにおいては金属ボデーが共通のＧＮＤプレーンとなっており、第２外部グランドＧＢ２はＧＮＤプレーン上の接続ポイントの１つを示し、さらに、第２バッテリ２０１の負極もこのＧＮＤプレーン上の接続ポイントに接続される。ここで、少なくとも異なった系統は、ＧＮＤプレーン上の同一の接続ポイントに接続しないよう構成される。

第２ＩＧ端子２０７は、車両の始動スイッチと連動してオンオフ制御される第２スイッチを経由して第２バッテリ２０１の正極と接続される。第２ＩＧ端子２０７を経由して第２バッテリ２０１から供給された電力は、第２カスタムＩＣ２３５に供給される。第２カスタムＩＣ２３５には、第２ドライバ回路２３６、第２回路電源２３７、図示しないマイコン監視モニタ、および、図示しない電流モニタアンプ等が含まれる。

第２通信端子２０８は、第２車両通信回路２１１と、第２車両通信網２９５とに接続される。第２車両通信網２９５と第２制御回路部２５０とは、第２車両通信回路２１１を経由して、送受信が可能に接続される。また、第２車両通信網２９５と第１制御回路部１５０とは、受信のみ可能に接続し、第１制御回路部１５０が故障しても、第２制御回路部２５０を含む第２車両通信網２９５に影響がないように構成される。

第２トルク端子２０９は、トルクセンサ９４の第２センサ部２９４と接続される。第２センサ２９４の検出値は、第２トルク端子２０９および第２トルクセンサ入力回路２１２を経由して、第２制御回路部２５０に入力される。ここで第２センサ２９４および第２制御回路部２５０は、このトルクセンサ入力回路系の故障が検出されるように構成される。

図４では、通信端子１０８、２０８は、それぞれ別途の車両通信網１９５、２９５に接続されているが、同一の車両通信網に接続されてもよい。また、図４では、車両通信網１９５、２９５として、ＣＡＮ（Controller Area Network）を例示しているが、ＣＡＮ−ＦＤ（ＣＡＮ with Flexible Data rate）やＦｌｅｘＲａｙ等、どのような規格のものでもよい。

第１インバータ部１２０は、スイッチング素子１２１を有する３相インバータであって、第１モータ巻線１８０の電力を変換する。第２インバータ部２２０は、スイッチング素子２２１を有する３相インバータであって、第２モータ巻線２８０の電力を変換する。

第１電源リレー１２２は、第１電源端子１０５と第１インバータ部１２０との間に設けられる。第１モータリレー１２５は、第１インバータ部１２０と第１モータ巻線１８０との間の各相に設けられる。第２電源リレー２２２は、第２電源端子２０５と第２インバータ部２２０との間の各相に設けられる。第２モータリレー２２５は、第２インバータ部２２０と第２モータ巻線２８０との間に設けられる。

本実施形態では、スイッチング素子１２１、２２１、電源リレー１２２、２２２、および、モータリレー１２５、２２５は、いずれもＭＯＳＦＥＴであるが、ＩＧＢＴ等の他の素子を用いてもよい。図５に示すように、第１電源リレー１２２をＭＯＳＦＥＴのように寄生ダイオードを有する素子で構成する場合、寄生ダイオードの向きが逆向きとなるように２つの素子１２３、１２４を直列に接続することが望ましい。第２電源リレー２２２も同様であるので図示を省略する。これにより、バッテリ１０１、２０１が誤って逆向きに接続された場合に、逆向きの電流が流れるのを防ぐことができる。電源リレー１２２、２２２は、メカリレーであってもよい。

図４に示すように、第１スイッチング素子１２１、第１電源リレー１２２および第１モータリレー１２５は、第１制御回路部１５０によりオンオフ作動が制御される。第２スイッチング素子２２１、第２電源リレー２２２および第２モータリレー２２５は、第２制御回路部２５０によりオンオフ作動が制御される。

第１角度センサ１２６は、モータ８０の回転角を検出し、検出値を第１制御回路部１５０に出力する。第２角度センサ２２６は、モータ８０の回転角を検出し、検出値を第２制御回路部２５０に出力する。ここで、第１角度センサ１２６と第１制御回路部１５０、および第２角度センサ２２６と第２制御回路部２５０は、各々の角度センサ入力回路系の故障が検出されるように構成される。

第１電流センサ１２７は、第１モータ巻線１８０の各相に通電される電流を検出する。第１電流センサ１２７の検出値は、カスタムＩＣ１３５内の増幅回路にて増幅され、第１制御回路部１５０に出力される。第２電流センサ２２７は、第２モータ巻線２８０の各相に通電される電流を検出する。第２電流センサ２２７の検出値は、カスタムＩＣ２３５内の増幅回路にて増幅され、第２制御回路部２５０に出力される。

第１ドライバ回路１３６は、第１制御回路部１５０からの制御信号に基づき、第１スイッチング素子１２１、第１電源リレー１２２および第１モータリレー１２５を駆動する駆動信号を各素子に出力する。第２ドライバ回路２３６は、第２制御回路部２５０からの制御信号に基づき、第２スイッチング素子２２１、第２電源リレー２２２および第２モータリレー２２５を駆動する駆動信号を各素子に出力する。

制御回路部１５０、２５０は、マイコン等を主体として構成され、内部にはいずれも図示しないＣＰＵ、ＲＯＭ、ＲＡＭ、Ｉ／Ｏ及び、これらの構成を接続するバスライン等を備えている。制御回路部１５０、２５０における各処理は、ＲＯＭ等の実体的なメモリ装置（すなわち、読み出し可能非一時的有形記録媒体）に予め記憶されたプログラムをＣＰＵで実行することによるソフトウェア処理であってもよいし、専用の電子回路によるハードウェア処理であってもよい。ここで、第１制御回路部１５０、および第２制御回路部２５０は、例えばロックドステップデュアルマイコン等を使用し、各々の自身の故障が検出されるように構成される。

第１制御回路部１５０は、第１スイッチング素子１２１のオンオフ作動を制御することで、第１モータ巻線１８０の通電を制御する。第２制御回路部２５０は、第２スイッチング素子２２１のオンオフ作動を制御することで、第２モータ巻線２８０の通電を制御する。これにより、モータ８０の駆動は、制御回路部１５０、２５０によって制御される。

第１制御回路部１５０は、第１電源リレー１２２および第１モータリレー１２５のオンオフ作動を制御する。また、第１制御回路部１５０および第１カスタムＩＣ１３５は、自系統である第１系統Ｌ１の異常を監視し、自系統を停止すべき異常が生じた場合、第１インバータ部１２０、第１電源リレー１２２および第１モータリレー１２５のいずれか１つ以上をオフにする。

第２制御回路部２５０は、第２電源リレー２２２および第２モータリレー２２５のオンオフ作動を制御する。また、第２制御回路部２５０および第２カスタムＩＣ２３５は、自系統である第２系統Ｌ２の異常を監視し、自系統を停止すべき異常が生じた場合、第２インバータ部２２０、第２電源リレー２２２および第２モータリレー２２５のいずれか１つ以上をオフにする。

第１制御回路部１５０は、第２系統Ｌ２の動作状態を監視する。その方法として前記第２系統Ｌ２の異常を検出した時に自系統を停止する回路（例えば、第２インバータ部２２０、第２電源リレー２２２、および第２モータリレー２２５）または信号線３０２のうち、少なくとも１つの状態を監視し、非常停止しているか否かを判断する。本実施形態では、第２ドライバ回路２３６から第２電源リレー２２２に出力される第２リレーゲート信号Ｖｒｇ２に基づいて第２電源リレー２２２の状態を監視する。

第２制御回路部２５０は、第１系統Ｌ１の動作状態を監視する。その方法として前記第１系統Ｌ１の異常を検出した時に自系統を停止する回路（例えば、第１インバータ部１２０、第１電源リレー１２２、および第１モータリレー１２５）または信号線３０１のうち、少なくとも１つの状態を監視し、非常停止しているか否かを判断する。本実施形態では、第１ドライバ回路１３６から第１電源リレー１２２に出力される第１リレーゲート信号Ｖｒｇ１に基づいて第１電源リレー１２２の状態を監視する。リレーゲート信号に替えて、電源リレー１２２を構成する２つの素子１２３、１２４間の中間電圧、制御回路部１５０から出力されるリレー駆動信号、または、電源リレー１２２とインバータ部１２０との間のリレー後電圧を用いて他系統監視を行ってもよい。第１制御回路部１５０での第２系統Ｌ２の監視についても同様である。

第１制御回路部１５０と第２制御回路部２５０とは、信号線３０１、３０２で接続され、マイコン間通信にて相互に情報を送受信可能である。信号線３０１は、第１制御回路部１５０が出力側、第２制御回路部２５０が入力側である。信号線３０２は、第２制御回路部２５０が出力側、第１制御回路部１５０が入力側である。すなわち信号線３０１、３０２は、入出力の向きが反対である。

図６に示すように、第１制御回路部１５０は、信号線３０１に対し、信号線３０１に接続される出力回路１５１、信号線３０１と第１回路電源１３７との間に設けられるダイオード１５２、および、信号線３０１と第１グランドＧＮＤ１との間に設けられるダイオード１５３を有する。また、第１制御回路部１５０は、信号線３０２に対し、信号線３０２に接続される入力回路１５６、信号線３０２と第１回路電源１３７との間に設けられるダイオード１５７、および、信号線３０２と第１グランドＧＮＤ１との間に設けられるダイオード１５８を有する。

第２制御回路部２５０は、信号線３０１に対し、信号線３０１に接続される入力回路２５１、信号線３０１と第２回路電源２３７との間に設けられるダイオード２５２、および、信号線３０１と第２グランドＧＮＤ２との間に設けられるダイオード２５３を有する。また、第２制御回路部２５０は、信号線３０２に対し、信号線３０２に接続される出力回路２５６、信号線３０２と第２回路電源２３７との間に設けられるダイオード２５７、および、信号線３０２と第２グランドＧＮＤ２との間に設けられるダイオード２５８を有する。

ダイオード１５２、１５３、１５７、１５８、２５２、２５３、２５７、２５８は、いずれも低電位側から高電位側への電流が許容されるように設けられている。図６等では、バッテリ１０１、２０１をＶｂａｔｔ１、２、回路電源１３７、２３７をＶｃｃ１、Ｖｃｃ２、および各系統の消費電流を電流源記号として記載する。以下主に、第１系統Ｌ１が出力側、第２系統Ｌ２が入力側である信号線３０１について説明する。なお、信号線３０２は、入出力を信号線３０１と反対にすればよい。

本実施形態では、第１系統Ｌ１と第２系統Ｌ２とで、グランドＧＮＤ１、ＧＮＤ２が分離されている。ここで、一方の系統にグランド電位浮きやグランド断線等のグランド異常が発生した場合、信号線３０１を経由した回り込み電流が発生する。本明細書では、グランド電位浮きやグランド断線を、単に「グランド異常」とし、図中適宜、×印で示す。また、第２グランドＧＮＤ２のグランド異常により流れる電流を破線の矢印Ａｘ２、第１グランドＧＮＤ１のグランド異常により流れる電流を一点鎖線の矢印Ａｘ１で示す。また、破線または一点鎖線の先が丸印にて止まっている箇所は、グランド異常発生時に、系統間を跨ぐ電流がここで遮断されることを示している。

例えば図１４に示す参考例では、第２系統Ｌ２にてグランド異常が生じた場合、矢印Ａｘ２で示すように、信号線３０１のダイオード２５３、１５２を経由して正常系統である第１系統Ｌ１に回り込む。これにより、信号線３０１に高電圧や過電流が加わったり、第１回路電源１３７の電圧が上昇したりすると、第１系統Ｌ１において、回路の誤作動や故障が生じる虞がある。例えばフォトカプラ、トランスなど用いた絶縁タイプのインターフェースを設けることで回り込み電流を防ぐことができる。しかしながら、これら絶縁タイプのインターフェースは、高価かつサイズが大きく、採算面や基板４７０の実装面積等の制約から、実装できない場合がある。

そこで本実施形態では、図６に示すように、第１制御回路部１５０と第２制御回路部２５０とを接続する信号線３０１、３０２に回り込み抑制回路５０１、６０１を設ける。以下、第１系統Ｌ１に設けられる回り込み抑制回路を構成する部品等を５００番台、第２系統Ｌ２に設けられる回り込み抑制回路を構成する部品等を６００番台とする。

本実施形態では、回り込み抑制回路５０１、６０１として、信号線３０１、３０２にそれぞれｎ（ｎは２以上の整数）個の抵抗を直列に挿入することで、回り込み電流を制限する。当該構成は、比較的低速での通信を行う信号線に好適に用いられる。詳細には、信号線３０１に、抵抗Ｒ１１〜Ｒ１ｎを直列に挿入する。また、信号線３０２には、抵抗Ｒｍ１〜Ｒｍｎを直列に挿入する。以下適宜、信号線３０１に設けられる抵抗をまとめて抵抗Ｒ１、信号線３０２に設けられる抵抗をまとめて抵抗Ｒｍとする。

第２系統Ｌ２にてグランド断線が生じた場合、グランド電位は、最大で、第２バッテリ２０１の電圧である第２バッテリ電圧Ｖｂａｔｔ２近くまで浮き上がる可能性がある。そこで、第２グランドＧＮＤ２のグランド電位が第２バッテリ電圧Ｖｂａｔｔ２まで浮き上がったときに第１系統Ｌ１側に流れる電流が、第１系統Ｌ１の誤作動や故障を引き起こさない値となるように、信号線３０１、３０２に抵抗を直列に挿入する。

なお、例えばショート故障等の抵抗値が低下する故障が抵抗Ｒ１、Ｒｍに生じとしても、機能的には正常動作が可能であるため、故障が検出されない潜在故障状態となる虞がある。この状態にて、グランド断線が生じた場合、両系統とも故障し、アシストを継続できなくなる虞がある。これを回避すべく、故障検出回路等を追加すると、回路構成が複雑になる。

そこで本実施形態では、抵抗の故障率が非常に低いことに着目し、回り込み抑制回路５０１、６０１として、信号線３０１、３０２に２つ以上の抵抗を挿入することで、故障の発生確率を大幅に下げる構成とした。例えば、１つの抵抗の故障率が１ＦＩＴ（Failure In Time＝１×１０^-9／ｈｒ）とすると、２つの抵抗が直列に接続されている場合に、２０年間で抵抗２つともが故障する確率λは、式（１）に示す如くであって、限りなく０に近い値となる。これにより、高安全、高品質、小型かつ低コストを、シンプルな構成にて実現可能である。なお、抵抗の故障率は、実際には１ＦＩＴより小さい。

λ＝（１×１０^-9）×（１×１０^-9）×２０×３６５×２４
＝１．７５×１０^-4［ＦＩＴ］ ・・・（１）

信号線３０１に設けられる抵抗Ｒ１の総抵抗Ｒｓについて説明する。最悪ケースとして、グランド断線により、グランドに他系統のバッテリ電圧がかかる場合を想定すると、総抵抗Ｒｓは、式（２）、（３）を満たす値に設定される。

Ｒｓ≧ｍ×（ＶＧ−Ｖｄ−Ｖｃ）／｛（ｍ−１）×Ｉａ｝ ・・・（２）

Ｉｓ＋Ｉｚ＝ΣＩｘ＊ ・・・（３）
ここで、Ｉｘ＊＝（ＶＧ−Ｖｄ＊−Ｖｃ）／Ｒｓ＊、＊＝１〜ｎ
但し、Ｒｓ＊のどれか１つは、Ｒｓ＊を構成する抵抗の１つがショートしたときの値とする。

式中の記号は、以下の通りである。なお、図６中には、系統番号や信号線番号を示す添え字を適宜付して記載した。
ＶＧ：グランド浮き最大値（≒グランド断線系統の電源電圧の最大値）
Ｉａ：回り込む信号線経路の許容電流値＝Ｍｉｎ［Ｉａ１，Ｉａ２］
Ｖｄ：Ｒｓを除く回り込み経路の電圧降下（配線抵抗、寄生Ｄｉ、Ｚｄｉなど）
Ｖｃ：回り込む電源系の電源電圧
Ｉｓ：回り込む電源系の電源引込電流
ユニポーラ電源の場合は、Ｉｓ＝０
Ｉｚ：回り込む電源系の負荷電流
ｍ：同一電源系に回り込む系統間信号数
ｎ：シリーズ抵抗数

式（２）、（３）より、信号線３０１、３０２に挿入する抵抗の総抵抗Ｒｓが大きいほど余裕度が上がるが、その反面、総抵抗Ｒｓが大きくなると、信号線３０１、３０２のリーク電流耐性が低下したり、信号線３０１、３０２の寄生容量による信号遅延により通信速度が低下したりする。そのため、これらの点を考慮し、所望の信号周波数や閾値が成り立つようにインターフェース設計することで、総抵抗Ｒｓの上限が決まる。

以上説明したように、ＥＣＵ１０は、複数の制御回路部１５０、２５０と、信号線３０１、３０２と、回り込み抑制回路５０１、６０１と、を備える。制御回路部１５０、２５０は、それぞれ分離されたグランドに接続される。信号線は、第１の制御回路部１５０と、第２の制御回路部２５０と、を接続する。ここで、制御回路部１５０、２５０に対応して設けられる部品およびグランドの組み合わせを系統とする。回り込み抑制回路５０１、６０１は、信号線３０１、３０２で接続される一方の系統のグランドから、他方の系統への電力の回り込みを抑制する。一部の系統にグランド浮きやグランド断線等のグランド異常が生じた場合であっても、信号線３０１、３０２を経由して正常系統に電力が回り込むのが抑制され、正常系統の故障を引き起こす連れ回り故障を防ぐことができ、正常系統を用いての制御を継続することができる。

本実施形態の回り込み抑制回路５０１、６０１は、直列接続されるｎ（ｎは２以上の整数）個の抵抗Ｒ１１〜Ｒ１ｎ、Ｒｍ１〜Ｒｍｎを有する。抵抗値を適切に設定することで、比較的簡素な構成にて、信号伝達を許容しつつ、回り込み電流を適切に抑制することができる。さらに、この構成において、配線容量は配線長に比例して分布定数的に存在するため、出力側に近い抵抗の抵抗値を相対的に小さく、入力側に近い抵抗の抵抗値を相対的に大きく設定する構成にすれば、信号の周波数特性を改善できる。

（第２実施形態、第３実施形態）
第２実施形態を図７に、第３実施形態を図８に示す。以下の実施形態では、信号線３０１に設けられる回り込み抑制回路を中心に説明する。

図７に示すように、第２実施形態では、第２系統Ｌ２に設けられる回り込み抑制回路６０２は、ｎチャネル型のＦＥＴ（電界効果トランジスタ）６２１、および、抵抗６２２、６２３を有する。第１制御回路部１５０の出力端子は、抵抗５１１を経由して、ＦＥＴ６２１のゲートに接続される。ＦＥＴ６２１のゲートと第２グランドＧＮＤ２との間には、抵抗６２２が設けられる。ＦＥＴ６２１のソースは、抵抗６２２と第２グランドＧＮＤ２との間に接続される。ＦＥＴ６２１のドレインは、第２制御回路部２５０の入力端子と接続される。また、ＦＥＴ６２１のドレインは、抵抗６２３を経由して第２回路電源２３７と接続される。ＦＥＴ６２１には、低電位側から高電位側への通電を許容する保護ダイオードが設けられる。後述の他のＦＥＴにも同様に保護ダイオードが設けられている。

図８に示すように、第３実施形態では、第２系統Ｌ２に設けられる回り込み抑制回路６０３は、ｐチャネル型のＦＥＴ６３１、および、抵抗６３２、６３３を有する。第１制御回路部１５０の出力端子は、抵抗５１１を経由して、ＦＥＴ６３１のゲートに接続される。ＦＥＴ６３１のゲートと第２回路電源２３７との間には、抵抗６３２が設けられる。ＦＥＴ６３１のソースは、抵抗６３２と第２回路電源２３７との間に接続される。ＦＥＴ６３１のドレインは、第２制御回路部２５０の入力端子と接続される。また、ＦＥＴ６３１のドレインは、抵抗６３３を経由して第２グランドＧＮＤ２と接続される。

ＦＥＴ６２１、６３１には、両系統のバッテリ電圧Ｖｂａｔｔ１、Ｖｂａｔｔ２以上のゲート耐圧のものが用いられる。第２実施形態の回り込み抑制回路６０２および第３実施形態の回り込み抑制回路６０３は、第１実施形態と同様、比較的低速な信号線に好適に用いられる。また、抵抗６２２、６３２の抵抗値が大きければ、回り込み電流を抑制可能であるので、抵抗５１１は省略可能である。

なお、回り込み抑制回路６０２、６０３では、一次故障として、ＦＥＴ６２１、６３１のゲートショートや、抵抗６２２、６３２のショート故障が発生し、次いで第２グランドＧＮＤ２の断線やグランド浮きが発生すると、２系統同時故障となる。そのため、ＦＥＴ６２１のゲートショートまたは抵抗６２２、６３２のショート故障が発生した際に、当該異常を速やかに検出可能に構成することが望ましい。例えば、電源立ち上げ時にＯＮ、ＯＦＦ信号を出力し、確認するシーケンスを追加する。「電源」は、回路電源１３７、２３７に対応する。もしくは、シリアル通信、パルス幅変調（ＰＷＭ）通信やパルス周波数変調（ＰＦＭ）通信などのパルス信号化するなどして、常時異常検出できるように構成する。ここで、パルス化した信号線で送るデータに、ＥＣＣ（Error Correction Code）、パリティ、または、ＣＲＣ（Cyclic Redundancy Check）等のチェックデータを加えるようにすれば、信号異常の検出感度をより高めることができる。そして、異常が検知された場合、車両停止等の安全状態に移行するように設計する。また、その後にＧＮＤ異常が発生したとしても、例えば、抵抗５１１を追加するなどして、第１系統Ｌ１が従属故障とならないよう設計することで、安全性を担保することができる。このような異常検出に係る構成は、第１実施形態、および、後述の実施形態にも適用可能である。

回り込み抑制回路６０２、６０３は、信号が入力される側の系統に設けられ、少なくとも１つの電界効果トランジスタであるＦＥＴ６２１、６３１を有する。第２実施形態では、ＦＥＴ６２１はｎチャネル型であって、回り込み抑制回路６０２は、ＦＥＴ６２１に加え、第１抵抗である抵抗６２２、および、第２抵抗である抵抗６２３を有する。抵抗６２２は、ＦＥＴ６２１のゲートと自系統のグランドとの間に設けられる。抵抗６２３は、ＦＥＴ６２１のソースと自系統の回路電源２３７との間に設けられる。

第３実施形態では、ＦＥＴ６３１は、ｐチャネル型であって、回り込み抑制回路６０３は、ＦＥＴ６３１に加え、第１抵抗である抵抗６３２、および、第２抵抗である抵抗６３３を有する。抵抗６３２は、ＦＥＴ６３１のゲートと自系統の回路電源２３７との間に設けられる。抵抗６３３は、ＦＥＴ６３１のドレインと自系統のグランドとの間に設けられる。このように構成しても、グランド異常時の回り込み電流を適切に抑制することができる。

信号線３０１、３０２のうちの少なくとも１つは、オンまたはオフの二値を送受信するものである。制御回路部１５０、２５０は、制御回路部１５０、２５０へ電力を供給する回路電源１３７、２３７の立ち上げ時に、オンおよびオフの信号を出力し、回り込み抑制回路６０２、６０３の異常の有無を判定可能である。また、信号線３０１、３０２のうちの少なくとも１つは、パルス化された信号を送受信するものである。好ましくは、パルス化された信号には、送信データ、および、異常検出用のチェックデータが含まれる。異常検出用のチェックデータは、例えば、ＥＣＣ、パリティまたはＣＲＣ等である。これにより、回り込み抑制回路６０２、６０３の異常を適切に検出することができる。

（第４実施形態）
第４実施形態を図９に示す。本実施形態の回り込み抑制回路６０４は、第２系統Ｌ２に設けられ、２つのＦＥＴ６４１、６４２を有する。高電位側に設けられるＦＥＴ６４１はｐチャネル型、低電位側に設けられるＦＥＴ６４１はｎチャネル型である。ＦＥＴ６４１のソースは第２回路電源２３７に接続され、ドレインはＦＥＴ６４２のドレインと接続される。ＦＥＴ６４２のソースは、第２グランドＧＮＤ２に接続される。ＦＥＴ６４１、６４２のゲートは、第１制御回路部１５０の出力端子と接続される。第２制御回路部２５０の入力端子は、ＦＥＴ６４１のドレインとＦＥＴ６４２のドレインとの間に接続される。

ＦＥＴ６４１、６４２には、両系統のバッテリ電圧Ｖｂａｔｔ１、Ｖｂａｔｔ２以上のゲート耐圧のものが用いられる。本実施形態の回り込み抑制回路６０４は、上記実施形態と比較し、相対的に高速な信号線に適応可能である。なお、第２実施形態および第３実施形態と同様、ＦＥＴ６４１、６４２のゲートショートが発生した際に当該異常を速やかに検出可能に構成することが望ましい。例えば、電源立ち上げ時にＯＮ、ＯＦＦ信号を出力し確認するシーケンスを追加、もしくはパルス信号化するなどして、常時異常を検出できるように構成する。そして、異常が検知された場合、速やかに車両停止等の安全状態に移行するように設計する。また、その後にＧＮＤ異常が発生したとしても、例えば、抵抗５１１を追加するなどして、第１系統Ｌ１が従属故障とならないよう設計することで、安全性を担保することができる。

本実施形態では、回り込み抑制回路６０４は、２つのＦＥＴ６４１、６４２を有し、一方のＦＥＴ６４１は、ｐチャネル型であって高電位側に設けられ、他方のＦＥＴ６４２はｎチャネル型であって低電位側に設けられる。このように構成しても、グランド異常時の回り込み電流を適切に抑制することができる。

（第５実施形態）
第５実施形態を図１０に示す。本実施形態の回り込み抑制回路５０５、６０５は、ＣＭＯＳロジックＩＣを用いており、比較的高速での通信が要求される信号線に好適に用いられる。本実施形態では、信号線３０１は、第１制御回路部１５０と回り込み抑制回路５０５とを接続する出力線３１１、回り込み抑制回路５０５、６０５間を接続する系統間接続線３１２、および、回り込み抑制回路６０５と第２制御回路部２５０とを接続する入力線３１３を有する。

第１系統Ｌ１に設けられる回り込み抑制回路５０５は、ロジックＩＣ５５０、および、ダイオード５５６、５５７を有する。ダイオード５５６はロジックＩＣ５５０の高電位側に設けられ、ダイオード５５７はロジックＩＣ５５０の低電位側に設けられる。

ロジックＩＣ５５０は、ＦＥＴ５５１、５５２、および、静電気保護素子の定電圧ダイオード５５３を有する。なお、静電気保護素子は、入力と電源間およびＧＮＤと入力間のダイオード構成であってもよい。高電位側に設けられるＦＥＴ５５１はｐチャネル型、低電位側に設けられるＦＥＴ５５２はｎチャネル型である。ＦＥＴ５５１のソースはダイオード５５６を経由して第１回路電源１３７に接続され、ドレインはＦＥＴ５５２のドレインと接続される。ＦＥＴ５５２のソースは、ダイオード５５７を経由して第１グランドＧＮＤ１と接続される。ＦＥＴ５５１、５５２のゲートは、出力線３１１を経由して第１制御回路部１５０の出力端子と接続される。ＦＥＴ５５１のドレインとＦＥＴ５５２のドレインとの間には、系統間接続線３１２の一端が接続される。定電圧ダイオード５５３は、アノードがＦＥＴ５５２ソースに接続され、カソードが入力線３１３に接続される。

第２系統Ｌ２に設けられる回り込み抑制回路６０５は、ロジックＩＣ６５０、および、ダイオード６５６、６５７を有する。ダイオード５６５はロジックＩＣ６５０の高電位側に設けられ、ダイオード６５７はロジックＩＣ６５０の低電位側に設けられる。ダイオード５５６、６５６は、省略してもよい。

ロジックＩＣ６５０は、ＦＥＴ６５１、６５２、および、静電気保護素子の定電圧ダイオード６５３を有する。高電位側に設けられるＦＥＴ６５１はｐチャネル型、低電位側に設けられるＦＥＴ６５２はｎチャネル型である。ＦＥＴ６５１のソースはダイオード６５６を経由して第２回路電源２３７に接続され、ドレインはＦＥＴ６５２のドレインと接続される。ＦＥＴ６５２のソースは、ダイオード６５７を経由して第２グランドＧＮＤ２と接続される。ＦＥＴ６５１、６５２のゲートは、系統間接続線３１２の他端と接続される。第２制御回路部２５０の入力端子は、ＦＥＴ６５１のドレインとＦＥＴ６５２のドレインとの間に接続される。定電圧ダイオード６５３は、アノードがＦＥＴ６５２のソースに接続され、カソードが系統間接続線３１２に接続される。定電圧ダイオード５５３、６５３を設けることで、ＦＥＴ５５１、５５２、６５１、６５２が静電気から保護される。本実施形態のロジックＩＣ５５０、６５０は、各系統のバッテリ電源１０１、２０１からの電圧Ｖｂａｔｔ１およびＶｂａｔｔ２よりも耐圧が低い。

入力側である第２グランドＧＮＤ２のグランド異常が生じた場合、ダイオード６５７の逆耐圧が高いため、破線の通電経路で示すように、第２グランドＧＮＤ２からの回り込みはなく回路故障には至らない。また、第２回路電源２３７からの回り込みについては、第１制御回路部１５０からの出力がＬｏであればロジックＩＣ５５０の低電圧側のＦＥＴ５５２がオフとなるため、通常耐圧の２倍を超えても回路故障には至らない。一方、第１制御回路部１５０からの出力がＨｉの場合はロジックＩＣ５５０の低電圧側のＦＥＴ５５２がオンとなるため、第２回路電源２３７の電圧に第２グランドＧＮＤ２の電位を加えた電圧がロジックＩＣ６５０の高電圧側ＦＥＴ６５１のソースとゲート間に印加される。この印加電圧がロジックＩＣの６５０の素子耐圧を超えると、破線の矢印で示す経路の大電流が第１グランドＧＮＤ１に流れ、ロジックＩＣ５５０の低電圧側ＦＥＴ５５２の故障に至る可能性はあるが、連れ回り故障はここで止まり第１系統Ｌ１の機能故障には至らない。

出力側である第１グランドＧＮＤ１のグランド異常が生じた場合は、一点鎖線の通電経路で示すように、第１グランドＧＮＤ１からの回り込みはなく回路故障には至らない。第１回路電源１３７からの回り込みについては、第１制御回路部１５０からの出力がＨｉであれば、ロジックＩＣ５５０、６５０の高電位側のＦＥＴ５５１、６５１がオフとなるため、通常耐圧の２倍を超えても回路故障には至らない。一方、第１制御回路部１５０からの出力がＬｏの場合は、ＦＥＴ５５１、６５１がオンとなるため、第１回路電源１３７の電圧の第１グランドＧＮＤ１の電位を加えた電圧が信号線３０１に印加される。この印加電圧がロジックＩＣ６５０の素子耐圧より大きくなると、一点鎖線の矢印で示す経路の大電流が第２グランドＧＮＤ２に流れ、ロジックＩＣ６５０のダイオード５５３の故障に至る可能性があるが、連れ回り故障はここで止まり第２系統Ｌ２の機能故障には至らない。

加えて、ＧＮＤ異常時の連れ回り故障を防止するため、本実施形態では、出力側の系統である第１系統にグランド電位検出部５８０を設け、グランド異常とならない範囲内で予め設定されたグランド浮き判定値を超えて浮いた場合、ロジックＩＣ５５０の出力論理を切り替え、耐圧を超えないように動作させることで、連れ回り故障を防ぐ。

ここで、ロジックＩＣ５５０、６５０の入力耐圧が低く、グランド異常で回路破壊の虞がある場合を例に説明する。出力側の系統である第１系統にグランド電位検出部５８０を設け、ＩＣ６５０の入力耐圧を超えないように予め設定された第２グランド浮き判定値を第２グランド電位が超えて浮いた場合、ロジックＩＣ６５０の出力論理をＨｉに切り替え、耐圧を超えないように動作させることで、連れ回り故障を防ぐことができる。同様に、ＩＣ６５０の入力耐圧を超えないように予め設定された第１グランド浮き判定値を第１グランド電位が超えて浮いた場合、ロジックＩＣ５５０の出力論理をＬｏに切り替え、耐圧を超えないように動作させることで、連れ回り故障を防ぐことができる。

グランド電位検出部５８０を図１１に基づいて説明する。第１グランド電位検出部５８０は、抵抗５８１〜５８３、および、コンデンサ５８４を有する。抵抗５８１、５８２は分圧抵抗を構成し、抵抗５８３およびコンデンサ５８４はフィルタ回路を構成する。フィルタ回路を設けることで、検出値のノイズを低減することができる。

抵抗５８１は、一端が回路電源１３７および制御回路部１５０に内蔵されているアナログデジタル変換器（以下、「ＡＤＣ」）の参照電圧の高電圧側ＡＤＲＥＦ＋端子に接続され、他端が抵抗５８２に接続される。抵抗５８２は、一端が抵抗５８１に接続され、他端が他系統グランドである第２グランドＧＮＤ２に接続される。抵抗５８３は、一端が抵抗５８１、５８２の間に接続され、他端が制御回路部１５０のＡＤＣ入力端子（以下、「ＡＤＩＮ１端子」）に接続される。制御回路部１５０は、抵抗５８３の端子電圧をデジタル値ＡＤＣ１に変換する。その値に基づいて、第１グランドＧＮＤ１および第２グランドＧＮＤ２のグランド異常を検出する。コンデンサ５８４は、高電位側が抵抗５８３と制御回路部１５０のＡＤＩＮ１端子との間とに接続され、低電位側が自系統グランドである第１グランドＧＮＤ１と制御回路部１５０のＡＤＣ参照電圧の低電圧側ＡＤＲＥＦ−端子との間に接続される。

このようにグランド電位検出部５８０を構成し、閾値を適切に設定すれば、制御回路部１５０は、ＡＤＩＮ１端子の検出値に基づいて、自系統のグランド異常および他系統のグランド異常を検出可能である。なお、グランド電位検出部５８０の回路構成は、図１１に示したものに限らず、自系統および他系統のグランド異常を検出可能ならどのような回路としてもよい。また、グランド電位検出部５８０を省略し、例えば系統間に相互通信線がある場合の通信異常等、グランド浮きによって動作が変化する事象を検出することで代替えしてもよい。

本実施形態では、ダイオード５５６、５５７、６５６、６５７のショート故障を検出することができず潜在故障となるが、その後にグランド異常が発生したとしても、ロジックＩＣ５５０、６５０のグランド側に電流が流れる構成となっているため、最終的には、信号線３０１の断線故障となり、連れ回り故障には至らず、正常系統での駆動を継続可能である。

他方、図１５に示す参考例では、回り込み抑制回路５９１のロジックＩＣ５９５は、定電圧ダイオード５５３に替えて、２つのダイオード５９６、５９７が設けられている。また回り込み抑制回路６９１のロジックＩＣ６９５は、定電圧ダイオード６５３に替えて、２つのダイオード６９６、６９７が設けられている。この回路構成では、ダイオード６５６のショート故障が潜在故障となっている状態にて、第１系統Ｌ１のグランド異常が発生すると、一点鎖線の矢印Ａｘ３に示すように、第２回路電源２３７の電圧が上昇し、第２系統Ｌ２の素子破壊や誤作動が生じ、両系統の同時故障となる虞がある。なお、図中の素子に付された×印は、グランド異常により破壊される虞があることを意味する。

本実施形態の回り込み抑制回路５０５、６０５は、論理回路としてのロジックＩＣ５５０、６５０を有する。ロジックＩＣ５５０は、ＣＭＯＳ回路であって、２つのＦＥＴ５５１、５５２、および、定電圧ダイオード５５３を有する。定電圧ダイオード５５３は、ＦＥＴ５５１、５５２のゲートと接続されるゲート信号線である出力線３１１と、低電位側のＦＥＴ５５２のソースとの間に設けられる。同様に、ロジックＩＣ６５０は、ＣＭＯＳ回路であって、２つのＦＥＴ６５１、６５２、および、定電圧ダイオード６５３を有する。定電圧ダイオード６５３は、ＦＥＴ６５１、６５２のゲートと接続されるゲート信号線である系統間接続線３１２と、低電位側のＦＥＴ６５２のソースとの間に設けられる。

また、回り込み抑制回路５０５、６０５は、ロジックＩＣ５５０、６５０と自系統のグランドとの間に設けられ、グランド側への通電のみを許容するダイオード５５７、６５７を有する。このように構成しても、グランド異常時の回り込み電流を適切に抑制することができる。また、回り込み抑制回路５０５、６０５に論理回路を用いることで、通信速度の低下を防ぐことができるので、高速での通信が要求される場合に好適に用いることができる。

少なくとも信号出力側の系統には、グランド電位に係る値を検出するグランド電位検出部５８０が設けられる。信号出力側の制御回路部１５０は、グランド電位検出部５８０の検出値に応じて信号出力論理を切り替える。これにより、ロジックＩＣ５５０、６５０の耐圧が低い場合であっても、出力論理の切り替えることで、耐圧を超えないように動作させることで、連れ回り故障を防ぐことができる。また、上記実施形態と同様の効果を奏する。

（第６実施形態）
第６実施形態を図１２に示す。本実施形態の回り込み抑制回路５０６、６０６は、ダイオード５５７、６５７が省略されている点が第５実施形態の回り込み抑制回路５０５、６０５と異なっている。なお、図１２では、グランド電位検出部５８０の記載を省略した。

本実施形態において、入力側である第２系統Ｌ２にてグランド異常が発生した場合、定電圧ダイオード６５３を経由して信号線３０１に電流が回り込む。ここで、第１系統Ｌ１のロジックＩＣ５５０の出力とグランド間の耐圧が低く、ＦＥＴ５５２がショートすることで、ロジックＩＣ５５０の出力とロジックＩＣ６５０の入力との間のボンディングワイヤが溶断するように構成することで、正常系統である第１系統Ｌ１の連れ回り故障を防ぐことができる。

もしくは、ロジックＩＣ６５０がＣＭＯＳ論理回路を複数有するものであって、複数の信号を系統間でやり取りするものであれば、第２グランドＧＮＤ２のグランド異常時に第２グランドＧＮＤ２に複数のＣＭＯＳ論理回路の総計した電流が流れるようにすることで、ロジックＩＣ６５０のグランドのボンディングワイヤが溶断するように構成して、第１系統Ｌ１の連れ回り故障を防ぐようにしてもよい。

図１６に示す参考例の回り込み抑制回路５９２、６９２は、ダイオード５５７、６５７が省略されている点が図１５の回り込み抑制回路５９１、６９２と異なる。図１６の例では、第１グランドＧＮＤ１にグランド異常が生じた場合、第１回路電源１３７および第１グランドＧＮＤ１から信号線３０１を経由して第２回路電源２３７に電流が回り込むことで、第２回路電源２３７の電圧上昇が生じ、第２回路電源２３７に繋がる素子の誤作動や素子破壊を引き起こす虞がある。なお、これを防止するために、ダイオード６５６を設けたとしても、第２系統Ｌ２の電源グランド間耐圧電圧（例えば６．５〜１０［Ｖ］）を超え、ショート破壊による過電流が流れると、第２回路電源２３７の電圧が低下することで、第２系統Ｌ２が停止し、両系統共に動作できなくなる虞がある。

本実施形態では、図１２に示すように、ロジックＩＣ６５０には、入力側とＦＥＴ６５１の高電位側とを接続するダイオード６９６が設けられていないので、第１系統Ｌ１から第２回路電源２３７への経路を遮断することができる。そして、故障モードとして、ロジックＩＣ６５０の入力−グランド間に設けられる定電圧ダイオード６１５がショートすることで、ロジックＩＣ６５０の入力端子、または、ロジックＩＣ５５０の出力端子のボンディングが溶断するよう構成することで、正常系統である第２系統Ｌ２の連れ回り故障を防ぐことができる。このように構成しても、上記実施形態と同様の効果を奏する。

（第７実施形態）
第７実施形態を図１３に示す。本実施形態では、制御回路部１５０、２５０間を接続する信号線３０３、３０４は、信号線３０１と同様、第１制御回路部１５０が出力側、第２制御回路部２５０が入力側の例である。本実施形態では、比較的高速での通信が要求される信号線である高速信号線３０３には、第５実施形態にて説明した回り込み抑制回路５０５、６０５が設けられる。高速信号線３０３は、例えば車両通信網１９５と接続されるＣＡＮ信号線である。図１３では、車両通信回路１１１、２１１および通信端子１０８、２０８等の記載は省略した。

一方、信号線３０３と比較し、相対的に低速での通信が行われる信号線である低速信号線３０４には、回り込み抑制回路５０７、６０７が設けられる。低速信号線３０４には、第１実施形態と同様、回り込み抑制回路５０１、６０１としてｎ（ｎは２以上の整数）個の抵抗が直列に挿入されている。図１３においては、代表として抵抗Ｒ１１、Ｒ１ｎを図示した。通信速度に応じた回り込み抑制回路を設けることで、要求される通信速度を満たしつつ、構成を簡素化することができる。

なお、相対的に高速での通信を行う信号線に設けられる回り込み抑制回路を第４実施形態または第６実施形態のもの、相対的に低速での通信を行う信号線に設けられる回り込み抑制回路を第２実施形態または第３実施形態のものとしてもよい。

本実施形態のＥＣＵ１０は、複数の制御回路部１５０、２５０と、複数の信号線３０３、３０４と、回り込み抑制回路５０５、５０７、６０５、６０７と、を備える。制御回路部１５０、２５０は、それぞれ分離されたグランドに接続される。信号線３０３、３０４は、第１の制御回路部１５０と第２の制御回路部２５０と、を接続する。回り込み抑制回路５０５、５０７、６０５、６０７は、信号線３０３、３０４で接続される一方の系統のグランドから、他方の系統への電力の回り込みを抑制する。

相対的に高速での通信を行う信号線である高速信号線３０３に設けられる回り込み抑制回路５０５、６０５と、相対的に低速での通信を行う信号線である低速信号線３０４に設けられる回り込み抑制回路５０７、６０７とは、構成が異なっている。詳細には、高速信号線３０３に設けられる回り込み抑制回路５０５、６０５は、論理回路であるロジックＩＣ５５０、６５０を有する。低速信号線３０４に設けられる回り込み抑制回路５０７、６０７は、直列接続されるｎ（ｎは２以上の整数）個の抵抗（Ｒ１１、Ｒ１ｎ）を有する。

これにより、要求される通信速度に応じ、適切な回り込み抑制回路５０５、６０５、５０７、６０７を選択することができる。特に、高速信号線３０３の回り込み抑制回路５０５、５０６には論理回路を用い、低速信号線３０４の回り込み抑制回路５０７、６０７として複数の抵抗を直列に挿入することで、要求される通信速度を満たしつつ、可及的簡素な構成にて、グランド異常時における正常系統への電力の回り込みを抑制することができる。

ＥＣＵ１０は、車両に搭載されるモータ８０を制御するものであって、高速信号線３０３は、他の制御装置との通信を行う車両通信網１９５と接続されている。これにより、車両通信網１９５の通信速度要求を満たしつつ、回り込み電流を適切に抑制することができる。

（他の実施形態）
上記実施形態では、信号線に設けられる回り込み抑制回路として、直列接続される２以上の抵抗、ＦＥＴを用いた回路、および、ＣＭＯＳ回路を用いたものを例示した。他の実施形態では、回り込み抑制回路は、グランド異常が生じたときに、当該グランドから正常系統への電力の回り込みを抑制可能であれば、どのような回路構成としてもよい。

上記実施形態では、モータ巻線、インバータ部および制御回路部が２つずつ設けられる。他の実施形態では、巻線組、インバータ部および制御回路部を３つ以上設け、３系統以上としてもよい。また、１つの系統に制御部を複数設ける、あるいは、１つの制御部に対して複数の駆動回路および巻線組を設ける、といった具合に、各系統の部品を複数設けてもよい。また、複数のインバータ部に対して１組のモータ巻線を設けてもよい。

上記実施形態では、回転電機は、３相のブラシレスモータである。他の実施形態では、回転電機は、ブラシレスモータに限らず、どのようなモータとしてもよい。また、回転電機は、モータに限らず、発電機であってもよいし、電動機と発電機の機能を併せ持つ、所謂モータジェネレータであってもよい。

上記実施形態では、電子制御装置は、電動パワーステアリング装置に適用される。他の実施形態では、電子制御装置を電動パワーステアリング装置以外の装置に適用してもよい。以上、本発明は、上記実施形態になんら限定されるものではなく、発明の趣旨を逸脱しない範囲において種々の形態で実施可能である。

１０・・・ＥＣＵ（電子制御装置）
１５０、２５０・・・制御回路部 ３０１〜３０４・・・信号線
３０３・・・高速信号線 ３０４・・・低速信号線
３１１・・・出力線（ゲート信号線） ３１２・・・系統間接続線（ゲート信号線）
５０１、５０５〜５０７、６０１〜６０７・・・回り込み抑制回路
５５０、６５０・・・ロジックＩＣ（論理回路）
５５１、５５２、６２１、６３１、６４１、６４２、６５１、６５２
・・・ＦＥＴ（電界効果トランジスタ）
５５３、５６３・・・定電圧ダイオード
Ｒ１１〜Ｒ１ｎ、Ｒｍ１〜Ｒｍｎ・・・抵抗

Claims (17)

1. それぞれ分離されたグランドに接続される複数の制御回路部（１５０、２５０）と、
   第１の前記制御回路部と第２の前記制御回路部とを接続する信号線（３０１〜３０４）と、
   前記制御回路部に対応して設けられる部品およびグランドの組み合わせを系統とすると、前記信号線で接続される一方の系統のグランドから、他方の系統への電力の回り込みを抑制する回り込み抑制回路（５０１、５０５〜５０７、６０１〜６０７）と、
   を備える電子制御装置。
2. 前記回り込み抑制回路（５０５、５０６、６０５、６０６）は、論理回路（５５０、６５０）を有する請求項１に記載の電子制御装置。
3. 前記論理回路は、ＣＭＯＳ回路であって、２つの電界効果トランジスタ（５５１、５５２、６５１、６５２）、および、前記電界効果トランジスタのゲートと接続されるゲート信号線（３１１、３１２）と低電位側の前記電界効果トランジスタ（５５２、６５２）のソースとの間に設けられる定電圧ダイオード（５５３、６５３）を有する請求項２に記載の電子制御装置。
4. 前記回り込み抑制回路（５０５、６０５）は、前記論理回路と自系統のグランドとの間に設けられ、グランド側への通電のみを許容するダイオード（５５７、６５７）を有する請求項２または３に記載の電子制御装置。
5. 少なくとも信号出力側の系統には、グランド電位に係る値を検出するグランド電位検出部（５８０）が設けられ、
   信号出力側の前記制御回路部（１５０）は、前記グランド電位検出部の検出値に応じて信号出力論理を切り替える請求項２〜４のいずれか一項に記載の電子制御装置。
6. 前記回り込み抑制回路（５０１、５０７、６０１、６０７）は、直列接続されるｎ（ｎは２以上の整数）の抵抗（Ｒ１１〜Ｒ１ｎ、Ｒｍ１〜Ｒｍｎ）を有する請求項１に記載の電子制御装置。
7. 前記抵抗のうち、出力側の少なくとも１つは、入力側よりも抵抗値が相対的に小さく設定されている請求項６に記載の電子制御装置。
8. 前記回り込み抑制回路（６０２〜６０４）は、信号が入力される側の系統に設けられ、少なくとも１つの電界効果トランジスタ（６２１、６３１、６４１、６４２）を有する請求項１に記載の電子制御装置。
9. 前記電界効果トランジスタ（６２１）は、ｎチャネル型であって、
   前記回り込み抑制回路（６０２）は、前記電界効果トランジスタのゲートと自系統のグランドとの間に設けられる第１抵抗（６２２）、および、前記電界効果トランジスタのドレインと自系統の回路電源（２３７）との間に設けられる第２抵抗（６２３）を有する請求項８に記載の電子制御装置。
10. 前記電界効果トランジスタ（６３１）は、ｐチャネル型であり、
    前記回り込み抑制回路（６０３）は、前記電界効果トランジスタのゲートと自系統の回路電源（２３７）との間に設けられる第１抵抗（６３２）、および、前記電界効果トランジスタのドレインと自系統のグランドとの間に設けられる第２抵抗（６３３）を有する請求項８に記載の電子制御装置。
11. 前記回り込み抑制回路（６０４）は、２つの前記電界効果トランジスタ（６４１、６４２）を有し、
    一方の前記電界効果トランジスタ（６４１）は、ｐチャネル型であって高電位側に設けられ、
    他方の前記電界効果トランジスタ（６４２）は、ｎチャネル型であって低電位側に設けられる請求項８に記載の電子制御装置。
12. それぞれ分離されたグランドに接続される複数の制御回路部（１５０、２５０）と、
    第１の前記制御回路部と第２の前記制御回路部とを接続する複数の信号線（３０３、３０４）と、
    前記制御回路部に対応して設けられる部品およびグランドの組み合わせを系統とすると、前記信号線で接続される一方の系統のグランドから、他方の系統への電力の回り込みを抑制する回り込み抑制回路（５０５、５０７、６０５、６０７）と、
    を備え、
    相対的に高速での通信を行う前記信号線である高速信号線（３０３）に設けられる前記回り込み抑制回路（５０５、６０５）と、相対的に低速での通信を行う前記信号線である低速信号線（３０４）に設けられる前記回り込み抑制回路（５０７、６０７）とは、構成が異なっている電子制御装置。
13. 前記高速信号線に設けられる前記回り込み抑制回路は、論理回路（５５０、６５０）を有し、
    前記低速信号線に設けられる前記回り込み抑制回路は、直列接続されるｎ（ｎは２以上の整数）の抵抗（Ｒ１１、Ｒ１ｎ）を有する請求項１２に記載の電子制御装置。
14. 車両に搭載される回転電機（８０）を制御するものであって、
    前記高速信号線は、他の制御装置との通信を行う車両通信網（１９５）と接続されている請求項１２または１３に記載の電子制御装置。
15. 前記信号線のうちの少なくとも１つは、オンまたはオフの二値を送受信するものであって、
    前記制御回路部は、前記制御回路部へ電力を供給する電源（１３７、２３７）の立ち上げ時に、オンおよびオフの信号を出力し、前記回り込み抑制回路の異常の有無を判定可能である請求項１〜１４のいずれか一項に記載の電子制御装置。
16. 前記信号線のうちの少なくとも１つは、パルス化された信号を送受信するものである請求項１〜１５のいずれか一項に記載の電子制御装置。
17. 前記パルス化された信号には、送信データ、および、異常検出用のチェックデータが含まれる請求項１６に記載の電子制御装置。

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