JP2020171099A - 電子制御装置 - Google Patents
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Abstract
Description
以下、本発明による電子制御装置を図面に基づいて説明する。以下、複数の実施形態において、実質的に同一の構成には同一の符号を付して説明を省略する。
=1.75×10-4[FIT] ・・・(1)
ここで、Ix*=(VG−Vd*−Vc)/Rs*、*=1〜n
但し、Rs*のどれか1つは、Rs*を構成する抵抗の1つがショートしたときの値とする。
VG:グランド浮き最大値(≒グランド断線系統の電源電圧の最大値)
Ia:回り込む信号線経路の許容電流値=Min[Ia1,Ia2]
Vd:Rsを除く回り込み経路の電圧降下(配線抵抗、寄生Di、Zdiなど)
Vc:回り込む電源系の電源電圧
Is:回り込む電源系の電源引込電流
ユニポーラ電源の場合は、Is=0
Iz:回り込む電源系の負荷電流
m:同一電源系に回り込む系統間信号数
n:シリーズ抵抗数
第2実施形態を図7に、第3実施形態を図8に示す。以下の実施形態では、信号線301に設けられる回り込み抑制回路を中心に説明する。
第4実施形態を図9に示す。本実施形態の回り込み抑制回路604は、第2系統L2に設けられ、2つのFET641、642を有する。高電位側に設けられるFET641はpチャネル型、低電位側に設けられるFET641はnチャネル型である。FET641のソースは第2回路電源237に接続され、ドレインはFET642のドレインと接続される。FET642のソースは、第2グランドGND2に接続される。FET641、642のゲートは、第1制御回路部150の出力端子と接続される。第2制御回路部250の入力端子は、FET641のドレインとFET642のドレインとの間に接続される。
第5実施形態を図10に示す。本実施形態の回り込み抑制回路505、605は、CMOSロジックICを用いており、比較的高速での通信が要求される信号線に好適に用いられる。本実施形態では、信号線301は、第1制御回路部150と回り込み抑制回路505とを接続する出力線311、回り込み抑制回路505、605間を接続する系統間接続線312、および、回り込み抑制回路605と第2制御回路部250とを接続する入力線313を有する。
第6実施形態を図12に示す。本実施形態の回り込み抑制回路506、606は、ダイオード557、657が省略されている点が第5実施形態の回り込み抑制回路505、605と異なっている。なお、図12では、グランド電位検出部580の記載を省略した。
第7実施形態を図13に示す。本実施形態では、制御回路部150、250間を接続する信号線303、304は、信号線301と同様、第1制御回路部150が出力側、第2制御回路部250が入力側の例である。本実施形態では、比較的高速での通信が要求される信号線である高速信号線303には、第5実施形態にて説明した回り込み抑制回路505、605が設けられる。高速信号線303は、例えば車両通信網195と接続されるCAN信号線である。図13では、車両通信回路111、211および通信端子108、208等の記載は省略した。
上記実施形態では、信号線に設けられる回り込み抑制回路として、直列接続される2以上の抵抗、FETを用いた回路、および、CMOS回路を用いたものを例示した。他の実施形態では、回り込み抑制回路は、グランド異常が生じたときに、当該グランドから正常系統への電力の回り込みを抑制可能であれば、どのような回路構成としてもよい。
150、250・・・制御回路部 301〜304・・・信号線
303・・・高速信号線 304・・・低速信号線
311・・・出力線(ゲート信号線) 312・・・系統間接続線(ゲート信号線)
501、505〜507、601〜607・・・回り込み抑制回路
550、650・・・ロジックIC(論理回路)
551、552、621、631、641、642、651、652
・・・FET(電界効果トランジスタ)
553、563・・・定電圧ダイオード
R11〜R1n、Rm1〜Rmn・・・抵抗
Claims (17)
- それぞれ分離されたグランドに接続される複数の制御回路部(150、250)と、
第1の前記制御回路部と第2の前記制御回路部とを接続する信号線(301〜304)と、
前記制御回路部に対応して設けられる部品およびグランドの組み合わせを系統とすると、前記信号線で接続される一方の系統のグランドから、他方の系統への電力の回り込みを抑制する回り込み抑制回路(501、505〜507、601〜607)と、
を備える電子制御装置。 - 前記回り込み抑制回路(505、506、605、606)は、論理回路(550、650)を有する請求項1に記載の電子制御装置。
- 前記論理回路は、CMOS回路であって、2つの電界効果トランジスタ(551、552、651、652)、および、前記電界効果トランジスタのゲートと接続されるゲート信号線(311、312)と低電位側の前記電界効果トランジスタ(552、652)のソースとの間に設けられる定電圧ダイオード(553、653)を有する請求項2に記載の電子制御装置。
- 前記回り込み抑制回路(505、605)は、前記論理回路と自系統のグランドとの間に設けられ、グランド側への通電のみを許容するダイオード(557、657)を有する請求項2または3に記載の電子制御装置。
- 少なくとも信号出力側の系統には、グランド電位に係る値を検出するグランド電位検出部(580)が設けられ、
信号出力側の前記制御回路部(150)は、前記グランド電位検出部の検出値に応じて信号出力論理を切り替える請求項2〜4のいずれか一項に記載の電子制御装置。 - 前記回り込み抑制回路(501、507、601、607)は、直列接続されるn(nは2以上の整数)の抵抗(R11〜R1n、Rm1〜Rmn)を有する請求項1に記載の電子制御装置。
- 前記抵抗のうち、出力側の少なくとも1つは、入力側よりも抵抗値が相対的に小さく設定されている請求項6に記載の電子制御装置。
- 前記回り込み抑制回路(602〜604)は、信号が入力される側の系統に設けられ、少なくとも1つの電界効果トランジスタ(621、631、641、642)を有する請求項1に記載の電子制御装置。
- 前記電界効果トランジスタ(621)は、nチャネル型であって、
前記回り込み抑制回路(602)は、前記電界効果トランジスタのゲートと自系統のグランドとの間に設けられる第1抵抗(622)、および、前記電界効果トランジスタのドレインと自系統の回路電源(237)との間に設けられる第2抵抗(623)を有する請求項8に記載の電子制御装置。 - 前記電界効果トランジスタ(631)は、pチャネル型であり、
前記回り込み抑制回路(603)は、前記電界効果トランジスタのゲートと自系統の回路電源(237)との間に設けられる第1抵抗(632)、および、前記電界効果トランジスタのドレインと自系統のグランドとの間に設けられる第2抵抗(633)を有する請求項8に記載の電子制御装置。 - 前記回り込み抑制回路(604)は、2つの前記電界効果トランジスタ(641、642)を有し、
一方の前記電界効果トランジスタ(641)は、pチャネル型であって高電位側に設けられ、
他方の前記電界効果トランジスタ(642)は、nチャネル型であって低電位側に設けられる請求項8に記載の電子制御装置。 - それぞれ分離されたグランドに接続される複数の制御回路部(150、250)と、
第1の前記制御回路部と第2の前記制御回路部とを接続する複数の信号線(303、304)と、
前記制御回路部に対応して設けられる部品およびグランドの組み合わせを系統とすると、前記信号線で接続される一方の系統のグランドから、他方の系統への電力の回り込みを抑制する回り込み抑制回路(505、507、605、607)と、
を備え、
相対的に高速での通信を行う前記信号線である高速信号線(303)に設けられる前記回り込み抑制回路(505、605)と、相対的に低速での通信を行う前記信号線である低速信号線(304)に設けられる前記回り込み抑制回路(507、607)とは、構成が異なっている電子制御装置。 - 前記高速信号線に設けられる前記回り込み抑制回路は、論理回路(550、650)を有し、
前記低速信号線に設けられる前記回り込み抑制回路は、直列接続されるn(nは2以上の整数)の抵抗(R11、R1n)を有する請求項12に記載の電子制御装置。 - 車両に搭載される回転電機(80)を制御するものであって、
前記高速信号線は、他の制御装置との通信を行う車両通信網(195)と接続されている請求項12または13に記載の電子制御装置。 - 前記信号線のうちの少なくとも1つは、オンまたはオフの二値を送受信するものであって、
前記制御回路部は、前記制御回路部へ電力を供給する電源(137、237)の立ち上げ時に、オンおよびオフの信号を出力し、前記回り込み抑制回路の異常の有無を判定可能である請求項1〜14のいずれか一項に記載の電子制御装置。 - 前記信号線のうちの少なくとも1つは、パルス化された信号を送受信するものである請求項1〜15のいずれか一項に記載の電子制御装置。
- 前記パルス化された信号には、送信データ、および、異常検出用のチェックデータが含まれる請求項16に記載の電子制御装置。
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