JPS6382121A - 出力回路 - Google Patents
出力回路Info
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- JPS6382121A JPS6382121A JP61227284A JP22728486A JPS6382121A JP S6382121 A JPS6382121 A JP S6382121A JP 61227284 A JP61227284 A JP 61227284A JP 22728486 A JP22728486 A JP 22728486A JP S6382121 A JPS6382121 A JP S6382121A
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Links
- 239000004065 semiconductor Substances 0.000 claims description 4
- 230000001052 transient effect Effects 0.000 abstract description 3
- 238000003780 insertion Methods 0.000 abstract description 2
- 230000037431 insertion Effects 0.000 abstract description 2
- 239000003990 capacitor Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000013016 damping Methods 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、半導体集積回路内部に形成され、ＭＯＳト
ランジスタを用いて外部へ論理信号を出力する出力回路
に関する。
ランジスタを用いて外部へ論理信号を出力する出力回路
に関する。
（従来の技術）
半導体集積回路内部に設けられる出力回路は、例えば、
第８図あるいは第９図に示すような構成のもので、第８
図の出力回路は、Ｎ ’８ Ｖ ｃｃとグラ１１とＮチ
ャンネルＭＯＳトランジスタ１２を直列接続して構成し
たものである。また第９図に示す出力回路は、ＮＰＮｔ
−ランジスタ１３とＮチャンネルＭＯＳトランジスタ１
４との直列接続によって構成されている。
第８図あるいは第９図に示すような構成のもので、第８
図の出力回路は、Ｎ ’８ Ｖ ｃｃとグラ１１とＮチ
ャンネルＭＯＳトランジスタ１２を直列接続して構成し
たものである。また第９図に示す出力回路は、ＮＰＮｔ
−ランジスタ１３とＮチャンネルＭＯＳトランジスタ１
４との直列接続によって構成されている。
一般に、出力回路の出力端子には、外部回路の入力容量
等の容量性の負荷が接続されることが多く、またその出
力端子から外部回路の負荷までの配線にはインダクタン
ス成分が存在する。したがって、第８図および第９図に
示した出力回路の出力端子ｙｏｕｔにも、容量性の負荷
が接続されることになるため、スイッチング速度を速く
するためには負荷の等価キャパシタンスへの充放電をよ
り高速にする必要がある。このため、出力回路からの出
力電流が大きくなるように、ＭＯＳトランジスタ１１．
１２．１４のオン抵抗を小さく設計する必要がある。
等の容量性の負荷が接続されることが多く、またその出
力端子から外部回路の負荷までの配線にはインダクタン
ス成分が存在する。したがって、第８図および第９図に
示した出力回路の出力端子ｙｏｕｔにも、容量性の負荷
が接続されることになるため、スイッチング速度を速く
するためには負荷の等価キャパシタンスへの充放電をよ
り高速にする必要がある。このため、出力回路からの出
力電流が大きくなるように、ＭＯＳトランジスタ１１．
１２．１４のオン抵抗を小さく設計する必要がある。
第１０図は第８図の出力回路の出力状態に対応する等両
回路を示すもので、抵抗Ｒｏｎは上記ＮチャンネルＭＯ
Ｓトランジスタ１２のオン抵抗に相当し、インダクタＬ
は内部配線のインダクタンスと外部回路までの配線にお
けるインダクタンスとの和に相当するものである。また
キャパシタＯＬは外部回路の入力容量を表わしている。
回路を示すもので、抵抗Ｒｏｎは上記ＮチャンネルＭＯ
Ｓトランジスタ１２のオン抵抗に相当し、インダクタＬ
は内部配線のインダクタンスと外部回路までの配線にお
けるインダクタンスとの和に相当するものである。また
キャパシタＯＬは外部回路の入力容量を表わしている。
第１０図の回路において、出力信号の立下り時すなわち
スイッチＳが位置ａから位置すに切替わった時に、出力
電圧Ｖの出力波形は、抵抗Ｒｏｎの抵抗値が充分に大き
い場合には単調な減衰波形となる。しかし、抵抗Ｒｏｎ
の抵抗値が小さい場合には、出力電圧■は第１１図のよ
うな減衰ＣＯ８波形となり、リンギングが発生する。こ
れは、抵抗ＲＯｎの抵抗値が小さい場合には、インダク
タＬとキャパシタＣＬとから成る共振回路に対して制動
が充分に加えられないためである。
スイッチＳが位置ａから位置すに切替わった時に、出力
電圧Ｖの出力波形は、抵抗Ｒｏｎの抵抗値が充分に大き
い場合には単調な減衰波形となる。しかし、抵抗Ｒｏｎ
の抵抗値が小さい場合には、出力電圧■は第１１図のよ
うな減衰ＣＯ８波形となり、リンギングが発生する。こ
れは、抵抗ＲＯｎの抵抗値が小さい場合には、インダク
タＬとキャパシタＣＬとから成る共振回路に対して制動
が充分に加えられないためである。
単調な減衰波形となるか、リンギング状態となるかの境
界となる抵抗ＲＯｎの抵抗値は、例えば、キャパシタＣ
Ｌ＝５０［ｐＦ］、インダクタし＝１０［ｎＨ］である
場合に、約２８［Ω］程度となる。この値は、比較的大
きな値である。
界となる抵抗ＲＯｎの抵抗値は、例えば、キャパシタＣ
Ｌ＝５０［ｐＦ］、インダクタし＝１０［ｎＨ］である
場合に、約２８［Ω］程度となる。この値は、比較的大
きな値である。
第８図の出力回路の出力信号の立下りについてのみ説明
したが、第８図の出力回路の出力信号の立上りや、第９
図の出力回路の出力信号の立下りのように、ＭＯＳトラ
ンジスタがＯＮすることによって出力信号が変化する場
合には上記した現象と同じ現象が発生する。
したが、第８図の出力回路の出力信号の立上りや、第９
図の出力回路の出力信号の立下りのように、ＭＯＳトラ
ンジスタがＯＮすることによって出力信号が変化する場
合には上記した現象と同じ現象が発生する。
リンギングは、出力信号を受取る外部回路にとって有害
であるため、リンギングは発生しないことが好ましい。
であるため、リンギングは発生しないことが好ましい。
また、リンギングが発生したとしても、その大きさは充
分に小さく押える必要がある。
分に小さく押える必要がある。
したがって、リンギングの問題から、第８図、第９図の
ＭＯＳトランジスタ１１．１２．１４のオン抵抗はあま
り小さくすることができない。このため、出力電流の値
は制限されてしまい、スイッチング速度を向上させるこ
とができなかった。
ＭＯＳトランジスタ１１．１２．１４のオン抵抗はあま
り小さくすることができない。このため、出力電流の値
は制限されてしまい、スイッチング速度を向上させるこ
とができなかった。
（発明が解決しようとする問題点）
この発明は上記のような点に鑑みなされたもので、従来
の出力回路ではリンギングの問題から出力電流を大きく
することができずに動作速度が制限されていた点を改善
し、高速動作が可能であり、しかもリンギングを充分に
小さく押えることができる出力回路を提供しようとする
ものである。
の出力回路ではリンギングの問題から出力電流を大きく
することができずに動作速度が制限されていた点を改善
し、高速動作が可能であり、しかもリンギングを充分に
小さく押えることができる出力回路を提供しようとする
ものである。
［発明の構成］
（問題点を解決するための手段）
すなわち、この発明に係る出力回路にあっては、電源と
出力端子との間にソース・ドレイン間の電流通路が挿入
されているＭＯＳトランジスタに対して、その電流通路
と直列に、しかも順方向の向きでダイオードを接続する
ようにしたものである。
出力端子との間にソース・ドレイン間の電流通路が挿入
されているＭＯＳトランジスタに対して、その電流通路
と直列に、しかも順方向の向きでダイオードを接続する
ようにしたものである。
（作用）
上記のような手段を備えた出力回路にあっては、ＭＯＳ
トランジスタと直列に接続されたダイオードによって、
出力信号の過渡変化終了時にはそのオン抵抗が大きくな
り、外部回路の負荷端でのリンギングの発生が押えられ
る。またスイッチング時においては、ダイオードのオン
抵抗は充分に小さくなるため、ダイオードの挿入による
スイッチング時間の増加は小さい。
トランジスタと直列に接続されたダイオードによって、
出力信号の過渡変化終了時にはそのオン抵抗が大きくな
り、外部回路の負荷端でのリンギングの発生が押えられ
る。またスイッチング時においては、ダイオードのオン
抵抗は充分に小さくなるため、ダイオードの挿入による
スイッチング時間の増加は小さい。
６一
（実施例）
以下図面を参照してこの発明の詳細な説明する。第１図
は、この発明の一実施例に係る出力回路を示すもので、
電ｍ Ｖ ｃｃとグランド（アース電源）Ｖｓｓとの間
には、ＰチャンネルＭＯＳトランジスタ２１とＮチャン
ネルＭＯＳトランジスタ２２が直列接続されている。す
なわち、ＰチャンネルＭＯＳトランジスタ２１のソース
電極は電源Ｖ ｃｃに接続され、そのドレイン電極はＮ
チャンネルＭＯＳトランジスタ２２のトレイン電極に接
続され、さらにこのトランジスタ２２のソース電極は接
地されるようになっている。
は、この発明の一実施例に係る出力回路を示すもので、
電ｍ Ｖ ｃｃとグランド（アース電源）Ｖｓｓとの間
には、ＰチャンネルＭＯＳトランジスタ２１とＮチャン
ネルＭＯＳトランジスタ２２が直列接続されている。す
なわち、ＰチャンネルＭＯＳトランジスタ２１のソース
電極は電源Ｖ ｃｃに接続され、そのドレイン電極はＮ
チャンネルＭＯＳトランジスタ２２のトレイン電極に接
続され、さらにこのトランジスタ２２のソース電極は接
地されるようになっている。
上記トランジスタ２１のゲート電極には、前段からの第
１の入力信号が供給される第１の入力端子Ｖ１が接続さ
れており、また上記トランジスタ２２のゲート電極には
、前段からの第２の入力信号が供給される第２の入力端
子Ｖ２が接続されている。
１の入力信号が供給される第１の入力端子Ｖ１が接続さ
れており、また上記トランジスタ２２のゲート電極には
、前段からの第２の入力信号が供給される第２の入力端
子Ｖ２が接続されている。
また上記トランジスタ２１のドレイン電極は、第１のダ
イオードＤ１の陽極に接続されており、この第１のダイ
オードＤ１の陰極には第２のダイオードＤ２の陽極が接
続されている。この第２のダイオードＤ２の陰極は上記
トランジスタ２２のドレイン電極に接続されており、上
記ダイオードＤ１とＤ２との接続点には出力信号を取出
すための出力端子■Ｏｕｔが接続されている。
イオードＤ１の陽極に接続されており、この第１のダイ
オードＤ１の陰極には第２のダイオードＤ２の陽極が接
続されている。この第２のダイオードＤ２の陰極は上記
トランジスタ２２のドレイン電極に接続されており、上
記ダイオードＤ１とＤ２との接続点には出力信号を取出
すための出力端子■Ｏｕｔが接続されている。
すなわち、入力端子Ｖ１およびＶ２に共にＬ Ｉ＋レベ
ルの信号が供給されると、ＰチャンネルＭＯＳトランジ
スタ２１がオン状態となり、ＮチャンネルＭＯＳトラン
ジスタ２２はオフ状態となる。
ルの信号が供給されると、ＰチャンネルＭＯＳトランジ
スタ２１がオン状態となり、ＮチャンネルＭＯＳトラン
ジスタ２２はオフ状態となる。
この結果、電流は、トランジスタ２１、および第１のダ
イオードＤ１を介して電源ＶＣＣから出力端子ｙｏｕｔ
へ流れ、外部回路の入力部に負荷として接続されるキャ
パシタ（図示せず）を充電する。この場合、このような
スイッチング時においては、ダイオードＤ１のオン抵抗
は充分に小さく、また出力端子ｙｏｕｔと上記負荷（キ
ャパシタ）との間にインダクタンス成分が存在すること
によって、その充電電流はダイオードＤ１によってほと
んど減少されない。
イオードＤ１を介して電源ＶＣＣから出力端子ｙｏｕｔ
へ流れ、外部回路の入力部に負荷として接続されるキャ
パシタ（図示せず）を充電する。この場合、このような
スイッチング時においては、ダイオードＤ１のオン抵抗
は充分に小さく、また出力端子ｙｏｕｔと上記負荷（キ
ャパシタ）との間にインダクタンス成分が存在すること
によって、その充電電流はダイオードＤ１によってほと
んど減少されない。
上記第１および第２のダイオードＤＩ 、Ｄ２による電
圧降下をＶｄとすると、出力端子ＶＯｕｔの電圧がＶｃ
ｃ−ＶｄからＶ ｃｃ＋ Ｖ ｄの範囲にある時は、ダ
イオードＤ１、Ｄ２は共にオフ状態となる。
圧降下をＶｄとすると、出力端子ＶＯｕｔの電圧がＶｃ
ｃ−ＶｄからＶ ｃｃ＋ Ｖ ｄの範囲にある時は、ダ
イオードＤ１、Ｄ２は共にオフ状態となる。
したがって、この時には出力インピーダンスが高くなり
、負荷端におけるリンギングを制動することができるよ
うになる。
、負荷端におけるリンギングを制動することができるよ
うになる。
出力端子ｖｏｕｔでの電圧がＶｃｃ＋Ｖｄ以上である時
は、第２のダイオードＤ２がオン状態となり、電流は、
第２のダイオードＤ２、およびトランジスタ２１を介し
て出力端子Ｖｏｕｔから電源ｖＣＣに流れる。この結果
、出力信号の立上がり時におけるオーバーシュートは、
Ｖｃｃ＋Ｖｄ ＋Ｖｐ Ｔ：’）ｙ＞プされる。ここで
、■ｐはトランジスタ２１のオン抵抗による電圧降下で
ある。
は、第２のダイオードＤ２がオン状態となり、電流は、
第２のダイオードＤ２、およびトランジスタ２１を介し
て出力端子Ｖｏｕｔから電源ｖＣＣに流れる。この結果
、出力信号の立上がり時におけるオーバーシュートは、
Ｖｃｃ＋Ｖｄ ＋Ｖｐ Ｔ：’）ｙ＞プされる。ここで
、■ｐはトランジスタ２１のオン抵抗による電圧降下で
ある。
出力信号の立下り時、すなわち入力端子Ｖ１、ｖ２に゛
Ｈ″レベルの入力信号が供給された時も同様に考えるこ
とができる。すなわち、出力端子Ｖ Ｏｕｔの電圧がＶ
ｓｓ−ＶｄからＶ ＳＳ＋ Ｖ ｄの範囲にある時は、
第１および第２のタイオードＤ１、Ｄ２が共にオフ状態
となるため、出力インビーダンスが高くなり、負荷端に
おけるリンギングが制動される。また、出力端子Ｖｏｕ
ｔでの電圧がＶｓｓ−Ｖｄ以下となる時は、ダイオード
Ｄ１がオン状態となり、電流は、トランジスタ２２、お
よびダイオードＤ１を介してグランドＶｓｓから出力端
子■Ｏｕｔへ流れる。この結果、出力信号の立下り時に
おけるアンダーシュートは、Ｖｓｓ−Ｖｄ −Ｖｎでク
ランプされる。ここで、Ｖｎはトランジスタ２２のオン
抵抗による電圧降下である。
Ｈ″レベルの入力信号が供給された時も同様に考えるこ
とができる。すなわち、出力端子Ｖ Ｏｕｔの電圧がＶ
ｓｓ−ＶｄからＶ ＳＳ＋ Ｖ ｄの範囲にある時は、
第１および第２のタイオードＤ１、Ｄ２が共にオフ状態
となるため、出力インビーダンスが高くなり、負荷端に
おけるリンギングが制動される。また、出力端子Ｖｏｕ
ｔでの電圧がＶｓｓ−Ｖｄ以下となる時は、ダイオード
Ｄ１がオン状態となり、電流は、トランジスタ２２、お
よびダイオードＤ１を介してグランドＶｓｓから出力端
子■Ｏｕｔへ流れる。この結果、出力信号の立下り時に
おけるアンダーシュートは、Ｖｓｓ−Ｖｄ −Ｖｎでク
ランプされる。ここで、Ｖｎはトランジスタ２２のオン
抵抗による電圧降下である。
上記トランジスタ２１．２２のコンダクタンスを大きく
しても、上記したような出力端子ｙｏｕｔにおける高イ
ンピーダンス状態を保持することが可能であるため、ト
ランジスタ２１．２２のオン抵抗を減少させることによ
って、リンギングを発生することなくスイッチング速度
を速度を向上させることができるようになる。
しても、上記したような出力端子ｙｏｕｔにおける高イ
ンピーダンス状態を保持することが可能であるため、ト
ランジスタ２１．２２のオン抵抗を減少させることによ
って、リンギングを発生することなくスイッチング速度
を速度を向上させることができるようになる。
第２図はこの発明による出力回路の第２の実施例を示す
もので、第１図に示した出力回路と同一構成部には同一
符号を付してその詳細な説明は省略する。第２図の出力
回路では、トランジスタ２１、２２よりもそれぞれオン
抵抗の高いＰチャンネルＭＯＳトランジスタ２３、Ｎチ
ャンネルＭＯＳトランジスタ２４が設けられており、こ
れらのトランジスタ２３．２４は電源Ｖｃｃとグランド
Ｖｓｓとの間に直列接続されている。また、トランジス
タ２３のドレイン電極は上記第１のダイオードＤ１の陰
極に接続され、トランジスタ２４のソース電極は上記第
２のダイオードＤ２の陽極に接続されている。そして、
上記ダイオードＤ１とＤ２との接続点から出力信号を取
出すようになっている。
もので、第１図に示した出力回路と同一構成部には同一
符号を付してその詳細な説明は省略する。第２図の出力
回路では、トランジスタ２１、２２よりもそれぞれオン
抵抗の高いＰチャンネルＭＯＳトランジスタ２３、Ｎチ
ャンネルＭＯＳトランジスタ２４が設けられており、こ
れらのトランジスタ２３．２４は電源Ｖｃｃとグランド
Ｖｓｓとの間に直列接続されている。また、トランジス
タ２３のドレイン電極は上記第１のダイオードＤ１の陰
極に接続され、トランジスタ２４のソース電極は上記第
２のダイオードＤ２の陽極に接続されている。そして、
上記ダイオードＤ１とＤ２との接続点から出力信号を取
出すようになっている。
したがって、出力端子ｙ ｏｕｔでの静的出力電圧は、
確実にＶＣＣあるいはＶｓｓとなる。また、トランジス
タ２３．２４のオン抵抗が比較的大きな値であることに
より、リンギングを充分に小さく押えることができる。
確実にＶＣＣあるいはＶｓｓとなる。また、トランジス
タ２３．２４のオン抵抗が比較的大きな値であることに
より、リンギングを充分に小さく押えることができる。
第３図はこの発明による出力回路の第３の実施例を示す
もので、ＰチャンネルＭＯＳトランジスタ２１とＮチャ
ンネルＭＯＳトランジスタ２２との間に第１および第２
のダイオードＤ１、Ｄ２を順方向の向きで直列接続した
ものである。このため、出力端子■Ｏｕｔでの電圧がＶ
ｃｃ −Ｖ ｄからＶｃｃ＋Ｖｄの範囲にある時は、
高インピーダンス状態となり、負荷端でのリンギングを
制動することができる。
もので、ＰチャンネルＭＯＳトランジスタ２１とＮチャ
ンネルＭＯＳトランジスタ２２との間に第１および第２
のダイオードＤ１、Ｄ２を順方向の向きで直列接続した
ものである。このため、出力端子■Ｏｕｔでの電圧がＶ
ｃｃ −Ｖ ｄからＶｃｃ＋Ｖｄの範囲にある時は、
高インピーダンス状態となり、負荷端でのリンギングを
制動することができる。
この出力回路では、出力信号の立上りおよび立下り時に
おけるオーバーシュート、およびアンダーシュートのク
ランプ効果はないが、第１図および第２図にした出力回
路に比べて、スイッチング時における電源■ＣＣから接
地端子への貫通電流を小さくすることが可能となり、さ
らに高速動作が可能となる。
おけるオーバーシュート、およびアンダーシュートのク
ランプ効果はないが、第１図および第２図にした出力回
路に比べて、スイッチング時における電源■ＣＣから接
地端子への貫通電流を小さくすることが可能となり、さ
らに高速動作が可能となる。
第４図はこの発明の第４の実施例を示すもので、第３図
で示した回路に第３および第４のダイオードＤ３ 、Ｄ
４を付加したものである。この場合、第３のダイオード
の陰極は電ａｉ Ｖ ｃｃに接続され、その陽極は出力
端子ｖｏｕｔに接続されている。また第４のタイオード
Ｄ４の陰極は、出力端子ＶＯｕｔに接続され、その陽極
は接地されるようになっている。このような構成にすれ
ば、出力信号の立上りおよび立下り時におけるオーバー
シュートおよびアンダーシュートをクランプすることが
できるようになる。
で示した回路に第３および第４のダイオードＤ３ 、Ｄ
４を付加したものである。この場合、第３のダイオード
の陰極は電ａｉ Ｖ ｃｃに接続され、その陽極は出力
端子ｖｏｕｔに接続されている。また第４のタイオード
Ｄ４の陰極は、出力端子ＶＯｕｔに接続され、その陽極
は接地されるようになっている。このような構成にすれ
ば、出力信号の立上りおよび立下り時におけるオーバー
シュートおよびアンダーシュートをクランプすることが
できるようになる。
第５図はこの発明の第５の実施例を示すもので、第１の
ダイオードＤ１を電ＩＶｃｃとトランジスタ２１との間
に接続し、第２のダイオードＤ２をトランジスタ２２と
グランドＶＳＳとの間に接続するようにしたものである
。この出力回路は、第３図に示した出力回路と同様の効
果を有する。
ダイオードＤ１を電ＩＶｃｃとトランジスタ２１との間
に接続し、第２のダイオードＤ２をトランジスタ２２と
グランドＶＳＳとの間に接続するようにしたものである
。この出力回路は、第３図に示した出力回路と同様の効
果を有する。
第６図はこの発明による出力回路の第６の実施例を示す
もので、第３図に示した出力回路のＮチャンネルトラン
ジスタ２２と第２のダイオードＤ２だけを用いて、オー
プンドレイン型の出力回路を構成したものである。
もので、第３図に示した出力回路のＮチャンネルトラン
ジスタ２２と第２のダイオードＤ２だけを用いて、オー
プンドレイン型の出力回路を構成したものである。
第７図はこの発明による第７の実施例を示すもので、バ
イポーラトランジスタとＭＯＳトランジスタとを組合わ
せて出力回路を構成したものである。このような構成の
出力回路にあっても、ＮＰＮトランジスタ２５とＮチャ
ンネルＭＯＳトランジスタ２２との間に接続されたダイ
オードＤ２により、第３図の出力回路とほぼ同様の効果
を得ることができる。
イポーラトランジスタとＭＯＳトランジスタとを組合わ
せて出力回路を構成したものである。このような構成の
出力回路にあっても、ＮＰＮトランジスタ２５とＮチャ
ンネルＭＯＳトランジスタ２２との間に接続されたダイ
オードＤ２により、第３図の出力回路とほぼ同様の効果
を得ることができる。
尚、以上の実施例でに使用されるダイオードＤ１〜Ｄ４
は、ＰＮ接合型のダイオードまたはショットキーバリア
型のダイオードのいずれのダイオードであっても良い。
は、ＰＮ接合型のダイオードまたはショットキーバリア
型のダイオードのいずれのダイオードであっても良い。
［発明の効果コ
以上のようにこの発明によれば、電源と出力端子との間
にソース・ドレイン間の電流通路が挿入されているＭＯ
Ｓトランジスタに対して、その電流通路と直列にしかも
順方向の向きでダイオードを接続したことにより、出力
信号の過渡変化終了時にはそのオン抵抗が大きくなり、
外部回路の負荷端でのリンギングの発生を押えることが
できるようになる。またスイッチング時においては、ダ
イオードのオン抵抗は充分に小さいため、上記ＭＯＳト
ランジスタを大きくすることにより、リンギングを押え
た状態でにイツチング速度を効果的に向上させることが
できるようになる。
にソース・ドレイン間の電流通路が挿入されているＭＯ
Ｓトランジスタに対して、その電流通路と直列にしかも
順方向の向きでダイオードを接続したことにより、出力
信号の過渡変化終了時にはそのオン抵抗が大きくなり、
外部回路の負荷端でのリンギングの発生を押えることが
できるようになる。またスイッチング時においては、ダ
イオードのオン抵抗は充分に小さいため、上記ＭＯＳト
ランジスタを大きくすることにより、リンギングを押え
た状態でにイツチング速度を効果的に向上させることが
できるようになる。
第１図はこの発明の一実施例に係る出力回路を示す回路
構成図、第２図乃至第７図はこの発明のそれぞれ他の実
施例を示す回路構成図、第８図および第９図は従来の出
力回路を示す回路構成図、第１０図は第８図に示した出
力回路の出力状態に対応する等価回路図、第１１図は第
８図に示した出力回路の出力信号の変化状態を示す図で
ある。 ２１、２３・・・ＰチャンネルＭＯＳトランジスタ、２
２゜２４・・・ＮチャンネルＭＯＳトランジスタ、Ｄ１
〜Ｄ４・・・ダイオード、２５・・・ＮＰＮトランジス
タ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図 第５図 第 第２図 第４図 ６図 第７図 Ｖｃｃ 第８図 第１０図
構成図、第２図乃至第７図はこの発明のそれぞれ他の実
施例を示す回路構成図、第８図および第９図は従来の出
力回路を示す回路構成図、第１０図は第８図に示した出
力回路の出力状態に対応する等価回路図、第１１図は第
８図に示した出力回路の出力信号の変化状態を示す図で
ある。 ２１、２３・・・ＰチャンネルＭＯＳトランジスタ、２
２゜２４・・・ＮチャンネルＭＯＳトランジスタ、Ｄ１
〜Ｄ４・・・ダイオード、２５・・・ＮＰＮトランジス
タ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図 第５図 第 第２図 第４図 ６図 第７図 Ｖｃｃ 第８図 第１０図
Claims (2)
- （１）半導体集積回路内部に形成され、ＭＯＳトランジ
スタを用いて外部へ論理信号を出力する出力回路におい
て、 電源と出力端子との間にソース・ドレイン間の電流通路
が挿入され、前段からの入力信号によって導通制御され
るＭＯＳトランジスタと、順方向の向きで上記電流通路
に直列接続されたダイオードとを具備することを特徴と
する出力回路。 - （２）半導体集積回路内部に形成され、ＭＯＳトランジ
スタを用いて外部へ論理信号を出力する出力回路におい
て、 電源の一方と出力端子との間にソース・ドレイン間の電
流通路が挿入され、前段からの第１の入力信号によつて
導通制御される第１導電型の第１のＭＯＳトランジスタ
と、 順方向の向きで上記第１のＭＯＳトランジスタの電流通
路に直列接続された第１のダイオードと、 電源の他方と上記出力端子との間にソース・ドレイン間
の電流通路が挿入され、前段からの第２の入力信号によ
って導通制御される第２導電型の第２のＭＯＳトランジ
スタと、 順方向の向きで上記第２のＭＯＳトランジスタの電流通
路に直列接続された第２のダイオードとを具備したこと
を特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61227284A JPS6382121A (ja) | 1986-09-26 | 1986-09-26 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61227284A JPS6382121A (ja) | 1986-09-26 | 1986-09-26 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6382121A true JPS6382121A (ja) | 1988-04-12 |
Family
ID=16858400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61227284A Pending JPS6382121A (ja) | 1986-09-26 | 1986-09-26 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6382121A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01282924A (ja) * | 1988-05-09 | 1989-11-14 | Seiko Epson Corp | トライステートインバータ及びそれを用いたフリップフロップ |
| JPH04185014A (ja) * | 1990-11-19 | 1992-07-01 | Mitsubishi Electric Corp | Ｃｍｏｓ出力回路 |
| JPH04262615A (ja) * | 1990-08-31 | 1992-09-18 | Siemens Ag | 容量性負荷の駆動回路および方法 |
| WO2002056471A1 (en) * | 2001-01-09 | 2002-07-18 | Ian Douglas De Vries | Low-loss capacitance driver circuit |
| JP2020171099A (ja) * | 2019-04-02 | 2020-10-15 | 株式会社デンソー | 電子制御装置 |
-
1986
- 1986-09-26 JP JP61227284A patent/JPS6382121A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6853570B2 (en) | 2001-01-09 | 2005-02-08 | Ian Douglas De Vries | Circuit for quasi-square-wave or resonant driving of a capacitive load |
| JP2020171099A (ja) * | 2019-04-02 | 2020-10-15 | 株式会社デンソー | 電子制御装置 |
| US11626780B2 (en) | 2019-04-02 | 2023-04-11 | Denso Corporation | Electronic control device |
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