JP2020141008A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法 Download PDFInfo
- Publication number
- JP2020141008A JP2020141008A JP2019034160A JP2019034160A JP2020141008A JP 2020141008 A JP2020141008 A JP 2020141008A JP 2019034160 A JP2019034160 A JP 2019034160A JP 2019034160 A JP2019034160 A JP 2019034160A JP 2020141008 A JP2020141008 A JP 2020141008A
- Authority
- JP
- Japan
- Prior art keywords
- film
- impurities
- layer
- channel
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 88
- 238000004519 manufacturing process Methods 0.000 title claims description 37
- 239000012535 impurity Substances 0.000 claims abstract description 67
- 238000000034 method Methods 0.000 claims description 20
- 239000000463 material Substances 0.000 claims description 17
- 239000012528 membrane Substances 0.000 claims description 15
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical group [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 13
- 229910052799 carbon Inorganic materials 0.000 claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 239000004020 conductor Substances 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 239000010408 film Substances 0.000 description 165
- 239000000758 substrate Substances 0.000 description 21
- 238000005530 etching Methods 0.000 description 19
- 239000013078 crystal Substances 0.000 description 12
- 230000006870 function Effects 0.000 description 11
- 239000013039 cover film Substances 0.000 description 7
- 238000010030 laminating Methods 0.000 description 7
- 229910052732 germanium Inorganic materials 0.000 description 6
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000010301 surface-oxidation reaction Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- KIZQNNOULOCVDM-UHFFFAOYSA-M 2-hydroxyethyl(trimethyl)azanium;hydroxide Chemical compound [OH-].C[N+](C)(C)CCO KIZQNNOULOCVDM-UHFFFAOYSA-M 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】セル電流の増加を図ることができる半導体記憶装置を提供することである。【解決手段】実施形態の半導体記憶装置は、積層体と、柱状体とを備える。前記積層体は、複数の導電層と複数の絶縁層とが第1方向に交互に積層されている。前記柱状体は、前記積層体内に設けられる。前記柱状体は、コア部とチャネル膜とトンネル酸化膜と電荷蓄積膜とを内側から順に含む。前記チャネル膜は、前記コア部に接する第1領域に不純物がドープされた半導体である。【選択図】図5
Description
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
メモリセルが3次元に積層されたNAND型フラッシュメモリが知られている。
本発明が解決しようとする課題は、セル電流の増加を図ることができる半導体記憶装置及びその製造方法を提供することである。
実施形態の半導体記憶装置は、積層体と、柱状体とを備える。前記積層体は、複数の導電層と複数の絶縁層とが第1方向に交互に積層されている。前記柱状体は、前記積層体内に設けられる。前記柱状体は、コア部とチャネル膜とトンネル酸化膜と電荷蓄積膜とを内側から順に含む。前記チャネル膜は、前記コア部に接する第1領域と前記トンネル酸化膜に接する第2領域とを有する。前記第1領域は、不純物がドープされた半導体である。前記第2領域は、前記不純物を含まない又は前記第1領域と比べて前記不純物の濃度が低い半導体である。
以下、実施形態の半導体記憶装置及びその製造方法を、図面を参照して説明する。図面は模式的又は概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率等は、必ずしも現実のものと同一とは限らない。以下の説明では、同一又は類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略される場合がある。参照符号を構成する文字の後の数字は、同じ文字を含む参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられる。同じ文字を含む参照符号で示される要素を互いに区別する必要がない場合、それら要素は同じ文字のみを含む参照符号により参照される。
先に、+X方向、−X方向、+Y方向、−Y方向、+Z方向、及び−Z方向について定義する。+X方向、−X方向、+Y方向、及び−Y方向は、後述する半導体基板20(図4参照)の表面と略平行な方向である。+X方向は、後述する1つのストリングユニットSU0から別のストリングユニットSU1に向かう方向である(図3参照)。−X方向は、+X方向とは反対方向である。+X方向と−X方向とを区別しない場合は、単に「X方向」と称する。+Y方向及び−Y方向は、X方向とは交差する(例えば略直交する)方向である。+Y方向と−Y方向とは、互いに反対方向である。+Y方向と−Y方向とを区別しない場合は、単に「Y方向」と称する。+Z方向及び−Z方向は、X方向及びY方向とは交差する(例えば略直交する)方向である。+Z方向は、後述する半導体基板20から積層体30に向かう方向である(図4参照)。−Z方向は、+Z方向とは反対方向である。+Z方向と−Z方向とを区別しない場合は、単に「Z方向」と称する。本明細書では「+Z方向」を「上」、「−Z方向」を「下」と称する場合がある。ただしこれら表現は、便宜上のものであり、重力方向を規定するものではない。本実施形態では、+Z方向は、「第1方向」の一例である。
本明細書で「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。本明細書で「A方向に延びている」とは、例えば、X方向、Y方向、及びZ方向の各寸法のうちの最小の寸法よりもA方向の寸法が大きいことを意味する。「A方向」は任意の方向である。
(第1実施形態)
まず、本実施形態の半導体記憶装置(半導体メモリ)の全体構成について説明する。
本実施形態の半導体メモリ1は、不揮発性の半導体記憶装置であり、例えばNAND型フラッシュメモリである。
まず、本実施形態の半導体記憶装置(半導体メモリ)の全体構成について説明する。
本実施形態の半導体メモリ1は、不揮発性の半導体記憶装置であり、例えばNAND型フラッシュメモリである。
図1は、半導体メモリ1のシステム構成を示すブロック図である。半導体メモリ1は、例えば、メモリセルアレイ10、ロウデコーダ11、センスアンプ12、及びシーケンサ13を備えている。
メモリセルアレイ10は、複数のブロックBLK0〜BLKn(nは1以上の整数)を含む。ブロックBLKは、不揮発性のメモリセルトランジスタMT(図2参照)の集合である。メモリセルアレイ10には、複数のビットライン及び複数のワードラインが設けられている。各メモリセルトランジスタMTは、1本のビットラインと1本のワードラインとに関連付けられている。メモリセルアレイ10の詳細な構成については後述する。
ロウデコーダ11は、外部のメモリコントローラ2から受信したアドレス情報ADDに基づいて、1つのブロックBLKを選択する。ロウデコーダ11は、複数のワードラインにそれぞれ所望の電圧を印可することで、メモリセルアレイ10に対するデータの書き込み動作及び読み出し動作を制御する。
センスアンプ12は、メモリコントローラ2から受信した書き込みデータDATに応じて、各ビットラインに所望の電圧を印加する。センスアンプ12は、ビットラインの電圧に基づいてメモリセルトランジスタMTに記憶されたデータを判定し、判定した読み出しデータDATをメモリコントローラ2に送信する。
シーケンサ13は、メモリコントローラ2から受信したコマンドCMDに基づいて、半導体メモリ1全体の動作を制御する。
以上で説明した半導体メモリ1及びメモリコントローラ2は、これらの組み合わせにより1つの半導体装置を構成してもよい。半導体装置は、例えばSD(登録商標)カードのようなメモリカードや、SSD(Solid State Drive)等が挙げられる。
次に、メモリセルアレイ10の電気的な構成について説明する。
図2は、メモリセルアレイ10の等価回路を示す図であり、一つのブロックBLKを抽出して示している。ブロックBLKは、複数(例えば4つ)のストリングユニットSU(SU0〜SU3)を含む。
図2は、メモリセルアレイ10の等価回路を示す図であり、一つのブロックBLKを抽出して示している。ブロックBLKは、複数(例えば4つ)のストリングユニットSU(SU0〜SU3)を含む。
各ストリングユニットSUは、複数のNANDストリングスNSの集合体である。各NANDストリングスNSの一端は、ビットラインBL(BL0〜BLm(mは1以上の整数)のいずれか)に接続されている。NANDストリングスNSの他端は、ソースラインSLに接続されている。各NANDストリングスNSは、複数(例えば18つ)のメモリセルトランジスタMT(MT0〜MT17)、第1選択トランジスタST1、及び第2選択トランジスタST2を含む。
複数のメモリセルトランジスタMT(MT0〜MT17)は、電気的に互いに直列に接続されている。メモリセルトランジスタMTは、制御ゲート及び電荷蓄積膜を含み、データを不揮発に記憶する。メモリセルトランジスタMTは、制御ゲートに印加された電圧に応じて、電荷蓄積膜に電荷を蓄積する。メモリセルトランジスタMTの制御ゲートは、対応するワードラインWL(WL0〜WL17のいずれか)に接続されている。メモリセルトランジスタMTは、ワードラインWLを介して、ロウデコーダ11と電気的に接続されている。
第1選択トランジスタST1は、複数のメモリセルトランジスタMT(MT0〜MT17)と、対応するビットラインBLとの間に接続されている。第1選択トランジスタST1のドレインは、ビットラインBLに接続されている。第1選択トランジスタST1のソースは、複数のメモリセルトランジスタMTに接続されている。第1選択トランジスタST1の制御ゲートは、対応する選択ゲートラインSGD(SGD0〜SGD3のいずれか)に接続されている。第1選択トランジスタST1は、選択ゲートラインSGDを介して、ロウデコーダ11と電気的に接続されている。第1選択トランジスタST1は、所定の電圧が選択ゲートラインSGDに印可された場合に、NANDストリングスNSとビットラインBLとを接続する。
第2選択トランジスタST2は、複数のメモリセルトランジスタMT(MT0〜MT17)と、ソースラインSLとの間に接続されている。第2選択トランジスタST2のドレインは、複数のメモリセルトランジスタMTに接続されている。第2選択トランジスタST2のソースは、ソースラインSLに接続されている。第2選択トランジスタST2の制御ゲートは、選択ゲートラインSGSに接続されている。第2選択トランジスタST2は、選択ゲートラインSGSを介して、ロウデコーダ11と電気的に接続されている。第2選択トランジスタST2は、所定の電圧が選択ゲートラインSGSに印可された場合に、NANDストリングスNSとソースラインSLとを接続する。
次に、メモリセルアレイ10の物理的な構成について説明する。
図3は、メモリセルアレイ10の一部領域を示す平面図である。例えば、複数のストリングユニットSUは、X方向に配列され、それぞれY方向に延びている。複数のストリングユニットSUは、絶縁材が充填されたスリットSLTによって互いに分断されている。各ストリングユニットSUは、Z方向に延びた複数の柱状体40を含む。各柱状体40は、後述するコンタクトプラグBLCを介して1本のビットラインBLと接続されている。例えば、ビットラインBLは、X方向に延びている。
図3は、メモリセルアレイ10の一部領域を示す平面図である。例えば、複数のストリングユニットSUは、X方向に配列され、それぞれY方向に延びている。複数のストリングユニットSUは、絶縁材が充填されたスリットSLTによって互いに分断されている。各ストリングユニットSUは、Z方向に延びた複数の柱状体40を含む。各柱状体40は、後述するコンタクトプラグBLCを介して1本のビットラインBLと接続されている。例えば、ビットラインBLは、X方向に延びている。
図4は、メモリセルアレイ10の一部領域を示す断面図である。メモリセルアレイ10は、例えば、半導体基板20、積層体30、柱状体40、コンタクトプラグBLC、及びビットラインBLを含む。
半導体基板20は、X方向及びY方向に沿う表面20aを有する。半導体基板20は、半導体基板でもよいし、基板上に絶縁材料を介して配置された導電膜でもよい。
積層体30は、半導体基板20の上に設けられている。積層体30は、1つの導電層31と、複数の導電層32と、1つの導電層33と、複数の絶縁層34とを含む。複数の導電層31,32,33と複数の絶縁層34とは、Z方向に積層されている。
導電層31,32,33は、例えば、タングステンである。導電層31は、積層体30のうち最下層の導電層である。導電層31は、選択ゲートラインSGSとして機能する。導電層33は、積層体30のうち最上層の導電層である。導電層33は、選択ゲートラインSGDとして機能する。複数の導電層32は、導電層31よりも上方に位置し、導電層33より下方に位置する。複数の導電層32は、ワードラインWL0〜WL17としてそれぞれ機能する。導電層31,32,33の各々は、X方向及びY方向に沿う板状に形成されている。導電層31,32,33の各々は、絶縁層34との界面、及び、柱状体40との界面にブロック絶縁膜を有してもよい。
絶縁層34は、導電層31と導電層32との間、複数の導電層32の間のそれぞれ、導電層32と導電層33との間に設けられている。絶縁層34は、導電層31,32,33のそれぞれを互いに絶縁する。絶縁層34の各々は、X方向及びY方向に沿う板状に形成されている。
柱状体40は、例えば1つのNANDストリングスNSとして機能する。柱状体40は、Z方向に沿って積層体30内に設けられる。柱状体40は、積層体30のZ方向の上面30bから下面30aに亘って設けられる。柱状体40は、第1柱状部40Aと第2柱状部40Bとを含む。
第1柱状部40Aは、半導体基板20と第2柱状部40Bとの間に位置し、半導体基板20と第2柱状部40Bとにそれぞれ接している。第1柱状部40Aは、半導体基板20の表面20a上に設けられて、半導体基板20の表面20aに対する凸部を形成している。すなわち、第1柱状部40Aは、半導体基板20の表面20aから+Z方向に突出している。第1柱状部40Aは、例えば、半導体基板20の表面20a上にシリコンをエピタキシャル成長させることで形成されたエピタキシャルシリコン層である。
第1柱状部40Aの一部は、絶縁膜35を介して、導電層31に面する。第1柱状部40Aと導電層31とが交差する部分は、第2選択トランジスタST2として機能する。
第2柱状部40Bは、第1柱状部40Aより上方に位置する。第2柱状部40Bは、積層体30内に位置する。第2柱状部40Bの下端40B1は、第1柱状部40Aに接する。第2柱状部40Bと複数の導電層32とが交差する部分は、それぞれメモリセルトランジスタMT(MT0〜MT17)として機能する。第2柱状部40Bと導電層33とが交差する部分は、第1選択トランジスタST1として機能する。なお、下層側の導電層32を第2選択トランジスタST2のゲート電極として使用してもよい。
第2柱状部40Bの上端40B2は、コンタクトプラグBLCを介して、ビットラインBLに接続されている。コンタクトプラグBLCは、導電材料で形成された柱状または逆円錐台形状等の接続部材である。第2柱状部40Bは、例えば、上端40B2から下端40B1に向けて進むに従いX方向及びY方向の幅が徐々に細くなる。第2柱状部40Bは、Z方向から見て、例えば、円形、楕円形である。
第2柱状部40Bは、ブロック絶縁膜41、絶縁膜42、トンネル酸化膜43、チャネル膜44及びコア部45を含む。ブロック絶縁膜41は、積層体30をZ方向に貫通したホールの内壁に設けられている。絶縁膜42は、ブロック絶縁膜41の内壁に設けられている。絶縁膜42は、電荷蓄積膜として機能する。トンネル酸化膜43は、絶縁膜42の内壁に設けられている。チャネル膜44は、トンネル酸化膜43の内壁に設けられている。チャネル膜44は、NANDストリングスNSを構成するトランジスタのチャネルとして機能する。コア部45は、トンネル酸化膜43で囲まれる領域内に設けられている。すなわち、第2柱状部40Bは、内側から順に、コア部45、チャネル膜44、トンネル酸化膜43、絶縁膜42、ブロック絶縁膜41を含む。第2柱状部40Bの芯側が内側である。なお、絶縁膜42に代えて、周囲を絶縁材料で覆ったフローティングゲートを電荷蓄積膜としてもよい。
ブロック絶縁膜41は、例えば、酸化シリコン、酸化アルミニウム、酸化ジルコニウムである。絶縁膜42は、例えば、窒化シリコンである。トンネル酸化膜43は、例えば、酸化シリコンである。チャネル膜44は、例えば、一部に不純物がドープされたポリシリコンである。コア部45は、例えば酸化シリコンである。
図5は、第2柱状部40Bのチャネル膜44、トンネル酸化膜43、絶縁膜42、ブロック絶縁膜41の近傍を拡大した断面図である。
チャネル膜44は、第1領域44Aと第2領域44Bとを有する。第1領域44Aは、コア部45に接し、第1面44aからトンネル酸化膜43に向って広がる領域である。第1面44aは、チャネル膜44のコア部45側の表面である。第1領域44Aは、不純物がドープされた半導体を含む。第1領域44Aは、例えば、不純物の濃度が1×1020/cm3以上1×1021/cm3以下の領域である。
第2領域44Bは、トンネル酸化膜43に接し、第2面44bからコア部45に向って広がる領域である。第2面44bは、チャネル膜44のトンネル酸化膜43側の表面である。第2領域44Bは、例えば、第1領域44Aと比べて不純物の濃度が低い。第2領域44Bは、例えば、不純物を含まない。ここで「不純物を含まない」は、不可避的に含まれる不純物は許容する。
チャネル膜44の第1面44aにおける不純物の濃度は、第2面44bにおける不純物の濃度より高い。チャネル膜44は、例えば、第1面44aから第2面44bに向って不純物濃度が徐々に低くなる。第1面44a及び第2面44bの不純物濃度は、例えば、二次イオン質量分析(SIMS)によって求められる。
チャネル膜44に含まれる不純物は、例えば、カーボン(C)、リン(P)、ボロン(B)、ゲルマニウム(Ge)からなる群から選択されるいずれかである。チャネル膜44に含まれる不純物は、好ましくはカーボン(C)である。カーボンは、セルの閾値への変動が小さく、ポリシリコンの結晶粒径への影響も小さい。
コア部45は、例えば、第1領域45Aと第2領域45Bとを有する。第1領域45Aは、チャネル膜44に接し、チャネル膜44との界面からコア部45の芯側に向って広がる領域である。第2領域45Bは、第1領域45Aよりコア部45の芯側に位置する。第1領域45Aは、例えば、不純物を含む。第1領域45Aに含まれる不純物は、チャネル膜44に含まれる不純物と同様である。
次に、メモリセルアレイ10の製造方法の一例について説明する。
メモリセルアレイ10の製造方法は、例えば、積層工程と、ホール形成工程と、単結晶成長工程と、絶縁膜形成工程と、開口形成工程と、チャネル膜形成工程と、スリミング工程と、コア部形成工程と、置換工程とを有する。図6から図14は、メモリセルアレイ10の各製造工程を示す断面図である。以下では、置換材/絶縁体の積層工程からワードラインWLが形成されるまでの工程について説明する。
メモリセルアレイ10の製造方法は、例えば、積層工程と、ホール形成工程と、単結晶成長工程と、絶縁膜形成工程と、開口形成工程と、チャネル膜形成工程と、スリミング工程と、コア部形成工程と、置換工程とを有する。図6から図14は、メモリセルアレイ10の各製造工程を示す断面図である。以下では、置換材/絶縁体の積層工程からワードラインWLが形成されるまでの工程について説明する。
図6は、積層工程を示す断面図である。積層工程では、半導体基板20上に、絶縁層34と置換材50とが交互に積層される。複数の絶縁層34と複数の置換材50とが交互に積層され、積層体39が形成される。置換材50は、例えば窒化シリコン(SiN)等の窒化膜である。
図7は、ホール形成工程を示す断面図である。ホール形成工程では、積層体39にホールH1が加工される。ホールH1は、積層体39の上面39bから下面39aまで至る。ホールH1は、フォトリソグラフィー及び異方性エッチングにより加工する。異方性エッチングは、例えばRIE(Reactive ion etching)を用いることができる。
図8は、単結晶成長工程を示す断面図である。ホールH1内に、シリコン単結晶をエピタキシャル成長させる。これにより、ホールH1の下端部には、第1柱状部40Aが形成される。
図9は、絶縁膜形成工程を示す断面図である。ホールH1の内壁に、ブロック絶縁膜41、絶縁膜42、トンネル酸化膜43、カバー膜49が順に積層される。ブロック絶縁膜41、絶縁膜42、トンネル酸化膜43及びカバー膜49は、それぞれ底部を有する筒状に形成される。カバー膜49は、後述する開口形成工程において、トンネル酸化膜43をエッチングから保護する。カバー膜49は、例えば、アモルファスシリコンである。
図10は、開口形成工程を示す断面図である。ブロック絶縁膜41、絶縁膜42、トンネル酸化膜43及びカバー膜49の底部に開口部Apを形成する。開口部Apは、例えば、RIEで加工する。開口部Apは、第1柱状部40Aの上面まで至る。開口部Apを形成後に、カバー膜49を除去する。カバー膜49は、例えば、エッチングにより除去される。
図11は、チャネル膜形成工程を示す断面図である。トンネル酸化膜43の内壁にチャネル膜48を形成する。トンネル酸化膜43の底部には開口部Apが形成されているため、チャネル膜48は積層体39の上面39bから第1柱状部40Aの上面まで繋がる。チャネル膜48は、成膜途中に不純物がドープされる。不純物は、例えばガスとして供給され、チャネル膜48にドープされる。不純物は、例えば、カーボン(C)、リン(P)、ボロン(B)、ゲルマニウム(Ge)からなる群から選択されるいずれかであり、好ましくはカーボン(C)である。
図12は、チャネル膜形成工程におけるチャネル膜48の近傍を示す断面図である。チャネル膜形成工程では、例えば、トンネル酸化膜43の内面から順に第1層481、第2層482、第3層483を形成する。第1層481及び第3層483を形成時には、不純物を供給しない。第1層481及び第3層483は、例えば、ノンドープのアモルファスシリコンである。第2層482を形成時には、不純物を供給する。第2層482、例えば、カーボンがドープされたアモルファスシリコンである。
次いで、第1層481、第2層482、第3層483を加熱する。アモルファスシリコンは、加熱により結晶化し、ポリシリコンとなる。第1層481及び第3層483は、例えば、ノンドープのポリシリコンとなり、第2層482は、例えば、カーボンがドープされたポリシリコンとなる。加熱により第2層482に含まれる不純物の一部は、第1層481、第3層483に拡散する。チャネル膜48を構成するポリシリコンの結晶粒径は、加熱時におけるチャネル膜48の厚みが厚いほど大きくなる。
図13は、スリミング工程を示す断面図である。図13は、スリミング工程におけるチャネル膜48の近傍を示す断面図である。スリミングとは、成膜した膜を薄膜化するプロセスを意味する。スリミング工程では、チャネル膜48の表面を酸化した後、酸化膜をエッチングする。チャネル膜48の表面酸化は、例えば、過酸化水素を用いて行われる。酸化膜のエッチングは、例えば、TMY(トリメチル−2ヒドロキシエチルアンモニウムハイドロオキサイド)を用いて行われる。スリミング工程では、チャネル膜48の一部を、不純物がドープされた領域に至るまで除去する。スリミング工程では、例えば、チャネル膜48の第2層482に至るまでチャネル膜48の一部を除去する。チャネル膜48は、スリミング工程により成膜後より薄膜化され、チャネル膜44(図5参照)となる。第2層482は、例えば、チャネル膜44の第1領域44Aとなり、第1層481は、例えば、チャネル膜44の第2領域44Bとなる。
図14は、コア部形成工程及び置換工程を示す断面図である。スリミングしたチャネル膜44の内側に、コア部45を形成する。コア部45は、チャネル膜44に囲まれた領域の内側に充填される。コア部45が形成されることで、第2柱状部40Bが形成される。その後、スリット加工工程によりスリットSLTが形成される。これにより、複数のストリングユニットSUが区分される。置換工程では、スリットSLTを介したウェットエッチングにより置換材50が除去される。次いで、置換材50が除去された空間に導電材料が充填され、導電層31,32,33となる。置換材50が導電層31,32,33に置換されることで、積層体39は積層体30となる。以上の工程により、積層体30と柱状体40とが形成される。ただし、半導体メモリ1の製造方法は、上記例に限定されない。
以上で説明した半導体メモリ1によれば、メモリセルアレイ10におけるセル電流の電流量を増加させることができる。セル電流は、メモリセルトランジスタMTに記憶された状態をセンシングするために、チャネル膜44に流す電流である。大きなセル電流をチャネル膜44に流すことができれば、メモリセルトランジスタMTのZ方向への積層数の増加することができる。
セル電流は、チャネル膜44を薄膜化すると向上する。チャネル膜48をスリミングすることで、チャネル膜44は薄膜化される。またチャネル膜48は、十分な厚みを形成後に結晶化される。チャネル膜48を構成するポリシリコンの結晶粒径は、セル電流に影響を及ぼす。
チャネル膜48にドープされた不純物は、結晶粒の結晶粒径に大きな影響を及ぼさない。つまり、チャネル膜48にドープされた不純物は、セル電流に悪い影響を大きく及ぼしにくい。特に不純物がカーボン、リン、ボロンのいずれかの場合は、結晶粒の結晶粒径に与える影響は小さい。またカーボン又はゲルマニウムはシリコンと価数が同じである。不純物がカーボン又はゲルマニウムの場合は、メモリセルアレイ10の閾値電圧に与える影響が特に少ない。
またチャネル膜48が不純物を含むことで、スリミング工程におけるチャネル膜48のスリミング量のバラつきを低減できる。スリミング量とは、チャネル膜48がエッチングによって除去された量である。チャネル膜48のスリミング量のバラつきとは、スリミング工程においてチャネル膜48の内周面の各点におけるスリミング量の違いである。
上述のように、チャネル膜48は、表面酸化した後に酸化膜をエッチングすることで薄膜化する。エッチングは、例えば、結晶欠陥又は結晶界面を有する部分で進行しやすい。そのため、チャネル膜48のエッチングレートは、チャネル膜48の場所によって異なる。チャネル膜48が不純物を有さない場合、チャネル膜48のエッチングレートのバラつきは、チャネル膜48の各点におけるスリミング量の違いとなる。
チャネル膜48のエッチングレートは、不純物がドープされた領域(例えば第2層482)と不純物がドープされていない領域(例えば第3層483)とで異なる。不純物がドープされた領域のエッチングレートは、不純物がドープされていない領域のエッチングレートより遅い。チャネル膜48が不純物を有する場合、チャネル膜48のエッチングの進行は、不純物がドープされた領域で遅くなる。すなわち、不純物がドープされて領域は、エッチングのストッパ層として機能する。不純物がドープされた領域におけるエッチングレートは、不純物がドープされていない領域のエッチングレートより遅い。したがって、不純物がドープされた領域におけるエッチングレートのバラつきは、不純物がドープされていない領域におけるエッチングレートのバラつきより小さくなり、チャネル膜48のスリミング量のバラつきが低減される。
スリミング工程におけるチャネル膜48のスリミング量のバラつきが低減すると、スリミング工程後のチャネル膜44の厚みのバラつきが低減される。チャネル膜44の厚みは、チャネル膜44の内周面から外周面に向って下した垂線の距離である。チャネル膜44の厚みのバラつきが低減されると、チャネル膜44の厚みを設計値に近づけやすくなり、量産時の製造バラつき等の発生を低減できる。
(第2実施形態)
次に、第2実施形態について説明する。
図15は、第2実施形態にかかるメモリセルアレイ15の一部領域を示す断面図である。第2実施形態にかかるメモリセルアレイ15は、半導体基板20と積層体30との間に絶縁層70及びソース層80が設けられている点及び積層体30内における柱状体60の構造が、図4に示すメモリセルアレイ15と異なる。以下に説明する以外の構成は第1実施形態のメモリセルアレイ10と同様である。
次に、第2実施形態について説明する。
図15は、第2実施形態にかかるメモリセルアレイ15の一部領域を示す断面図である。第2実施形態にかかるメモリセルアレイ15は、半導体基板20と積層体30との間に絶縁層70及びソース層80が設けられている点及び積層体30内における柱状体60の構造が、図4に示すメモリセルアレイ15と異なる。以下に説明する以外の構成は第1実施形態のメモリセルアレイ10と同様である。
絶縁層70は、半導体基板20とソース層80との間に設けられている。絶縁層70の内部には、CMOS(Complementary MOS)等を含む駆動回路が設けられていてもよい。
ソース層80は、絶縁層70と積層体30との間に設けられている。ソース層80は、導電層81と第1半導体層82と第2半導体層83とを有する。導電層81は、例えば、タングステン又はタングステンシリサイドである。第1半導体層82及び第2半導体層83は、例えば、不純物がドープされたシリコンである。第2半導体層83は、柱状体60のチャネル膜64と接続する。第2半導体層83は、XY平面において、ブロック絶縁膜61、絶縁膜62及びトンネル酸化膜63が除去された部分の周囲を囲む。
柱状体60は、ブロック絶縁膜61、絶縁膜62、トンネル酸化膜63、チャネル膜64及びコア部65を含む。柱状体60は、積層体30の上面30aから第1半導体層82まで至る。ブロック絶縁膜61、絶縁膜62及びトンネル酸化膜63は、第2半導体層83内において一部が除去されている。チャネル膜64は、第2半導体層83と接続されている。チャネル膜64は、コア部65に接する第1領域に不純物がドープされている。
第2実施形態にかかるメモリセルアレイ15の製造方法は、第1実施形態にかかるメモリセルアレイ10の製造方法と同様に、例えば、積層工程と、ホール形成工程と、絶縁膜形成工程と、チャネル膜形成工程と、スリミング工程と、コア部形成工程と、置換工程とを有する。
図16は、積層工程及びホール形成工程を示す断面図である。積層工程では、半導体基板20上に、絶縁層70、導電層81、第1半導体層82、置換材85、積層体39を順に積層する。半導体基板20と積層体39との間に、絶縁層70、導電層81、第1半導体層82、置換材85を積層する点が第1実施形態にかかるメモリセルアレイ10の製造方法と異なる。ホール形成工程では、積層体39にホールH2が加工される。ホールH2は、積層体39の上面39aから第1半導体層82の内部まで至る。
図17は、絶縁膜形成工程と、チャネル膜形成工程と、スリミング工程と、コア部形成工程とを示す断面図である。絶縁膜形成工程と、チャネル膜形成工程と、スリミング工程と、コア部形成工程は、第1実施形態にかかるメモリセルアレイ10の製造方法と同様である。
図18は、置換工程を示す断面図である。スリット加工工程により積層体39の上面39aから第1半導体層82の表面に至るスリットSLTが形成される。置換工程では、スリットSLTを介して、置換材85が除去される。また置換材85が除去された空間を介して、ブロック絶縁膜61、絶縁膜62及びトンネル酸化膜63の一部が除去される。置換材85及びブロック絶縁膜61、絶縁膜62及びトンネル酸化膜63の一部が除去された空間に半導体材料が充填され、第2半導体層83となる。またスリットSLTを介して、置換材50が除去される。置換材50が除去された空間に導電材料が充填され、導電層31,32,33となる。以上の工程により、積層体30と柱状体60とが形成される。ただし、半導体メモリの製造方法は、上記例に限定されない。
このような構成によっても、第1実施形態と同様に、メモリセルアレイ15のセル電流の電流量を増加させることができる。またスリミング工程におけるチャネル膜のスリミング量のバラつきが低減することができる。
以上、いくつかの実施形態について説明したが、実施形態は上記例に限定されない。例えば、導電層32と柱状体40,60との交差部分は、メモリセルトランジスタMTとして用いられることに代えて、電荷の蓄積に用いられないダミートランジスタとして用いられてもよい。
また第1実施形態及び第2実施形態では、柱状体40,60を半導体基板20に向かって進むに従い幅が小さくなる例を図示した。柱状体40,60の形状はこれに限定されない。例えば、柱状体40,60は、Z方向の中間の高さ位置で幅が広がる樽型や、半導体基板20に向かって進むに従い幅が大きくなる円錐台形型が採用されてもよい。また柱状体40,60は複数の柱状体がZ方向に接続されており、Z方向の中間の高さ位置で幅が異なる段差を有してもよい。
(付記)以下、いくつかの半導体記憶装置について付記する。
[1].複数の導電層と複数の絶縁層とが第1方向に交互に積層された積層体と、
前記積層体内に設けられ、コア部とチャネル膜とトンネル酸化膜と電荷蓄積膜とを内側から順に含む柱状体と、を備え、
前記チャネル膜は、前記コア部に接する第1領域と前記トンネル酸化膜に接する第2領域とを有し、
前記第1領域は、不純物がドープされた半導体であり、
前記第2領域は、前記不純物を含まない又は前記第1領域と比べて前記不純物の濃度が低い半導体である。
[2].[1]に記載の半導体記憶装置において、
前記チャネル膜は、前記コア部に接する第1面と、前記トンネル酸化膜に接する第2面とを有し、前記第1面における前記不純物の濃度が、前記第2面における前記不純物の濃度より高い。
[3].[2]に記載の半導体記憶装置において、
前記チャネル膜は、前記第1面から前記第2面に向って前記不純物の濃度が徐々に低くなる。
[4].[1]に記載の半導体記憶装置において、
前記チャネル膜は、一部に不純物がドープされたポリシリコンである。
[5].[1]に記載の半導体記憶装置において、
前記不純物は、カーボン、リン、ボロン、ゲルマニウムからなる群から選択されるいずれかである。
[6].[5]に記載の半導体記憶装置において、
前記不純物は、カーボンである。
[7].[1]に記載の半導体記憶装置において、
前記第1領域は、前記不純物の濃度が1×1020/cm3以上1×1021/cm3以下である。
[8].[1]に記載の半導体記憶装置において、
前記コア部は、前記チャネル膜と接する領域に前記不純物を含む。
[9].複数の置換材と複数の絶縁層とを第1方向に交互に積層し、
前記複数の置換材と前記複数の絶縁層とに亘って第1ホールを形成し、
前記第1ホールの内面に、電荷蓄積膜とトンネル酸化膜とを順に積層し、
前記トンネル酸化膜の内面に、途中で不純物をドープしながらチャネル膜を形成し、
前記チャネル膜を前記不純物がドープされた領域に至るまで、前記チャネル膜の一部を除去し、
前記チャネル膜の内側に、コア部を形成し、
前記複数の置換材を除去し、除去された空隙に導電体を埋め込む、半導体記憶装置の製造方法。
[10].[9]に記載の半導体記憶装置の製造方法において、
前記チャネル膜の一部を除去する前に、前記チャネル膜を加熱する。
[11].[9]に記載の半導体記憶装置の製造方法において、
前記チャネル膜の形成では、第1層と第2層と第3層を前記トンネル酸化膜の内面から順に形成し、
前記第1層と前記第3層とは不純物をドープせずに形成し、
前記第2層は不純物をドープして形成する。
[12].[11]に記載の半導体記憶装置の製造方法において、
前記チャネル膜の一部を除去する際に、前記第3層を少なくとも除去する。
[13].[9]に記載の半導体記憶装置の製造方法において、
前記不純物は、カーボン、リン、ボロン、ゲルマニウムからなる群から選択されるいずれかである。
[14].[13]に記載の半導体記憶装置の製造方法において、
前記不純物は、カーボンである。
[1].複数の導電層と複数の絶縁層とが第1方向に交互に積層された積層体と、
前記積層体内に設けられ、コア部とチャネル膜とトンネル酸化膜と電荷蓄積膜とを内側から順に含む柱状体と、を備え、
前記チャネル膜は、前記コア部に接する第1領域と前記トンネル酸化膜に接する第2領域とを有し、
前記第1領域は、不純物がドープされた半導体であり、
前記第2領域は、前記不純物を含まない又は前記第1領域と比べて前記不純物の濃度が低い半導体である。
[2].[1]に記載の半導体記憶装置において、
前記チャネル膜は、前記コア部に接する第1面と、前記トンネル酸化膜に接する第2面とを有し、前記第1面における前記不純物の濃度が、前記第2面における前記不純物の濃度より高い。
[3].[2]に記載の半導体記憶装置において、
前記チャネル膜は、前記第1面から前記第2面に向って前記不純物の濃度が徐々に低くなる。
[4].[1]に記載の半導体記憶装置において、
前記チャネル膜は、一部に不純物がドープされたポリシリコンである。
[5].[1]に記載の半導体記憶装置において、
前記不純物は、カーボン、リン、ボロン、ゲルマニウムからなる群から選択されるいずれかである。
[6].[5]に記載の半導体記憶装置において、
前記不純物は、カーボンである。
[7].[1]に記載の半導体記憶装置において、
前記第1領域は、前記不純物の濃度が1×1020/cm3以上1×1021/cm3以下である。
[8].[1]に記載の半導体記憶装置において、
前記コア部は、前記チャネル膜と接する領域に前記不純物を含む。
[9].複数の置換材と複数の絶縁層とを第1方向に交互に積層し、
前記複数の置換材と前記複数の絶縁層とに亘って第1ホールを形成し、
前記第1ホールの内面に、電荷蓄積膜とトンネル酸化膜とを順に積層し、
前記トンネル酸化膜の内面に、途中で不純物をドープしながらチャネル膜を形成し、
前記チャネル膜を前記不純物がドープされた領域に至るまで、前記チャネル膜の一部を除去し、
前記チャネル膜の内側に、コア部を形成し、
前記複数の置換材を除去し、除去された空隙に導電体を埋め込む、半導体記憶装置の製造方法。
[10].[9]に記載の半導体記憶装置の製造方法において、
前記チャネル膜の一部を除去する前に、前記チャネル膜を加熱する。
[11].[9]に記載の半導体記憶装置の製造方法において、
前記チャネル膜の形成では、第1層と第2層と第3層を前記トンネル酸化膜の内面から順に形成し、
前記第1層と前記第3層とは不純物をドープせずに形成し、
前記第2層は不純物をドープして形成する。
[12].[11]に記載の半導体記憶装置の製造方法において、
前記チャネル膜の一部を除去する際に、前記第3層を少なくとも除去する。
[13].[9]に記載の半導体記憶装置の製造方法において、
前記不純物は、カーボン、リン、ボロン、ゲルマニウムからなる群から選択されるいずれかである。
[14].[13]に記載の半導体記憶装置の製造方法において、
前記不純物は、カーボンである。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
1…半導体メモリ、30…積層体、31,32,33…導電層、34…絶縁層、40,60…柱状体、41,61…ブロック絶縁膜、42,62…絶縁膜、43,63…トンネル酸化膜、44,48,64…チャネル膜、45,65…コア部、44A,45A…第1領域、44a…第1面、44B,45B…第2領域、44b…第2面、481…第1層、482…第2層、483…第3層
Claims (9)
- 複数の導電層と複数の絶縁層とが第1方向に交互に積層された積層体と、
前記積層体内に設けられ、コア部とチャネル膜とトンネル酸化膜と電荷蓄積膜とを内側から順に含む柱状体と、を備え、
前記チャネル膜は、前記コア部に接する第1領域と、前記トンネル酸化膜に接する第2領域とを有し、
前記第1領域は、不純物がドープされた半導体であり、
前記第2領域は、前記不純物を含まない又は前記第1領域と比べて前記不純物の濃度が低い半導体である、半導体記憶装置。 - 前記チャネル膜は、前記コア部に接する第1面と、前記トンネル酸化膜に接する第2面とを有し、前記第1面における前記不純物の濃度が、前記第2面における前記不純物の濃度より高い、請求項1に記載の半導体記憶装置。
- 前記チャネル膜は、一部に不純物がドープされたポリシリコンである、請求項1又は2に記載の半導体記憶装置。
- 前記不純物は、カーボンである、請求項1から3のいずれか一項に記載の半導体記憶装置。
- 前記第1領域は、前記不純物の濃度が1×1020/cm3以上1×1021/cm3以下である、請求項1から4のいずれか一項に記載の半導体記憶装置。
- 複数の置換材と複数の絶縁層とを第1方向に交互に積層し、
前記複数の置換材と前記複数の絶縁層とに亘ってホールを形成し、
前記ホールの内面に、電荷蓄積膜とトンネル酸化膜とを順に積層し、
前記トンネル酸化膜の内面に、途中で不純物をドープしながらチャネル膜を形成し、
前記不純物がドープされた領域に至るまで、前記チャネル膜の一部を除去し、
前記チャネル膜の内側に、コア部を形成し、
前記複数の置換材を除去し、除去された空隙に導電体を埋め込む、半導体記憶装置の製造方法。 - 前記チャネル膜の一部を除去する前に、前記チャネル膜を加熱する、請求項6に記載の半導体記憶装置の製造方法。
- 前記チャネル膜の形成では、第1層と第2層と第3層を前記トンネル酸化膜の内面から順に形成し、
前記第1層と前記第3層とは不純物をドープせずに形成し、
前記第2層は不純物をドープして形成する、請求項6又は7に記載の半導体記憶装置の製造方法。 - 前記チャネル膜の一部を除去する際に、前記第3層を少なくとも除去する、請求項8に記載の半導体記憶装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019034160A JP2020141008A (ja) | 2019-02-27 | 2019-02-27 | 半導体記憶装置及びその製造方法 |
TW108125605A TWI707462B (zh) | 2019-02-27 | 2019-07-19 | 半導體記憶裝置及其製造方法 |
CN201910665213.9A CN111627914B (zh) | 2019-02-27 | 2019-07-22 | 半导体存储装置及其制造方法 |
US16/558,541 US11158649B2 (en) | 2019-02-27 | 2019-09-03 | Semiconductor storage device with columnar body having impurity containing channel film |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019034160A JP2020141008A (ja) | 2019-02-27 | 2019-02-27 | 半導体記憶装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2020141008A true JP2020141008A (ja) | 2020-09-03 |
Family
ID=72140582
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019034160A Pending JP2020141008A (ja) | 2019-02-27 | 2019-02-27 | 半導体記憶装置及びその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US11158649B2 (ja) |
JP (1) | JP2020141008A (ja) |
CN (1) | CN111627914B (ja) |
TW (1) | TWI707462B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7502122B2 (ja) | 2020-09-09 | 2024-06-18 | キオクシア株式会社 | 半導体装置およびその製造方法 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022049943A (ja) * | 2020-09-17 | 2022-03-30 | キオクシア株式会社 | 半導体記憶装置 |
CN112567519B (zh) * | 2020-11-13 | 2021-11-23 | 长江存储科技有限责任公司 | 三维存储器件及其形成方法 |
JP2023001592A (ja) * | 2021-06-21 | 2023-01-06 | キオクシア株式会社 | 半導体記憶装置及び半導体記憶装置の製造方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20170006978A (ko) * | 2015-07-10 | 2017-01-18 | 에스케이하이닉스 주식회사 | 반도체 장치의 제조방법 |
US10020317B2 (en) * | 2015-08-31 | 2018-07-10 | Cypress Semiconductor Corporation | Memory device with multi-layer channel and charge trapping layer |
JP6495838B2 (ja) * | 2016-01-27 | 2019-04-03 | 東芝メモリ株式会社 | 半導体記憶装置及びその製造方法 |
JP2018142654A (ja) * | 2017-02-28 | 2018-09-13 | 東芝メモリ株式会社 | 半導体装置及びその製造方法 |
JP2018157006A (ja) | 2017-03-16 | 2018-10-04 | 東芝メモリ株式会社 | 半導体記憶装置 |
JP2019114745A (ja) * | 2017-12-26 | 2019-07-11 | 東芝メモリ株式会社 | 半導体装置 |
US10700089B1 (en) * | 2019-02-12 | 2020-06-30 | Sandisk Technologies Llc | Three-dimensional memory device including locally thickened electrically conductive layers and methods of manufacturing the same |
KR20200142173A (ko) * | 2019-06-12 | 2020-12-22 | 삼성전자주식회사 | 반도체 소자 및 반도체 소자의 동작 방법 |
-
2019
- 2019-02-27 JP JP2019034160A patent/JP2020141008A/ja active Pending
- 2019-07-19 TW TW108125605A patent/TWI707462B/zh active
- 2019-07-22 CN CN201910665213.9A patent/CN111627914B/zh active Active
- 2019-09-03 US US16/558,541 patent/US11158649B2/en active Active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7502122B2 (ja) | 2020-09-09 | 2024-06-18 | キオクシア株式会社 | 半導体装置およびその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US11158649B2 (en) | 2021-10-26 |
CN111627914A (zh) | 2020-09-04 |
CN111627914B (zh) | 2023-11-24 |
TW202032769A (zh) | 2020-09-01 |
TWI707462B (zh) | 2020-10-11 |
US20200273880A1 (en) | 2020-08-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI707458B (zh) | 半導體記憶體裝置 | |
TWI708375B (zh) | 記憶體裝置 | |
TWI707462B (zh) | 半導體記憶裝置及其製造方法 | |
JP2019165089A (ja) | 半導体装置 | |
CN111370425A (zh) | 半导体存储器装置及制造半导体存储器装置的方法 | |
CN111696999B (zh) | 半导体存储装置 | |
JP2020031149A (ja) | 半導体メモリ及び半導体メモリの製造方法 | |
JP2020038930A (ja) | 半導体メモリ装置及び半導体メモリ装置の製造方法 | |
US20170133399A1 (en) | Memory device and method of manufacturing the same | |
JP2020155610A (ja) | 半導体記憶装置 | |
US20230328992A1 (en) | Semiconductor storage device | |
US10886295B2 (en) | Semiconductor storage device | |
JP2020092168A (ja) | 半導体記憶装置 | |
US20220302138A1 (en) | Semiconductor storage device and method for manufacturing semiconductor storage device | |
CN113745234B (zh) | 半导体存储装置 | |
CN112447745A (zh) | 半导体存储装置 | |
JP2021022645A (ja) | 半導体記憶装置及び半導体記憶装置の製造方法 | |
US20230093316A1 (en) | Semiconductor storage device and method of manufacturing semiconductor storage device | |
US20240005991A1 (en) | Semiconductor storage device | |
JP2021034649A (ja) | 半導体記憶装置 |