JP2020141008A - 半導体記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】セル電流の増加を図ることができる半導体記憶装置を提供することである。【解決手段】実施形態の半導体記憶装置は、積層体と、柱状体とを備える。前記積層体は、複数の導電層と複数の絶縁層とが第１方向に交互に積層されている。前記柱状体は、前記積層体内に設けられる。前記柱状体は、コア部とチャネル膜とトンネル酸化膜と電荷蓄積膜とを内側から順に含む。前記チャネル膜は、前記コア部に接する第１領域に不純物がドープされた半導体である。【選択図】図５

Description

本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
メモリセルが３次元に積層されたＮＡＮＤ型フラッシュメモリが知られている。
特開２０１８−１５７００６号公報
本発明が解決しようとする課題は、セル電流の増加を図ることができる半導体記憶装置及びその製造方法を提供することである。
実施形態の半導体記憶装置は、積層体と、柱状体とを備える。前記積層体は、複数の導電層と複数の絶縁層とが第１方向に交互に積層されている。前記柱状体は、前記積層体内に設けられる。前記柱状体は、コア部とチャネル膜とトンネル酸化膜と電荷蓄積膜とを内側から順に含む。前記チャネル膜は、前記コア部に接する第１領域と前記トンネル酸化膜に接する第２領域とを有する。前記第１領域は、不純物がドープされた半導体である。前記第２領域は、前記不純物を含まない又は前記第１領域と比べて前記不純物の濃度が低い半導体である。
第１実施形態の半導体メモリのシステム構成を示すブロック図。 第１実施形態のメモリセルアレイの等価回路を示す図。 第１実施形態のメモリセルアレイの一部領域を示す平面図。 第１実施形態のメモリセルアレイの一部領域を示す断面図。 第１実施形態のメモリセルアレイの柱状体の近傍を拡大した断面図。 第１実施形態のメモリセルアレイの製造工程の一例を示す断面図。 第１実施形態のメモリセルアレイの製造工程の一例を示す断面図。 第１実施形態のメモリセルアレイの製造工程の一例を示す断面図。 第１実施形態のメモリセルアレイの製造工程の一例を示す断面図。 第１実施形態のメモリセルアレイの製造工程の一例を示す断面図。 第１実施形態のメモリセルアレイの製造工程の一例を示す断面図。 第１実施形態のメモリセルアレイの製造工程の一例における柱状体の近傍を拡大して示す断面図。 第１実施形態のメモリセルアレイの製造工程の一例における柱状体の近傍を拡大して示す断面図。 第１実施形態のメモリセルアレイの製造工程の一例を示す断面図。 第２実施形態のメモリセルアレイの一部領域を示す断面図。 第２実施形態のメモリセルアレイの製造工程の一例を示す断面図。 第２実施形態のメモリセルアレイの製造工程の一例を示す断面図。 第２実施形態のメモリセルアレイの製造工程の一例を示す断面図。
以下、実施形態の半導体記憶装置及びその製造方法を、図面を参照して説明する。図面は模式的又は概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率等は、必ずしも現実のものと同一とは限らない。以下の説明では、同一又は類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略される場合がある。参照符号を構成する文字の後の数字は、同じ文字を含む参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられる。同じ文字を含む参照符号で示される要素を互いに区別する必要がない場合、それら要素は同じ文字のみを含む参照符号により参照される。
先に、＋Ｘ方向、−Ｘ方向、＋Ｙ方向、−Ｙ方向、＋Ｚ方向、及び−Ｚ方向について定義する。＋Ｘ方向、−Ｘ方向、＋Ｙ方向、及び−Ｙ方向は、後述する半導体基板２０（図４参照）の表面と略平行な方向である。＋Ｘ方向は、後述する１つのストリングユニットＳＵ０から別のストリングユニットＳＵ１に向かう方向である（図３参照）。−Ｘ方向は、＋Ｘ方向とは反対方向である。＋Ｘ方向と−Ｘ方向とを区別しない場合は、単に「Ｘ方向」と称する。＋Ｙ方向及び−Ｙ方向は、Ｘ方向とは交差する（例えば略直交する）方向である。＋Ｙ方向と−Ｙ方向とは、互いに反対方向である。＋Ｙ方向と−Ｙ方向とを区別しない場合は、単に「Ｙ方向」と称する。＋Ｚ方向及び−Ｚ方向は、Ｘ方向及びＹ方向とは交差する（例えば略直交する）方向である。＋Ｚ方向は、後述する半導体基板２０から積層体３０に向かう方向である（図４参照）。−Ｚ方向は、＋Ｚ方向とは反対方向である。＋Ｚ方向と−Ｚ方向とを区別しない場合は、単に「Ｚ方向」と称する。本明細書では「＋Ｚ方向」を「上」、「−Ｚ方向」を「下」と称する場合がある。ただしこれら表現は、便宜上のものであり、重力方向を規定するものではない。本実施形態では、＋Ｚ方向は、「第１方向」の一例である。
本明細書で「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。本明細書で「Ａ方向に延びている」とは、例えば、Ｘ方向、Ｙ方向、及びＺ方向の各寸法のうちの最小の寸法よりもＡ方向の寸法が大きいことを意味する。「Ａ方向」は任意の方向である。
（第１実施形態）
まず、本実施形態の半導体記憶装置（半導体メモリ）の全体構成について説明する。
本実施形態の半導体メモリ１は、不揮発性の半導体記憶装置であり、例えばＮＡＮＤ型フラッシュメモリである。
図１は、半導体メモリ１のシステム構成を示すブロック図である。半導体メモリ１は、例えば、メモリセルアレイ１０、ロウデコーダ１１、センスアンプ１２、及びシーケンサ１３を備えている。
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、不揮発性のメモリセルトランジスタＭＴ（図２参照）の集合である。メモリセルアレイ１０には、複数のビットライン及び複数のワードラインが設けられている。各メモリセルトランジスタＭＴは、１本のビットラインと１本のワードラインとに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
ロウデコーダ１１は、外部のメモリコントローラ２から受信したアドレス情報ＡＤＤに基づいて、１つのブロックＢＬＫを選択する。ロウデコーダ１１は、複数のワードラインにそれぞれ所望の電圧を印可することで、メモリセルアレイ１０に対するデータの書き込み動作及び読み出し動作を制御する。
センスアンプ１２は、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビットラインに所望の電圧を印加する。センスアンプ１２は、ビットラインの電圧に基づいてメモリセルトランジスタＭＴに記憶されたデータを判定し、判定した読み出しデータＤＡＴをメモリコントローラ２に送信する。
シーケンサ１３は、メモリコントローラ２から受信したコマンドＣＭＤに基づいて、半導体メモリ１全体の動作を制御する。
以上で説明した半導体メモリ１及びメモリコントローラ２は、これらの組み合わせにより１つの半導体装置を構成してもよい。半導体装置は、例えばＳＤ（登録商標）カードのようなメモリカードや、ＳＳＤ（Solid State Drive）等が挙げられる。
次に、メモリセルアレイ１０の電気的な構成について説明する。
図２は、メモリセルアレイ１０の等価回路を示す図であり、一つのブロックＢＬＫを抽出して示している。ブロックＢＬＫは、複数（例えば４つ）のストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。
各ストリングユニットＳＵは、複数のＮＡＮＤストリングスＮＳの集合体である。各ＮＡＮＤストリングスＮＳの一端は、ビットラインＢＬ（ＢＬ０〜ＢＬｍ（ｍは１以上の整数）のいずれか）に接続されている。ＮＡＮＤストリングスＮＳの他端は、ソースラインＳＬに接続されている。各ＮＡＮＤストリングスＮＳは、複数（例えば１８つ）のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ１７）、第１選択トランジスタＳＴ１、及び第２選択トランジスタＳＴ２を含む。
複数のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ１７）は、電気的に互いに直列に接続されている。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積膜を含み、データを不揮発に記憶する。メモリセルトランジスタＭＴは、制御ゲートに印加された電圧に応じて、電荷蓄積膜に電荷を蓄積する。メモリセルトランジスタＭＴの制御ゲートは、対応するワードラインＷＬ（ＷＬ０〜ＷＬ１７のいずれか）に接続されている。メモリセルトランジスタＭＴは、ワードラインＷＬを介して、ロウデコーダ１１と電気的に接続されている。
第１選択トランジスタＳＴ１は、複数のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ１７）と、対応するビットラインＢＬとの間に接続されている。第１選択トランジスタＳＴ１のドレインは、ビットラインＢＬに接続されている。第１選択トランジスタＳＴ１のソースは、複数のメモリセルトランジスタＭＴに接続されている。第１選択トランジスタＳＴ１の制御ゲートは、対応する選択ゲートラインＳＧＤ（ＳＧＤ０〜ＳＧＤ３のいずれか）に接続されている。第１選択トランジスタＳＴ１は、選択ゲートラインＳＧＤを介して、ロウデコーダ１１と電気的に接続されている。第１選択トランジスタＳＴ１は、所定の電圧が選択ゲートラインＳＧＤに印可された場合に、ＮＡＮＤストリングスＮＳとビットラインＢＬとを接続する。
第２選択トランジスタＳＴ２は、複数のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ１７）と、ソースラインＳＬとの間に接続されている。第２選択トランジスタＳＴ２のドレインは、複数のメモリセルトランジスタＭＴに接続されている。第２選択トランジスタＳＴ２のソースは、ソースラインＳＬに接続されている。第２選択トランジスタＳＴ２の制御ゲートは、選択ゲートラインＳＧＳに接続されている。第２選択トランジスタＳＴ２は、選択ゲートラインＳＧＳを介して、ロウデコーダ１１と電気的に接続されている。第２選択トランジスタＳＴ２は、所定の電圧が選択ゲートラインＳＧＳに印可された場合に、ＮＡＮＤストリングスＮＳとソースラインＳＬとを接続する。
次に、メモリセルアレイ１０の物理的な構成について説明する。
図３は、メモリセルアレイ１０の一部領域を示す平面図である。例えば、複数のストリングユニットＳＵは、Ｘ方向に配列され、それぞれＹ方向に延びている。複数のストリングユニットＳＵは、絶縁材が充填されたスリットＳＬＴによって互いに分断されている。各ストリングユニットＳＵは、Ｚ方向に延びた複数の柱状体４０を含む。各柱状体４０は、後述するコンタクトプラグＢＬＣを介して１本のビットラインＢＬと接続されている。例えば、ビットラインＢＬは、Ｘ方向に延びている。
図４は、メモリセルアレイ１０の一部領域を示す断面図である。メモリセルアレイ１０は、例えば、半導体基板２０、積層体３０、柱状体４０、コンタクトプラグＢＬＣ、及びビットラインＢＬを含む。
半導体基板２０は、Ｘ方向及びＹ方向に沿う表面２０ａを有する。半導体基板２０は、半導体基板でもよいし、基板上に絶縁材料を介して配置された導電膜でもよい。
積層体３０は、半導体基板２０の上に設けられている。積層体３０は、１つの導電層３１と、複数の導電層３２と、１つの導電層３３と、複数の絶縁層３４とを含む。複数の導電層３１，３２，３３と複数の絶縁層３４とは、Ｚ方向に積層されている。
導電層３１，３２，３３は、例えば、タングステンである。導電層３１は、積層体３０のうち最下層の導電層である。導電層３１は、選択ゲートラインＳＧＳとして機能する。導電層３３は、積層体３０のうち最上層の導電層である。導電層３３は、選択ゲートラインＳＧＤとして機能する。複数の導電層３２は、導電層３１よりも上方に位置し、導電層３３より下方に位置する。複数の導電層３２は、ワードラインＷＬ０〜ＷＬ１７としてそれぞれ機能する。導電層３１，３２，３３の各々は、Ｘ方向及びＹ方向に沿う板状に形成されている。導電層３１，３２，３３の各々は、絶縁層３４との界面、及び、柱状体４０との界面にブロック絶縁膜を有してもよい。
絶縁層３４は、導電層３１と導電層３２との間、複数の導電層３２の間のそれぞれ、導電層３２と導電層３３との間に設けられている。絶縁層３４は、導電層３１，３２，３３のそれぞれを互いに絶縁する。絶縁層３４の各々は、Ｘ方向及びＹ方向に沿う板状に形成されている。
柱状体４０は、例えば１つのＮＡＮＤストリングスＮＳとして機能する。柱状体４０は、Ｚ方向に沿って積層体３０内に設けられる。柱状体４０は、積層体３０のＺ方向の上面３０ｂから下面３０ａに亘って設けられる。柱状体４０は、第１柱状部４０Ａと第２柱状部４０Ｂとを含む。
第１柱状部４０Ａは、半導体基板２０と第２柱状部４０Ｂとの間に位置し、半導体基板２０と第２柱状部４０Ｂとにそれぞれ接している。第１柱状部４０Ａは、半導体基板２０の表面２０ａ上に設けられて、半導体基板２０の表面２０ａに対する凸部を形成している。すなわち、第１柱状部４０Ａは、半導体基板２０の表面２０ａから＋Ｚ方向に突出している。第１柱状部４０Ａは、例えば、半導体基板２０の表面２０ａ上にシリコンをエピタキシャル成長させることで形成されたエピタキシャルシリコン層である。
第１柱状部４０Ａの一部は、絶縁膜３５を介して、導電層３１に面する。第１柱状部４０Ａと導電層３１とが交差する部分は、第２選択トランジスタＳＴ２として機能する。
第２柱状部４０Ｂは、第１柱状部４０Ａより上方に位置する。第２柱状部４０Ｂは、積層体３０内に位置する。第２柱状部４０Ｂの下端４０Ｂ１は、第１柱状部４０Ａに接する。第２柱状部４０Ｂと複数の導電層３２とが交差する部分は、それぞれメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ１７）として機能する。第２柱状部４０Ｂと導電層３３とが交差する部分は、第１選択トランジスタＳＴ１として機能する。なお、下層側の導電層３２を第２選択トランジスタＳＴ２のゲート電極として使用してもよい。
第２柱状部４０Ｂの上端４０Ｂ２は、コンタクトプラグＢＬＣを介して、ビットラインＢＬに接続されている。コンタクトプラグＢＬＣは、導電材料で形成された柱状または逆円錐台形状等の接続部材である。第２柱状部４０Ｂは、例えば、上端４０Ｂ２から下端４０Ｂ１に向けて進むに従いＸ方向及びＹ方向の幅が徐々に細くなる。第２柱状部４０Ｂは、Ｚ方向から見て、例えば、円形、楕円形である。
第２柱状部４０Ｂは、ブロック絶縁膜４１、絶縁膜４２、トンネル酸化膜４３、チャネル膜４４及びコア部４５を含む。ブロック絶縁膜４１は、積層体３０をＺ方向に貫通したホールの内壁に設けられている。絶縁膜４２は、ブロック絶縁膜４１の内壁に設けられている。絶縁膜４２は、電荷蓄積膜として機能する。トンネル酸化膜４３は、絶縁膜４２の内壁に設けられている。チャネル膜４４は、トンネル酸化膜４３の内壁に設けられている。チャネル膜４４は、ＮＡＮＤストリングスＮＳを構成するトランジスタのチャネルとして機能する。コア部４５は、トンネル酸化膜４３で囲まれる領域内に設けられている。すなわち、第２柱状部４０Ｂは、内側から順に、コア部４５、チャネル膜４４、トンネル酸化膜４３、絶縁膜４２、ブロック絶縁膜４１を含む。第２柱状部４０Ｂの芯側が内側である。なお、絶縁膜４２に代えて、周囲を絶縁材料で覆ったフローティングゲートを電荷蓄積膜としてもよい。
ブロック絶縁膜４１は、例えば、酸化シリコン、酸化アルミニウム、酸化ジルコニウムである。絶縁膜４２は、例えば、窒化シリコンである。トンネル酸化膜４３は、例えば、酸化シリコンである。チャネル膜４４は、例えば、一部に不純物がドープされたポリシリコンである。コア部４５は、例えば酸化シリコンである。
図５は、第２柱状部４０Ｂのチャネル膜４４、トンネル酸化膜４３、絶縁膜４２、ブロック絶縁膜４１の近傍を拡大した断面図である。
チャネル膜４４は、第１領域４４Ａと第２領域４４Ｂとを有する。第１領域４４Ａは、コア部４５に接し、第１面４４ａからトンネル酸化膜４３に向って広がる領域である。第１面４４ａは、チャネル膜４４のコア部４５側の表面である。第１領域４４Ａは、不純物がドープされた半導体を含む。第１領域４４Ａは、例えば、不純物の濃度が１×１０２０／ｃｍ３以上１×１０２１／ｃｍ３以下の領域である。
第２領域４４Ｂは、トンネル酸化膜４３に接し、第２面４４ｂからコア部４５に向って広がる領域である。第２面４４ｂは、チャネル膜４４のトンネル酸化膜４３側の表面である。第２領域４４Ｂは、例えば、第１領域４４Ａと比べて不純物の濃度が低い。第２領域４４Ｂは、例えば、不純物を含まない。ここで「不純物を含まない」は、不可避的に含まれる不純物は許容する。
チャネル膜４４の第１面４４ａにおける不純物の濃度は、第２面４４ｂにおける不純物の濃度より高い。チャネル膜４４は、例えば、第１面４４ａから第２面４４ｂに向って不純物濃度が徐々に低くなる。第１面４４ａ及び第２面４４ｂの不純物濃度は、例えば、二次イオン質量分析（ＳＩＭＳ）によって求められる。
チャネル膜４４に含まれる不純物は、例えば、カーボン（Ｃ）、リン（Ｐ）、ボロン（Ｂ）、ゲルマニウム（Ｇｅ）からなる群から選択されるいずれかである。チャネル膜４４に含まれる不純物は、好ましくはカーボン（Ｃ）である。カーボンは、セルの閾値への変動が小さく、ポリシリコンの結晶粒径への影響も小さい。
コア部４５は、例えば、第１領域４５Ａと第２領域４５Ｂとを有する。第１領域４５Ａは、チャネル膜４４に接し、チャネル膜４４との界面からコア部４５の芯側に向って広がる領域である。第２領域４５Ｂは、第１領域４５Ａよりコア部４５の芯側に位置する。第１領域４５Ａは、例えば、不純物を含む。第１領域４５Ａに含まれる不純物は、チャネル膜４４に含まれる不純物と同様である。
次に、メモリセルアレイ１０の製造方法の一例について説明する。
メモリセルアレイ１０の製造方法は、例えば、積層工程と、ホール形成工程と、単結晶成長工程と、絶縁膜形成工程と、開口形成工程と、チャネル膜形成工程と、スリミング工程と、コア部形成工程と、置換工程とを有する。図６から図１４は、メモリセルアレイ１０の各製造工程を示す断面図である。以下では、置換材／絶縁体の積層工程からワードラインＷＬが形成されるまでの工程について説明する。
図６は、積層工程を示す断面図である。積層工程では、半導体基板２０上に、絶縁層３４と置換材５０とが交互に積層される。複数の絶縁層３４と複数の置換材５０とが交互に積層され、積層体３９が形成される。置換材５０は、例えば窒化シリコン（ＳｉＮ）等の窒化膜である。
図７は、ホール形成工程を示す断面図である。ホール形成工程では、積層体３９にホールＨ１が加工される。ホールＨ１は、積層体３９の上面３９ｂから下面３９ａまで至る。ホールＨ１は、フォトリソグラフィー及び異方性エッチングにより加工する。異方性エッチングは、例えばＲＩＥ（Reactive ion etching）を用いることができる。
図８は、単結晶成長工程を示す断面図である。ホールＨ１内に、シリコン単結晶をエピタキシャル成長させる。これにより、ホールＨ１の下端部には、第１柱状部４０Ａが形成される。
図９は、絶縁膜形成工程を示す断面図である。ホールＨ１の内壁に、ブロック絶縁膜４１、絶縁膜４２、トンネル酸化膜４３、カバー膜４９が順に積層される。ブロック絶縁膜４１、絶縁膜４２、トンネル酸化膜４３及びカバー膜４９は、それぞれ底部を有する筒状に形成される。カバー膜４９は、後述する開口形成工程において、トンネル酸化膜４３をエッチングから保護する。カバー膜４９は、例えば、アモルファスシリコンである。
図１０は、開口形成工程を示す断面図である。ブロック絶縁膜４１、絶縁膜４２、トンネル酸化膜４３及びカバー膜４９の底部に開口部Ａｐを形成する。開口部Ａｐは、例えば、ＲＩＥで加工する。開口部Ａｐは、第１柱状部４０Ａの上面まで至る。開口部Ａｐを形成後に、カバー膜４９を除去する。カバー膜４９は、例えば、エッチングにより除去される。
図１１は、チャネル膜形成工程を示す断面図である。トンネル酸化膜４３の内壁にチャネル膜４８を形成する。トンネル酸化膜４３の底部には開口部Ａｐが形成されているため、チャネル膜４８は積層体３９の上面３９ｂから第１柱状部４０Ａの上面まで繋がる。チャネル膜４８は、成膜途中に不純物がドープされる。不純物は、例えばガスとして供給され、チャネル膜４８にドープされる。不純物は、例えば、カーボン（Ｃ）、リン（Ｐ）、ボロン（Ｂ）、ゲルマニウム（Ｇｅ）からなる群から選択されるいずれかであり、好ましくはカーボン（Ｃ）である。
図１２は、チャネル膜形成工程におけるチャネル膜４８の近傍を示す断面図である。チャネル膜形成工程では、例えば、トンネル酸化膜４３の内面から順に第１層４８１、第２層４８２、第３層４８３を形成する。第１層４８１及び第３層４８３を形成時には、不純物を供給しない。第１層４８１及び第３層４８３は、例えば、ノンドープのアモルファスシリコンである。第２層４８２を形成時には、不純物を供給する。第２層４８２、例えば、カーボンがドープされたアモルファスシリコンである。
次いで、第１層４８１、第２層４８２、第３層４８３を加熱する。アモルファスシリコンは、加熱により結晶化し、ポリシリコンとなる。第１層４８１及び第３層４８３は、例えば、ノンドープのポリシリコンとなり、第２層４８２は、例えば、カーボンがドープされたポリシリコンとなる。加熱により第２層４８２に含まれる不純物の一部は、第１層４８１、第３層４８３に拡散する。チャネル膜４８を構成するポリシリコンの結晶粒径は、加熱時におけるチャネル膜４８の厚みが厚いほど大きくなる。
図１３は、スリミング工程を示す断面図である。図１３は、スリミング工程におけるチャネル膜４８の近傍を示す断面図である。スリミングとは、成膜した膜を薄膜化するプロセスを意味する。スリミング工程では、チャネル膜４８の表面を酸化した後、酸化膜をエッチングする。チャネル膜４８の表面酸化は、例えば、過酸化水素を用いて行われる。酸化膜のエッチングは、例えば、ＴＭＹ（トリメチル−２ヒドロキシエチルアンモニウムハイドロオキサイド）を用いて行われる。スリミング工程では、チャネル膜４８の一部を、不純物がドープされた領域に至るまで除去する。スリミング工程では、例えば、チャネル膜４８の第２層４８２に至るまでチャネル膜４８の一部を除去する。チャネル膜４８は、スリミング工程により成膜後より薄膜化され、チャネル膜４４（図５参照）となる。第２層４８２は、例えば、チャネル膜４４の第１領域４４Ａとなり、第１層４８１は、例えば、チャネル膜４４の第２領域４４Ｂとなる。
図１４は、コア部形成工程及び置換工程を示す断面図である。スリミングしたチャネル膜４４の内側に、コア部４５を形成する。コア部４５は、チャネル膜４４に囲まれた領域の内側に充填される。コア部４５が形成されることで、第２柱状部４０Ｂが形成される。その後、スリット加工工程によりスリットＳＬＴが形成される。これにより、複数のストリングユニットＳＵが区分される。置換工程では、スリットＳＬＴを介したウェットエッチングにより置換材５０が除去される。次いで、置換材５０が除去された空間に導電材料が充填され、導電層３１，３２，３３となる。置換材５０が導電層３１，３２，３３に置換されることで、積層体３９は積層体３０となる。以上の工程により、積層体３０と柱状体４０とが形成される。ただし、半導体メモリ１の製造方法は、上記例に限定されない。
以上で説明した半導体メモリ１によれば、メモリセルアレイ１０におけるセル電流の電流量を増加させることができる。セル電流は、メモリセルトランジスタＭＴに記憶された状態をセンシングするために、チャネル膜４４に流す電流である。大きなセル電流をチャネル膜４４に流すことができれば、メモリセルトランジスタＭＴのＺ方向への積層数の増加することができる。
セル電流は、チャネル膜４４を薄膜化すると向上する。チャネル膜４８をスリミングすることで、チャネル膜４４は薄膜化される。またチャネル膜４８は、十分な厚みを形成後に結晶化される。チャネル膜４８を構成するポリシリコンの結晶粒径は、セル電流に影響を及ぼす。
チャネル膜４８にドープされた不純物は、結晶粒の結晶粒径に大きな影響を及ぼさない。つまり、チャネル膜４８にドープされた不純物は、セル電流に悪い影響を大きく及ぼしにくい。特に不純物がカーボン、リン、ボロンのいずれかの場合は、結晶粒の結晶粒径に与える影響は小さい。またカーボン又はゲルマニウムはシリコンと価数が同じである。不純物がカーボン又はゲルマニウムの場合は、メモリセルアレイ１０の閾値電圧に与える影響が特に少ない。
またチャネル膜４８が不純物を含むことで、スリミング工程におけるチャネル膜４８のスリミング量のバラつきを低減できる。スリミング量とは、チャネル膜４８がエッチングによって除去された量である。チャネル膜４８のスリミング量のバラつきとは、スリミング工程においてチャネル膜４８の内周面の各点におけるスリミング量の違いである。
上述のように、チャネル膜４８は、表面酸化した後に酸化膜をエッチングすることで薄膜化する。エッチングは、例えば、結晶欠陥又は結晶界面を有する部分で進行しやすい。そのため、チャネル膜４８のエッチングレートは、チャネル膜４８の場所によって異なる。チャネル膜４８が不純物を有さない場合、チャネル膜４８のエッチングレートのバラつきは、チャネル膜４８の各点におけるスリミング量の違いとなる。
チャネル膜４８のエッチングレートは、不純物がドープされた領域（例えば第２層４８２）と不純物がドープされていない領域（例えば第３層４８３）とで異なる。不純物がドープされた領域のエッチングレートは、不純物がドープされていない領域のエッチングレートより遅い。チャネル膜４８が不純物を有する場合、チャネル膜４８のエッチングの進行は、不純物がドープされた領域で遅くなる。すなわち、不純物がドープされて領域は、エッチングのストッパ層として機能する。不純物がドープされた領域におけるエッチングレートは、不純物がドープされていない領域のエッチングレートより遅い。したがって、不純物がドープされた領域におけるエッチングレートのバラつきは、不純物がドープされていない領域におけるエッチングレートのバラつきより小さくなり、チャネル膜４８のスリミング量のバラつきが低減される。
スリミング工程におけるチャネル膜４８のスリミング量のバラつきが低減すると、スリミング工程後のチャネル膜４４の厚みのバラつきが低減される。チャネル膜４４の厚みは、チャネル膜４４の内周面から外周面に向って下した垂線の距離である。チャネル膜４４の厚みのバラつきが低減されると、チャネル膜４４の厚みを設計値に近づけやすくなり、量産時の製造バラつき等の発生を低減できる。
（第２実施形態）
次に、第２実施形態について説明する。
図１５は、第２実施形態にかかるメモリセルアレイ１５の一部領域を示す断面図である。第２実施形態にかかるメモリセルアレイ１５は、半導体基板２０と積層体３０との間に絶縁層７０及びソース層８０が設けられている点及び積層体３０内における柱状体６０の構造が、図４に示すメモリセルアレイ１５と異なる。以下に説明する以外の構成は第１実施形態のメモリセルアレイ１０と同様である。
絶縁層７０は、半導体基板２０とソース層８０との間に設けられている。絶縁層７０の内部には、ＣＭＯＳ（Complementary MOS）等を含む駆動回路が設けられていてもよい。
ソース層８０は、絶縁層７０と積層体３０との間に設けられている。ソース層８０は、導電層８１と第１半導体層８２と第２半導体層８３とを有する。導電層８１は、例えば、タングステン又はタングステンシリサイドである。第１半導体層８２及び第２半導体層８３は、例えば、不純物がドープされたシリコンである。第２半導体層８３は、柱状体６０のチャネル膜６４と接続する。第２半導体層８３は、ＸＹ平面において、ブロック絶縁膜６１、絶縁膜６２及びトンネル酸化膜６３が除去された部分の周囲を囲む。
柱状体６０は、ブロック絶縁膜６１、絶縁膜６２、トンネル酸化膜６３、チャネル膜６４及びコア部６５を含む。柱状体６０は、積層体３０の上面３０ａから第１半導体層８２まで至る。ブロック絶縁膜６１、絶縁膜６２及びトンネル酸化膜６３は、第２半導体層８３内において一部が除去されている。チャネル膜６４は、第２半導体層８３と接続されている。チャネル膜６４は、コア部６５に接する第１領域に不純物がドープされている。
第２実施形態にかかるメモリセルアレイ１５の製造方法は、第１実施形態にかかるメモリセルアレイ１０の製造方法と同様に、例えば、積層工程と、ホール形成工程と、絶縁膜形成工程と、チャネル膜形成工程と、スリミング工程と、コア部形成工程と、置換工程とを有する。
図１６は、積層工程及びホール形成工程を示す断面図である。積層工程では、半導体基板２０上に、絶縁層７０、導電層８１、第１半導体層８２、置換材８５、積層体３９を順に積層する。半導体基板２０と積層体３９との間に、絶縁層７０、導電層８１、第１半導体層８２、置換材８５を積層する点が第１実施形態にかかるメモリセルアレイ１０の製造方法と異なる。ホール形成工程では、積層体３９にホールＨ２が加工される。ホールＨ２は、積層体３９の上面３９ａから第１半導体層８２の内部まで至る。
図１７は、絶縁膜形成工程と、チャネル膜形成工程と、スリミング工程と、コア部形成工程とを示す断面図である。絶縁膜形成工程と、チャネル膜形成工程と、スリミング工程と、コア部形成工程は、第１実施形態にかかるメモリセルアレイ１０の製造方法と同様である。
図１８は、置換工程を示す断面図である。スリット加工工程により積層体３９の上面３９ａから第１半導体層８２の表面に至るスリットＳＬＴが形成される。置換工程では、スリットＳＬＴを介して、置換材８５が除去される。また置換材８５が除去された空間を介して、ブロック絶縁膜６１、絶縁膜６２及びトンネル酸化膜６３の一部が除去される。置換材８５及びブロック絶縁膜６１、絶縁膜６２及びトンネル酸化膜６３の一部が除去された空間に半導体材料が充填され、第２半導体層８３となる。またスリットＳＬＴを介して、置換材５０が除去される。置換材５０が除去された空間に導電材料が充填され、導電層３１，３２，３３となる。以上の工程により、積層体３０と柱状体６０とが形成される。ただし、半導体メモリの製造方法は、上記例に限定されない。
このような構成によっても、第１実施形態と同様に、メモリセルアレイ１５のセル電流の電流量を増加させることができる。またスリミング工程におけるチャネル膜のスリミング量のバラつきが低減することができる。
以上、いくつかの実施形態について説明したが、実施形態は上記例に限定されない。例えば、導電層３２と柱状体４０，６０との交差部分は、メモリセルトランジスタＭＴとして用いられることに代えて、電荷の蓄積に用いられないダミートランジスタとして用いられてもよい。
また第１実施形態及び第２実施形態では、柱状体４０，６０を半導体基板２０に向かって進むに従い幅が小さくなる例を図示した。柱状体４０，６０の形状はこれに限定されない。例えば、柱状体４０，６０は、Ｚ方向の中間の高さ位置で幅が広がる樽型や、半導体基板２０に向かって進むに従い幅が大きくなる円錐台形型が採用されてもよい。また柱状体４０，６０は複数の柱状体がＺ方向に接続されており、Ｚ方向の中間の高さ位置で幅が異なる段差を有してもよい。
（付記）以下、いくつかの半導体記憶装置について付記する。
［１］．複数の導電層と複数の絶縁層とが第１方向に交互に積層された積層体と、
前記積層体内に設けられ、コア部とチャネル膜とトンネル酸化膜と電荷蓄積膜とを内側から順に含む柱状体と、を備え、
前記チャネル膜は、前記コア部に接する第１領域と前記トンネル酸化膜に接する第2領域とを有し、
前記第１領域は、不純物がドープされた半導体であり、
前記第２領域は、前記不純物を含まない又は前記第１領域と比べて前記不純物の濃度が低い半導体である。
［２］．［１］に記載の半導体記憶装置において、
前記チャネル膜は、前記コア部に接する第１面と、前記トンネル酸化膜に接する第２面とを有し、前記第１面における前記不純物の濃度が、前記第２面における前記不純物の濃度より高い。
［３］．［２］に記載の半導体記憶装置において、
前記チャネル膜は、前記第１面から前記第２面に向って前記不純物の濃度が徐々に低くなる。
［４］．［１］に記載の半導体記憶装置において、
前記チャネル膜は、一部に不純物がドープされたポリシリコンである。
［５］．［１］に記載の半導体記憶装置において、
前記不純物は、カーボン、リン、ボロン、ゲルマニウムからなる群から選択されるいずれかである。
［６］．［５］に記載の半導体記憶装置において、
前記不純物は、カーボンである。
［７］．［１］に記載の半導体記憶装置において、
前記第１領域は、前記不純物の濃度が１×１０２０／ｃｍ３以上１×１０２１／ｃｍ３以下である。
［８］．［１］に記載の半導体記憶装置において、
前記コア部は、前記チャネル膜と接する領域に前記不純物を含む。
［９］．複数の置換材と複数の絶縁層とを第１方向に交互に積層し、
前記複数の置換材と前記複数の絶縁層とに亘って第１ホールを形成し、
前記第１ホールの内面に、電荷蓄積膜とトンネル酸化膜とを順に積層し、
前記トンネル酸化膜の内面に、途中で不純物をドープしながらチャネル膜を形成し、
前記チャネル膜を前記不純物がドープされた領域に至るまで、前記チャネル膜の一部を除去し、
前記チャネル膜の内側に、コア部を形成し、
前記複数の置換材を除去し、除去された空隙に導電体を埋め込む、半導体記憶装置の製造方法。
［１０］．［９］に記載の半導体記憶装置の製造方法において、
前記チャネル膜の一部を除去する前に、前記チャネル膜を加熱する。
［１１］．［９］に記載の半導体記憶装置の製造方法において、
前記チャネル膜の形成では、第１層と第２層と第３層を前記トンネル酸化膜の内面から順に形成し、
前記第１層と前記第３層とは不純物をドープせずに形成し、
前記第２層は不純物をドープして形成する。
［１２］．［１１］に記載の半導体記憶装置の製造方法において、
前記チャネル膜の一部を除去する際に、前記第３層を少なくとも除去する。
［１３］．［９］に記載の半導体記憶装置の製造方法において、
前記不純物は、カーボン、リン、ボロン、ゲルマニウムからなる群から選択されるいずれかである。
［１４］．［１３］に記載の半導体記憶装置の製造方法において、
前記不純物は、カーボンである。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…半導体メモリ、３０…積層体、３１,３２,３３…導電層、３４…絶縁層、４０,６０…柱状体、４１,６１…ブロック絶縁膜、４２,６２…絶縁膜、４３,６３…トンネル酸化膜、４４,４８,６４…チャネル膜、４５,６５…コア部、４４Ａ,４５Ａ…第１領域、４４ａ…第１面、４４Ｂ,４５Ｂ…第２領域、４４ｂ…第２面、４８１…第１層、４８２…第２層、４８３…第３層

Claims (9)

  1. 複数の導電層と複数の絶縁層とが第１方向に交互に積層された積層体と、
    前記積層体内に設けられ、コア部とチャネル膜とトンネル酸化膜と電荷蓄積膜とを内側から順に含む柱状体と、を備え、
    前記チャネル膜は、前記コア部に接する第１領域と、前記トンネル酸化膜に接する第２領域とを有し、
    前記第１領域は、不純物がドープされた半導体であり、
    前記第２領域は、前記不純物を含まない又は前記第１領域と比べて前記不純物の濃度が低い半導体である、半導体記憶装置。
  2. 前記チャネル膜は、前記コア部に接する第１面と、前記トンネル酸化膜に接する第２面とを有し、前記第１面における前記不純物の濃度が、前記第２面における前記不純物の濃度より高い、請求項１に記載の半導体記憶装置。
  3. 前記チャネル膜は、一部に不純物がドープされたポリシリコンである、請求項１又は２に記載の半導体記憶装置。
  4. 前記不純物は、カーボンである、請求項１から３のいずれか一項に記載の半導体記憶装置。
  5. 前記第１領域は、前記不純物の濃度が１×１０２０／ｃｍ３以上１×１０２１／ｃｍ３以下である、請求項１から４のいずれか一項に記載の半導体記憶装置。
  6. 複数の置換材と複数の絶縁層とを第１方向に交互に積層し、
    前記複数の置換材と前記複数の絶縁層とに亘ってホールを形成し、
    前記ホールの内面に、電荷蓄積膜とトンネル酸化膜とを順に積層し、
    前記トンネル酸化膜の内面に、途中で不純物をドープしながらチャネル膜を形成し、
    前記不純物がドープされた領域に至るまで、前記チャネル膜の一部を除去し、
    前記チャネル膜の内側に、コア部を形成し、
    前記複数の置換材を除去し、除去された空隙に導電体を埋め込む、半導体記憶装置の製造方法。
  7. 前記チャネル膜の一部を除去する前に、前記チャネル膜を加熱する、請求項６に記載の半導体記憶装置の製造方法。
  8. 前記チャネル膜の形成では、第１層と第２層と第３層を前記トンネル酸化膜の内面から順に形成し、
    前記第１層と前記第３層とは不純物をドープせずに形成し、
    前記第２層は不純物をドープして形成する、請求項６又は７に記載の半導体記憶装置の製造方法。
  9. 前記チャネル膜の一部を除去する際に、前記第３層を少なくとも除去する、請求項８に記載の半導体記憶装置の製造方法。
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