CN111370425A - 半导体存储器装置及制造半导体存储器装置的方法 - Google Patents

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Abstract

本文中所描述的实施例涉及一种半导体存储器装置及一种制造半导体存储器装置的方法。根据实施例的半导体存储器装置包含第一和第二导电层及导柱。所述导柱穿过所述第一导电层和所述第二半导体层。所述导柱包含第一和第二半导体层、第三导电层及栅极绝缘膜。所述第一半导体层面向所述第一导电层。所述第二半导体层面向所述第二导电层。所述第三导电层设置于所述第二半导体层和所述第二导电层之间。所述栅极绝缘膜设置于所述第二半导体层和所述第三导电层之间。所述第三导电层电耦合到所述第二导电层。

Description

半导体存储器装置及制造半导体存储器装置的方法
相关申请的交叉引用
本申请基于2018年12月26日提交的第2018-243439号日本专利申请并要求其优先权，所述申请的全部内容以引用的方式并入本文中。
技术领域
本文中所描述的实施例涉及一种半导体存储器装置及一种制造半导体存储器装置的方法。
背景技术
能够以非易失性方式存储数据的NAND型快闪存储器是众所周知的。
发明内容
大体来说，根据一个实施例，半导体存储器装置包含多个第一导电层、多个第二导电层和导柱。第一导电层设置在衬底上方。第一导电层在第一方向上彼此隔开地堆叠。第二导电层设置在第一导电层上方。第二导电层在第一方向上彼此隔开地堆叠。导柱穿过第一导电层和第二导电层。导柱包含第一半导体层、第二半导体层、第三导电层和栅极绝缘膜。第一半导体层在第一方向上延伸且面向第一导电层。第二半导体层在第一方向上延伸且面向第二导电层。第三导电层在第一方向上延伸且设置于第二半导体层和第二导电层之间。栅极绝缘膜设置于第二半导体层和第三导电层之间。导柱和第一导电层中的一个的相交部分充当存储器单元晶体管。导柱和第二导电层中的一个的相交部分充当选择晶体管。第三导电层电耦合到第二导电层。
根据实施例，可以增加半导体存储器装置的存储容量。
附图说明
图1是示出根据第一实施例的半导体存储器装置的配置实例的框图。
图2是示出包含在根据第一实施例的半导体存储器装置中的存储器单元阵列的电路配置的实例的电路图。
图3是示出包含在根据第一实施例的半导体存储器装置中的存储器单元阵列的平面布局的实例的平面图。
图4是示出沿着图3的线IV-IV截得的存储器单元阵列的横截面结构的实例的横截面图。
图5是示出沿着图4的线V-V截得的存储器导柱的横截面结构的实例的横截面图。
图6是示出沿着图4的线V-V截得的存储器导柱的横截面结构的实例的横截面图。
图7是示出根据第一实施例的半导体存储器装置的制造方法的实例的流程图。
图8、9、10、11、12、13、14、15、16、17、18、19、20、21、22、23、24和25是示出根据第一实施例的半导体存储器装置的制造步骤的实例的存储器单元阵列的横截面图。
图26是示出包含在根据第二实施例的半导体存储器装置中的存储器单元阵列的横截面结构的实例的横截面图。
图27是示出沿着图26的线XXVII-XXVII截得的存储器导柱的横截面结构的实例的横截面图。
图28是示出根据第二实施例的半导体存储器装置的制造方法的实例的流程图。
图29、30、31、32、33、34、35和36是示出根据第二实施例的半导体存储器装置的制造步骤的实例的存储器单元阵列的横截面图。
图37是示出包含在根据第二实施例的经修改实例的半导体存储器装置中的存储器单元阵列的横截面结构的实例的横截面图。
图38是示出包含在根据第一实施例的半导体存储器装置中的存储器单元阵列的横截面结构的实例的横截面图。
图39是示出包含在根据第一实施例的经修改实例的半导体存储器装置中的存储器单元阵列的横截面结构的实例的横截面图。
具体实施方式
在下文中，将参考附图来解释实施例。每个实施例例示体现本发明的技术理念的装置和方法。应注意，附图是示意性或概念性的，且附图的尺寸和比例不一定与实际产品的尺寸和比例相同。本发明的技术理念不由结构元件的形状、结构、布置等指定。
在下面的解释中，具有相同功能和配置的结构元件将表示为相同参考符号。在构成参考符号的字母之后的数字用于区分由包含相同字母的参考符号表示且具有类似配置的元件。如果不需要彼此区分由包含相同字母的参考符号表示的元件，那么相同元件由仅包含字母的参考符号表示。
[1]第一实施例
在下文中，将解释根据第一实施例的半导体存储器装置1。
[1-1]半导体存储器装置1的配置
[1-1-1]半导体存储器装置1的总体配置
图1示出根据第一实施例的半导体存储器装置1的配置实例。半导体存储器装置1是能够以非易失性方式存储数据的NAND型快闪存储器，并且受外部存储器控制器2控制。半导体存储器装置1和存储器控制器2之间的通信支持(例如)NAND接口标准。
如图1所示，半导体存储器装置1包含(例如)存储器单元阵列10、命令寄存器11、地址寄存器12、定序器13、驱动器模块14、行解码器模块15和感测放大器模块16。
存储器单元阵列10包含多个块BLK0到BLKn(n是大于等于1的整数)。块BLK是一组能够以非易失性方式存储数据的多个存储器单元，并且用作(例如)数据擦除单元。在存储器单元阵列10中，提供多个位线和多个字线。每个存储器单元与(例如)一个位线和一个字线相关联。随后将描述存储器单元阵列10的详细配置。
命令寄存器11保存由半导体存储器装置1从存储器控制器2接收的命令CMD。命令CMD包含(例如)使定序器13执行读取操作、写入操作和擦除操作的命令。
地址寄存器12保存由半导体存储器装置1从存储器控制器2接收的地址信息ADD。地址信息ADD包含(例如)块地址BA、页地址PA和列地址CA。例如，块地址BA、页地址PA和列地址CA分别用于选择块BLK、字线和位线。
定序器13控制半导体存储器装置1的整个操作。例如，定序器13基于保存在命令寄存器11中的命令CMD通过控制驱动器模块14、行解码器模块15和感测放大器模块16等来执行读取操作、写入操作和擦除操作。
驱动器模块14产生将在读取操作、写入操作和擦除操作等中使用的电压。驱动器模块14向信号线施加所产生电压，所述信号线对应于基于(例如)保存在地址寄存器12中的页地址PA选择的字线。
行解码器模块15基于保存在地址寄存器12中的块地址BA在对应存储器单元阵列10中选择一个块BLK。行解码器模块15将(例如)施加到对应于所选择字线的信号线的电压传输到所选择块BLK中的所选择字线。
在写入操作中，感测放大器模块16根据从存储器控制器2接收的写入数据DAT向每个位线施加所要电压。在读取操作中，感测放大器模块16基于位线的电压确定存储于存储器单元中的数据，并将确定结果作为读取数据DAT传输到存储器控制器2。
如上文所描述的半导体存储器装置1和存储器控制器2可以组合以构成一个半导体装置。此类半导体装置可以是(例如)存储卡(例如，SDTM卡)和固态驱动器(SSD)。
[1-1-2]存储器单元阵列10的电路配置
图2通过从包含在存储器单元阵列10中的多个块BLK中提取出一个块BLK而示出根据第一实施例的半导体存储器装置1中的存储器单元阵列10的电路配置的实例。如图2所示，块BLK包含(例如)四个串单元SU0到SU3。
每个串单元SU包含分别与位线BL0到BLm相关联的多个NAND串NS(其中m是等于或大于1的整数)。每个NAND串NS包含(例如)存储器单元晶体管MT0到MT7和选择晶体管ST1和ST2。每个存储器单元晶体管MT包含控制栅极和电荷存储层，并且以非易失性方式保存数据。选择晶体管ST1和ST2中的每一个用于在各个操作中选择串单元SU。
在每个NAND串NS中，存储器单元晶体管MT0到MT7串联耦合。选择晶体管ST1的漏极耦合到相关联的位线BL，且选择晶体管ST1的源极耦合到串联耦合的存储器单元晶体管MT0到MT7的一端。选择晶体管ST2的漏极耦合到串联耦合的存储器单元晶体管MT0到MT7的另一端。选择晶体管ST2的源极耦合到源极线SL。
在相同块BLK中，存储器单元晶体管MT0到MT7的控制栅极一致地分别耦合到字线WL0到WL7。在串单元SU0到SU3中，选择晶体管ST1的栅极一致地分别耦合到选择栅极线SGD0到SGD3。选择晶体管ST2的栅极一致耦合到选择栅极线SGS。
在上方解释的存储器单元阵列10的电路配置中，位线BL由在每个串单元SU中被分配相同列地址的NAND串NS共享。源极线SL(例如)在多个块BLK当中共享。
耦合到一个串单元SU的公共字线WL的一组多个存储器单元晶体管MT被称作(例如)单元CU(cell unit)。例如，包含各自存储1位数据的存储器单元晶体管MT的单元CU的存储容量被定义为“一页数据”。根据存储于存储器单元晶体管MT中的数据位数，单元CU的存储容量可以是两页数据或更多。
包含在根据第一实施例的半导体存储器装置1中的存储器单元阵列10的电路配置不限于上文所描述的配置。例如，可以视需要确定包含在每个NAND串NS中的存储器单元晶体管MT的数目及选择晶体管ST1和ST2的数目。可以视需要确定包含在每个块BLK中的串单元SU的数目。
[1-1-3]存储器单元阵列10的结构
下面将解释根据第一实施例的存储器单元阵列10的结构的实例。
在下文参考的附图中，X方向对应于位线BL的延伸方向，Y方向对应于字线WL的延伸方向，Z方向对应于垂直于其中形成半导体存储器装置1的半导体衬底20的表面的方向。在平面图中，为了更好查看，视需要应用阴影线。施加到平面图的阴影线不一定与应用阴影线的结构元件的材料或特性有关。为了查看，在横截面图中，适当地省略了例如绝缘层(层间绝缘膜)、布线和触点的结构元件。
图3是包含在根据第一实施例的半导体存储器装置1中的存储器单元阵列10的平面布局的实例，并提取包含对应于串单元SU0到SU3的结构的区域。如图3所示，存储器单元阵列10包含(例如)缝隙SLT和SHE、存储器导柱MP、触点CV和位线BL。
多个缝隙SLT分别在Y方向上延伸且在X方向上布置。多个缝隙SHE分别在Y方向上延伸，且在X方向上布置在相邻缝隙SLT之间。缝隙SLT(例如)比缝隙SHE宽。缝隙SLT和SHE中的每一个包含绝缘体。缝隙SLT分开(例如)对应于字线WL的布线层、对应于选择栅极线SGD的布线层和对应于选择栅极线SGS的布线层中的每一个。缝隙SHE分开对应于选择栅极线SGD的布线层。
由缝隙SLT和SHE间隔开的区域对应于一个串单元SU。确切地说，例如，串单元SU0到SU3设置于在X方向上相邻的缝隙SLT之间。在缝隙SLT之间由缝隙SHE间隔开的四个区域分别对应于串单元SU0到SU3。也就是说，根据第一实施例的半导体存储器装置1包含***于缝隙SHE之间的串单元SU。在存储器单元阵列10中，例如，在X方向上重复布置类似布局。
例如，多个存储器导柱MP在相邻缝隙SLT之间的区域中以z字形方式布置成16行。每一个存储器导柱MP具有在存储器孔MH中形成的部分和在SGD孔SH中形成的部分。SGD孔SH设置在存储器孔MH上方的层中，且具有比存储器孔MH小的直径。
在平面图中，一组对应存储器孔MH和SGD孔SH包含重叠部分。在平面图中，对应存储器孔MH的中心和SGD孔SH的中心可以重叠也可以不重叠。布置在缝隙SHE附近的存储器导柱MP具有与缝隙SHE重叠的部分。根据第一实施例的半导体存储器装置1可以设计成具有一布局，在所述布局中，缝隙SHE和存储器导柱MP能够接触。
多个位线BL分别在X方向上延伸且在Y方向上布置。每一个位线BL经布置以针对每一串单元SU与至少一个SGD孔SH重叠。例如，两个位线BL与每一个SGD孔SH重叠。触点CV设置于与SGD孔SH重叠的多个位线BL当中的一个位线BL和SGD孔SH之间。SGD孔SH中的结构通过触点CV电耦合到对应位线BL。
上方解释的存储器单元阵列10的平面布局仅为实例，因此不限于此。例如，可以视需要确定布置于相邻缝隙SLT之间的缝隙SHE的数目。基于缝隙SHE的数目来改变相邻缝隙SLT之间的串单元SU的数目。可以视需要确定存储器导柱MP的数目和其布置。可以视需要确定与每一个存储器导柱MP重叠的位线BL的数目。
图4是沿着图3的线IV-IV截得的横截面图，并且示出了包含在根据第一实施例的半导体存储器装置1中的存储器单元阵列10的横截面结构的实例。如图4所示，存储器单元阵列10进一步包含(例如)导电层21到25。导电层21到25设置在半导体衬底20上方。
确切地说，导电层21通过绝缘层设置在半导体衬底20上方。尽管例如在半导体衬底20和导电层21之间的绝缘层中未示出，但是可以设置例如感测放大器模块16的电路。例如，导电层21形成为沿着XY平面延伸的板状形状，并且用作源极线SL。导电层21包含(例如)硅(Si)。
导电层22通过绝缘层设置在导电层21上方。例如，导电层22形成为沿着XY平面延伸的板状形状，并且用作选择栅极线SGS。导电层22包含(例如)硅(Si)。
绝缘层和导电层23交替地堆叠在导电层22上方。例如，导电层23形成为沿着XY平面延伸的板状形状。例如，从半导体衬底20侧看，多个堆叠导电层23依序分别用作字线WL0到WL7。导电层23包含(例如)钨(W)。
例如，四个导电层24通过绝缘层堆叠在最上部导电层23上方。在Z方向上最上部导电层23和最底部导电层24之间的间隔大于在Z方向上相邻导电层23之间的间隔。换句话说，最上部导电层23和最底部导电层24之间的绝缘层的厚度比相邻导电层23之间的绝缘层的厚度厚。
绝缘层设置于相邻导电层24之间。例如，导电层24形成为沿着XY平面延伸的板状形状，并且用作选择栅极线SGD。在下文中，从半导体衬底20侧看，堆叠的四个导电层24将依序分别称为选择栅极线SGDa、SGDb、SGDc和SGDd。一组重叠选择栅极线SGDa、SGDb、SGDc和SGDd用作选择栅极线SGD。例如，导电层24包含钨(W)。
导电层25设置在最上部导电层24上方，它们之间***有绝缘层。例如，导电层25形成为沿着X方向延伸的线性形状，并且用作位线BL。也就是说，多个导电层25在未示出的区域中沿着Y方向布置。导电层25包含(例如)铜(Cu)。
存储器导柱MP沿着Z方向延伸，并穿过导电层22到24。确切地说，对应于存储器导柱MP的存储器孔MH的部分穿过导电层22和23，而且底部部分接触导电层21。对应于存储器导柱MP的SGD孔SH的部分设置在对应于存储器孔MH的部分上方，并穿过堆叠导电层24。包含存储器孔MH和SGD孔SH之间的边界的层包含在最上部导电层23和最底部导电层24之间的层中。
此外，存储器导柱MP包含(例如)芯部件30、半导体层31、堆叠膜32、芯部件40、半导体层41、绝缘层42、导电层43和半导体部分44。芯部件30、半导体层31和堆叠膜32包含在对应于存储器孔MH的部分中。芯部件40、半导体层41、绝缘层42、导电层43和半导体部分44包含在对应于SGD孔SH的部分中。
芯部件30沿着Z方向延伸。芯部件30的上端包含在(例如)其中设置最上部导电层23的层上方的层中，且芯部件30的下端包含在(例如)其中设置导电层21的层中。芯部件30包含绝缘体，例如氧化硅(SiO2)。
半导体层31覆盖芯部件30。半导体层31包含(例如)设置为圆柱形的部分。例如，半导体层31的底部部分接触导电层21。设置于芯部件30的侧表面和底表面上的半导体层31和设置于芯部件30的顶部上的半导体层31由不同过程形成。
除了导电层21和半导体层31接触的部分，堆叠膜32在存储器孔MH中覆盖半导体层31的侧表面和底表面。堆叠膜32包含(例如)设置为圆柱形的部分。随后将描述堆叠膜32的详细层结构。
芯部件40沿着Z方向延伸。例如，芯部件40的上端包含在其中设置最上部导电层24的层上方的层中，且芯部件40的下端包含在最上部导电层23和最底部导电层24之间的层中。芯部件40包含绝缘体，例如氧化硅。
半导体层41包含覆盖芯部件40的侧表面和底表面的第一部分，及在Z方向上从芯部件40的底部部分延伸的第二部分。半导体层41的第一部分包含(例如)设置为圆柱形的部分。例如，半导体层41的第一部分的上端包含在其中设置最上部导电层24的层上方的层中，且半导体层41的第一部分的下端包含在最上部导电层23和最底部导电层24之间的层中。半导体层41的第二部分在对应存储器孔MH中接触半导体层31的上表面。
绝缘层42覆盖半导体层41的第一部分的侧表面和底表面。绝缘层42包含(例如)设置为圆柱形的部分。例如，绝缘层42的上端包含在其中设置最上部导电层24的层上方的层中，且绝缘层42的下端包含在最上部导电层23和最底部导电层24之间的层中。绝缘层42包含绝缘体，例如氧化硅。
导电层43覆盖绝缘层42的侧表面的一部分。导电层43包含设置为圆柱形的部分。例如，导电层43的上端包含在其中设置最上部导电层24的层上方的层中，且导电层43的下端包含在最上部导电层23和最底部导电层24之间的层中。导电层43电耦合到它穿过的选择栅极线SGDa、SGDb、SGDc和SGDd。
半导体部分44通过它的侧表面接触半导体层41的内壁，并且通过它的底表面接触芯部件40和半导体层41。半导体部分44包含在最上部导电层24上方的层中。半导体部分44由例如与半导体层41相同的材料提供。
在上方解释的SGD孔SH中的结构中，半导体层41和绝缘层42具有沿着导电层43的上端设置的部分。绝缘层42的侧表面的一部分和导电层43的侧表面接触SGD孔SH的内壁。例如，半导体层41、绝缘层42和半导体部分44的上端对齐。
柱状触点CV在存储器导柱MP中设置于半导体层41和半导体部分44的上表面上。在示出的区域中，示出了对应于八个存储器导柱MP当中的四个存储器导柱MP的触点CV。在上述区域中未耦合到触点CV的存储器导柱MP在未示出的区域中耦合到触点CV。触点CV的上表面接触一个导电层25，也就是一个位线BL。一个触点CV在由缝隙SLT和SHE分割的每一个空间中耦合到一个位线BL。
缝隙SLT形成为(例如)沿着YZ平面延伸的板状形状，并分开导电层22到24。缝隙SLT的上端包含在最上部导电层24和导电层25之间的层中。缝隙SLT的下端包含在(例如)其中设置导电层21的层中。缝隙SLT包含绝缘体，例如氧化硅。
缝隙SHE形成为(例如)沿着YZ平面延伸的板状形状，并分开堆叠导电层24。缝隙SHE的上端包含在最上部导电层24和导电层25之间的层中。缝隙SHE的下端包含(例如)在其中设置最上部导电层23的层和其中设置最底部导电层24的层之间的层中。缝隙SHE包含绝缘体，例如氧化硅。
缝隙SLT的上端和缝隙SHE的上端对齐。存储器导柱MP的上端和缝隙SLT和SHE的上端可以对齐也可以不对齐。导电层43的下端和缝隙SHE的下端可以对齐也可以不对齐。
图5是沿着图4的线V-V截得的横截面图，并示出了根据第一实施例的半导体存储器装置1中的存储器导柱MP的横截面结构的实例。更确切地说，图5示出对应于在平行于半导体衬底20的表面且包含导电层23的层中的存储器导柱MP的存储器孔MH的部分的横截面结构。
如图5所示，在包含导电层23的层中，例如，芯部件30设置在存储器导柱MP的中心处。半导体层31围绕芯部件30的侧表面。堆叠膜32围绕半导体层31的侧表面。确切地说，堆叠膜32包含(例如)隧道绝缘膜33、绝缘膜34和块绝缘膜35。
隧道绝缘膜33围绕半导体层31的侧表面。绝缘膜34围绕隧道绝缘膜33的侧表面。块绝缘膜35围绕绝缘薄膜34的侧表面。导电层23围绕块绝缘膜35的侧表面。隧道绝缘膜33和块绝缘膜35中的每一个包含(例如)氧化硅。绝缘膜34包含(例如)氮化硅(SiN)。
图6是沿着图4的线VI-VI截得的横截面图，并且示出了根据第一实施例的半导体存储器装置1中的存储器导柱MP的横截面结构的实例。更确切地说，图6示出对应于在平行于半导体衬底20的表面且包含导电层24的层中的存储器导柱MP的SGD孔SH的部分的横截面结构。此外，在图6所示的区域中，存储器导柱MP和缝隙SHE接触。
如图6所示，在包含导电层24的层中，例如，芯部件40设置在SGD孔SH的中心处。半导体层41围绕芯部件40的侧表面。绝缘层42围绕半导体层41的侧表面。导电层43围绕绝缘层42的侧表面。导电层43的侧表面接触(例如)导电层24和缝隙SHE中的每一个。
在上方解释的存储器导柱MP的结构中，存储器导柱MP和导电层22相交的部分充当选择晶体管ST2。存储器导柱MP和导电层23相交的部分充当存储器单元晶体管MT。存储器导柱MP和导电层24相交的部分充当选择晶体管ST1。
换句话说，半导体层31用作存储器单元晶体管MT和选择晶体管ST2中的每一个的沟道。绝缘膜34用作存储器单元晶体管MT的电荷存储层。半导体层41用作选择晶体管ST1的信道。绝缘层42用作选择晶体管ST1的栅极绝缘膜。以此方式，每一个存储器导柱MP充当(例如)一个NAND串NS。
上方解释的存储器单元阵列10的结构仅为实例；因此，存储器单元阵列10可具有其它结构。例如，导电层23的数目基于字线WL的数目而确定。设置在多个层中的多个导电层22可以分配作为选择栅极线SGS。如果选择栅极线SGS设置在多个层中，那么可以使用不同于导电层22的导体。针对对应于选择栅极线SGD的导电层24，提供至少两个层。存储器导柱MP可以通过两个或更多个触点或通过其它布线电耦合到导电层25。缝隙SLT可配置成包含多种类型的绝缘体。例如，在缝隙SLT用氧化硅填充之前，氮化硅可以形成为缝隙SLT的侧壁。
[1-2]半导体存储器装置1的制造方法
在下文中，将根据需要参考图7解释从形成对应于字线WL的堆叠结构到形成根据第一实施例的半导体存储器装置1中的缝隙SLT的一连串制造过程的实例。图7是示出根据第一实施例的半导体存储器装置1的制造方法的实例的流程图。图8到图25中的每一个示出包含对应于根据第一实施例的半导体存储器装置1的制造过程中的存储器单元阵列10的结构的横截面结构的实例。在下面提及的制造过程的横截面图包含平行于半导体衬底20的表面的横截面和垂直于半导体衬底20的表面的横截面。此外，在每一个制造过程的横截面图中表示的区域包含其中形成多个存储器导柱MP中的每一个及缝隙SLT和SHE的区域。
首先，执行步骤S101的处理，其中以图8中所示的方式堆叠字线部分的牺牲部件53。确切地说，首先，在半导体衬底20上依序堆叠绝缘层50、导电层21、绝缘层51和导电层22。尽管未示出，但是在绝缘层50中形成对应于感测放大器模块16等的电路。随后，在导电层22上交替地堆叠绝缘层52和牺牲部件53，且在牺牲部件53的最上部层上形成绝缘层54。
导电层21用作源极线SL，且导电层22用作选择栅极线SGS。导电层21和22中的每一个包含(例如)硅(Si)。绝缘层51、52和54中的每一个包含(例如)氧化硅(SiO2)。例如，其中形成牺牲部件53的层的数目对应于堆叠的字线WL的数目。牺牲部件53包含(例如)氮化硅(SiN)。
接下来，执行步骤S102的处理以用图9和图10中所示的方式形成存储器孔MH。确切地说，首先，通过光刻等形成其中打开对应于存储器孔MH的区域的掩模。接着，使用所形成的掩模通过各向异性蚀刻形成存储器孔MH。在平面图中，多个存储器孔MH以z字形方式布置。
在本过程中形成的存储器孔MH穿过绝缘层51、52和54中的每一个、牺牲部件53及导电层22。存储器孔MH的底部部分停留(例如)在导电层21中。本过程中的各向异性蚀刻是例如反应性离子蚀刻(RIE)。
接下来，执行步骤S103的处理以用图11中所示的方式在存储器孔MH中形成堆叠结构。确切地说，在存储器孔MH的侧表面和底表面上并在绝缘层54的上表面上形成堆叠膜32。也就是说，依序形成块绝缘膜35、绝缘膜34和隧道绝缘膜33。
在去除存储器孔MH的底部部分上的堆叠膜32之后，依序形成半导体层31和芯部件30，并且用芯部件30填充存储器孔MH。接着，去除在存储器孔MH的上部部分上形成的芯部件30的一部分，并在所述空间中填充半导体材料。随后，去除堆叠膜32、半导体层31和保留在绝缘层54上方的层中的半导体材料。以此方式，在存储器孔MH中形成对应于存储器导柱MP的结构。
接下来，执行步骤S104的处理，其中以图12中所示的方式堆叠选择栅极线部分的牺牲部件56。确切地说，在绝缘层54上形成绝缘层55，并在绝缘层55上交替地堆叠牺牲部件56和绝缘层57。在最上部牺牲部件56上形成绝缘层58。绝缘层55、57和58中的每一个包含(例如)氧化硅(SiO2)。其中形成牺牲部件56的层的数目对应于堆叠的选择栅极线SGDa、SGDb、SGDc和SGDd的数目。例如，牺牲部件56由与牺牲部件53相同的材料形成，并且包含氮化硅(SiN)。
接下来，执行步骤S105的处理以用图13和图14中所示的方式形成缝隙SHE。确切地说，首先，通过光刻等形成其中打开对应于缝隙SHE的区域的掩模。使用所形成的掩模通过各向异性蚀刻形成缝隙SHE。在平面图中，缝隙SHE具有与存储器孔MH重叠的部分，所述存储器孔MH以z字形方式布置。
在本过程中形成的缝隙SHE分开绝缘层57和58中的每一个及牺牲部件56。缝隙SHE的底部部分停留(例如)在其中设置绝缘层55的层中。缝隙SHE至少分开堆叠的所有牺牲部件56。本过程中的各向异性蚀刻是(例如)RIE。
接下来，执行步骤S106的处理以用图15中所示的方式在缝隙SHE中形成牺牲部件59。确切地说，形成牺牲部件59，以便在绝缘层58上方填充缝隙SHE。通过(例如)回蚀处理去除在绝缘层58上方的层中形成的牺牲部件59。例如，牺牲部件59由与牺牲部件56相同的材料形成，并且包含氮化硅(SiN)。
接下来，执行步骤S107的处理以用图16和图17中所示的方式形成SGD孔SH。确切地说，首先，通过光刻等形成其中打开对应于SGD孔SH的区域的掩模。接着，使用所形成的掩模通过各向异性蚀刻形成SGD孔SH。在平面图中，多个SGD孔SH分别与多个存储器孔MH重叠。此外，多个SGD孔SH包含与缝隙SHE重叠的SGD孔SH。
在本过程中形成的SGD孔SH穿过绝缘层57和58中的每一个及牺牲部件56。SGD孔SH的底部部分停留(例如)在绝缘层55中。SGD孔SH的底部部分可以与缝隙SHE的底部部分对齐也可以不与缝隙SHE的底部部分对齐。本过程中的各向异性蚀刻是(例如)RIE。
接下来，执行步骤S108的处理以用图18中所示的方式在SGD孔SH中形成堆叠结构。确切地说，首先，在SGD孔SH的侧表面和底表面上形成导电层43。随后，例如，通过回蚀处理去除SGD孔SH的底部部分上的导电层43。在SGD孔SH中以所要高度形成牺牲部件之后，可通过蚀刻来执行导电层43的高度调整。
在SGD孔SH的侧表面和底表面上形成绝缘层42。随后，通过回蚀处理去除SGD孔SH的底部部分上的绝缘层42，并且，在每一个SGD孔SH的底部部分处，进一步蚀刻在SGD孔SH正下方的绝缘层55，从而在对应存储器孔MH中暴露半导体层31的上表面。依序形成半导体层41和芯部件40，并且通过芯部件40填充SGD孔SH。随后，去除在SGD孔SH的上部部分上形成的芯部件40的一部分，并且在所述空间中填充半导体材料。通过(例如)CMP去除绝缘层42、半导体层41、芯部件40和保留在绝缘层58上方的层中的半导体材料。通过本过程保留在SGD孔SH中的半导体材料对应于半导体部分44。以此方式，在SGD孔SH中形成对应于存储器导柱MP的结构。
接下来，执行步骤S109的处理以用图19和图20中所示的方式形成缝隙SLT。确切地说，首先，通过光刻等形成其中打开对应于缝隙SLT的区域的掩模。接着，使用所形成的掩模通过各向异性蚀刻形成缝隙SLT。
在本过程中形成的缝隙SLT分开绝缘层51、52、54、55、57和58中的每一个、牺牲部件53和56及导电层22。缝隙SLT的底部部分停留(例如)在其中设置导电层21的层中。缝隙SLT的底部部分可至少到达其中形成导电层21的层。本过程中的各向异性蚀刻是(例如)RIE。
接下来，执行步骤S110的处理以便执行字线部分和选择栅极线部分的替换处理。确切地说，如图21中所示，首先，氧化在缝隙SLT中暴露的导电层21和22的表面，以形成氧化物保护膜(未示出)。随后，通过(例如)热磷酸的湿式蚀刻选择性地去除牺牲部件53、56和59。从中去除牺牲部件53、56和59的结构通过多个存储器导柱MP等维持它的三维结构。
如图22和图23中所示，在去除牺牲部件53和56后留下的空间中填充导体60。此处，在去除牺牲部件53后留下的空间中，通过缝隙SLT填充导体60，并且在相邻缝隙SHE之间在去除牺牲部件56后留下的空间中，通过缝隙SHE填充导体60。
例如，导体60从通过缝隙SLT和SHE暴露的部分(例如存储器导柱MP的侧表面)生长。因此，取决于其中形成导体60的厚度，可以在形成于相邻存储器导柱MP之间的导体60上形成接缝SE。在本过程中，空隙VO可能至少保持在由三个邻近存储器导柱MP在平行于半导体衬底20的表面的横截面中形成的三角形的中心附近。在本过程中，例如，使用CVD。
随后，如图24中所示，通过回蚀处理去除在缝隙SLT和SHE中并在绝缘层58的上表面上形成的导电层60。此处，在缝隙SHE中，蚀刻从空隙VO和接缝SE的部分前进。在本过程中，至少在缝隙SLT和SHE中的每一个中分开在相邻布线层上形成的导体60。
以此方式，形成对应于字线WL0到WL7中的每一个的多个导电层23和对应于选择栅极线SGD的多个导电层24。在本过程中形成的导电层23和24可包含阻挡金属。在此情况下，当在去除牺牲部件53、56和59之后形成导体时，例如，在氮化钛(TiN)形成为阻挡金属之后形成钨(W)。
接下来，执行步骤S111的处理以用图25中所示的方式在缝隙SLT和SHE中形成绝缘体61。确切地说，形成绝缘体61以填充绝缘层58上方的缝隙SLT和SHE。通过(例如)CMP去除在绝缘层58上方的层中形成的绝缘体61。绝缘体61包含(例如)氧化硅(SiO2)。
通过上方解释的根据第一实施例的半导体存储器装置1的制造过程，形成存储器导柱MP中的每一个及源极线SL、字线WL和耦合到存储器导柱MP的选择栅极线SGS和SGD。上方解释的制造过程仅为实例；因此，可以在每个制造过程之间***其它过程，或者可以在不会产生问题的范围中改变制造过程的次序。
[1-3]第一实施例的有利影响
根据上方解释的第一实施例的半导体存储器装置1，可以增加每单位面积存储容量，同时减小半导体存储器装置1的制造成本。根据第一实施例的半导体存储器装置1的有利影响将在下面详细解释。
在其中三维堆叠存储器单元的半导体存储器装置中，例如，堆叠用作字线WL的板状布线，并且在穿过堆叠布线的存储器导柱中形成用于充当存储器单元晶体管MT的结构。此外，在半导体存储器装置中，例如，以类似于字线WL的方式形成用作存储器导柱从中穿过的选择栅极线SGD的上部板状布线，并且通过适当分开选择栅极线SGD实现了页单元中的操作。为了增加这种半导体存储器装置的每单位面积存储容量，优选的是增加存储器导柱的位置密度。
然而，在只增加存储器导柱的位置密度的情况下，形成用于分开选择栅极线SGD的缝隙SHE而不与以高密度布置的存储器导柱MP重叠变得很难。在缝隙SHE和存储器导柱MP接触的情况下，选择晶体管ST1的特性变化增加，这可使得操作不稳定。
相比之下，在根据第一实施例的半导体存储器装置1中，圆柱形导电层43设置在存储器导柱MP中。导电层43是(例如)掺杂有高浓度杂质的硅，并且用作选择晶体管ST1的栅极电极。导电层43电耦合到对应的选择栅极线SGD(导电层24)。在根据第一实施例的半导体存储器装置1的制造过程中，在形成缝隙SHE之后形成存储器导柱MP。
因此，因为在缝隙SHE正在处理时在存储器导柱MP中形成的导电层43不受影响，所以可以减少每存储器导柱MP的导电层43的变化。换句话说，在根据第一实施例的半导体存储器装置1的制造方法中，有可能使得每个选择晶体管ST1中围绕半导体层41(沟道)和绝缘层42(栅极绝缘膜)的导电层43(栅极电极)的面积一致。
因此，在根据第一实施例的半导体存储器装置1中，缝隙SHE和存储器导柱MP可彼此重叠，这可以减少选择晶体管ST1的特性的变化。因此，在第一实施例的半导体存储器装置中，存储器导柱MP可以高密度布置(例如，存储器导柱可以以大致相等的间距布置)，这可以增大每单位面积存储容量。
此外，在上方解释的根据第一实施例的半导体存储器装置1中，在其中以高密度布置存储器导柱MP的相邻缝隙SLT之间形成三个缝隙SHE。在相邻缝隙SLT之间形成两个或更多个缝隙SHE的情况下，因为缝隙SHE阻挡了两个缝隙SHE之间的区域，所以无法在横向方向上通过缝隙SLT执行蚀刻。也就是说，在两个缝隙SHE之间的区域中，无法通过缝隙SLT执行替换处理。
相比之下，在根据第一实施例的半导体存储器装置1的制造方法中，在缝隙SHE中填充牺牲部件59之后形成存储器导柱MP，并且通过缝隙SLT和SHE执行替换处理。
确切地说，在形成于对应于字线WL和选择栅极线SGD的每个布线层中的牺牲部件当中，通过缝隙SLT借助湿式蚀刻去除形成于缝隙SLT和SHE之间的牺牲部件。另一方面，在形成于每个布线层中的牺牲部件当中，通过缝隙SHE借助湿式蚀刻去除形成于两个缝隙SHE之间的牺牲部件。
在去除缝隙SLT和SHE之间的牺牲部件后留下的空间中，导体通过缝隙SLT填充，并且，在去除两个缝隙SHE之间的牺牲部件后留下的空间中，导体通过缝隙SHE填充。此外，在根据第一实施例的半导体存储器装置1中，制备对应于选择栅极线SGD的多个布线层。通过将这些布线层中的每一个设计成具有较小厚度，每一个布线层可以通过缝隙SHE填充。
在填充对应于选择栅极线SGD的布线层的空间的过程中，缝隙SHE有可能会闭合。然而，在根据第一实施例的半导体存储器装置1的制造方法中，即使在缝隙SHE的一部分闭合的情况下，也可借助于通过在缝隙SHE中形成的接缝和空间(空隙)持续进行蚀刻，针对每一串单元SU分开堆叠的选择栅极线SGDa、SGDb、SGDc和SGDd。
通过上文所提及的方式，根据第一实施例的半导体存储器装置1的制造方法能够一起执行字线WL和选择栅极线SGD的替换处理，并且能够通过使用缝隙SHE执行两个缝隙SHE之间的选择栅极线SGD的替换处理。因此，使用根据第一实施例的半导体存储器装置1的制造方法使得制造过程的数目能够低于分别形成字线WL和选择栅极线SGD的情况下的数目，从而降低生产成本。
[2]第二实施例
根据第二实施例的半导体存储器装置1具有其中相对于根据第一实施例的半导体存储器装置1的结构省略了形成SGD孔SH的结构。在下文中，将关于不同于第一实施例的点解释根据第二实施例的半导体存储器装置1。
[2-1]存储器单元阵列10的结构
图26示出包含在根据第二实施例的半导体存储器装置1中的存储器单元阵列10的横截面结构的实例。如图26中所示，在第二实施例中的存储器单元阵列10的结构不同于关于存储器导柱MP的结构参考图4解释的第一实施例中的存储器单元阵列10的结构。确切地说，在第二实施例的存储器导柱MP中，在存储器孔MH中设置芯部件30、半导体层31、堆叠膜32、导电层43和半导体部分44。
芯部件30、半导体层31和堆叠膜32的上端包含在最上部导电层24上方的层中。堆叠膜32接触导电层43的内壁。半导体层31和堆叠膜32包含沿着导电层43设置的部分。半导体部分44通过它的侧表面接触半导体层31，并且通过它的底表面接触芯部件30和半导体层31。堆叠膜32的侧表面的一部分和导电层43的侧表面分别接触存储器孔MH的内壁。也就是说，堆叠膜32的侧表面的一部分和导电层43的侧表面对齐。
图27是沿着图26的线XXVII-XXVII截得的横截面图，并且示出了根据第二实施例的半导体存储器装置1中的存储器导柱MP的横截面结构的实例。更确切地说，图27示出在平行于半导体衬底20的表面且包含导电层24的层中的存储器导柱MP的横截面结构。此外，在图27中所示的区域中，存储器导柱MP和缝隙SHE接触。
如图27中所示，在包含导电层24的层中，例如，芯部件30设置在存储器孔MH的中心处。半导体层31围绕芯部件30的侧表面。堆叠膜32围绕半导体层31的侧表面。确切地说，隧道绝缘膜33围绕半导体层31的侧表面。绝缘膜34围绕隧道绝缘膜33的侧表面。块绝缘膜35围绕绝缘薄膜34的侧表面。导电层43围绕堆叠膜32的侧表面。确切地说，导电层43围绕块绝缘膜35的侧表面。导电层43的侧表面接触(例如)导电层24和缝隙SHE中的每一个。因为根据第二实施例的半导体存储器装置1的其它结构类似于根据第一实施例的半导体存储器装置1的那些，所以将省略其解释。
[2-2]半导体存储器装置1的制造方法
在下文中，将根据需要参考图28解释从形成对应于字线WL的堆叠结构到形成根据第二实施例的半导体存储器装置1中的缝隙SLT的一连串制造过程的实例。图28是示出根据第二实施例的半导体存储器装置1的制造方法的实例的流程图。图29到图36中的每一个示出包含对应于根据第二实施例的半导体存储器装置1的制造过程中的存储器单元阵列10的结构的横截面结构的实例。
首先，执行步骤S201的处理，其中以图29中所示的方式堆叠字线部分的牺牲部件53和选择栅极线部分的牺牲部件56。确切地说，首先，在半导体衬底20上依序堆叠绝缘层50、导电层21、绝缘层51和导电层22，并且在导电层22上交替地堆叠绝缘层52和牺牲部件53。在最上部牺牲部件53上形成绝缘层54，并且在绝缘层54上交替地堆叠牺牲部件56和绝缘层57。接着，在最上部牺牲部件56上形成绝缘层58。
接下来，执行在第一实施例中解释的步骤S105和S106的处理，形成如图30中所示的缝隙SHE，并在缝隙SHE中形成牺牲部件59。在本过程中形成的缝隙SHE分开绝缘层57和58中的每一个及牺牲部件56。缝隙SHE的底部部分停留在其中设置绝缘层54的层中。缝隙SHE至少分开所有牺牲部件56。
接下来，执行步骤S202的处理以用图31中所示的方式形成存储器孔MH。存储器孔MH的形成方法和其平面布局与第一实施例中的那些相同。在本过程中形成的存储器孔MH穿过绝缘层51、52、54、57和58中的每一个、牺牲部件53和56及导电层22。存储器孔MH的底部部分停留(例如)在导电层21中。
接下来，执行步骤S203的处理以用图32中所示的方式在存储器孔MH中形成牺牲部件70。确切地说，首先，形成牺牲部件70，并且例如牺牲部件70填充在存储器孔MH中。随后，执行回蚀处理以去除在存储器孔MH的上部部分上形成的牺牲部件70，并且在存储器孔MH中将牺牲部件70处理到所要高度。通过本过程形成的牺牲部件70的上表面包含在其中形成绝缘层54的层中。
接下来，执行步骤S204的处理以用图33中所示的方式在存储器孔MH的侧表面上形成导电层43。确切地说，首先，例如，在存储器孔MH的开口的侧表面和底表面上形成导电层43。随后，执行回蚀处理以去除在存储器孔MH的开口的底部部分上形成的导电层43，并且将存储器孔MH中的导电层43处理到所要高度。
此外，在本过程中，牺牲部件可以暂时地填充在存储器孔MH中，以便调整导电层43的高度。在此情况下，例如，在去除在存储器孔MH的开口的底部部分上形成的导电层43之后填充牺牲部件。在此牺牲部件回蚀到所要高度之后，去除在存储器孔MH中暴露的导电层43。
接下来，执行步骤S205的处理以用图34中所示的方式在存储器孔MH中去除牺牲部件70。在本过程中，例如，使用湿式蚀刻。通过本过程，形成其中导电层43保留在存储器孔MH中的结构。
接下来，执行步骤S206的处理以在存储器孔MH中形成堆叠结构。确切地说，在存储器孔MH的侧表面和底表面上并在绝缘层58的上表面上形成堆叠膜32。也就是说，依序形成块绝缘膜35、绝缘膜34和隧道绝缘膜33。
在去除存储器孔MH的底部部分上的堆叠膜32之后，依序形成半导体层31和芯部件30，并且以图35中所示的方式在存储器孔MH中填充芯部件30。接着，以图36中所示的方式去除在存储器孔MH的上部部分上形成的芯部件30的一部分，并且在所述空间中填充半导体材料。随后，通过(例如)CMP去除堆叠膜32、半导体层31和保留在绝缘层58上方的层中的半导体材料。通过本过程保留在存储器孔MH中的半导体材料对应于半导体部分44。
接下来，依序执行在第一实施例中解释的步骤S109到S111的处理。因为这些过程的细节与第一实施例的那些相同，所以将省略其解释。通过上述方式，在根据第二实施例的半导体存储器装置1中形成存储器导柱MP中的每一个及源极线SL、字线WL和耦合到存储器导柱MP的选择栅极线SGS和SGD。上方解释的制造过程仅为实例；因此，可以在每个制造过程之间***其它过程，或者可以在不会产生问题的范围中改变制造过程的次序。
[2-3]第二实施例的有利影响
在通过以第一实施例的方式连接对应于存储器孔MH的导柱和对应于SGD孔SH的导柱获得的存储器导柱MP中，在形成SGD孔SH时，存储器孔MH可能与SGD孔SH不对齐。此外，分别在形成存储器孔MH和形成SGD孔SH时执行光刻过程。
相比之下，在根据第二实施例的半导体存储器装置1的制造方法中，在通过执行光刻过程一次形成的存储器孔MH中形成对应于存储器单元晶体管MT的配置和对应于包含半导体层43的选择晶体管ST1的配置。
因此，在根据第二实施例的半导体存储器装置1的制造方法中，存储器导柱MP将对齐。也就是说，在根据第二实施例的半导体存储器装置1的制造方法中，在通过高密度地布置存储器导柱MP增加每单位面积存储容量的同时，可以减小由存储器导柱MP所产生的缺陷的出现率，并且可以提高良率。此外，在根据第二实施例的半导体存储器装置1的制造方法中，相比于第一实施例的情况，可以进一步减少制造过程，并且可以降低制造成本。
在上方解释中，已经例示了完全用芯部件30填充存储器导柱的情况；然而，它不限于此。图37示出包含在根据第二实施例的经修改实例的半导体存储器装置1中的存储器单元阵列10的横截面结构的实例。如图37中所示，存储器导柱MP不必完全用芯部件30填充，且可包含空间SP。空间SP由芯部件30限定。其中形成空间SP的区域是(例如)面向上面形成有堆叠字线WL的布线层的部分。即使在空间SP以此方式包含在存储器导柱MP中的情况下，根据第二实施例的半导体存储器装置1也可以与存储器导柱MP中不存在空间SP的情况下的相同的方式操作。
[3]其它经修改实例等
根据实施例的半导体存储器装置包含多个第一导电层、多个第二导电层和导柱。第一导电层设置在衬底上方。第一导电层在第一方向上彼此隔开地堆叠。第二导电层设置在第一导电层上方。第二导电层在第一方向上彼此隔开地堆叠。导柱穿过第一导电层和第二导电层。导柱包含第一半导体层、第二半导体层、第三导电层和栅极绝缘膜。第一半导体层在在第一方向上延伸且面向第一导电层。第二半导体层在第一方向上延伸且面向第二导电层。第三导电层在第一方向上且在第二半导体层和第二导电层之间延伸。栅极绝缘膜设置于第二半导体层和第三导电层之间。导柱和第一导电层中的一个的相交部分充当存储器单元晶体管。导柱和第二导电层中的一个的相交部分充当选择晶体管。第三导电层电耦合到第二导电层。以此方式，可以增加半导体存储器装置的每单位面积存储容量。此外，可以降低半导体存储器装置的制造成本。
在上方实施例中，例如，图38中所示的触点耦合到堆叠的选择栅极线SGDa、SGDb、SGDc和SGDd。图38示出包含在根据第一实施例的半导体存储器装置1中的存储器单元阵列10的横截面配置的实例，并且提取了用于将字线WL和选择栅极线SGD耦合到行解码器模块15的区域。如图38中所示，例如，以阶梯式方式形成堆叠字线WL(导电层23)的端部部分。例如，以与字线WL相同的阶梯式方式形成堆叠的选择栅极线SGDa、SGDb、SGDc和SGDd(导电层24)的端部部分。
堆叠导电层23的端部部分中的每一个具有不与上方的导电层23重叠的平台部分。堆叠导电层24的端部部分中的每一个具有不与上方的导电层24重叠的平台部分。在每一个导电层23的平台部分上，设置触点CC以将导电层23电耦合到对应导电层80。在每一个导电层24的平台部分上，设置触点CC以将导电层24电耦合到对应导电层81。导电层80和81电耦合到行解码器模块15。例如，在导电层25上方的层上形成导电层80和81。在每一个块BLK中，对应于选择栅极线SGDa到SGDd的四个导电层81在存储器导柱MP中通过导电层43电耦合。在每一个块BLK中，对应于相同串单元SU的选择栅极线SGDa到SGDd的导电层81可能短路。
此外，堆叠的选择栅极线SGDa、SGDb、SGDc和SGDd的端部部分可具有如图39中所示的结构。图39示出包含在根据第一实施例的经修改实例的半导体存储器装置1中的存储器单元阵列10的横截面结构的实例，并且提取了与图38中的相同的区域。如图39中所示，堆叠的选择栅极线SGDa到SGDd(导电层24)的端部可以对齐。
在此情况下，例如，触点CC穿过每一个堆叠导电层24的端部区域。穿过导电层24的触点CC电耦合到堆叠导电层24(选择栅极线SGDa到SGDd)。穿过导电层24的触点CC所述上端电耦合到对应导电层81，且其下端包含在(例如)最上部导电层23和最底部导电层24之间的层中。
在图38中所示的实例中，耦合到导电层24的触点CC可穿过导电层24，或者可以电耦合到多个导电层24。耦合到导电层24的触点CC至少不应接触导电层23(字线WL)的最上部层。在图39中所示的实例中，穿过导电层24的触点CC至少可电耦合到堆叠导电层24，或触点CC的下端可接触最底部导电层24。此外，在图39中所示的实例中，耦合到选择栅极线SGD的触点CC和耦合到字线WL的触点CC可通过单独过程形成。图38和图39中所示的存储器单元阵列10的结构可以也在根据第二实施例的半导体存储器装置1中以类似方式形成。
在上方实施例中，存储器单元阵列10还可具有不同结构。例如，存储器导柱MP可具有其中多个导柱在Z方向上连接的结构。在此情况下，例如，存储器导柱MP可具有其中穿过导电层24(选择栅极线SGD)和多个导电层23(字线WL)的导柱连接到穿过多个导电层23(字线WL)和导电层22(选择栅极线SGS)的导柱的结构。此外，存储器导柱MP可包含穿过多个导电层23的多个导柱。
在第一实施例中，已经例示其中对应存储器孔MH和SGD孔SH的中心重叠的情况；然而，它不限于此。对应存储器孔MH和SGD孔SH的中心可以根据缝隙SLT和SHE的位置关系而改变。
在上方实施例中，已经解释其中半导体存储器装置1具有一种其中例如感测放大器模块16的电路设置在存储器单元阵列10下面的结构的情况的实例；然而，所述结构不限于此。例如，半导体存储器装置1可具有其中存储器单元阵列10和感测放大器模块16在半导体衬底20上形成的结构。此外，半导体存储器装置1可具有其中上面设置有感测放大器模块16等的芯片和上面设置有存储器单元阵列10的芯片接合在一起的结构。
在上方实施例中，已经解释其中字线WL和选择栅极线SGS彼此邻接且字线WL和选择栅极线SGD彼此邻接的结构；然而，所述结构不限于此。例如，可以在选择最上部层的字线WL和栅极线SGD之间设置虚拟字线。类似地，可以在最底部层的字线WL和选择栅极线SGS之间设置虚拟字线。此外，在其中连接多个导柱的结构的情况下，在连接部分附近的导电层可用作虚拟字线。
在上方实施例的解释中所参考的附图中，已经例示其中不管堆叠位置在哪儿存储器孔MH和SGD孔SH等的外径都恒定的情况；然而，直径不限于此。例如，存储器孔MH和SGD孔SH可具有锥形形状，或者可具有其中其中间部分放大的形状。类似地，缝隙SLT和SHE还可具有锥形形状，或者可具有其中其中间部分放大的形状。
在上方实施例中，已经例示其中导电层21和半导体层31通过存储器导柱MP的底部部分电耦合的情况；然而，实施例不限于此。半导体层31和导电层21还可通过存储器导柱MP的侧表面电耦合。在此情况下，形成其中去除在存储器导柱MP的侧表面上形成的堆叠膜32的一部分的结构，并且半导体层31和导电层21通过这一部分接触。
在本说明书中，术语“耦合”指示电耦合，并且不排除其中(例如)通过另一元件进行耦合的情况。此外，“电耦合”还可通过绝缘体执行，只要可以执行类似于电耦合的操作的操作即可。例如，可以在SGD孔SH中的导电层24和导电层43之间形成例如氧化铝(Al2O3)的绝缘体。只要它是其中导电层24的电压变化与导电层43的电压变化相关联的结构，导电层24和导电层43基本上就可以被视为电耦合。
“连续设置”指示通过相同制造过程来形成。在某一结构元件中连续设置的部分上不形成边界。“连续设置”与膜或层中的从第一部分到第二部分的连续膜同义。“膜厚度”指示(例如)在存储器孔MH或SGD孔SH中形成的结构元件的内径和外径之间的差。“内径”和“外径”分别指示在平行于半导体衬底20的横截面中的内径和外径。
在本说明书中，“面向部分”对应于在平行于半导体衬底20的表面的方向上的两个邻近结构元件的部分。例如，面向导电层23的半导体层31的部分对应于包含在其中形成导电层23的层中的半导体层31的部分。“大致相同厚度”指示通过相同制造过程形成的层(膜)，并且还包含基于膜形成位置的变化。
在本说明书中，“柱状”指示设置在形成于半导体存储器装置1的制造过程中的孔中的结构。在存储器孔MH和SGD孔SH中形成的结构可分别称为“导柱”。也就是说，在第一实施例中的存储器导柱MP具有其中对应于SGD孔SH的导柱在对应于存储器孔MH的导柱上形成的结构。
尽管已经描述了某些实施例，但是这些实施例仅作为实例呈现，且并不意图限制本发明的范围。实际上，本文中所描述的新颖实施例可以体现为各种其它形式；此外，可以在不脱离本发明的精神的情况下对本文中所描述的实施例的形式进行各种省略、替代和改变。所附权利要求书及其等效物意图覆盖这类形式或处于本发明的范围和精神内的修改。

Claims (20)

1.一种半导体存储器装置，其包括：
设置在衬底上方的多个第一导电层，所述第一导电层在第一方向上彼此隔开地堆叠；
设置在所述第一导电层上方的多个第二导电层，所述第二导电层在所述第一方向上彼此隔开地堆叠；以及
穿过所述第一导电层和所述第二导电层的导柱，所述导柱包含第一半导体层、第二半导体层、第三导电层和栅极绝缘膜，所述第一半导体层在所述第一方向上延伸且面向所述第一导电层，所述第二半导体层在所述第一方向上延伸且面向所述第二导电层，所述第三导电层在所述第一方向上延伸且设置于所述第二半导体层和所述第二导电层之间，并且所述栅极绝缘膜设置于所述第二半导体层和所述第三导电层之间，其中
所述导柱和所述第一导电层中的一个的相交部分充当存储器单元晶体管，且所述导柱和所述第二导电层中的一个的相交部分充当选择晶体管，且
所述第三导电层电耦合到所述第二导电层。
2.根据权利要求1所述的半导体存储器装置，其进一步包括第一缝隙，所述第一缝隙分开所述第二导电层，其中形成有绝缘体，并且接触所述第三导电层。
3.根据权利要求2所述的半导体存储器装置，其进一步包括第二缝隙，所述第二缝隙分开所述第一导电层和所述第二导电层，其中形成有绝缘体，并且在与所述第一方向相交的第二方向上邻近，其中
在所述第二方向上布置的多个所述导柱和多个所述第一缝隙设置于所述邻近第二缝隙之间。
4.根据权利要求3所述的半导体存储器装置，其中所述导柱以大致相等的间距布置。
5.根据权利要求1所述的半导体存储器装置，其中在所述第一方向上在最上部第一导电层和最底部第二导电层之间的空间宽于在所述第一方向上在相邻第一导电层之间的空间。
6.根据权利要求1所述的半导体存储器装置，其中所述第三导电层的上端包含在最上部第二导电层上方的层中，且所述第三导电层的下端包含在最上部第一导电层和最底部第二导电层之间的层中。
7.根据权利要求1所述的半导体存储器装置，其中所述第三导电层是掺杂有杂质的硅。
8.根据权利要求1所述的半导体存储器装置，其中所述第一导电层和所述第二导电层包含相同材料。
9.根据权利要求8所述的半导体存储器装置，其中所述第三导电层包含不同于所述第一导电层和所述第二导电层的材料的材料。
10.根据权利要求1所述的半导体存储器装置，其中所述导柱进一步包含堆叠膜，所述堆叠膜包含所述第一半导体层和所述第一导电层之间的块绝缘膜、所述块绝缘膜和所述第一半导体层之间的电荷存储层及所述电荷存储层和所述第一半导体层之间的隧道绝缘膜。
11.根据权利要求10所述的半导体存储器装置，其中所述栅极绝缘膜的膜厚度比所述堆叠膜的膜厚度薄。
12.根据权利要求10所述的半导体存储器装置，其中所述导柱在平行于衬底且包含所述第二导电层中的一个的横截面中的外径小于在平行于所述衬底且包含所述第一导电层中的一个的横截面中的外径。
13.根据权利要求10所述的半导体存储器装置，其中
所述堆叠膜还设置在所述第二半导体层和所述第二导电层之间，且
在所述堆叠膜中，面向最上部第一导电层的部分和面向最底部第二导电层的部分连续设置。
14.根据权利要求13所述的半导体存储器装置，其中所述堆叠膜的侧表面的一部分与所述第三导电层的侧表面对齐。
15.根据权利要求13所述的半导体存储器装置，其中设置于所述第二半导体层和所述第二导电层之间的所述堆叠膜作为所述栅极绝缘膜在所述第二半导体层和所述第三导电层之间延伸。
16.根据权利要求2所述的半导体存储器装置，其中所述第二导电层接触所述第三导电层的侧表面。
17.根据权利要求1所述的半导体存储器装置，其中所述第二导电层的端部部分以阶梯式方式设置，所述第二导电层中的每一个具有不与上方的第二导电层重叠的平台部分，且触点耦合到所述第二导电层的所述平台部分中的每一个。
18.根据权利要求1所述的半导体存储器装置，其进一步包括穿过所述第二导电层的触点，所述触点电耦合到所述第二导电层，且所述触点的底部部分设置成与最上部第一导电层隔开。
19.一种制造半导体存储器装置的方法，其包括：
形成其中多个第一牺牲部件彼此隔开地堆叠的第一堆叠部分；
形成各自穿过所述第一堆叠部分的多个第一孔；
在所述第一孔中依序形成块绝缘膜、电荷存储层、隧道绝缘膜和第一半导体层；
在所述第一孔中形成所述第一半导体层之后，形成其中多个第二牺牲部件在所述第一堆叠部分上方彼此隔开地堆叠的第二堆叠部分；
形成分开所述第二堆叠部分的第一缝隙；
在所述第一缝隙中形成第三牺牲部件；
在形成所述第三牺牲部件之后，形成各自穿过所述第二堆叠部分且与所述第一孔中的每一个重叠的多个第二孔；
在所述第二孔中依序形成导电层、栅极绝缘膜和第二半导体层；
在所述第二孔中形成所述第二半导体层之后，形成分开所述第一堆叠部分和所述第二堆叠部分的第二缝隙；以及
在形成所述第二缝隙之后，去除所述第一牺牲部件、所述第二牺牲部件和所述第三牺牲部件，并在从中去除所述第一牺牲部件和所述第二牺牲部件的空间中形成导体。
20.一种制造半导体存储器装置的方法，其包括：
形成其中多个第一牺牲部件彼此隔开地堆叠的第一堆叠部分，并形成其中多个第二牺牲部件在所述第一堆叠部分上方彼此隔开地堆叠的第二堆叠部分；
形成分开所述第二堆叠部分的第一缝隙；
在所述第一缝隙中形成第三牺牲部件；
在形成所述第三牺牲部件之后，形成各自穿过所述第一堆叠部分和所述第二堆叠部分的多个孔；
在面向所述孔中的所述第二堆叠部分的部分处选择性地形成导电层；
在选择性地形成所述导电层之后，在所述孔中依序形成块绝缘膜、电荷存储层、隧道绝缘膜和半导体层；
在所述孔中形成所述半导体层之后，形成分开所述第一堆叠部分和所述第二堆叠部分的第二缝隙；以及
在形成所述第二缝隙之后，去除所述第一牺牲部件、所述第二牺牲部件和所述第三牺牲部件，并在从中去除所述第一牺牲部件和所述第二牺牲部件的空间中形成导体。
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