JP2020101604A - 発光表示装置 - Google Patents

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Abstract

【課題】信号の数及び固定電圧の数を抑えつつ、発光素子のアノード及び補助容量の初期化を行うことができ、且つ電源電圧線の電圧変動を補償可能な技術を提供する。【解決手段】複数の画素（１００）がマトリクス状に配置された発光表示装置（１０）であって、複数の画素の各々は、アノードとカソードとの間に発光層が設けられた発光素子（１０９）と、発光素子のアノードにソースドレインの一方が接続されたエミッショントランジスタ（１０８）と、エミッショントランジスタのソースドレインの他方にソースドレインの一方が接続された駆動トランジスタ（１０７）と、駆動トランジスタのゲートと、駆動トランジスタのソースドレインの一方と、発光素子のアノードとを同時に初期化電圧線に接続可能とする初期化トランジスタ（１０６）とを備え、初期化トランジスタは、駆動トランジスタよりも抵抗が大きい発光表示装置（１０）とする。【選択図】図２Ａ

Description

本発明は、発光表示装置に関する。
従来、安定して高品質な表示が可能な発光表示装置が求められている。
従来技術の一例である特許文献１から５には、画素ごとに発光素子を有する発光表示装置の表示を安定して高品質とするための技術が開示されている。
特開２００５−２５８４０７号公報 韓国公開特許第１０−２００７−００２７２６５号公報 韓国公開特許第１０−２０１３−００２６３３８号公報 韓国公開特許第１０−２０１４−０１１６７０２号公報 韓国公開特許第１０−２０１２−０１３８９２４号公報
しかしながら、上記の特許文献１，２に開示された技術では、発光素子のアノードの初期化が行われず、また、補助容量の初期化も十分でない。
また、上記の特許文献３に開示された技術では、使用される信号の数及び固定電圧の数が多く、また、低電源電圧線の電圧変動を補償することができない。
また、上記の特許文献４，５に開示された技術では、高電源電圧線の電圧変動を補償することができない。
すなわち、上記の従来技術では、信号の数及び固定電圧の数を抑えつつ、発光素子のアノード及び補助容量の初期化を可能とすること、及び電源電圧線の電圧変動を補償可能であることを両立することは困難である、という問題があった。
本発明は、上記に鑑みてなされたものであって、信号の数及び固定電圧の数を抑えつつ、発光素子のアノード及び補助容量の初期化を行うことができ、且つ電源電圧線の電圧変動を補償可能な発光表示装置を得ることを目的とする。
上述の課題を解決して目的を達成する本発明は、複数の画素がマトリクス状に配置された発光表示装置であって、前記複数の画素の各々は、アノードとカソードとの間に発光層が設けられた発光素子と、前記発光素子の前記アノードにソースドレインの一方が接続されたエミッショントランジスタと、前記エミッショントランジスタのソースドレインの他方にソースドレインの一方が接続された駆動トランジスタと、前記駆動トランジスタのゲートと、前記駆動トランジスタのソースドレインの一方と、前記発光素子の前記アノードとを同時に固定電圧の初期化電圧線に接続可能とする初期化トランジスタとを備え、前記初期化トランジスタは、前記駆動トランジスタよりも抵抗が大きい発光表示装置である。
上記発光表示装置は、第１の走査線にゲートが接続され、第１ノードにソースドレインの一方が接続され、データ線にソースドレインの他方が接続された第１トランジスタと、第２の走査線にゲートが接続され、前記第１ノードにソースドレインの一方が接続され、前記初期化電圧線にソースドレインの他方が接続された第２トランジスタと、前記第１ノードに一方の電極が接続され、第１電源線に他方の電極が接続された第１容量素子と、前記第１ノードに一方の電極が接続され、第２ノードに他方の電極が接続された第２容量素子と、前記第２の走査線にゲートが接続され、前記第２ノードにソースドレインの一方が接続され、第３ノードにソースドレインの他方が接続された第３トランジスタと、前記第２の走査線にゲートが接続され、第４ノードにソースドレインの一方が接続され、前記初期化電圧線にソースドレインの他方が接続された前記初期化トランジスタである第４トランジスタと、前記第２ノードにゲートが接続され、前記第３ノードにソースドレインの一方が接続され、前記第１電源線にソースドレインの他方が接続された前記駆動トランジスタである第５トランジスタと、発光制御線にゲートが接続され、前記第３ノードにソースドレインの一方が接続され、前記第４ノードにソースドレインの他方が接続された前記エミッショントランジスタである第６トランジスタと、前記第４ノードに前記アノードが接続され、第２電源線にカソードが接続された前記発光素子とを備え、前記第２の走査線は、前記第１の走査線の２列前の走査線であり、前記第１電源線は、前記初期化電圧線よりも電圧の大きい高電圧電源線であり、前記第２電源線は、前記初期化電圧線よりも電圧の小さい低電圧電源線であることが好ましい。
又は、上記発光表示装置は、走査線にゲートが接続され、第１ノードにソースドレインの一方が接続され、データ線にソースドレインの他方が接続された第１トランジスタと、前記走査線にゲートが接続され、第２ノードにソースドレインの一方が接続され、前記初期化電圧線にソースドレインの他方が接続された第２トランジスタと、第１発光制御線にゲートが接続され、前記第１ノードにソースドレインの一方が接続され、前記第２ノードにソースドレインの他方が接続された第３トランジスタと、前記第２ノードに一方の電極が接続され、第３ノードに他方の電極が接続された第１容量素子と、前記第１ノードに一方の電極が接続され、第１電源線に他方の電極が接続された第２容量素子と、前記走査線にゲートが接続され、前記第３ノードにソースドレインの一方が接続され、第４ノードにソースドレインの他方が接続された第４トランジスタと、前記走査線にゲートが接続され、第５ノードにソースドレインの一方が接続され、前記初期化電圧線にソースドレインの他方が接続された第５トランジスタと、前記第３ノードにゲートが接続され、前記第４ノードにソースドレインの一方が接続され、前記第１電源線にソースドレインの他方が接続された前記駆動トランジスタである第６トランジスタと、第２発光制御線にゲートが接続され、前記第４ノードにソースドレインの一方が接続され、第５ノードにソースドレインの他方が接続された第７トランジスタと、前記第５ノードに前記アノードが接続され、第２電源線にカソードが接続された前記発光素子とを備え、前記第１発光制御線は、前記第２発光制御線の１列前の発光制御線であり、前記第１電源線は、前記初期化電圧線よりも電圧の大きい高電圧電源線であり、前記第２電源線は、前記初期化電圧線よりも電圧の小さい低電圧電源線であることが好ましい。
又は、上記発光表示装置は、走査線にゲートが接続され、第１ノードにソースドレインの一方が接続され、データ線にソースドレインの他方が接続された第１トランジスタと、第１発光制御線にゲートが接続され、前記第１ノードにソースドレインの一方が接続され、前記初期化電圧線にソースドレインの他方が接続された第２トランジスタと、前記第１ノードに一方の電極が接続され、第２ノードに他方の電極が接続された第１容量素子と、前記第２ノードに一方の電極が接続され、第３ノードに他方の電極が接続された第２容量素子と、前記走査線にゲートが接続され、前記第２ノードにソースドレインの一方が接続され、第１電源線にソースドレインの他方が接続された第３トランジスタと、前記走査線にゲートが接続され、前記第３ノードにソースドレインの一方が接続され、第４ノードにソースドレインの他方が接続された第４トランジスタと、前記走査線にゲートが接続され、第５ノードにソースドレインの一方が接続され、前記初期化電圧線にソースドレインの他方が接続された第５トランジスタと、前記第３ノードにゲートが接続され、前記第４ノードにソースドレインの一方が接続され、前記第１電源線にソースドレインの他方が接続された前記駆動トランジスタである第６トランジスタと、第２発光制御線にゲートが接続され、前記第４ノードにソースドレインの一方が接続され、前記第５ノードにソースドレインの他方が接続された第７トランジスタと、前記第５ノードに前記アノードが接続され、第２電源線にカソードが接続された前記発光素子とを備え、前記第１発光制御線は、前記第２発光制御線の１列前の発光制御線であり、前記第１電源線は、前記初期化電圧線よりも電圧の大きい高電圧電源線であり、前記第２電源線は、前記初期化電圧線よりも電圧の小さい低電圧電源線であることが好ましい。
上記発光表示装置において、前記初期化トランジスタのチャネル層では前記駆動トランジスタのチャネル層よりも電流方向の長さに対する幅の比が小さいことが好ましい。
上記発光表示装置では、前記初期化トランジスタのチャネル長は前記駆動トランジスタのチャネル長よりも長く、前記初期化トランジスタのチャネル幅は前記駆動トランジスタのチャネル幅よりも短いことが好ましい。
本発明によれば、信号の数及び固定電圧の数を抑えつつ、発光素子のアノード及び補助容量の初期化を行うことができ、且つ電源電圧線の電圧変動を補償可能な発光表示装置を得ることができる、という効果を奏する。
図１は、実施形態１に係る発光表示装置の全体構成を示すブロック図である。 図２Ａは、図１に示す破線で囲んだ画素の画素回路を示す図である。 図２Ｂは、図２Ａに示す画素回路の動作を説明するタイミングチャートである。 図３Ａは、図２Ａに示す初期化トランジスタの上面及び断面を示す図である。 図３Ｂは、図２Ａに示す駆動トランジスタの上面を示す図である。 図４Ａは、図２Ａに示す初期化トランジスタの変形例であるトランジスタの上面及び断面を示す図である。 図４Ｂは、図２Ａに示す駆動トランジスタの変形例であるトランジスタの上面を示す図である。 図５は、実施形態２に係る発光表示装置の全体構成を示すブロック図である。 図６Ａは、図５に示す破線で囲んだ画素の画素回路を示す図である。 図６Ｂは、図６Ａに示す画素回路の動作を説明するタイミングチャートである。 図７Ａは、実施形態３に係る発光表示装置の画素の画素回路を示す図である。 図７Ｂは、図７Ａに示す画素回路の動作を説明するタイミングチャートである。
以下、添付図面を参照して、本発明を実施するための形態について説明する。
ただし、本発明は、以下の実施形態の記載によって限定解釈されるものではない。
＜実施形態１＞
図１は、本実施形態に係る発光表示装置１０の全体構成を示すブロック図である。
図１に示す発光表示装置１０は、制御部１１と、データ線駆動回路１２と、発光制御線及び走査線駆動回路１３と、電源線及び初期化電圧線制御回路１４と、マトリクス状に配置された複数の画素１００とを備える。
なお、図１には、複数の画素１００の一部のみを抜き出して３行×３列で示しているが、実際には図１に示すよりも多くの画素が配置されているものとする。
制御部１１は、データ線駆動回路１２と、発光制御線及び走査線駆動回路１３と、電源線及び初期化電圧線制御回路１４とを制御するための制御信号を出力する。
データ線駆動回路１２は、制御部１１からの制御信号に基づいて、複数のデータ線Ｄａｔａにデータ信号を出力する駆動回路である。
発光制御線及び走査線駆動回路１３は、制御部１１からの制御信号に基づいて、これに接続された複数の発光制御線ＥＭ（ｎ）及び走査線Ｓｃａｎ（ｎ）に信号を出力して駆動する駆動回路である。
なお、ｎは自然数である。
電源線及び初期化電圧線制御回路１４は、制御部１１からの信号に基づいて、電源線である高電源電圧ＶＤＤの高電圧電源線及び低電源電圧ＶＳＳの低電圧電源線、並びに初期化電圧Ｖｉｎｉの初期化電圧線の電圧を制御する制御回路である。
図２Ａは、図１に示す破線で囲んだ画素１００の画素回路を示す図である。
図２Ａに示す画素１００には、Ｐ型ＴＦＴ（Thin Film Transistor）であるトランジスタ１０１，１０２，１０５，１０６，１０７，１０８と、容量素子１０３，１０４と、発光素子１０９とが設けられている。
ただし、本発明に適用可能なトランジスタはＰ型ＴＦＴに限定されるものではなく、Ｎ型ＴＦＴを用いてもよい。
ここで、トランジスタ１０６は、初期化ＴＦＴである。
また、トランジスタ１０７は、駆動ＴＦＴである。
初期化ＴＦＴは駆動ＴＦＴよりも抵抗を大きくすることが好ましく、後述するように、初期化ＴＦＴのチャネル長Ｌを長くし、チャネル幅Ｗを短くすると、破壊されることを防止することができる。
具体的には、初期化ＴＦＴのチャネル長Ｌを駆動ＴＦＴのチャネル長Ｌよりも長くし、且つ初期化ＴＦＴのチャネル幅Ｗを駆動ＴＦＴのチャネル幅Ｗよりも短くする。
また、図２Ａには、データ線Ｄａｔａと、初期化電圧Ｖｉｎｉの初期化電圧線と、第ｎの走査線Ｓｃａｎ（ｎ）と、第ｎ−２の走査線Ｓｃａｎ（ｎ−２）と、第ｎの発光制御線ＥＭ（ｎ）と、電源電圧ＶＤＤ−Δｄｒｏｐの第１電源線である高電圧電源線と、電源電圧ＶＳＳの第２電源線である低電圧電源線とが示されている。
なお、初期化電圧Ｖｉｎｉ、第１電源線である高電圧電源線の電源電圧ＶＤＤ及び第２電源線である低電圧電源線の電源電圧ＶＳＳは、固定電圧であり、高電圧電源線は、初期化電圧線よりも電圧が大きく、低電圧電源線は、初期化電圧線よりも電圧が小さい。
ここでは、高電圧電源線の電源電圧ＶＤＤとしては３Ｖを例示し、初期化電圧Ｖｉｎｉとしては−４Ｖを例示し、低電圧電源線の電源電圧ＶＳＳとしては−２Ｖを例示することができる。
また、Δｄｒｏｐは、高電圧電源線の電圧変動値である。
また、図２Ａには、第１ノードＮ１、第２ノードＮ２、第３ノードＮ３及び第４ノードＮ４が示されている。
第１ノードＮ１は、トランジスタ１０１のソースドレインの一方と、トランジスタ１０２のソースドレインの一方と、容量素子１０３の一方の電極と、容量素子１０４の一方の電極とに接続されたノードである。
第２ノードＮ２は、容量素子１０４の他方の電極と、トランジスタ１０５のソースドレインの一方と、トランジスタ１０７のゲートとに接続されたノードである。
第３ノードＮ３は、トランジスタ１０５のソースドレインの他方と、トランジスタ１０７のソースドレインの一方と、トランジスタ１０８のソースドレインの一方とに接続されたノードである。
第４ノードＮ４は、トランジスタ１０６のソースドレインの一方と、トランジスタ１０８のソースドレインの他方と、発光素子１０９のアノードとに接続されたノードである。
第１トランジスタであるトランジスタ１０１のゲートは第ｎの走査線Ｓｃａｎ（ｎ）に接続され、ソースドレインの一方は第１ノードＮ１に接続され、ソースドレインの他方はデータ線Ｄａｔａに接続されている。
第２トランジスタであるトランジスタ１０２のゲートは第ｎ−２の走査線Ｓｃａｎ（ｎ−２）に接続され、ソースドレインの一方は第１ノードＮ１に接続され、ソースドレインの他方は初期化電圧線に接続されている。
第１容量素子である容量素子１０３の一方の電極は第１ノードＮ１に接続され、他方の電極は高電圧電源線に接続されている。
第２容量素子である容量素子１０４の一方の電極は第１ノードＮ１に接続され、他方の電極は第２ノードＮ２に接続されている。
第３トランジスタであるトランジスタ１０５のゲートは第ｎ−２の走査線Ｓｃａｎ（ｎ−２）に接続され、ソースドレインの一方は第２ノードＮ２に接続され、ソースドレインの他方は第３ノードＮ３に接続されている。
第４トランジスタであるトランジスタ１０６のゲートは第ｎ−２の走査線Ｓｃａｎ（ｎ−２）に接続され、ソースドレインの一方は第４ノードＮ４に接続され、ソースドレインの他方は初期化電圧線に接続されている。
第５トランジスタであるトランジスタ１０７のゲートは第２ノードＮ２に接続され、ソースドレインの一方は第３ノードＮ３に接続され、ソースドレインの他方は高電圧電源線に接続されている。
第６トランジスタであるトランジスタ１０８のゲートは第ｎの発光制御線ＥＭ（ｎ）に接続され、ソースドレインの一方は第３ノードＮ３に接続され、ソースドレインの他方は第４ノードＮ４に接続されている。
発光素子１０９のアノードは第４ノードＮ４に接続され、カソードは低電圧電源線に接続されている。
次に、図２Ａに示す画素回路の動作について説明する。
図２Ｂは、図２Ａに示す画素１００の画素回路の動作を説明するタイミングチャートである。
期間ｔ１は、前フレームの発光期間であり、期間ｔ２は、容量素子及び発光素子のリセット期間であり、期間ｔ３は、発光素子のリセット及びセンシング期間であり、期間ｔ４は、書き込み期間であり、期間ｔ５は、待機期間であり、期間ｔ６は、現フレームの発光期間である。
また、図２Ｂに示すようにデータ線Ｄａｔａの電圧は、映像に応じてＶ（Ｌ）からＶ（Ｈ）の範囲内で段階的に可変であり、第ｎ−２の走査線Ｓｃａｎ（ｎ−２）、第ｎの走査線Ｓｃａｎ（ｎ）及び第ｎの発光制御線ＥＭ（ｎ）の電圧は、Ｖ（Ｌ），Ｖ（Ｈ）のいずれかである。
Ｐ型ＴＦＴを使用する場合には、Ｖ（Ｌ）がオン信号であり、Ｖ（Ｈ）がオフ信号である。
ここで、各々の配線におけるＶ（Ｌ），Ｖ（Ｍ），Ｖ（Ｈ）の大小関係は、Ｖ（Ｌ）＜Ｖ（Ｍ）＜Ｖ（Ｈ）である。
期間ｔ１では、例えば、データ線Ｄａｔａの電圧はＶ（Ｍ）であり、第ｎ−２の走査線Ｓｃａｎ（ｎ−２）の電圧はＶ（Ｈ）であり、第ｎの走査線Ｓｃａｎ（ｎ）の電圧はＶ（Ｈ）であり、第ｎの発光制御線ＥＭ（ｎ）の電圧はＶ（Ｌ）であるとする。
期間ｔ２では、データ線Ｄａｔａの電圧はＶ（Ｌ）であり、第ｎ−２の走査線Ｓｃａｎ（ｎ−２）の電圧はＶ（Ｌ）であり、第ｎの走査線Ｓｃａｎ（ｎ）の電圧はＶ（Ｈ）であり、第ｎの発光制御線ＥＭ（ｎ）の電圧はＶ（Ｌ）である。
このような電圧とすることで、期間ｔ２では、トランジスタ１０１がオフし、トランジスタ１０２，１０５，１０６，１０７，１０８がオンする。
このようにして期間ｔ２では、第１ノードＮ１、第２ノードＮ２、第３ノードＮ３及び第４ノードＮ４の全てが初期化電圧線に接続されて初期化電圧Ｖｉｎｉとなる。
このとき、容量素子１０３の電圧はＶ１０３＝ＶＤＤ−Δｄｒｏｐ−Ｖｉｎｉである。
期間ｔ３では、データ線Ｄａｔａの電圧はＶ（Ｈ）であり、第ｎ−２の走査線Ｓｃａｎ（ｎ−２）の電圧はＶ（Ｌ）からＶ（Ｈ）に期間の後半で切り替わり、第ｎの走査線Ｓｃａｎ（ｎ）の電圧はＶ（Ｈ）であり、第ｎの発光制御線ＥＭ（ｎ）の電圧はＶ（Ｈ）である。
このような電圧とすることで、期間ｔ３では、トランジスタ１０１，１０８がオフし、トランジスタ１０２，１０５，１０６がオンする。
そして、トランジスタ１０７もオンするが、トランジスタ１０７においてはＶｇｓ＝Ｖｔｈとなりソースドレイン間に電流が流れなくなるまで、第３ノードＮ３が充電される。
ここで、Ｖｇｓはトランジスタ１０７のソースを基準としたゲートソース間電圧であり、Ｖｔｈはトランジスタ１０７のしきい値電圧である。
このようにして期間ｔ３では、容量素子１０３の電圧はＶ１０３＝ＶＤＤ−Δｄｒｏｐ−Ｖｉｎｉであり、容量素子１０４の電圧はＶ１０４＝ＶＤＤ−Δｄｒｏｐ＋Ｖｔｈ−Ｖｉｎｉとなり、第２ノードＮ２及び第３ノードＮ３の電圧はＶＤＤ−Δｄｒｏｐ＋Ｖｔｈとなる。
期間ｔ４では、データ線Ｄａｔａの電圧はＶ（Ｍ）からＶ（Ｌ）に期間の途中で切り替わり、第ｎ−２の走査線Ｓｃａｎ（ｎ−２）の電圧はＶ（Ｈ）であり、第ｎの走査線Ｓｃａｎ（ｎ）の電圧はＶ（Ｌ）からＶ（Ｈ）に期間の後半で切り替わり、第ｎの発光制御線ＥＭ（ｎ）の電圧はＶ（Ｈ）である。
このような電圧とすることで、期間ｔ４では、トランジスタ１０２，１０５，１０６，１０７，１０８がオフし、トランジスタ１０１がオンする。
期間ｔ４では、第１ノードＮ１の電圧はデータ線Ｄａｔａの電圧Ｖｄａｔａとなり、容量素子１０３の電圧はＶ１０３＝Ｖｄａｔａ−（ＶＤＤ−Δｄｒｏｐ）となり、容量素子１０４の電圧はＶ１０４＝ＶＤＤ−Δｄｒｏｐ＋Ｖｔｈ−Ｖｉｎｉであるため第２ノードＮ２の電圧はＶｄａｔａ＋Ｖ１０４＝Ｖｄａｔａ＋ＶＤＤ−Δｄｒｏｐ＋Ｖｔｈ−Ｖｉｎｉとなる。
期間ｔ５では、データ線Ｄａｔａの電圧はＶ（Ｈ）からＶ（Ｍ）に期間の途中で切り替わり、第ｎ−２の走査線Ｓｃａｎ（ｎ−２）の電圧はＶ（Ｈ）であり、第ｎの走査線Ｓｃａｎ（ｎ）の電圧はＶ（Ｈ）であり、第ｎの発光制御線ＥＭ（ｎ）の電圧はＶ（Ｈ）である。
このような電圧とすることで、期間ｔ５では、トランジスタ１０１，１０２，１０５，１０６，１０７，１０８はオフする。
期間ｔ６では、データ線Ｄａｔａの電圧はＶ（Ｌ）であり、第ｎ−２の走査線Ｓｃａｎ（ｎ−２）の電圧はＶ（Ｈ）であり、第ｎの走査線Ｓｃａｎ（ｎ）の電圧はＶ（Ｈ）であり、第ｎの発光制御線ＥＭ（ｎ）の電圧はＶ（Ｌ）である。
このような電圧とすることで、期間ｔ６では、トランジスタ１０１，１０２，１０５，１０６がオフし、トランジスタ１０７，１０８がオンする。
これにより、蓄積された電荷が第３ノードＮ３及び第４ノードＮ４を介して発光素子１０９のアノードに流れ、発光素子１０９が発光する。
このとき、駆動トランジスタであるトランジスタ１０７において、Ｖｇｓ＝Ｖｄａｔａ＋Ｖｔｈ−Ｖｉｎｉである。
このように、発光時の駆動トランジスタのゲートソース間電圧に電圧電源線の電圧変動が含まれていないため、電源電圧線の電圧変動を補償することができる。
また、上述のように、本実施形態において使用される信号は、データ線の信号、走査線の信号及び発光制御線の信号であり、固定電圧は、初期化電圧Ｖｉｎｉ、高電圧電源線の電源電圧ＶＤＤ及び低電圧電源線の電源電圧ＶＳＳであり、信号の数及び固定電圧の数が抑えられている。
そのため、従来よりも信号の数及び固定電圧の数を抑えつつ、発光素子のアノード及び補助容量の初期化を行うことができ、且つ電源電圧線の電圧変動を補償可能な発光表示装置を得ることができる。
従って、従来よりも安定して高品質な表示が可能な発光表示装置を得ることができる。
次に、本実施形態において適用されるトランジスタについて説明する。
図３Ａは、図２Ａに示す初期化トランジスタであるトランジスタ１０６の上面及び断面を示す図である。
図３Ａに示すトランジスタ１０６はコプラナ型トップゲート構造である。
図３Ａに示すように、基板１６０上には半導体層１６１が設けられ、半導体層１６１を覆って絶縁層１６２が設けられ、絶縁層１６２に設けられた開口部１６３Ａ，１６３Ｂを介して半導体層１６１に接続するように第１の電極層１６４Ａ，１６４Ｂが設けられ、絶縁層１６２上であって半導体層１６１と重畳する位置に第２の電極層１６５が設けられている。
また、図３Ａに示すように、初期化トランジスタであるトランジスタ１０６はチャネル長Ｌｔ−ｉがチャネル幅Ｗｔ−ｉよりも短い形状である。
基板１６０は、絶縁性基板である。
絶縁性基板としては、ガラス基板を例示することができる。
半導体層１６１は、多結晶シリコン又は酸化物半導体により形成される。
多結晶シリコンとしては、非晶質シリコンをレーザ結晶化することによって形成される低温ポリシリコン（ＬＴＰＳ：Low Temperature Poly Silicon）を例示することができる。
酸化物半導体としては、ＩＧＺＯ（Indium Gallium Zinc Oxide）を例示することができるが、これに限定されるものではない。
なお、半導体層１６１ではソースドレインと接する箇所にチャネル導体化部が設けられており、コンタクト抵抗が低減されている。
絶縁層１６２は、ゲート絶縁層であり、酸化シリコン又は窒化シリコンにより形成される。
絶縁層１６２は、ＣＶＤ（Chemical Vapor Deposition）法により形成することができる。
開口部１６３Ａ，１６３Ｂは、例えば絶縁層１６２の一部を選択的にエッチングすることで形成することができる。
ここで、エッチングはドライエッチングにより行うことが好ましい。
第１の電極層１６４Ａ，１６４Ｂは、ソースドレイン電極を構成する。
第１の電極層１６４Ａ，１６４Ｂは、例えばスパッタリング法により形成された金属膜の一部を選択的にエッチングすることで形成することができる。
第２の電極層１６５は、ゲート電極を構成する。
第２の電極層１６５は、第１の電極層１６４Ａ，１６４Ｂと同様の方法によって形成することができる。
なお、図示していないが、第１の電極層１６４Ａ，１６４Ｂと第２の電極層１６５との間には絶縁層が設けられており、ゲートとソースドレインとの間の絶縁が確保される。
図３Ｂは、図２Ａに示す駆動トランジスタであるトランジスタ１０７の上面を示す図である。
なお、図３Ｂにおいては、開口部１６３Ａ，１６３Ｂの各々が複数設けられているが、本発明はこれに限定されるものではない。
また、初期化トランジスタであるトランジスタ１０６のチャネル長Ｌｔ−ｉは、駆動トランジスタであるトランジスタ１０７のチャネル長Ｌｔ−ｄよりも長く、初期化トランジスタであるトランジスタ１０６のチャネル幅Ｗｔ−ｉは、駆動トランジスタであるトランジスタ１０７のチャネル幅Ｗｔ−ｄよりも短い。
また、初期化トランジスタであるトランジスタ１０６のチャネル層では、駆動トランジスタであるトランジスタ１０７のチャネル層よりも電流方向の長さに対する幅の比が小さく、すなわち、Ｗｔ−ｉ／Ｌｔ−ｉ＜Ｗｔ−ｄ／Ｌｔ−ｄである。
このような構造とすることで、初期化トランジスタであるトランジスタ１０６の抵抗を駆動トランジスタであるトランジスタ１０７の抵抗よりも大きくしている。
ただし、トランジスタ１０６は、図３Ａ，３Ｂに示すものに限定されるものではない。
図４Ａは、図２Ａに示すトランジスタ１０６の変形例であるトランジスタ１０６ａの上面及び断面を示す図である。
図４Ａに示すトランジスタは逆スタガ型ボトムゲート構造である。
第１の電極層１６６は、図３Ａに示す第２の電極層１６５に相当し、ゲート電極を構成する。
絶縁層１６７は、図３Ａに示す絶縁層１６２に相当し、ゲート絶縁層を構成する。
半導体層１６８は、図３Ａに示す半導体層１６１に相当する。
第２の電極層１６９Ａ，１６９Ｂは、図３Ａに示す第１の電極層１６４Ａ，１６４Ｂに相当し、ソースドレイン電極を構成する。
また、図４Ａに示すように、初期化トランジスタであるトランジスタ１０６ａはチャネル長Ｌｂ−ｉがチャネル幅Ｗｂ−ｉよりも短い形状である。
図４Ｂは、図２Ａに示すトランジスタ１０７の変形例であるトランジスタ１０７ａの上面を示す図である。
図４Ａ，４Ｂに示すように、ボトムゲート構造においても上述したトップゲート構造と同様の長さの関係がある。
すなわち、初期化トランジスタであるトランジスタ１０６ａのチャネル長Ｌｂ−ｉは、駆動トランジスタであるトランジスタ１０７ａのチャネル長Ｌｂ−ｄよりも長く、初期化トランジスタであるトランジスタ１０６ａのチャネル幅Ｗｂ−ｉは、駆動トランジスタであるトランジスタ１０７ａのチャネル幅Ｗｂ−ｄよりも短い。
また、初期化トランジスタであるトランジスタ１０６ａのチャネル層では、駆動トランジスタであるトランジスタ１０７ａのチャネル層よりも電流方向の長さに対する幅の比が小さく、すなわち、Ｗｂ−ｉ／Ｌｂ−ｉ＜Ｗｂ−ｄ／Ｌｂ−ｄである。
このような構造とすることで、初期化トランジスタであるトランジスタ１０６ａの抵抗を駆動トランジスタであるトランジスタ１０７ａの抵抗よりも大きくしている。
＜実施形態２＞
本実施形態では実施形態１と同様に、従来よりも信号の数及び固定電圧の数を抑えつつ、発光素子のアノード及び補助容量の初期化を行うことができ、且つ電源電圧線の電圧変動を補償可能な発光表示装置であって、実施形態１とは異なる形態について説明する。
図５は、本実施形態に係る発光表示装置２０の全体構成を示すブロック図である。
図５に示す発光表示装置２０は、制御部１１と、データ線駆動回路１２と、発光制御線及び走査線駆動回路１３と、電源線及び初期化電圧線制御回路１４と、マトリクス状に配置された複数の画素２００とを備える。
なお、図５には、複数の画素２００の一部のみを抜き出して３行×３列で示しているが、実際には図５に示すよりも多くの画素が配置されているものとする。
制御部１１は、データ線駆動回路１２と、発光制御線及び走査線駆動回路１３と、電源線及び初期化電圧線制御回路１４とを制御するための制御信号を出力する。
データ線駆動回路１２は、制御部１１からの制御信号に基づいて、複数のデータ線Ｄａｔａにデータ信号を出力する駆動回路である。
発光制御線及び走査線駆動回路１３は、制御部１１からの制御信号に基づいて、これに接続された複数の発光制御線ＥＭ（ｎ）及び走査線Ｓｃａｎ（ｎ）に信号を出力して駆動する駆動回路である。
なお、ｎは自然数である。
電源線及び初期化電圧線制御回路１４は、制御部１１からの信号に基づいて、電源線である高電源電圧ＶＤＤの高電圧電源線及び低電源電圧ＶＳＳの低電圧電源線、並びに初期化電圧Ｖｉｎｉの初期化電圧線の電圧を制御する制御回路である。
図６Ａは、図５に示す破線で囲んだ画素２００の画素回路を示す図である。
図６Ａに示す画素２００には、Ｐ型ＴＦＴであるトランジスタ２０１，２０２，２０３，２０６，２０７，２０８，２０９と、容量素子２０４，２０５と、発光素子２１０とが設けられている。
ただし、本発明に適用可能なトランジスタはＰ型ＴＦＴに限定されるものではなく、Ｎ型ＴＦＴを用いてもよい。
ここで、トランジスタ２０７は、初期化ＴＦＴである。
また、トランジスタ２０８は、駆動ＴＦＴである。
そして、本実施形態においても、実施形態１にて説明したように、初期化ＴＦＴは駆動ＴＦＴよりも抵抗を大きくすることが好ましく、具体的には初期化ＴＦＴのチャネル長Ｌを駆動ＴＦＴのチャネル長Ｌよりも長くし、且つ初期化ＴＦＴのチャネル幅Ｗを駆動ＴＦＴのチャネル幅Ｗよりも短くすることで、初期化ＴＦＴの破壊を防止する。
また、図６Ａには、データ線Ｄａｔａと、初期化電圧Ｖｉｎｉの初期化電圧線と、第ｎの走査線Ｓｃａｎ（ｎ）と、第１発光制御線である第ｎ−１の発光制御線ＥＭ（ｎ−１）と、第１発光制御線の１列後の第２発光制御線である第ｎの発光制御線ＥＭ（ｎ）と、高電源電圧ＶＤＤ−Δｄｒｏｐの第１電源線である高電圧電源線と、第２電源線である低電源電圧ＶＳＳの低電圧電源線とが示されている。
なお、実施形態１にて説明したように、初期化電圧Ｖｉｎｉ、第１電源線である高電圧電源線の電源電圧ＶＤＤ及び第２電源線である低電圧電源線の電源電圧ＶＳＳは、固定電圧であり、高電圧電源線は、初期化電圧線よりも電圧が大きく、低電圧電源線は、初期化電圧線よりも電圧が小さい。
ここでは、高電圧電源線の電源電圧ＶＤＤの電圧値としては３Ｖを例示し、初期化電圧Ｖｉｎｉとしては−４Ｖを例示し、低電圧電源線の電源電圧ＶＳＳとしては−２Ｖを例示することができる。
なお、Δｄｒｏｐは、高電圧電源線の電圧変動値である。
また、図６Ａには、第１ノードＮ１、第２ノードＮ２、第３ノードＮ３、第４ノードＮ４及び第５ノードＮ５が示されている。
第１ノードＮ１は、トランジスタ２０１のソースドレインの一方と、トランジスタ２０３のソースドレインの一方と、容量素子２０５の一方の電極とに接続されたノードである。
第２ノードＮ２は、トランジスタ２０３のソースドレインの他方と、トランジスタ２０２のソースドレインの一方と、容量素子２０４の一方の電極とに接続されたノードである。
第３ノードＮ３は、容量素子２０４の他方の電極と、トランジスタ２０６のソースドレインの一方と、トランジスタ２０８のゲートとに接続されたノードである。
第４ノードＮ４は、トランジスタ２０６のソースドレインの他方と、トランジスタ２０８のソースドレインの一方と、トランジスタ２０９のソースドレインの一方とに接続されたノードである。
第５ノードＮ５は、トランジスタ２０９のソースドレインの他方と、トランジスタ２０７のソースドレインの一方と、発光素子２１０のアノードとに接続されたノードである。
第１トランジスタであるトランジスタ２０１のゲートは第ｎの走査線Ｓｃａｎ（ｎ）に接続され、ソースドレインの一方は第１ノードＮ１に接続され、ソースドレインの他方はデータ線Ｄａｔａに接続されている。
第２トランジスタであるトランジスタ２０２のゲートは第ｎの走査線Ｓｃａｎ（ｎ）に接続され、ソースドレインの一方は第２ノードＮ２に接続され、ソースドレインの他方は初期化電圧線に接続されている。
第３トランジスタであるトランジスタ２０３のゲートは第ｎ−１の発光制御線ＥＭ（ｎ−１）に接続され、ソースドレインの一方は第１ノードＮ１に接続され、ソースドレインの他方は第２ノードＮ２に接続されている。
第１容量素子である容量素子２０４の一方の電極は第２ノードＮ２に接続され、他方の電極は第３ノードＮ３に接続されている。
第２容量素子である容量素子２０５の一方の電極は第１ノードＮ１に接続され、他方の電極は高電圧電源線に接続されている。
第４トランジスタであるトランジスタ２０６のゲートは第ｎの走査線Ｓｃａｎ（ｎ）に接続され、ソースドレインの一方は第３ノードＮ３に接続され、ソースドレインの他方は第４ノードＮ４に接続されている。
第５トランジスタであるトランジスタ２０７のゲートは第ｎの走査線Ｓｃａｎ（ｎ）に接続され、ソースドレインの一方は第５ノードＮ５に接続され、ソースドレインの他方は初期化電圧線に接続されている。
第６トランジスタであるトランジスタ２０８のゲートは第３ノードＮ３に接続され、ソースドレインの一方は第４ノードＮ４に接続され、ソースドレインの他方は高電圧電源線に接続されている。
第７トランジスタであるトランジスタ２０９のゲートは第ｎの発光制御線ＥＭ（ｎ）に接続され、ソースドレインの一方は第４ノードＮ４に接続され、ソースドレインの他方は第５ノードＮ５に接続されている。
発光素子２１０のアノードは第５ノードＮ５に接続され、カソードは低電圧電源線に接続されている。
次に、図６Ａに示す画素回路の動作について説明する。
図６Ｂは、図６Ａに示す画素２００の画素回路の動作を説明するタイミングチャートである。
期間ｔ１は、前フレームの発光期間であり、期間ｔ２は、容量素子及び発光素子のリセット期間であり、期間ｔ３は、発光素子のリセット、センシング及び書き込み期間であり、期間ｔ４は、待機期間であり、期間ｔ５は、容量接続期間であり、期間ｔ６は、現フレームの発光期間である。
また、図６Ｂに示すようにデータ線Ｄａｔａの電圧は、映像に応じてＶ（Ｌ）からＶ（Ｈ）の範囲内で段階的に可変であり、第ｎの走査線Ｓｃａｎ（ｎ）、第ｎ−１の発光制御線ＥＭ（ｎ−１）及び第ｎの発光制御線ＥＭ（ｎ）の電圧は、Ｖ（Ｌ），Ｖ（Ｈ）のいずれかである。
Ｐ型ＴＦＴを使用する場合には、Ｖ（Ｌ）がオン信号であり、Ｖ（Ｈ）がオフ信号である。
ここで、各々の配線におけるＶ（Ｌ），Ｖ（Ｍ），Ｖ（Ｈ）の大小関係は、Ｖ（Ｌ）＜Ｖ（Ｍ）＜Ｖ（Ｈ）である。
期間ｔ１では、例えば、データ線Ｄａｔａの電圧はＶ（Ｍ）であり、第ｎの走査線Ｓｃａｎ（ｎ）の電圧はＶ（Ｈ）であり、第ｎ−１の発光制御線ＥＭ（ｎ−１）の電圧はＶ（Ｌ）であり、第ｎの発光制御線ＥＭ（ｎ）の電圧はＶ（Ｌ）であるとする。
期間ｔ２では、データ線Ｄａｔａの電圧はＶ（Ｌ）であり、第ｎの走査線Ｓｃａｎ（ｎ）の電圧はＶ（Ｌ）であり、第ｎ−１の発光制御線ＥＭ（ｎ−１）の電圧はＶ（Ｈ）であり、第ｎの発光制御線ＥＭ（ｎ）の電圧はＶ（Ｌ）である。
このような電圧とすることで、期間ｔ２では、トランジスタ２０３がオフし、トランジスタ２０１，２０２，２０６，２０７，２０８，２０９がオンする。
このようにして期間ｔ２では、第２ノードＮ２、第３ノードＮ３、第４ノードＮ４及び第５ノードＮ５が初期化電圧線に接続されて初期化電圧Ｖｉｎｉとなる。
期間ｔ３では、データ線Ｄａｔａの電圧はＶ（Ｈ）からＶ（Ｍ）に期間の途中で切り替わり、第ｎの走査線Ｓｃａｎ（ｎ）の電圧はＶ（Ｌ）であり、第ｎ−１の発光制御線ＥＭ（ｎ−１）の電圧はＶ（Ｈ）であり、第ｎの発光制御線ＥＭ（ｎ）の電圧はＶ（Ｈ）である。
このような電圧とすることで、期間ｔ３では、トランジスタ２０９がオフし、トランジスタ２０１，２０２，２０３，２０６，２０７がオンする。
そして、トランジスタ２０８もオンするが、トランジスタ２０８においてはＶｇｓ＝Ｖｔｈとなりソースドレイン間に電流が流れなくなるまで、第４ノードＮ４が充電される。
ここで、Ｖｇｓはトランジスタ２０８のソースを基準としたゲートソース間電圧であり、Ｖｔｈはトランジスタ２０８のしきい値電圧である。
このようにして期間ｔ３では、第１ノードＮ１の電圧はデータ線Ｄａｔａの電圧Ｖｄａｔａとなり、第４ノードＮ４の電圧はＶＤＤ−Δｄｒｏｐ＋Ｖｔｈとなり、容量素子２０４の電圧はＶ２０４＝ＶＤＤ−Δｄｒｏｐ＋Ｖｔｈ−Ｖｉｎｉとなり、容量素子２０５の電圧はＶ２０５＝Ｖｄａｔａ−（ＶＤＤ−Δｄｒｏｐ）となる。
期間ｔ４では、データ線Ｄａｔａの電圧はＶ（Ｌ）からＶ（Ｈ）に期間の途中で切り替わり、第ｎの走査線Ｓｃａｎ（ｎ）の電圧はＶ（Ｈ）であり、第ｎ−１の発光制御線ＥＭ（ｎ−１）の電圧はＶ（Ｈ）であり、第ｎの発光制御線ＥＭ（ｎ）の電圧はＶ（Ｈ）である。
このような電圧とすることで、期間ｔ４では、トランジスタ２０１，２０２，２０３，２０６，２０７，２０８，２０９がオフする。
期間ｔ４では、容量素子２０４の電圧はＶ２０４＝ＶＤＤ−Δｄｒｏｐ＋Ｖｔｈ−Ｖｉｎｉであり、容量素子２０５の電圧はＶ２０５＝Ｖｄａｔａ−（ＶＤＤ−Δｄｒｏｐ）である。
期間ｔ５では、データ線Ｄａｔａの電圧はＶ（Ｍ）であり、第ｎの走査線Ｓｃａｎ（ｎ）の電圧はＶ（Ｈ）であり、第ｎ−１の発光制御線ＥＭ（ｎ−１）の電圧はＶ（Ｌ）であり、第ｎの発光制御線ＥＭ（ｎ）の電圧はＶ（Ｈ）である。
このような電圧とすることで、期間ｔ５では、トランジスタ２０１，２０２，２０６，２０７，２０８，２０９がオフし、トランジスタ２０３がオンする。
これにより期間ｔ５では、第１ノードＮ１と第２ノードＮ２が接続されることで容量素子２０４の一方の電極と容量素子２０５の一方の電極とが接続される。
期間ｔ６では、データ線Ｄａｔａの電圧はＶ（Ｌ）であり、第ｎの走査線Ｓｃａｎ（ｎ）の電圧はＶ（Ｈ）であり、第ｎ−１の発光制御線ＥＭ（ｎ−１）の電圧はＶ（Ｌ）であり、第ｎの発光制御線ＥＭ（ｎ）の電圧はＶ（Ｌ）である。
このような電圧とすることで、期間ｔ６では、トランジスタ２０１，２０２，２０６，２０７，２０８がオフし、トランジスタ２０３，２０９がオンする。
これにより、蓄積された電荷が第４ノードＮ４及び第５ノードＮ５を介して発光素子２１０のアノードに流れ、発光素子２１０が発光する。
このとき、駆動トランジスタであるトランジスタ２０８において、Ｖｇｓ＝Ｖｄａｔａ＋Ｖｔｈ−Ｖｉｎｉである。
このように、発光時の駆動トランジスタのゲートソース間電圧に電圧電源線の電圧変動が含まれていないため、電源電圧線の電圧変動を補償することができる。
なお、本実施形態においては、実施形態１にて説明したトランジスタを適用することが可能であるため、その説明は省略する。
また、上述のように、本実施形態において使用される信号は、データ線の信号、走査線の信号及び発光制御線の信号であり、固定電圧は、初期化電圧Ｖｉｎｉ、高電圧電源線の電源電圧ＶＤＤ及び低電圧電源線の電源電圧ＶＳＳであり、信号の数及び固定電圧の数が抑えられている。
そのため、本実施形態においても、従来よりも信号の数及び固定電圧の数を抑えつつ、発光素子のアノード及び補助容量の初期化を行うことができ、且つ電源電圧線の電圧変動を補償可能な発光表示装置を得ることができる。
従って、従来よりも安定して高品質な表示が可能な発光表示装置を得ることができる。
＜実施形態３＞
本実施形態では実施形態１，２と同様に、従来よりも信号の数及び固定電圧の数を抑えつつ、発光素子のアノード及び補助容量の初期化を行うことができ、且つ電源電圧線の電圧変動を補償可能な発光表示装置であって、実施形態１，２とは異なる形態について説明する。
なお、本実施形態に係る発光表示装置の全体構成は、実施形態２の図５における画素２００を画素３００に置き換えたものとする。
図７Ａは、本実施形態に係る発光表示装置の画素３００の画素回路を示す図である。
図７Ａに示す画素３００には、Ｐ型ＴＦＴであるトランジスタ３０１，３０２，３０５，３０６，３０７，３０８，３０９と、容量素子３０３，３０４と、発光素子３１０とが設けられている。
ただし、本発明に適用可能なトランジスタはＰ型ＴＦＴに限定されるものではなく、Ｎ型ＴＦＴを用いてもよい。
ここで、トランジスタ３０７は、初期化ＴＦＴである。
また、トランジスタ３０８は、駆動ＴＦＴである。
そして、本実施形態においても、実施形態１にて説明したように、初期化ＴＦＴは駆動ＴＦＴよりも抵抗を大きくすることが好ましく、具体的には初期化ＴＦＴのチャネル長Ｌを駆動ＴＦＴのチャネル長Ｌよりも長くし、且つ初期化ＴＦＴのチャネル幅Ｗを駆動ＴＦＴのチャネル幅Ｗよりも短くすることで、初期化ＴＦＴの破壊を防止する。
また、図７Ａには、データ線Ｄａｔａと、初期化電圧Ｖｉｎｉの初期化電圧線と、第ｎの走査線Ｓｃａｎ（ｎ）と、第１発光制御線である第ｎ−１の発光制御線ＥＭ（ｎ−１）と、第２発光制御線である第ｎの発光制御線ＥＭ（ｎ）と、高電源電圧ＶＤＤ−Δｄｒｏｐの第１電源線である高電圧電源線と、低電源電圧ＶＳＳの第２電源線である低電圧電源線とが示されている。
なお、Δｄｒｏｐは、高電圧電源線の電圧変動値である。
なお、本実施形態においても、実施形態１にて説明したように、初期化電圧Ｖｉｎｉ、第１電源線である高電圧電源線の電源電圧ＶＤＤ及び第２電源線である低電圧電源線の電源電圧ＶＳＳは、固定電圧であり、高電圧電源線は、初期化電圧線よりも電圧が大きく、低電圧電源線は、初期化電圧線よりも電圧が小さい。
ここでは、高電圧電源線の電源電圧ＶＤＤの電圧値としては３Ｖを例示し、初期化電圧Ｖｉｎｉとしては−４Ｖを例示し、低電圧電源線の電源電圧ＶＳＳとしては−２Ｖを例示することができる。
なお、Δｄｒｏｐは、高電圧電源線の電圧変動値である。
また、図５Ａには、第１ノードＮ１、第２ノードＮ２、第３ノードＮ３、第４ノードＮ４及び第５ノードＮ５が示されている。
第１ノードＮ１は、トランジスタ３０１のソースドレインの一方と、トランジスタ３０２のソースドレインの一方と、容量素子３０３の一方の電極とに接続されたノードである。
第２ノードＮ２は、容量素子３０３の他方の電極と、容量素子３０４の一方の電極と、トランジスタ３０５のソースドレインの一方とに接続されたノードである。
第３ノードＮ３は、容量素子３０４の他方の電極と、トランジスタ３０６のソースドレインの一方と、トランジスタ３０８のゲートとに接続されたノードである。
第４ノードＮ４は、トランジスタ３０６のソースドレインの他方と、トランジスタ３０８のソースドレインの一方と、トランジスタ３０９のソースドレインの一方とに接続されたノードである。
第５ノードＮ５は、トランジスタ３０７のソースドレインの一方と、トランジスタ３０９のソースドレインの他方と、発光素子３１０のアノードとに接続されたノードである。
第１トランジスタであるトランジスタ３０１のゲートは第ｎの走査線Ｓｃａｎ（ｎ）に接続され、ソースドレインの一方は第１ノードＮ１に接続され、ソースドレインの他方はデータ線Ｄａｔａに接続されている。
第２トランジスタであるトランジスタ３０２のゲートは第ｎ−１の発光制御線ＥＭ（ｎ−１）に接続され、ソースドレインの一方は第１ノードＮ１に接続され、ソースドレインの他方は初期化電圧線に接続されている。
第１容量素子である容量素子３０３の一方の電極は第１ノードＮ１に接続され、他方の電極は第２ノードＮ２に接続されている。
第２容量素子である容量素子３０４の一方の電極は第２ノードＮ２に接続され、他方の電極は第３ノードＮ３に接続されている。
第３トランジスタであるトランジスタ３０５のゲートは第ｎの走査線Ｓｃａｎ（ｎ）に接続され、ソースドレインの一方は第２ノードＮ２に接続され、ソースドレインの他方は高電圧電源線に接続されている。
第４トランジスタであるトランジスタ３０６のゲートは第ｎの走査線Ｓｃａｎ（ｎ）に接続され、ソースドレインの一方は第３ノードＮ３に接続され、ソースドレインの他方は第４ノードＮ４に接続されている。
第５トランジスタであるトランジスタ３０７のゲートは第ｎの走査線Ｓｃａｎ（ｎ）に接続され、ソースドレインの一方は第５ノードＮ５に接続され、ソースドレインの他方は初期化電圧線に接続されている。
第６トランジスタであるトランジスタ３０８のゲートは第３ノードＮ３に接続され、ソースドレインの一方は第４ノードＮ４に接続され、ソースドレインの他方は高電圧電源線に接続されている。
第７トランジスタであるトランジスタ３０９のゲートは第ｎの発光制御線ＥＭ（ｎ）に接続され、ソースドレインの一方は第４ノードＮ４に接続され、ソースドレインの他方は第５ノードＮ５に接続されている。
発光素子３１０のアノードは第５ノードＮ５に接続され、カソードは低電圧電源線に接続されている。
次に、図７Ａに示す画素回路の動作について説明する。
図７Ｂは、図７Ａに示す画素３００の画素回路の動作を説明するタイミングチャートである。
期間ｔ１は、前フレームの発光期間であり、期間ｔ２は、容量素子及び発光素子のリセット期間であり、期間ｔ３は、発光素子のリセット、センシング及び書き込み期間であり、期間ｔ４は、待機期間であり、期間ｔ５は、容量接続期間であり、期間ｔ６は、現フレームの発光期間である。
また、図７Ｂに示すようにデータ線Ｄａｔａの電圧は、映像に応じてＶ（Ｌ）からＶ（Ｈ）の範囲内で段階的に可変であり、第ｎの走査線Ｓｃａｎ（ｎ）、第ｎ−１の発光制御線ＥＭ（ｎ−１）及び第ｎの発光制御線ＥＭ（ｎ）の電圧は、Ｖ（Ｌ），Ｖ（Ｈ）のいずれかである。
Ｐ型ＴＦＴを使用する場合には、Ｖ（Ｌ）がオン信号であり、Ｖ（Ｈ）がオフ信号である。
ここで、各々の配線におけるＶ（Ｌ），Ｖ（Ｍ），Ｖ（Ｈ）の大小関係は、Ｖ（Ｌ）＜Ｖ（Ｍ）＜Ｖ（Ｈ）である。
期間ｔ１では、例えば、データ線Ｄａｔａの電圧はＶ（Ｍ）であり、第ｎの走査線Ｓｃａｎ（ｎ）の電圧はＶ（Ｈ）であり、第ｎ−１の発光制御線ＥＭ（ｎ−１）の電圧はＶ（Ｌ）であり、第ｎの発光制御線ＥＭ（ｎ）の電圧はＶ（Ｌ）であるとする。
期間ｔ２では、データ線Ｄａｔａの電圧はＶ（Ｌ）であり、第ｎの走査線Ｓｃａｎ（ｎ）の電圧はＶ（Ｌ）であり、第ｎ−１の発光制御線ＥＭ（ｎ−１）の電圧はＶ（Ｈ）であり、第ｎの発光制御線ＥＭ（ｎ）の電圧はＶ（Ｌ）である。
このような電圧とすることで、期間ｔ２では、トランジスタ３０２がオフし、トランジスタ３０１，３０５，３０６，３０７，３０８，３０９がオンする。
このようにして期間ｔ２では、第３ノードＮ３、第４ノードＮ４及び第５ノードＮ５が初期化電圧線に接続されて初期化電圧Ｖｉｎｉとなる。
期間ｔ３では、データ線Ｄａｔａの電圧はＶ（Ｈ）からＶ（Ｍ）に期間の途中で切り替わり、第ｎの走査線Ｓｃａｎ（ｎ）の電圧はＶ（Ｌ）であり、第ｎ−１の発光制御線ＥＭ（ｎ−１）の電圧はＶ（Ｈ）であり、第ｎの発光制御線ＥＭ（ｎ）の電圧はＶ（Ｈ）である。
このような電圧とすることで、期間ｔ３では、トランジスタ３０２，３０９がオフし、トランジスタ３０１，３０５，３０６，３０７がオンする。
そして、トランジスタ３０８もオンするが、トランジスタ３０８においてはＶｇｓ＝Ｖｔｈとなりソースドレイン間に電流が流れなくなるまで、第４ノードＮ４が充電される。
ここで、Ｖｇｓはトランジスタ３０８のソースを基準としたゲートソース間電圧であり、Ｖｔｈはトランジスタ３０８のしきい値電圧である。
このようにして期間ｔ３では、第１ノードＮ１の電圧はデータ線Ｄａｔａの電圧Ｖｄａｔａとなり、第４ノードＮ４の電圧はＶＤＤ−Δｄｒｏｐ＋Ｖｔｈとなり、容量素子３０３の電圧はＶ３０３＝（ＶＤＤ−Δｄｒｏｐ）−Ｖｄａｔａとなり、容量素子３０４の電圧はＶ３０４＝Ｖｔｈとなる。
期間ｔ４では、データ線Ｄａｔａの電圧はＶ（Ｌ）からＶ（Ｈ）に期間の途中で切り替わり、第ｎの走査線Ｓｃａｎ（ｎ）の電圧はＶ（Ｈ）であり、第ｎ−１の発光制御線ＥＭ（ｎ−１）の電圧はＶ（Ｈ）であり、第ｎの発光制御線ＥＭ（ｎ）の電圧はＶ（Ｈ）である。
このような電圧とすることで、期間ｔ４では、トランジスタ３０１，３０２，３０５，３０６，３０７，３０８，３０９がオフする。
期間ｔ４では、容量素子３０３の電圧はＶ３０３＝（ＶＤＤ−Δｄｒｏｐ）−Ｖｄａｔａであり、容量素子３０４の電圧はＶ３０４＝Ｖｔｈである。
期間ｔ５では、データ線Ｄａｔａの電圧はＶ（Ｍ）であり、第ｎの走査線Ｓｃａｎ（ｎ）の電圧はＶ（Ｈ）であり、第ｎ−１の発光制御線ＥＭ（ｎ−１）の電圧はＶ（Ｌ）であり、第ｎの発光制御線ＥＭ（ｎ）の電圧はＶ（Ｈ）である。
このような電圧とすることで、期間ｔ５では、トランジスタ３０１，３０５，３０６，３０７，３０８，３０９がオフし、トランジスタ３０２がオンする。
期間ｔ６では、データ線Ｄａｔａの電圧はＶ（Ｌ）であり、第ｎの走査線Ｓｃａｎ（ｎ）の電圧はＶ（Ｈ）であり、第ｎ−１の発光制御線ＥＭ（ｎ−１）の電圧はＶ（Ｌ）であり、第ｎの発光制御線ＥＭ（ｎ）の電圧はＶ（Ｌ）である。
このような電圧とすることで、期間ｔ６では、トランジスタ３０１，３０５，３０６，３０７，３０８がオフし、トランジスタ３０２，３０９がオンする。
これにより、蓄積された電荷が第４ノードＮ４及び第５ノードＮ５を介して発光素子３１０のアノードに流れ、発光素子３１０が発光する。
このとき、駆動トランジスタであるトランジスタ３０８において、Ｖｇｓ＝−Ｖｄａｔａ＋Ｖｔｈ＋Ｖｉｎｉである。
このように、発光時の駆動トランジスタのゲートソース間電圧に電圧電源線の電圧変動が含まれていないため、電源電圧線の電圧変動を補償することができる。
なお、本実施形態においては、実施形態１にて説明したトランジスタを適用することが可能であるため、その説明は省略する。
また、上述のように、本実施形態においても使用される信号は、データ線の信号、走査線の信号及び発光制御線の信号であり、固定電圧は、初期化電圧Ｖｉｎｉ、高電圧電源線の電源電圧ＶＤＤ及び低電圧電源線の電源電圧ＶＳＳであり、信号の数及び固定電圧の数が抑えられている。
そのため、本実施形態においても、従来よりも信号の数及び固定電圧の数を抑えつつ、発光素子のアノード及び補助容量の初期化を行うことができ、且つ電源電圧線の電圧変動を補償可能な発光表示装置を得ることができる。
従って、従来よりも安定して高品質な表示が可能な発光表示装置を得ることができる。
なお、本発明は、上述の実施形態に限定されるものではなく、上述の構成に対して、構成要素の付加、削除又は転換を行った様々な変形例も含むものとする。
１０，２０ 発光表示装置
１１ 制御部
１２ データ線駆動回路
１３ 発光制御線及び走査線駆動回路
１４ 電源線及び初期化電圧線制御回路
１００，２００，３００ 画素
１０１，１０２，１０５，１０６，１０６ａ，１０７，１０７ａ，１０８，２０１，２０２，２０３，２０６，２０７，２０８，２０９，３０１，３０２，３０５，３０６，３０７，３０８，３０９ トランジスタ
１０３，１０４，２０４，２０５，３０３，３０４ 容量素子
１０９，２１０，３１０ 発光素子
１６０ 基板
１６１，１６８ 半導体層
１６２，１６７ 絶縁層
１６３Ａ，１６３Ｂ 開口部
１６４Ａ，１６４Ｂ，１６６ 第１の電極層
１６５，１６９Ａ，１６９Ｂ 第２の電極層

Claims (6)

  1. 複数の画素がマトリクス状に配置された発光表示装置であって、
    前記複数の画素の各々は、
    アノードとカソードとの間に発光層が設けられた発光素子と、
    前記発光素子の前記アノードにソースドレインの一方が接続されたエミッショントランジスタと、
    前記エミッショントランジスタのソースドレインの他方にソースドレインの一方が接続された駆動トランジスタと、
    前記駆動トランジスタのゲートと、前記駆動トランジスタのソースドレインの一方と、前記発光素子の前記アノードとを同時に固定電圧の初期化電圧線に接続可能とする初期化トランジスタとを備え、
    前記初期化トランジスタは、前記駆動トランジスタよりも抵抗が大きい発光表示装置。
  2. 第１の走査線にゲートが接続され、第１ノードにソースドレインの一方が接続され、データ線にソースドレインの他方が接続された第１トランジスタと、
    第２の走査線にゲートが接続され、前記第１ノードにソースドレインの一方が接続され、前記初期化電圧線にソースドレインの他方が接続された第２トランジスタと、
    前記第１ノードに一方の電極が接続され、第１電源線に他方の電極が接続された第１容量素子と、
    前記第１ノードに一方の電極が接続され、第２ノードに他方の電極が接続された第２容量素子と、
    前記第２の走査線にゲートが接続され、前記第２ノードにソースドレインの一方が接続され、第３ノードにソースドレインの他方が接続された第３トランジスタと、
    前記第２の走査線にゲートが接続され、第４ノードにソースドレインの一方が接続され、前記初期化電圧線にソースドレインの他方が接続された前記初期化トランジスタである第４トランジスタと、
    前記第２ノードにゲートが接続され、前記第３ノードにソースドレインの一方が接続され、前記第１電源線にソースドレインの他方が接続された前記駆動トランジスタである第５トランジスタと、
    発光制御線にゲートが接続され、前記第３ノードにソースドレインの一方が接続され、前記第４ノードにソースドレインの他方が接続された前記エミッショントランジスタである第６トランジスタと、
    前記第４ノードに前記アノードが接続され、第２電源線にカソードが接続された前記発光素子とを備え、
    前記第２の走査線は、前記第１の走査線の２列前の走査線であり、
    前記第１電源線は、前記初期化電圧線よりも電圧の大きい高電圧電源線であり、前記第２電源線は、前記初期化電圧線よりも電圧の小さい低電圧電源線である請求項１に記載の発光表示装置。
  3. 走査線にゲートが接続され、第１ノードにソースドレインの一方が接続され、データ線にソースドレインの他方が接続された第１トランジスタと、
    前記走査線にゲートが接続され、第２ノードにソースドレインの一方が接続され、前記初期化電圧線にソースドレインの他方が接続された第２トランジスタと、
    第１発光制御線にゲートが接続され、前記第１ノードにソースドレインの一方が接続され、前記第２ノードにソースドレインの他方が接続された第３トランジスタと、
    前記第２ノードに一方の電極が接続され、第３ノードに他方の電極が接続された第１容量素子と、
    前記第１ノードに一方の電極が接続され、第１電源線に他方の電極が接続された第２容量素子と、
    前記走査線にゲートが接続され、前記第３ノードにソースドレインの一方が接続され、第４ノードにソースドレインの他方が接続された第４トランジスタと、
    前記走査線にゲートが接続され、第５ノードにソースドレインの一方が接続され、前記初期化電圧線にソースドレインの他方が接続された第５トランジスタと、
    前記第３ノードにゲートが接続され、前記第４ノードにソースドレインの一方が接続され、前記第１電源線にソースドレインの他方が接続された前記駆動トランジスタである第６トランジスタと、
    第２発光制御線にゲートが接続され、前記第４ノードにソースドレインの一方が接続され、第５ノードにソースドレインの他方が接続された第７トランジスタと、
    前記第５ノードに前記アノードが接続され、第２電源線にカソードが接続された前記発光素子とを備え、
    前記第１発光制御線は、前記第２発光制御線の１列前の発光制御線であり、
    前記第１電源線は、前記初期化電圧線よりも電圧の大きい高電圧電源線であり、前記第２電源線は、前記初期化電圧線よりも電圧の小さい低電圧電源線である請求項１に記載の発光表示装置。
  4. 走査線にゲートが接続され、第１ノードにソースドレインの一方が接続され、データ線にソースドレインの他方が接続された第１トランジスタと、
    第１発光制御線にゲートが接続され、前記第１ノードにソースドレインの一方が接続され、前記初期化電圧線にソースドレインの他方が接続された第２トランジスタと、
    前記第１ノードに一方の電極が接続され、第２ノードに他方の電極が接続された第１容量素子と、
    前記第２ノードに一方の電極が接続され、第３ノードに他方の電極が接続された第２容量素子と、
    前記走査線にゲートが接続され、前記第２ノードにソースドレインの一方が接続され、第１電源線にソースドレインの他方が接続された第３トランジスタと、
    前記走査線にゲートが接続され、前記第３ノードにソースドレインの一方が接続され、第４ノードにソースドレインの他方が接続された第４トランジスタと、
    前記走査線にゲートが接続され、第５ノードにソースドレインの一方が接続され、前記初期化電圧線にソースドレインの他方が接続された第５トランジスタと、
    前記第３ノードにゲートが接続され、前記第４ノードにソースドレインの一方が接続され、前記第１電源線にソースドレインの他方が接続された前記駆動トランジスタである第６トランジスタと、
    第２発光制御線にゲートが接続され、前記第４ノードにソースドレインの一方が接続され、前記第５ノードにソースドレインの他方が接続された第７トランジスタと、
    前記第５ノードに前記アノードが接続され、第２電源線にカソードが接続された前記発光素子とを備え、
    前記第１発光制御線は、前記第２発光制御線の１列前の発光制御線であり、
    前記第１電源線は、前記初期化電圧線よりも電圧の大きい高電圧電源線であり、前記第２電源線は、前記初期化電圧線よりも電圧の小さい低電圧電源線である請求項１に記載の発光表示装置。
  5. 前記初期化トランジスタのチャネル層では、前記駆動トランジスタのチャネル層よりも電流方向の長さに対する幅の比が小さい請求項１から請求項４のいずれか一項に記載の発光表示装置。
  6. 前記初期化トランジスタのチャネル長は前記駆動トランジスタのチャネル長よりも長く、
    前記初期化トランジスタのチャネル幅は前記駆動トランジスタのチャネル幅よりも短い請求項１から請求項４のいずれか一項に記載の発光表示装置。
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