KR102016614B1 - 유기전계발광 표시장치와 그 구동방법 - Google Patents

유기전계발광 표시장치와 그 구동방법 Download PDF

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Abstract

본 발명은 유기전계발광 표시장치에 관한 것이다. 본 발명의 실시 예에 따른 유기전계발광 표시장치는 데이터 라인들 및 스캔 라인들이 형성되고, 매트릭스 형태로 배열된 화소들이 형성된 표시패널을 구비하고, 상기 화소들 각각은, 게이트 전극이 제1 노드에 접속되고, 제1 전극이 제2 노드에 접속되며, 제2 전극이 제3 노드에 접속된 구동 트랜지스터; 및 상기 구동 트랜지스터의 드레인-소스간 전류에 따라 발광하는 유기발광다이오드를 포함하며, 상기 유기발광다이오드의 애노드 전극은 초기화 기간 동안 제1 전원전압으로 초기화되는 것을 특징으로 한다.

Description

유기전계발광 표시장치와 그 구동방법{ORGANIC LIGHT EMITTING DISPLAY DEVICE AND METHOD FOR DRIVING THE SAME}
본 발명은 유기전계발광 표시장치와 그 구동방법에 관한 것이다.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 다양한 평판표시장치들이 개발되고 있다. 평판표시장치로는 액정표시장치(Liquid Crystal Display), 전계방출 표시장치(Field Emission Display), 플라즈마 표시패널(Plasma Display Panel), 유기전계발광 표시장치(Organic Light Emitting Display) 등이 있다.
평판표시장치들 중에서 유기전계발광 표시장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기발광다이오드(Organic Light Emitting Diode : OLED)를 이용하여 화상을 표시한다. 유기전계발광 표시장치는 빠른 응답속도를 가짐과 동시에 낮은 소비 전력으로 구동되는 장점이 있다.
유기전계발광 표시장치의 표시패널은 매트릭스 형태로 배치된 다수의 화소들을 포함한다. 화소들 각각은 스캔 라인의 스캔 신호에 응답하여 데이터 라인의 데이터 전압을 공급하는 스캔 트랜지스터(transistor), 게이트 전극의 전압에 따라 드레인-소스간 전류(Ids)의 양을 조절하는 구동 트랜지스터, 구동 트랜지스터의 드레인-소스간 전류(Ids)에 따라 발광하는 유기발광다이오드 등을 포함한다.
유기발광다이오드에 공급되는 구동 트랜지스터의 드레인-소스간 전류(Ids)는 수학식 1과 같이 표현될 수 있다.
Figure 112013110721279-pat00001
수학식 1에서, k는 구동 트랜지스터의 구조와 물리적 특성에 의해 결정되는 비례 계수, Vgs는 구동 트랜지스터의 게이트-소스간 전압, Vth는 구동 트랜지스터의 문턱전압을 의미한다.
구동 트랜지스터의 드레인-소스간 전류(Ids)는 수학식 1과 같이 구동 트랜지스터의 문턱전압(Vth)에 의존한다. 하지만, 구동 트랜지스터의 문턱전압(threshold voltage)은 구동 시간에 따른 열화에 의해 쉬프트(shift)될 수 있다. 특히, 구동 트랜지스터의 문턱전압의 열화 정도는 화소마다 다르므로, 구동 트랜지스터의 문턱전압의 쉬프트 정도 역시 화소마다 다르다. 이로 인해, 표시패널의 화소들의 휘도가 균일하지 않은 문제가 발생할 수 있다.
본 발명의 실시 예는 구동 트랜지스터의 문턱전압을 보상함으로써 표시패널의 화소들의 휘도를 균일하게 할 수 있는 유기전계발광 표시장치와 그 구동방법을 제공한다.
본 발명의 실시 예에 따른 유기전계발광 표시장치는 데이터 라인들 및 스캔 라인들이 형성되고, 매트릭스 형태로 배열된 화소들이 형성된 표시패널을 구비하고, 상기 화소들 각각은, 게이트 전극이 제1 노드에 접속되고, 제1 전극이 제2 노드에 접속되며, 제2 전극이 제3 노드에 접속된 구동 트랜지스터; 및 상기 구동 트랜지스터의 드레인-소스간 전류에 따라 발광하는 유기발광다이오드를 포함하며, 상기 유기발광다이오드의 애노드 전극은 초기화 기간 동안 제1 전원전압으로 초기화되는 것을 특징으로 한다.
본 발명의 실시 예에 따른 유기전계발광 표시장치의 구동방법은 데이터 라인들 및 스캔 라인들이 형성되고, 매트릭스 형태로 배열된 화소들이 형성된 표시패널을 구비하고, 상기 화소들 각각은 게이트 전극의 전압에 따라 드레인-소스간 전류를 제어하는 구동 트랜지스터와 상기 구동 트랜지스터의 드레인-소스간 전류에 따라 발광하는 유기발광다이오드를 포함하는 것을 특징으로 하는 유기전계발광 표시장치의 구동방법에 있어서, 상기 구동 트랜지스터에 온 바이어스를 인가하는 단계; 상기 구동 트랜지스터의 게이트 전극 및 상기 유기발광다이오드의 애노드 전극을 초기화하는 단계; 상기 구동 트랜지스터에 상기 데이터 라인의 데이터 전압을 공급하고 상기 구동 트랜지스터의 문턱전압을 센싱하는 단계; 및 상기 유기발광다이오드를 발광하는 단계를 포함한다.
본 발명의 실시 예에 따른 유기전계발광 표시장치의 구동방법은 데이터 라인들 및 스캔 라인들이 형성되고, 매트릭스 형태로 배열된 화소들이 형성된 표시패널을 구비하고, 상기 화소들 각각은 게이트 전극의 전압에 따라 드레인-소스간 전류를 제어하는 구동 트랜지스터와 상기 구동 트랜지스터의 드레인-소스간 전류에 따라 발광하는 유기발광다이오드를 포함하는 것을 특징으로 하는 유기전계발광 표시장치의 구동방법에 있어서, 상기 구동 트랜지스터의 게이트 전극을 초기화하고 상기 구동 트랜지스터에 온 바이어스를 인가하는 단계; 상기 유기발광다이오드의 애노드 전극을 초기화하는 단계; 상기 구동 트랜지스터에 상기 데이터 라인의 데이터 전압을 공급하고 상기 구동 트랜지스터의 문턱전압을 센싱하는 단계; 및 상기 유기발광다이오드를 발광하는 단계를 포함한다.
본 발명의 실시 예는 구동 트랜지스터의 문턱전압을 보상할 수 있다. 그 결과, 본 발명의 실시 예는 유기발광다이오드에 공급되는 구동 트랜지스터의 드레인-소스간 전류가 구동 트랜지스터의 문턱전압에 의존하지 않으므로, 표시패널의 화소들의 휘도를 균일하게 할 수 있다.
또한, 본 발명의 실시 예는 데이터 전압을 공급하는 제3 기간 이전에 소정의 기간 동안 구동 트랜지스터의 게이트 전극을 초기화 전압으로 방전하여 구동 트랜지스터에 온 바이어스를 인가한다. 그 결과, 본 발명의 실시 예는 구동 트랜지스터의 히스테리시스 특성에 의해 화질이 저하되는 문제점을 해결할 수 있다.
또한, 본 발명의 실시 예는 유기발광다이오드의 애노드 전극을 초기화하는 전압과 구동 트랜지스터의 게이트 전극을 초기화하는 전압을 다르게 제어할 수 있다. 이로 인해, 본 발명의 실시 예는 저전위 전압에 상관없이 초기화 전압의 레벨을 조정할 수 있다. 그 결과, 본 발명의 실시 예는 구동 트랜지스터에 인가되는 온 바이어스를 조정할 수 있으므로, 구동 트랜지스터의 히스테리시스 특성에 의해 화질이 저하되는 문제점을 더욱 해결할 수 있다.
도 1은 다이오드 접속 방식의 문턱전압 보상 화소 구조의 일부를 보여주는 회로도.
도 2는 게이트 온 바이어스 상태와 게이트 오프 바이어스 상태에서 게이트-소스간 전압 차에 따른 구동 트랜지스터의 드레인-소스간 전류를 보여주는 그래프.
도 3은 종래 제p 프레임 기간 동안 피크 블랙 계조 전압이 공급되고 제p+1 내지 제p+3 프레임 기간 동안 피크 화이트 계조 전압이 공급되는 경우 화소의 휘도를 보여주는 그래프.
도 4는 본 발명의 실시 예에 따른 유기전계발광 표시장치를 보여주는 블록도.
도 5는 본 발명의 제1 실시 예에 따른 화소를 상세히 보여주는 등가 회로도.
도 6은 도 5의 화소에 입력되는 신호들을 보여주는 파형도.
도 7은 제1 내지 제4 기간 동안 본 발명의 제1 실시 예에 따른 화소의 동작을 나타내는 흐름도.
도 8a 내지 도 8d는 제1 내지 제4 기간 동안 본 발명의 제1 실시 예에 따른 화소를 보여주는 등가 회로도.
도 9는 본 발명의 실시 예에서 제p 프레임 기간 동안 피크 블랙 계조 전압이 공급되고 제p+1 내지 제p+3 프레임 기간 동안 피크 화이트 계조 전압이 공급되는 경우 화소의 휘도를 보여주는 그래프.
도 10은 본 발명의 제2 실시 예에 따른 화소를 상세히 보여주는 등가 회로도.
도 11은 본 발명의 제3 실시 예에 따른 화소를 상세히 보여주는 등가 회로도.
도 12는 도 11의 화소에 입력되는 신호들을 보여주는 파형도.
도 13은 제1 내지 제4 기간 동안 본 발명의 제3 실시 예에 따른 화소의 동작을 나타내는 흐름도.
도 14a 내지 도 14d는 제1 내지 제4 기간 동안 본 발명의 제3 실시 예에 따른 화소를 보여주는 등가 회로도.
도 15는 표시패널의 제2 저전위 전압 라인과 초기화 전압 라인의 레이아웃을 보여주는 일 예시도면.
본 발명은 화소들 각각의 구동 트랜지스터의 문턱전압을 실시간으로 보상하는 유기전계발광 표시장치에 관한 것이다. 이하 첨부된 도면을 참조하여 유기전계발광 표시장치를 중심으로 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다.
도 1은 다이오드 접속 방식의 문턱전압 보상 화소 구조의 일부를 보여주는 회로도이다. 도 1에는 유기발광다이오드에 전류를 공급하는 구동 트랜지스터(DT)와, 구동 트랜지스터(DT)의 게이트 노드(Ng)와 드레인 노드(Nd) 사이에 접속된 트랜지스터(ST)가 나타나 있다. 트랜지스터(ST)는 구동 트랜지스터(DT)에 데이터 전압이 공급되는 기간 동안 구동 트랜지스터(DT)의 게이트 노드(Ng)와 드레인 노드(Nd)를 접속시켜, 구동 트랜지스터(DT)가 다이오드(diode)로 구동하게 한다.
도 1을 참조하면, 트랜지스터(ST)가 턴-온되는 데이터 전압 공급 기간 동안 게이트 노드(Ng)와 드레인 노드(Nd)가 접속되므로, 게이트 노드(Ng)와 드레인 노드(Nd)는 실질적으로 동등한 전위를 갖는다. 게이트 노드(Ng)와 소스 노드(Ns) 간의 전압 차(Vgs)가 문턱전압보다 큰 경우, 구동 트랜지스터(DT)는 게이트 노드(Ng)와 소스 노드(Ns) 간의 전압 차(Vgs)가 구동 트랜지스터(DT)의 문턱전압(Vth)에 도달할 때까지 전류 패스를 형성하며, 그에 따라 게이트 노드(Ng)와 드레인 노드(Nd)의 전압은 충전된다. 즉, 구동 트랜지스터(DT)의 소스 노드(Ns)에 데이터 전압(Vdata)이 공급된 경우, 구동 트랜지스터(DT)의 게이트 노드(Ng)와 드레인 노드(Nd)의 전압은 데이터 전압(Vdata)과 문턱전압(Vth) 간의 차전압(Vdata-Vth)까지 상승한다. 이로 인해, 다이오드 접속 방식은 수학식 1에서 Vth를 삭제할 수 있으므로, 구동 트랜지스터(DT)의 문턱전압(Vth)을 보상할 수 있다.
도 2는 게이트 온 바이어스 상태와 게이트 오프 바이어스 상태에서 게이트-소스간 전압 차에 따른 구동 트랜지스터의 드레인-소스간 전류를 보여주는 그래프이다. 도 1 및 도 2를 참조하면, 구동 트랜지스터(DT)의 히스테리시스(hysteresis) 특성에 의해 온 바이어스 상태(on bias state)와 오프 바이어스(off bias state) 상태에서 게이트-소스간 전압 차에 따른 구동 트랜지스터의 드레인-소스간 전류는 달라진다.
온 바이어스 상태는 구동 트랜지스터(DT)의 게이트 전극에 피크 화이트 계조 전압(peak white grayscale voltage)이 인가되어 구동 트랜지스터의 드레인-소스간 전류(Ids)가 크게 흐르는 상태를 의미한다. 오프 바이어스 상태는 구동 트랜지스터의 게이트 전극에 피크 블랙 계조 전압(peak black grayscale voltage)이 인가되어 구동 트랜지스터의 드레인- 소스간 전류(Ids)가 거의 흐르지 않는 상태를 의미한다. 피크 화이트 계조 전압은 유기발광다이오드가 피크 화이트 계조로 발광하기 위해 구동 트랜지스터(DT)의 게이트 전극에 인가되는 전압을 의미하며, 피크 블랙 계조 전압은 유기발광다이오드가 피크 블랙 계조로 발광하기 위해 구동 트랜지스터(DT)의 게이트 전극에 인가되는 전압을 의미한다. 한편, 계조값이 8 비트의 디지털 값으로 표현되는 경우, 피크 블랙 계조는 최소값인 "0"을 의미하고, 피크 화이트 계조는 최대값인 "255"를 의미할 수 있다.
도 3은 종래 제p 프레임 기간 동안 피크 블랙 계조 전압이 공급되고 제p+1 내지 제p+3 프레임 기간 동안 피크 화이트 계조 전압이 공급되는 경우 화소의 휘도를 보여주는 그래프이다. 도 3에서는 제p 프레임 기간 동안 구동 트랜지스터(DT)의 게이트 전극에 피크 블랙 계조 전압이 공급되고, 제p+1 내지 제p+3 프레임 기간 동안 구동 트랜지스터(DT)의 게이트 전극에 피크 화이트 계조 전압이 공급되는 것을 중심으로 설명하였다.
도 1 내지 도 3을 참조하면, 제p 프레임 기간 동안 구동 트랜지스터(DT)의 게이트 전극에 피크 블랙 계조 전압이 공급되므로, 구동 트랜지스터(DT)는 제p+1 프레임 기간 동안 오프 바이어스 상태에서 피크 화이트 계조 전압(PWGV)을 공급받는다. 이에 비해, 제p+1 프레임 기간 동안 구동 트랜지스터(DT)의 게이트 전극에 피크 화이트 계조 전압이 공급되므로, 구동 트랜지스터(DT)는 제p+2 프레임 기간 동안 온 바이어스 상태에서 피크 화이트 계조 전압(PWGV)을 공급받는다. 그러므로, 제p+1 및 제p+2 프레임 기간 동안 구동 트랜지스터(DT)의 게이트 전극에 동일한 피크 화이트 계조 전압(PWGV)이 공급되더라도, 제p+1 프레임 기간 동안 구동 트랜지스터(DT)의 드레인-소스간 전류(Ids)는 제p+2 프레임 기간 동안 구동 트랜지스터(DT)의 드레인-소스간 전류(Ids)보다 작다. 이로 인해, 도 3과 같이 유기발광다이오드의 발광량은 제p+2 프레임 기간보다 제p+1 프레임 기간에서 유기발광다이오드의 발광량보다 작다. 즉, 유기발광다이오드는 제p+1 및 제p+2 프레임 기간 동안 동일한 피크 화이트 휘도로 발광하여야 하지만, 도 3과 같이 제p+1 프레임 기간 동안 피크 화이트 휘도로 발광하지 못한다. 따라서, 제p+1 프레임 기간과 제p+2 프레임 기간에서 휘도 편차가 발생하며, 이로 인해 화질이 저하되는 문제가 발생한다.
이하에서는, 도 1 내지 도 3을 결부하여 설명한 구동 트랜지스터(DT)의 히스테리시스 특성에 의한 화질 저하의 문제점을 해결한 본 발명의 실시 예에 따른 유기전계발광 표시장치를 도 4 내지 도 15를 결부하여 상세히 설명한다.
도 4는 본 발명의 실시 예에 따른 유기전계발광 표시장치를 보여주는 블록도이다. 도 4를 참조하면, 본 발명의 실시 예에 따른 유기전계발광 표시장치는 표시패널(10), 데이터 구동부(20), 스캔 구동부(30), 타이밍 제어부(40), 전원 공급원 (50) 등을 구비한다.
표시패널(10)에는 데이터 라인들(DL1~DLm, m은 2 이상의 자연수)과 스캔 라인들(SL1~SLn, n은 2 이상의 자연수)이 서로 교차되도록 형성된다. 또한, 표시패널(10)에는 스캔 라인들(SL1~SLn)과 나란하게 발광 라인들(EML1~EMLn)이 형성된다. 표시패널(10)에는 스캔 라인들(SL1~SLn)과 발광 라인들(EML1~EMLn) 외에 스캔 라인들(SL1~SLn)과 나란한 또 다른 라인들이 형성될 수 있다. 예를 들어, 도 11과 같이 표시패널(10)에는 초기화 라인(ILk)들과 제어 라인(CLk)들이 스캔 라인들(SL1~SLn)과 나란하게 형성될 수 있다. 또한, 표시패널(10)에는 매트릭스 형태로 배치된 화소(P)들이 형성된다. 표시패널(10)의 화소(P)에 대한 자세한 설명은 도 5, 도 10 및 도 11을 결부하여 후술한다.
데이터 구동부(20)는 다수의 소스 드라이브 IC들을 포함한다. 소스 드라이브 IC들은 타이밍 제어부(40)로부터 디지털 비디오 데이터(DATA)를 입력받는다. 소스 드라이브 IC들은 타이밍 제어부(40)로부터의 소스 타이밍 제어신호(DCS)에 응답하여 디지털 비디오 데이터(DATA)를 감마보상전압으로 변환하여 데이터 전압을 발생하고, 그 데이터 전압을 스캔 신호에 동기되도록 표시패널(10)의 데이터 라인(DL)들에 공급한다. 이에 따라, 스캔 신호가 공급되는 화소(P)들에 데이터 전압이 공급된다.
스캔 구동부(30)는 스캔 신호 출력회로 및 발광 신호 출력회로 등을 포함한다. 스캔 신호 출력회로 및 발광 신호 출력회로 각각은 순차적으로 출력신호를 발생하는 쉬프트 레지스터, 쉬프트 레지스터의 출력신호를 화소(P)의 트랜지스터 구동에 적합한 스윙폭으로 변환하기 위한 레벨 쉬프터, 및 출력 버퍼 등을 포함할 수 있다.
스캔 신호 출력회로는 표시패널(10)의 스캔 라인들(SL1~SLn)에 스캔 신호를 순차적으로 출력한다. 발광 신호 출력회로는 표시패널(10)의 발광 라인들(EML1~EMLn)에 발광 신호를 순차적으로 출력한다.
한편, 표시패널(10)에 스캔 라인들(SL1~SLn)과 나란한 또 다른 라인들이 형성되는 경우, 스캔 구동부(30)는 또 다른 라인들에 펄스 신호를 출력하기 위한 적어도 하나의 출력회로를 더 포함할 수 있다. 예를 들어, 도 11과 같이 표시패널(10)에 초기화 라인(ILk)들과 제어 라인(CLk)들이 스캔 라인들(SL1~SLn)과 나란하게 형성되는 경우, 스캔 구동부(30)는 초기화 라인(ILk)들에 초기화 신호를 순차적으로 출력하는 초기화 신호 출력회로와 제어 라인(CLk)들에 제어 신호를 순차적으로 출력하는 제어 신호 출력회로를 더 포함할 수 있다. 스캔 신호 및 발광 신호에 대한 자세한 설명은 도 6을 결부하여 후술하고, 스캔 신호, 발광 신호, 초기화 신호 및 제어 신호에 대한 자세한 설명은 도 12를 결부하여 후술한다.
타이밍 제어부(40)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 호스트 시스템(미도시)으로부터 디지털 비디오 데이터(DATA)를 입력받는다. 타이밍 제어부(40)는 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호(Data Enable), 도트 클럭(Dot Clock) 등의 타이밍 신호를 입력받는다. 타이밍 제어부(40)는 타이밍 신호에 기초하여 데이터 구동부(20)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어신호(SCS), 데이터 구동부(20)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DCS)를 포함한다. 타이밍 제어부(40)는 스캔 타이밍 제어신호(SCS)를 스캔 구동부(30)로 출력하고, 데이터 타이밍 제어신호(DCS)를 데이터 구동부(20)로 출력한다.
전원 공급원(50)은 표시패널(10)의 화소(P)들에 제1 전원전압 라인(VSSL)을 통해 제1 전원전압을 공급하고, 제2 전원전압 라인(ViniL)을 통해 제2 전원전압을 공급하며, 제3 전원전압 라인(VDDL)을 통해 제3 전원전압을 공급한다. 이하에서는 설명의 편의를 위해 제1 전원전압은 저전위 전압(ELVSS)이고, 제2 전원전압은 초기화 전압(Vini)이며, 제3 전원전압은 고전위 전압(ELVDD)인 것을 중심으로 설명한다. 고전위 전압(ELVDD)은 저전위 전압(ELVSS) 및 초기화 전압(Vini)보다 높은 레벨의 전압이고, 초기화 전압(Vini)은 저전위 전압(ELVSS)보다 높은 레벨의 전압이다.
또한, 전원 공급원(50)은 소정의 로직 레벨 전압들을 타이밍 제어부(40)로 공급하고, 게이트 온 전압과 게이트 오프 전압을 스캔 구동부(30)로 공급할 수 있다. 게이트 온 전압은 화소(P)의 트랜지스터들의 턴-온 전압을 의미하고, 게이트 오프 전압은 화소(P)의 트랜지스터들의 턴-오프 전압을 의미한다.
도 5는 본 발명의 제1 실시 예에 따른 화소를 상세히 보여주는 등가 회로도이다. 도 5를 참조하면, 본 발명의 제1 실시 예에 따른 화소(P)는 구동 트랜지스터(transistor)(DT), 유기발광다이오드(Organic Light Emitting Diode, OLED), 제어 회로, 캐패시터(capacitor, C) 등을 포함한다. 제어 회로는 제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6)를 포함한다.
화소(P)는 제k-1(k는 2≤k≤n+1을 만족하는 양의 정수) 스캔 라인(SLk-1), 제k 스캔 라인(SLk), 제k 발광 라인(EMLk), 및 제j(j는 1≤j≤m을 만족하는 양의 정수) 데이터 라인(Dj)에 접속된다. 또한, 화소(P)는 저전위 전압(ELVSS)이 공급되는 저전위 전압 라인(VSSL), 초기화 전압(Vini)이 공급되는 초기화 전압 라인(ViniL), 및 고전위 전압(ELVDD)이 공급되는 고전위 전압 라인(VDDL)에 접속된다.
구동 트랜지스터(DT)는 게이트 전극의 전압에 따라 드레인-소스간 전류(Ids)를 제어한다. 구동 트랜지스터(DT)의 채널을 통해 흐르는 드레인-소스간 전류(Ids)는 수학식 1과 같이 구동 트랜지스터(DT)의 게이트-소스 간의 전압과 문턱전압 간의 차이의 제곱에 비례한다. 구동 트랜지스터(DT)의 게이트 전극은 제1 노드(N1)에 접속되고, 제1 전극은 제2 노드(N2)에 접속되며, 제2 전극은 제3 노드(N3)에 접속된다. 여기서, 제1 전극은 소스 전극 또는 드레인 전극, 제2 전극은 제1 전극과 다른 전극일 수 있다. 예를 들어, 제1 전극이 소스 전극인 경우, 제2 전극은 드레인 전극일 수 있다.
유기발광다이오드(OLED)는 구동 트랜지스터(DT)의 드레인-소스간 전류(Ids)에 따라 발광한다. 유기발광다이오드(OLED)의 발광량은 구동 트랜지스터(DT)의 드레인-소스간 전류(Ids)에 비례할 수 있다. 유기발광다이오드(OLED)의 애노드 전극은 제1 트랜지스터(ST1)의 제1 전극과 제6 트랜지스터(ST6)의 제2 전극에 접속되며, 캐소드 전극은 저전위 전압 라인(VSSL)에 접속된다.
제1 트랜지스터(ST1)는 유기발광다이오드(OLED)의 애노드 전극과 저전위 전압 라인(VSSL) 사이에 접속된다. 제1 트랜지스터(ST1)는 제k-1 스캔 라인(SLk-1)의 스캔 신호에 의해 턴-온되어 유기발광다이오드(OLED)의 애노드 전극과 저전위 전압 라인(VSSL)을 접속한다. 이로 인해, 유기발광다이오드(OLED)의 애노드 전극은 저전위 전압(ELVSS)으로 방전된다. 제1 트랜지스터(ST1)의 게이트 전극은 제k-1 스캔 라인(SLk-1)에 접속되고, 제1 전극은 유기발광다이오드(OLED)의 애노드 전극에 접속되며, 제2 전극은 저전위 전압 라인(VSSL)에 접속된다.
제2 트랜지스터(ST2)는 제2 노드(N2)와 데이터 라인(DL) 사이에 접속된다. 제2 트랜지스터(ST2)는 제k 스캔 라인(SLk)의 스캔 신호에 의해 턴-온되어 제2 노드(N2)와 제j 데이터 라인(Dj)을 접속한다. 이로 인해, 제2 노드(N2)에는 제j 데이터 라인(Dj)의 데이터 전압이 공급된다. 제2 트랜지스터(ST2)의 게이트 전극은 제k 스캔 라인(SLk)에 접속되고, 제1 전극은 제j 데이터 라인(DLj)에 접속되며, 제2 전극은 제2 노드(N2)에 접속된다.
제3 트랜지스터(ST3)는 제1 노드(N1)와 초기화 전압 라인(ViniL) 사이에 접속된다. 제3 트랜지스터(ST3)는 제k-1 스캔 라인(SLk-1)의 스캔 신호에 의해 턴-온되어 제1 노드(N1)와 초기화 전압 라인(ViniL)을 접속한다. 이로 인해, 제1 노드(N1)는 초기화 전압(Vini)으로 초기화된다. 제3 트랜지스터(ST3)의 게이트 전극은 제k-1 스캔 라인(SLk-1)에 접속되고, 제1 전극은 제1 노드(N1)에 접속되며, 제2 전극은 초기화 전압 라인(ViniL)에 접속된다.
제4 트랜지스터(ST4)는 제1 노드(N1)와 제3 노드(N3) 사이에 접속된다. 제4 트랜지스터(ST4)는 제k 스캔 라인(SLk)의 스캔 신호에 의해 턴-온되어 제1 노드(N1)와 제3 노드(N3)를 접속한다. 이 경우, 구동 트랜지스터(DT)의 게이트 전극과 제2 전극이 접속되므로, 구동 트랜지스터(DT)는 다이오드(diode)로 구동한다. 제4 트랜지스터(ST4)의 게이트 전극은 제k 스캔 라인(SLk)에 접속되고, 제1 전극은 제3 노드(N3)에 접속되며, 제2 전극은 제1 노드(N1)에 접속된다.
제5 트랜지스터(ST5)는 고전위 전압 라인(VDDL)과 제2 노드(N2) 사이에 접속된다. 제5 트랜지스터(ST5)는 제k 발광 라인(EMLk)의 발광 신호에 의해 턴-온되어 제2 노드(N2)와 고전위 전압 라인(VDDL)을 접속한다. 이로 인해, 제2 노드(N2)에는 고전위 전압(ELVDD)이 공급된다. 제5 트랜지스터(ST5)의 게이트 전극은 제k발광 라인(EMLk)에 접속되고, 제1 전극은 고전위 전압 라인(VDDL)에 접속되며, 제2 전극은 제2 노드(N2)에 접속된다.
제6 트랜지스터(ST6)는 제3 노드(N3)와 유기발광다이오드(OLED)의 애노드 전극 사이에 접속된다. 제6 트랜지스터(ST6)는 제k 발광 라인(EMLk)의 발광 신호에 의해 턴-온되어 제3 노드(N3)와 유기발광다이오드(OLED)의 애노드 전극을 접속한다. 제6 트랜지스터(ST6)의 게이트 전극은 제k 발광 라인(EMLk)에 접속되고, 제1 전극은 제3 노드(N3)에 접속되며, 제2 전극은 유기발광다이오드(OLED)의 애노드 전극에 접속된다. 제5 및 제6 트랜지스터(T5, T6)의 턴-온에 의해, 구동 트랜지스터(DT)의 드레인-소스간 전류(Ids)가 유기발광다이오드(OLED)에 공급된다.
캐패시터(C)는 제1 노드(N1)와 고전위 전압 라인(VDDL) 사이에 접속되어 제1 노드(N1)의 전압을 유지한다. 캐패시터(C)의 일측 전극은 제1 노드(N1)에 접속되고, 타측 전극은 고전위 전압 라인(VDDL)에 접속된다.
제1 노드(N1)는 구동 트랜지스터(DT)의 게이트 전극에 접속된 게이트 노드에 해당한다고 볼 수 있다. 제1 노드(N1)는 구동 트랜지스터(DT)의 게이트 전극, 제3 트랜지스터(ST3)의 제1 전극, 제4 트랜지스터(ST4)의 제2 전극, 및 캐패시터(C)의 일측 전극의 접점이다. 제2 노드(N2)는 구동 트랜지스터(DT)의 제1 전극에 접속된 소스 노드에 해당한다고 볼 수 있다. 제2 노드(N2)는 구동 트랜지스터(DT)의 제1 전극, 제2 트랜지스터(ST2)의 제2 전극, 및 제5 트랜지스터(T5)의 제2 전극의 접점이다. 제3 노드(N3)는 구동 트랜지스터(DT)의 제2 전극에 접속된 드레인 노드에 해당한다고 볼 수 있다. 제3 노드(N3)는 구동 트랜지스터(DT)의 제2 전극, 제4 트랜지스터(ST4)의 제1 전극, 및 제6 트랜지스터(ST6)의 제1 전극의 접점이다.
제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 반도체 층은 폴리 실리콘(Poly Silicon)으로 형성될 수 있으나, 이에 한정되지 않으며, a-Si, 및 산화물 반도체, 특히 옥사이드(Oxide) 중 어느 하나로 형성될 수도 있다. 제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 반도체 층이 폴리 실리콘으로 형성되는 경우, 그를 형성하기 위한 공정은 저온 폴리 실리콘(Low Temperature Poly Silicon: LTPS) 공정일 수 있다.
또한, 제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않으며, N 타입 MOSFET으로 형성될 수도 있다. 제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT)가 N 타입 MOSFET으로 형성되는 경우, N 타입 MOSFET의 특성에 맞도록 도 6의 타이밍 도는 수정되어야 할 것이다.
고전위 전압(ELVDD), 저전위 전압(ELVSS) 및 초기화 전압(Vini)은 구동 트랜지스터(DT)의 특성, 유기발광다이오드(OLED)의 특성 등을 고려하여 설정될 수 있다. 고전위 전압(ELVDD)은 저전위 전압(ELVSS) 및 초기화 전압(Vini)보다 높은 레벨의 전압이고, 초기화 전압(Vini)은 저전위 전압(ELVSS)보다 높은 레벨의 전압일 수 있다.
도 6은 도 5의 화소에 입력되는 신호들을 보여주는 파형도이다. 도 6에는 제N(N은 양의 정수) 및 제N+1 프레임 기간(FRN, FRN+1) 동안 표시패널(10)의 제k-1 스캔 라인(SLk-1)에 공급되는 제k-1 스캔 신호(SCANk-1), 제k 스캔 라인(SLk)에 공급되는 제k 스캔 신호(SCANk), 및 제k 발광 라인(EMLk)에 공급되는 제k 발광 신호(EMk)가 나타나 있다.
도 6을 참조하면, 제k-1 스캔 신호(SCANk-1)는 제1 및 제3 트랜지스터(ST1, ST3)을 제어하기 위한 신호이고, 제k 스캔 신호(SCANk)는 제2 및 제4 트랜지스터(ST2, ST4)를 제어하기 위한 신호이며, 및 제k 발광 신호(EMk)는 제5 및 제6 트랜지스터(ST5, ST6)를 제어하기 위한 신호이다. 스캔 신호들과 발광 신호들 각각은 1 프레임 기간을 주기로 발생한다.
스캔 신호들 각각은 도 6과 같이 1 수평 기간(1H) 동안 게이트 온 전압(Von)으로 발생할 수 있다. 1 수평 기간(1H)은 표시패널(10)의 어느 한 스캔 라인에 접속된 화소(P)들 각각에 데이터 전압이 공급되는 1 수평 라인 스캐닝 기간을 지시한다. 데이터 전압들은 스캔 신호들에 동기하여 데이터 라인들(DL1~DLm)에 공급된다.
1 프레임 기간은 제1 내지 제4 기간(t1~t4)으로 구분될 수 있다. 제1 기간(t1)은 구동 트랜지스터(DT)의 게이트 전극에 접속된 제1 노드(N1)를 초기화하고 구동 트랜지스터(DT)에 온 바이어스를 인가하는 기간이고, 제2 기간(t2)은 구동 트랜지스터(DT)의 게이트 전극에 접속된 제1 노드(N1)와 유기발광다이오드(OLED)의 애노드 전극을 초기화하는 기간이며, 제3 기간(t3)은 데이터 전압이 공급되고 구동 트랜지스터(DT)의 문턱전압을 센싱하는 기간이며, 제4 기간(t4)은 유기발광다이오드(OLED)가 발광하는 기간이다. 제1 및 제2 기간(t1, t2)은 초기화 기간(tini)으로 정의될 수 있다.
제k-1 스캔 신호(SCANk-1)는 제1 및 제2 기간(t1, t2) 동안 게이트 온 전압(Von)으로 발생하고, 제k 스캔 신호(SCANk)는 제3 기간(t3) 동안 게이트 온 전압(Von)으로 발생한다. 제k 발광 신호(EMk)는 제1 및 제4 기간(t1, t4) 동안 게이트 온 전압(Von)으로 발생한다. 제1 내지 제3 기간(t1, t2, t3) 각각은 사전 실험을 통해 미리 적절하게 결정될 수 있다. 게이트 온 전압(Von)은 제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6) 각각을 턴-온시킬 수 있는 턴-온 전압에 해당한다. 게이트 오프 전압(Voff)은 제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6) 각각을 턴-오프시킬 수 있는 턴-오프 전압에 해당한다.
도 7은 제1 내지 제4 기간 동안 본 발명의 제1 실시 예에 따른 화소의 동작을 나타내는 흐름도이다. 도 8a 내지 도 8d는 제1 내지 제4 기간 동안 본 발명의 제1 실시 예에 따른 화소를 보여주는 등가 회로도이다. 이하에서, 도 6, 도 7, 및 도 8a 내지 도 8d를 참조하여 제1 내지 제4 기간(t1~t4) 동안 본 발명의 제1 실시 예에 따른 화소(P)의 동작을 상세히 설명한다.
첫 번째로, 구동 트랜지스터(DT)의 게이트 전극에 접속된 제1 노드(N1)를 초기화하고 구동 트랜지스터(DT)에 온 바이어스를 인가하는 제1 기간(t1) 동안 화소(P)의 동작을 설명한다. 제1 기간(t1) 동안 화소(P)에는 도 6과 같이 제k-1 스캔 라인(SLk-1)을 통해 게이트 온 전압(Von)을 갖는 제k-1 스캔 신호(SCANk-1)가 공급되고, 제k 발광 라인(EMLk)을 통해 게이트 온 전압(Von)을 갖는 제k 발광 신호(EMk)가 공급된다.
도 8a를 참조하면, 제1 기간(t1) 동안 제1 및 제3 트랜지스터(ST1, ST3)는 제k-1 스캔 라인(SLk-1)의 제k-1 스캔 신호(SCANk-1)에 의해 턴-온된다. 제5 및 제6 트랜지스터(ST5, ST6)는 제k 발광 라인(EMLk)의 제k 발광 신호(EMk)에 의해 턴-온된다.
제3 트랜지스터(ST3)의 턴-온으로 인해, 제1 노드(N1)는 초기화 전압(Vini)으로 초기화된다. 또한, 제1, 제5 및 제6 트랜지스터(ST1, ST5, ST6)의 턴-온으로 인해, 고전위 전압 라인(VDDL), 제5 트랜지스터(ST5), 구동 트랜지스터(DT), 제6 트랜지스터(ST6), 제1 트랜지스터(ST1), 저전위 전압 라인(VSSL)으로 전류 패스가 형성된다. 구체적으로, 구동 트랜지스터(DT)의 게이트-소스간 전압(Vgs)인 "Vini-ELVDD"에 따라 구동 트랜지스터(DT)의 드레인-소스간 전류(Ids)가 흐르게 된다.
이상에서 살펴본 바와 같이, 본 발명의 제1 실시 예는 제1 기간(t1) 동안 구동 트랜지스터(DT)의 게이트 전극을 초기화 전압(Vini)으로 방전하여 구동 트랜지스터(DT)에 온 바이어스를 인가한다. 그 결과, 본 발명의 제1 실시 예는 데이터 전압을 공급하는 제3 기간(t3) 이전에 구동 트랜지스터(DT)를 소정의 온 바이어스를 인가할 수 있으므로, 구동 트랜지스터(DT)의 히스테리시스 특성에 의해 화질이 저하되는 문제점을 해결할 수 있다. 이에 대한 자세한 설명은 도 9를 결부하여 후술한다. (도 7의 S101)
두 번째로, 구동 트랜지스터(DT)의 게이트 전극에 접속된 제1 노드(N1)와 유기발광다이오드(OLED)의 애노드 전극을 초기화하는 제2 기간(t2) 동안 화소(P)의 동작을 설명한다. 제2 기간(t2) 동안 화소(P)에는 도 6과 같이 제k-1 스캔 라인(SLk-1)을 통해 게이트 온 전압(Von)을 갖는 제k-1 스캔 신호(SCANk-1)가 공급된다.
도 8b를 참조하면, 제2 기간(t2) 동안 제1 및 제3 트랜지스터(ST1, ST3)는 제k-1 스캔 라인(SLk-1)의 제k-1 스캔 신호(SCANk-1)에 의해 턴-온된다.
제1 트랜지스터(ST1)의 턴-온으로 인해, 유기발광다이오드(OLED)의 애노드 전극은 저전위 전압(ELVSS)으로 초기화된다. 제3 트랜지스터(ST3)의 턴-온으로 인해, 제1 노드(N1)는 초기화 전압(Vini)으로 초기화된다. 이때, 초기화 전압(Vini)은 저전위 전압(ELVSS)보다 높은 레벨일 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 제1 실시 예는 제2 기간(t2) 동안 유기발광다이오드(OLED)의 애노드 전극을 초기화하는 전압과 구동 트랜지스터(DT)의 게이트 전극을 초기화하는 전압을 다르게 제어할 수 있다. 이로 인해, 본 발명의 제1 실시 예는 저전위 전압(ELVSS)에 상관없이 초기화 전압(Vini)의 레벨을 조정할 수 있다. 그 결과, 본 발명의 제1 실시 예는 제1 기간(t1) 동안 구동 트랜지스터(DT)에 인가되는 온 바이어스를 조정할 수 있다. (도 7의 S102)
세 번째로, 데이터 전압이 공급되고 구동 트랜지스터(DT)의 문턱전압을 센싱하는 제3 기간(t3) 동안 화소(P)의 동작을 설명한다. 제3 기간(t3) 동안 화소(P)에는 도 6과 같이 제k 스캔 라인(SLk)을 통해 게이트 온 전압(Von)을 갖는 제k 스캔 신호(SCANk)가 공급된다.
도 8c를 참조하면, 제3 기간(t3) 동안 제2 및 제4 트랜지스터(ST2, ST4)는 제k 스캔 라인(SLk)의 제k 스캔 신호(SCANk)에 의해 턴-온된다.
제2 트랜지스터(ST2)의 턴-온으로 인해, 제2 노드(N2)에는 데이터 전압(Vdata)이 공급된다. 제4 트랜지스터(ST4)의 턴-온으로 인해, 제1 노드(N1)가 제3 노드(N3)와 접속되므로, 구동 트랜지스터(DT)는 다이오드로 구동한다. 이때, 구동 트랜지스터(DT)의 게이트 전극과 제1 전극 간의 전압 차(Vgs=Vini-Vdata)가 문턱전압(Vth)보다 크기 때문에, 구동 트랜지스터(DT)는 게이트 전극과 제1 전극 간의 전압 차(Vgs)가 문턱전압(Vth)에 도달할 때까지 전류패스를 형성하게 된다. 이로 인해, 제1 노드(N1)와 제3 노드(N3)의 전압은 제3 기간(t3) 동안 데이터 전압(Vdata)과 구동 트랜지스터(DT)의 문턱전압(Vth) 간의 차전압(Vdata-Vth)까지 상승한다. (도 7의 S103)
네 번째로, 유기발광다이오드(OLED)가 발광하는 제4 기간(t4) 동안 화소(P)의 동작을 설명한다. 제4 기간(t4) 동안 화소(P)에는 도 6과 같이 제k 발광 라인(EMLk)을 통해 게이트 온 전압(Von)을 갖는 제k 발광 신호(EMk)가 공급된다.
도 8d를 참조하면, 제4 기간(t4) 동안 제5 및 제6 트랜지스터(ST5, ST6)는 제k 발광 라인(EMLk)의 제k 발광 신호(EMk)에 의해 턴-온된다.
제5 트랜지스터(ST5)의 턴-온으로 인해, 구동 트랜지스터(DT)의 제1 전극에 접속된 제2 노드(N2)는 제1 전원전압 라인(ELVDDL)에 접속된다. 제6 트랜지스터(ST6)의 턴-온으로 인해, 구동 트랜지스터(DT)의 제2 전극은 유기발광다이오드(OLED)에 접속된다. 즉, 제5 및 제6 TFT(T5, T6)의 턴-온으로 인해, 구동 트랜지스터(DT)는 그의 게이트 전극에 접속된 제1 노드(N1)의 전압에 따라 드레인-소스간 전류(Ids)를 유기발광다이오드(OLED)에 공급한다. 이때, 제1 노드(N1)는 캐패시터(C)에 의해 제3 기간(t3) 동안 센싱된 데이터 전압(Vdata)과 구동 트랜지스터(DT)의 문턱전압(Vth) 간의 차전압(Vdata-Vth)을 유지한다. 구동 트랜지스터(DT)의 드레인-소스간 전류(Ids)는 수학식 2와 같이 정의될 수 있다.
Figure 112013110721279-pat00002
수학식 2에서, k는 구동 트랜지스터(DT)의 구조와 물리적 특성에 의해 결정되는 비례 계수, Vgs는 구동 트랜지스터(DT)의 게이트-소스간 전압, Vth는 구동 트랜지스터(DT)의 문턱전압, ELVDD는 제1 전원전압, Vdata는 데이터 전압을 의미한다. 구동 트랜지스터(DT)의 게이트 전압(Vg)은 {Vdata-Vth}이고, 소스 전압(Vs)은 ELVDD이다. 수학식 2를 정리하면, 수학식 3이 도출된다.
Figure 112013110721279-pat00003
결국, 수학식 3과 같이 구동 트랜지스터(DT)의 드레인-소스간 전류(Ids)는 구동 트랜지스터(DT)의 문턱전압(Vth)에 의존하지 않게 된다. 즉, 구동 트랜지스터(DT)의 문턱전압(Vth)은 보상된다. (도 7의 S104)
이상에서 살펴본 바와 같이, 본 발명의 제1 실시 예는 구동 트랜지스터(DT)의 문턱전압을 보상할 수 있다. 그 결과, 유기발광다이오드(OLED)에 공급되는 구동 트랜지스터(DT)의 드레인-소스간 전류(Ids)는 구동 트랜지스터의 문턱전압(Vth)에 의존하지 않으므로, 본 발명의 제1 실시 예는 표시패널의 화소들의 휘도를 균일하게 할 수 있다.
도 9는 본 발명의 실시 예에서 제p 프레임 기간 동안 피크 블랙 계조 전압이 공급되고 제p+1 내지 제p+3 프레임 기간 동안 피크 화이트 계조 전압이 공급되는 경우 화소의 휘도를 보여주는 그래프이다. 도 9에서는 제p 프레임 기간 동안 구동 트랜지스터(DT)의 게이트 전극에 피크 블랙 계조 전압이 공급되고, 제p+1 내지 제p+3 프레임 기간 동안 구동 트랜지스터(DT)의 게이트 전극에 피크 화이트 계조 전압이 공급되는 것을 중심으로 설명하였다.
본 발명의 실시 예는 제1 기간(t1) 동안 구동 트랜지스터(DT)의 게이트 전극을 초기화 전압(Vini)으로 방전하여 구동 트랜지스터(DT)에 온 바이어스를 인가한다. 그 결과, 본 발명의 실시 예는 이전 프레임 기간 동안 구동 트랜지스터(DT)의 게이트 전극에 공급된 전압에 상관없이 구동 트랜지스터(DT)에 동일한 온 바이어스를 인가할 수 있다. 도 9를 참조하면, 제p 프레임 기간 동안 구동 트랜지스터(DT)의 게이트 전극에 피크 블랙 계조 전압이 공급되었더라도, 제p+1 프레임 기간의 제1 기간(t1) 동안 구동 트랜지스터(DT)는 온 바이어스를 인가받으므로, 제p+1 프레임 기간 동안 구동 트랜지스터(DT)는 온 바이어스 상태에 있다. 이로 인해, 제p+1 프레임 기간 동안 유기발광다이오드(OLED)는 거의 피크 화이트 휘도로 발광하게 된다.
즉, 본 발명의 실시 예는 1 프레임 기간 중에서 데이터 전압을 공급하는 제3 기간(t3) 이전에 구동 트랜지스터(DT)를 소정의 온 바이어스에 인가한다. 그러므로, 구동 트랜지스터(TD)의 히스테리시스 특성에 의해 발생하는 휘도 편차를 방지할 수 있으므로, 화질이 저하되는 문제점을 해결할 수 있다.
도 10은 본 발명의 제2 실시 예에 따른 화소를 상세히 보여주는 등가 회로도이다. 도 10을 참조하면, 본 발명의 제2 실시 예에 따른 화소(P)는 구동 트랜지스터(transistor)(DT), 유기발광다이오드(Organic Light Emitting Diode, OLED), 제어 회로, 캐패시터(capacitor) 등을 포함한다. 제어 회로는 제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6)를 포함한다.
본 발명의 제2 실시 예에 따른 화소(P)는 유기발광다이오드(OLED)의 캐소드 전극이 제1 저전위 전압 라인(VSSL1)에 접속되고, 제1 트랜지스터(ST1)의 제2 전극이 제2 저전위 전압 라인(VSSL2)에 접속되는 것을 제외하고는, 도 5를 결부하여 설명한 본 발명의 제1 실시 예에 따른 화소(P)와 실질적으로 동일하다. 따라서, 본 발명의 제2 실시 예에 따른 화소(P)에 대한 자세한 설명은 생략하기로 한다.
한편, 본 발명의 제2 실시 예에서, 제1 저전위 전압 라인(VSSL1)과 제2 저전위 전압 라인(VSSL2)에는 동일한 저전위 전압(ELVSS)이 공급될 수 있다. 또는 제2 저전위 전압 라인(VSSL2)에 공급되는 전압이 제1 저전위 전압 라인(VSSL1)에 공급되는 전압의 레벨보다 낮을 수 있다.
또한, 본 발명의 제2 실시 예에 따른 화소(P)에 입력되는 신호들과 화소(P)의 동작은 도 6 및 도 7을 결부하여 설명한 본 발명의 제1 실시 예에 따른 화소(P)에 입력되는 신호들과 화소(P)의 동작과 실질적으로 동일하다. 따라서, 본 발명의 제2 실시 예에 따른 화소(P)에 입력되는 신호들과 화소(P)의 동작에 대한 자세한 설명은 생략하기로 한다.
도 11은 본 발명의 제3 실시 예에 따른 화소를 상세히 보여주는 등가 회로도이다. 도 11을 참조하면, 본 발명의 제3 실시 예에 따른 화소(P)는 구동 트랜지스터(DT), 유기발광다이오드(OLED), 제어 회로, 캐패시터(C) 등을 포함한다. 제어 회로는 제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6) 및 전압제어 트랜지스터(VCT1, VCT2)를 포함한다.
화소(P)는 제k 스캔 라인(SLk), 제k 초기화 라인(ILk), 제k 제어 라인(CLk), 제k 발광 라인(EMk), 및 제j 데이터 라인(Dj)에 접속된다. 또한, 화소(P)는 저전위 전압(ELVSS)이 공급되는 제1 및 제2 저전위 전압 라인(VSSL1, VSSL2), 초기화 전압(Vini)이 공급되는 초기화 전압 라인(ViniL), 및 고전위 전압(ELVDD)이 공급되는 고전위 전압 라인(VDDL)에 접속된다.
구동 트랜지스터(DT)는 게이트 전극의 전압에 따라 드레인-소스간 전류(Ids)를 제어한다. 수학식 1과 같이 구동 트랜지스터(DT)의 게이트-소스 간의 전압과 문턱전압 간의 차이가 클수록 구동 트랜지스터(DT)의 채널을 통해 흐르는 드레인-소스간 전류(Ids)는 커진다. 구동 트랜지스터(DT)의 게이트 전극은 제1 노드(N1)에 접속되고, 제1 전극은 제2 노드(N2)에 접속되며, 제2 전극은 제3 노드(N3)에 접속된다.
유기발광다이오드(OLED)는 구동 트랜지스터(DT)의 드레인-소스간 전류(Ids)에 따라 발광한다. 유기발광다이오드(OLED)의 발광량은 구동 트랜지스터(DT)의 드레인-소스간 전류(Ids)에 비례할 수 있다. 유기발광다이오드(OLED)의 애노드 전극은 제1 트랜지스터(ST1)의 제1 전극과 제6 트랜지스터(ST6)의 제2 전극에 접속되며, 캐소드 전극은 제1 저전위 전압 라인(VSSL1)에 접속된다.
제1 트랜지스터(ST1)는 유기발광다이오드(OLED)의 애노드 전극과 제4 노드(N4) 사이에 접속된다. 제1 트랜지스터(ST1)는 제k 제어 라인(CLk)의 제어 신호에 의해 턴-온되어 유기발광다이오드(OLED)의 애노드 전극과 제4 노드(N4)를 접속한다. 제1 트랜지스터(ST1)의 게이트 전극은 제k 제어 라인(CLk)에 접속되고, 제1 전극은 유기발광다이오드(OLED)의 애노드 전극에 접속되며, 제2 전극은 제4 노드(N4)에 접속된다.
제2 트랜지스터(ST2)는 제2 노드(N2)와 데이터 라인(DL) 사이에 접속된다. 제2 트랜지스터(ST2)는 제k 스캔 라인(SLk)의 스캔 신호에 의해 턴-온되어 제2 노드(N2)와 제j 데이터 라인(Dj)을 접속한다. 이로 인해, 제2 노드(N2)에는 제j 데이터 라인(Dj)의 데이터 전압이 공급된다. 제2 트랜지스터(ST2)의 게이트 전극은 제k 스캔 라인(SLk)에 접속되고, 제1 전극은 제j 데이터 라인(DLj)에 접속되며, 제2 전극은 제2 노드(N2)에 접속된다.
제3 트랜지스터(ST3)는 제1 노드(N1)와 제4 노드(N4) 사이에 접속된다. 제3 트랜지스터(ST3)는 제k 초기화 라인(ILk)의 초기화 신호에 의해 턴-온되어 제1 노드(N1)와 제4 노드(N4)를 접속한다. 제3 트랜지스터(ST3)의 게이트 전극은 제k 초기화 라인(ILk)에 접속되고, 제1 전극은 제1 노드(N1)에 접속되며, 제2 전극은 제4 노드(N4)에 접속된다.
제4 트랜지스터(ST4)는 제1 노드(N1)와 제3 노드(N3) 사이에 접속된다. 제4 트랜지스터(ST4)는 제k 스캔 라인(SLk)의 스캔 신호에 의해 턴-온되어 제1 노드(N1)와 제3 노드(N3)를 접속한다. 이 경우, 구동 트랜지스터(DT)의 게이트 전극과 제2 전극이 접속되므로, 구동 트랜지스터(DT)는 다이오드(diode)로 구동한다. 제4 트랜지스터(ST4)의 게이트 전극은 제k 스캔 라인(SLk)에 접속되고, 제1 전극은 제3 노드(N3)에 접속되며, 제2 전극은 제1 노드(N1)에 접속된다.
제5 트랜지스터(ST5)는 고전위 전압 라인(VDDL)과 제2 노드(N2) 사이에 접속된다. 제5 트랜지스터(ST5)는 제k 발광 라인(EMLk)의 발광 신호에 의해 턴-온되어 제2 노드(N2)와 고전위 전압 라인(VDDL)을 접속한다. 이로 인해, 제2 노드(N2)에는 고전위 전압(ELVDD)이 공급된다. 제5 트랜지스터(ST5)의 게이트 전극은 제k발광 라인(EMLk)에 접속되고, 제1 전극은 고전위 전압 라인(VDDL)에 접속되며, 제2 전극은 제2 노드(N2)에 접속된다.
제6 트랜지스터(ST6)는 제3 노드(N3)와 유기발광다이오드(OLED)의 애노드 전극 사이에 접속된다. 제6 트랜지스터(ST6)는 제k 발광 라인(EMLk)의 발광 신호에 의해 턴-온되어 제3 노드(N3)와 유기발광다이오드(OLED)의 애노드 전극을 접속한다. 제6 트랜지스터(ST6)의 게이트 전극은 제k 발광 라인(EMLk)에 접속되고, 제1 전극은 제3 노드(N3)에 접속되며, 제2 전극은 유기발광다이오드(OLED)의 애노드 전극에 접속된다. 제5 및 제6 트랜지스터(T5, T6)가 턴-온에 의해, 구동 트랜지스터(DT)의 드레인-소스간 전류(Ids)가 유기발광다이오드(OLED)에 공급된다.
제1 전압제어 트랜지스터(VCT1)는 제4 노드(N4)와 초기화 전압 라인(ViniL) 사이에 접속된다. 제1 전압제어 트랜지스터(VCT1)는 제1 클럭 라인(CL1)의 제1 클럭 신호에 의해 턴-온되어 제4 노드(N4)와 초기화 전압 라인(ViniL)을 접속한다. 이로 인해, 제4 노드(N4)는 초기화 전압(Vini)으로 방전된다. 제1 전압제어 트랜지스터(VCT1)의 게이트 전극은 제1 클럭 라인(CL1)에 접속되고, 제1 전극은 제4 노드(N4)에 접속되며, 제2 전극은 초기화 전압 라인(ViniL)에 접속된다.
제2 전압제어 트랜지스터(VCT2)는 제4 노드(N4)와 제2 저전위 전압 라인(VSSL2) 사이에 접속된다. 제2 전압제어 트랜지스터(VCT2)는 제2 클럭 라인(CL2)의 제2 클럭 신호에 의해 턴-온되어 제4 노드(N4)와 제2 저전위 전압 라인(VSSL2)을 접속한다. 이로 인해, 제4 노드(N4)는 저전위 전압(ELVSS)으로 방전된다. 제2 전압제어 트랜지스터(VCT2)의 게이트 전극은 제2 클럭 라인(CL2)에 접속되고, 제1 전극은 제4 노드(N4)에 접속되며, 제2 전극은 제2 저전위 전압 라인(VSSL2)에 접속된다.
캐패시터(C)는 제1 노드(N1)와 고전위 전압 라인(VDDL) 사이에 접속되어 제1 노드(N1)의 전압을 유지한다. 캐패시터(C)의 일측 전극은 제1 노드(N1)에 접속되고, 타측 전극은 고전위 전압 라인(VDDL)에 접속된다.
제1 노드(N1)는 구동 트랜지스터(DT)의 게이트 전극에 접속된 게이트 노드에 해당한다고 볼 수 있다. 제1 노드(N1)는 구동 트랜지스터(DT)의 게이트 전극, 제3 트랜지스터(ST3)의 제1 전극, 제4 트랜지스터(ST4)의 제2 전극, 및 캐패시터(C)의 일측 전극의 접점이다. 제2 노드(N2)는 구동 트랜지스터(DT)의 제1 전극에 접속된 소스 노드에 해당한다고 볼 수 있다. 제2 노드(N2)는 구동 트랜지스터(DT)의 제1 전극, 제2 트랜지스터(ST2)의 제2 전극, 및 제5 트랜지스터(T5)의 제2 전극의 접점이다. 제3 노드(N3)는 구동 트랜지스터(DT)의 제2 전극에 접속된 드레인 노드에 해당한다고 볼 수 있다. 제3 노드(N3)는 구동 트랜지스터(DT)의 제2 전극, 제4 트랜지스터(ST4)의 제1 전극, 및 제6 트랜지스터(ST6)의 제1 전극의 접점이다. 제4 노드(N4)는 제1 트랜지스터(ST1)의 제2 전극, 제3 트랜지스터(ST3)의 제2 전극, 제1 전압제어 트랜지스터(VCT1)의 제1 전극, 및 제2 전압제어 트랜지스터(VCT2)의 제1 전극의 접점이다.
제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6), 제1 및 제2 전압제어 트랜지스터(VCT1, VCT2), 및 구동 트랜지스터(DT) 각각의 반도체 층은 폴리 실리콘(Poly Silicon)으로 형성될 수 있으나, 이에 한정되지 않으며, a-Si, 및 산화물 반도체, 특히 옥사이드(Oxide) 중 어느 하나로 형성될 수도 있다. 제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6), 제1 및 제2 전압제어 트랜지스터(VCT1, VCT2), 및 구동 트랜지스터(DT) 각각의 반도체 층이 폴리 실리콘으로 형성되는 경우, 그를 형성하기 위한 공정은 저온 폴리 실리콘(Low Temperature Poly Silicon: LTPS) 공정일 수 있다.
또한, 제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6), 제1 및 제2 전압제어 트랜지스터(VCT1, VCT2), 및 구동 트랜지스터(DT)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않으며, N 타입 MOSFET으로 형성될 수도 있다. 제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6), 제1 및 제2 전압제어 트랜지스터(VCT1, VCT2), 및 구동 트랜지스터(DT)가 N 타입 MOSFET으로 형성되는 경우, N 타입 MOSFET의 특성에 맞도록 도 12의 타이밍 도는 수정되어야 할 것이다.
고전위 전압(ELVDD), 저전위 전압(ELVSS) 및 초기화 전압(Vini)은 구동 트랜지스터(DT)의 특성, 유기발광다이오드(OLED)의 특성 등을 고려하여 설정될 수 있다. 고전위 전압(ELVDD)은 저전위 전압(ELVSS) 및 초기화 전압(Vini)보다 높은 레벨의 전압이고, 초기화 전압(Vini)은 저전위 전압(ELVSS)보다 높은 레벨의 전압일 수 있다.
도 12는 도 11의 화소에 입력되는 신호들을 보여주는 파형도이다. 도 12에는 제N 및 제N+1 프레임 기간(FRN, FRN+1) 동안 표시패널(10)의 제k 초기화 라인(ILk)에 공급되는 제k 초기화 신호(INIk), 제k 제어 라인(CLk)에 공급되는 제k 제어 신호(CTRk), 제k 스캔 라인(SLk)에 공급되는 제k 스캔 신호(SCANk), 제k 발광 라인(EMLk)에 공급되는 제k 발광 신호(EMk), 제1 클럭 라인(CL1)에 공급되는 제1 클럭 신호(CLK1), 제2 클럭 라인(CL2)에 공급되는 제2 클럭 신호(CLK2), 및 제4 노드(N4)의 전압(VN4)이 나타나 있다.
도 12를 참조하면, 제k 초기화 신호(INIk)는 제3 트랜지스터(ST3)를 제어하기 위한 신호이고, 제k 제어 신호(CTRk)는 제1 트랜지스터(ST1)를 제어하기 위한 신호이다. 또한, 제k 스캔 신호(SCANk)는 제2 및 제4 트랜지스터(ST2, ST4)를 제어하기 위한 신호이며, 및 제k 발광 신호(EMk)는 제5 및 제6 트랜지스터(ST5, ST6)를 제어하기 위한 신호이다. 또한, 제1 클럭 신호(CLK1)는 제1 전압제어 트랜지스터(VCT1)를 제어하기 위한 신호이고, 제2 클럭 신호(CLK2)는 제2 전압제어 트랜지스터(VCT2)를 제어하기 위한 신호이다. 제k 초기화 신호(INIk), 제k 제어 신호(CTRk), 제k 스캔 신호(SCANk), 및 제k 발광 신호(EMk) 각각은 1 프레임 기간을 주기로 발생한다.
도 12와 같이 제k 초기화 신호(INIk)와 제k 제어 신호(CTRk)는 1/2 수평 기간(1/2H) 동안 게이트 온 전압(Von)으로 발생하고, 제k 스캔 신호(SCANk)는 1 수평 기간(1H) 동안 게이트 온 전압(Von)으로 발생할 수 있다. 제1 수평 기간(1H)은 표시패널(10)의 어느 한 스캔 라인에 접속된 화소(P)들 각각에 데이터 전압이 공급되는 1 수평 라인 스캐닝 기간을 지시한다. 데이터 전압들은 스캔 신호들에 동기하여 데이터 라인들(DL1~DLm)에 공급된다.
제1 및 제2 클럭 신호(CLK1, CLK2)는 소정의 기간을 주기로 게이트 온 전압(Von)과 게이트 오프 전압(Voff)을 스윙한다. 도 12에서는 제1 및 제2 클럭 신호(CLK1, CLK2)가 1 수평 기간(1H)을 주기로 발생하는 것을 예시하였으나, 이에 한정되지 않음에 주의하여야 한다. 제1 클럭 신호(CLK1)의 위상은 제2 클럭 신호(CLK2)의 위상과 반대된다. 따라서, 게이트 온 전압(Von)의 제1 클럭 신호(CLK1)가 공급되는 경우, 제1 전압제어 트랜지스터(VCT1)가 턴-온되므로, 제4 노드(N4)는 초기화 전압(Vini)으로 충전된다. 또한, 게이트 온 전압(Von)의 제2 클럭 신호(CLK2)가 공급되는 경우, 제2 전압제어 트랜지스터(VCT2)가 턴-온되므로, 제4 노드(N4)는 저전위 전압(ELVSS)으로 방전된다.
1 프레임 기간은 제1 내지 제4 기간(t1~t4)으로 구분될 수 있다. 제1 기간(t1)은 구동 트랜지스터(DT)의 게이트 전극에 접속된 제1 노드(N1)를 초기화하고 구동 트랜지스터(DT)에 온 바이어스를 인가하는 기간이고, 제2 기간(t2)은 유기발광다이오드(OLED)의 애노드 전극을 초기화하는 기간이며, 제3 기간(t3)은 데이터 전압이 공급되고 구동 트랜지스터(DT)의 문턱전압을 보상하는 기간이며, 제4 기간(t4)은 유기발광다이오드(OLED)가 발광하는 기간이다. 제1 및 제2 기간(t1, t2)은 초기화 기간(tini)으로 정의될 수 있다.
제k 초기화 신호(INIk)는 제1 기간(t1) 동안 게이트 온 전압(Von)으로 발생하고, 제k 제어 신호(CTRk)는 제2 기간(t2) 동안 게이트 온 전압(Von)으로 발생한다. 제k 스캔 신호(SCANk)는 제3 기간(t3) 동안 게이트 온 전압(Von)으로 발생하고, 제k 발광 신호(EMk)는 제1 및 제4 기간(t1, t4) 동안 게이트 온 전압(Von)으로 발생한다. 제1 내지 제3 기간(t1, t2, t3) 각각은 사전 실험을 통해 미리 적절하게 결정될 수 있다. 게이트 온 전압(Von)은 제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6)와 제1 및 제2 전압제어 트랜지스터(VCT1, VCT2) 각각을 턴-온시킬 수 있는 턴-온 전압에 해당한다. 게이트 오프 전압(Voff)은 제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6)와 제1 및 제2 전압제어 트랜지스터(VCT1, VCT2) 각각을 턴-오프시킬 수 있는 턴-오프 전압에 해당한다.
도 13은 제1 내지 제4 기간 동안 본 발명의 제3 실시 예에 따른 화소의 동작을 나타내는 흐름도이다. 도 14a 내지 도 14d는 제1 내지 제4 기간 동안 본 발명의 제3 실시 예에 따른 화소를 보여주는 등가 회로도이다. 이하에서, 도 12, 도 13, 및 도 14a 내지 도 14d를 참조하여 제1 내지 제4 기간(t1~t4) 동안 본 발명의 제3 실시 예에 따른 화소(P)의 동작을 상세히 설명한다.
첫 번째로, 구동 트랜지스터(DT)의 게이트 전극을 초기화하고 구동 트랜지스터(DT)에 온 바이어스를 인가하는 제1 기간(t1) 동안 화소(P)의 동작을 설명한다. 제1 기간(t1) 동안 화소(P)에는 도 12와 같이 제k 초기화 라인(ILk)을 통해 게이트 온 전압(Von)을 갖는 제k 초기화 신호(INIk)가 공급되고, 제k 발광 라인(EMLk)을 통해 게이트 온 전압(Von)을 갖는 발광 신호(EM)가 공급된다. 또한, 제1 기간(t1) 동안 화소(P)에는 도 12와 같이 제1 클럭 라인(CL1)을 통해 게이트 온 전압(Von)을 갖는 제1 클럭 신호(CLK1)가 공급된다.
도 14a를 참조하면, 제1 기간(t1) 동안 제3 트랜지스터(ST3)는 제k 초기화 라인(ILk)의 제k 초기화 신호(INIk)에 의해 턴-온된다. 제5 및 제6 트랜지스터(ST5, ST6)는 제k 발광 라인(EMLk)의 제k 발광 신호(EMk)에 의해 턴-온된다. 제1 전압제어 트랜지스터(VCT1)는 제1 클럭 라인(CL1)의 제1 클럭 신호(CLK1)에 의해 턴-온된다.
제3 트랜지스터(ST3)와 제1 전압제어 트랜지스터(VCT1)의 턴-온으로 인해, 제1 노드(N1)는 초기화 전압(Vini)으로 초기화된다. 또한, 제1, 제5 및 제6 트랜지스터(ST1, ST5, ST6)의 턴-온으로 인해, 고전위 전압 라인(VDDL), 제5 트랜지스터(ST5), 구동 트랜지스터(DT), 제6 트랜지스터(ST6), 제1 트랜지스터(ST1), 저전위 전압 라인(VSSL)으로 전류 패스가 형성된다. 구체적으로, 구동 트랜지스터(DT)의 게이트-소스간 전압(Vgs)인 "Vini-ELVDD"에 따라 구동 트랜지스터(DT)의 드레인-소스간 전류(Ids)가 흐르게 된다.
이상에서 살펴본 바와 같이, 본 발명의 제3 실시 예는 제1 기간(t1) 동안 구동 트랜지스터(DT)의 게이트 전극을 초기화 전압(Vini)으로 방전하여 구동 트랜지스터(DT)에 온 바이어스를 인가한다. 그 결과, 본 발명의 실시 예는 데이터 전압을 공급하는 제3 기간(t3) 이전에 구동 트랜지스터(DT)를 소정의 온 바이어스 상태로 유지할 수 있으므로, 구동 트랜지스터(DT)의 히스테리시스 특성에 의해 화질이 저하되는 문제점을 해결할 수 있다. 이에 대하여는 도 9를 결부하여 이미 앞에서 상세히 설명하였다. (도 13의 S201 단계)
두 번째로, 유기발광다이오드(OLED)의 애노드 전극을 초기화하는 제2 기간(t2) 동안 화소(P)의 동작을 설명한다. 제2 기간(t2) 동안 화소(P)에는 도 12와 같이 제k 제어 라인(CLk)을 통해 게이트 온 전압(Von)을 갖는 제k 제어 신호(CTRk)가 공급되고, 제2 클럭 라인(CL2)을 통해 게이트 온 전압(Von)을 갖는 제2 클럭 신호(CLK2)가 공급된다.
도 14b를 참조하면, 제2 기간(t2) 동안 제1 트랜지스터(ST1)는 제k 제어 라인(CLk)의 제k 제어 신호(CTRk)에 의해 턴-온된다. 제2 전압제어 트랜지스터(VCT2)는 제2 클럭 라인(CL2)의 제2 클럭 신호(CLK2)에 의해 턴-온된다.
제1 트랜지스터(ST1)와 제2 전압제어 트랜지스터(VCT2)의 턴-온으로 인해, 유기발광다이오드(OLED)의 애노드 전극은 저전위 전압(ELVSS)으로 초기화된다. 이때, 저전위 전압(ELVSS)은 초기화 전압(Vini)보다 낮은 레벨일 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 실시 예는 유기발광다이오드(OLED)의 애노드 전극을 초기화하는 전압과 구동 트랜지스터(DT)의 게이트 전극을 초기화하는 전압을 다르게 제어할 수 있다. 이로 인해, 본 발명의 실시 예는 저전위 전압(ELVSS)에 상관없이 초기화 전압(Vini)의 레벨을 조정할 수 있다. 그 결과, 본 발명의 실시 예는 제1 기간(t1) 동안 구동 트랜지스터(DT)에 인가되는 온 바이어스를 조정할 수 있다. (도 13의 S202 단계)
세 번째로, 데이터 전압이 공급되고 구동 트랜지스터(DT)의 문턱전압을 센싱하는 제3 기간(t3) 동안 화소(P)의 동작을 설명한다. 제3 기간(t3) 동안 화소(P)에는 도 12와 같이 제k 스캔 라인(SLk)을 통해 게이트 온 전압(Von)을 갖는 제k 스캔 신호(SCANk)가 공급된다.
도 14c를 참조하면, 제3 기간(t3) 동안 제2 및 제4 트랜지스터(ST2, ST4)는 제k 스캔 라인(SLk)의 제k 스캔 신호(SCANk)에 의해 턴-온된다.
제2 트랜지스터(ST2)의 턴-온으로 인해, 제2 노드(N2)에는 데이터 전압(Vdata)이 공급된다. 제4 트랜지스터(ST4)의 턴-온으로 인해, 제1 노드(N1)가 제3 노드(N3)와 접속되므로, 구동 트랜지스터(DT)는 다이오드로 구동한다. 이때, 구동 트랜지스터(DT)의 게이트 전극과 제1 전극 간의 전압 차(Vgs=Vini-Vdata)가 문턱전압(Vth)보다 크기 때문에, 구동 트랜지스터(DT)는 게이트 전극과 제1 전극 간의 전압 차(Vgs)가 문턱전압(Vth)에 도달할 때까지 전류패스를 형성하게 된다. 이로 인해, 제1 노드(N1)와 제3 노드(N3)의 전압은 제3 기간(t3) 동안 데이터 전압(Vdata)과 구동 트랜지스터(DT)의 문턱전압(Vth) 간의 차전압(Vdata-Vth)까지 상승한다. (도 13의 S203 단계)
네 번째로, 유기발광다이오드(OLED)가 발광하는 제4 기간(t4) 동안 화소(P)의 동작을 설명한다. 제4 기간(t4) 동안 화소(P)에는 도 6과 같이 제k 스캔 라인(SLk)을 통해 게이트 온 전압(Von)을 갖는 제k 스캔 신호(SCANk)가 공급된다.
도 14d를 참조하면, 제4 기간(t4) 동안 제5 및 제6 트랜지스터(ST5, ST6)는 제k 발광 라인(EMLk)의 제k 발광 신호(EMk)에 의해 턴-온된다.
제5 트랜지스터(ST5)의 턴-온으로 인해, 구동 트랜지스터(DT)의 제1 전극에 접속된 제2 노드(N2)는 제1 전원전압 라인(ELVDDL)에 접속된다. 제6 트랜지스터(ST6)의 턴-온으로 인해, 구동 트랜지스터(DT)의 제2 전극은 유기발광다이오드(OLED)에 접속된다. 즉, 제5 및 제6 TFT(T5, T6)의 턴-온으로 인해, 구동 트랜지스터(DT)는 그의 게이트 전극에 접속된 제1 노드(N1)의 전압에 따라 드레인-소스간 전류(Ids)를 유기발광다이오드(OLED)에 공급한다. 이때, 제1 노드(N1)는 캐패시터(C)에 의해 제3 기간(t3) 동안 센싱된 데이터 전압(Vdata)과 구동 트랜지스터(DT)의 문턱전압(Vth) 간의 차전압(Vdata-Vth)을 유지한다. 구동 트랜지스터(DT)의 드레인-소스간 전류(Ids)는 수학식 3과 같이 정의될 수 있다.
결국, 수학식 3과 같이 구동 트랜지스터(DT)의 드레인-소스간 전류(Ids)는 구동 트랜지스터(DT)의 문턱전압(Vth)에 의존하지 않게 된다. 즉, 구동 트랜지스터(DT)의 문턱전압(Vth)은 보상된다. (도 13의 S204 단계)
이상에서 살펴본 바와 같이, 본 발명의 실시 예는 구동 트랜지스터(DT)의 문턱전압을 보상할 수 있다. 그 결과, 유기발광다이오드(OLED)에 공급되는 구동 트랜지스터(DT)의 드레인-소스간 전류(Ids)는 구동 트랜지스터의 문턱전압(Vth)에 의존하지 않으므로, 본 발명의 실시 예는 표시패널의 화소들의 휘도를 균일하게 할 수 있다.
도 15는 표시패널의 제2 저전위 전압 라인과 초기화 전압 라인의 레이아웃을 보여주는 일 예시도면이다. 이하에서는, 도 15를 결부하여 본 발명의 제2 및 제3 실시 예에 따른 화소(P)의 경우, 표시패널의 제2 저전위 전압 라인(VSSL2)과 초기화 전압 라인(ViniL)의 레이아웃을 상세히 설명한다.
먼저, 본 발명의 제1 실시 예는 저전위 전압(ELVSS)을 공급하기 위해 하나의 저전위 전압 라인(VSSL)을 필요로 하는 반면에, 본 발명의 제2 및 제3 실시 예는 저전위 전압(ELVSS)을 공급하기 위해 두 개의 저전위 전압 라인, 즉 제1 및 제2 저전위 전압 라인(VSSL1, VSSL2)을 필요로 한다. 이로 인해, 본 발명의 제2 및 제3 실시 예는 제1 실시 예에 비해 화소(P)의 설계 면적이 좁아지는 문제가 있다.
도 15를 참조하면, 수직 방향(y축 방향)으로 인접한 화소들 사이에는 스캔 라인과 초기화 전압 라인(ViniL)이 형성되거나, 스캔 라인과 제2 저전위 전압 라인(VSSL2)이 형성된다. 특히, 제k-1 스캔 라인에 접속된 화소들과 제k 스캔 라인에 접속된 화소들 사이에 스캔 라인과 초기화 전압 라인(ViniL)이 형성된 경우, 제k 스캔 라인에 접속된 화소들과 제k+1 스캔 라인에 접속된 화소들 사이에 제2 저전위 전압 라인(VSSL2)이 형성된다. 또한, 초기화 전압 라인(ViniL)과 제2 저전위 전압 라인(VSSL2) 각각은 수직 방향(y축 방향)으로 인접한 화소들 모두에 접속된다. 그 결과, 본 발명의 실시 예는 수직 방향(y축 방향)으로 인접한 화소들 사이에 스캔 라인, 초기화 전압 라인(ViniL), 및 제2 저전위 전압 라인(VSSL2)을 모두 형성할 때보다 화소(P)의 설계 면적을 넓힐 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10: 표시패널 20: 데이터 구동부
30: 스캔 구동부 40: 타이밍 제어부
OLED: 유기발광다이오드 DT: 구동 트랜지스터
ST1: 제1 트랜지스터 ST2: 제2 트랜지스터
ST3: 제3 트랜지스터 ST4: 제4 트랜지스터
ST5: 제5 트랜지스터 ST6: 제6 트랜지스터
VCT1: 제1 전압제어 트랜지스터 VCT2: 제2 전압제어 트랜지스터
C: 캐패시터 N1: 제1 노드
N2: 제2 노드 N3: 제3 노드
N4: 제4 노드

Claims (17)

  1. 데이터 라인들, 스캔 라인들 및 발광 라인들이 형성되고, 매트릭스 형태로 배열된 화소들이 형성된 표시패널을 구비하고,
    상기 화소들 각각은,
    게이트 전극이 제1 노드에 접속되고, 제1 전극이 제2 노드에 접속되며, 제2 전극이 제3 노드에 접속된 구동 트랜지스터;
    상기 구동 트랜지스터의 드레인-소스간 전류에 따라 발광하는 유기발광다이오드; 및
    상기 유기발광다이오드의 애노드 전극에 접속된 제1 트랜지스터를 포함하며,
    상기 유기발광다이오드의 애노드 전극은 초기화 기간 동안 제1 전원전압으로 초기화되며,
    상기 구동 트랜지스터의 상기 제1 전극에는 제k(k는 2 이상의 양의 정수) 스캔 라인의 스캔 신호에 의하여 데이터 전압이 인가되고,
    상기 제1 트랜지스터는, 제k-1 스캔 라인의 스캔 신호에 응답하여 상기 유기발광다이오드의 애노드 전극에 상기 제1 전원전압을 공급하며,
    상기 초기화 기간은 제1 기간과 제2 기간을 포함하고,
    상기 제1 기간 및 상기 제2 기간 동안 상기 제k-1 스캔 라인의 스캔 신호가 게이트 온 전압으로 발생하고,
    상기 초기화 기간에 연속하는 제3 기간 동안 상기 제k 스캔 라인의 스캔 신호가 상기 게이트 온 전압으로 발생하며,
    상기 제2 기간 및 상기 제3 기간 동안 제k 발광 라인의 발광 신호가 게이트 오프 전압으로 발생하고,
    상기 제1 기간 동안 상기 제k 발광 라인의 발광 신호가 게이트 온 전압으로 발생하는 것을 특징으로 하는 유기전계발광 표시장치.
  2. 제 1 항에 있어서,
    상기 구동 트랜지스터의 게이트 전극은 상기 초기화 기간 동안 제2 전원전압으로 초기화되는 것을 특징으로 하는 유기전계발광 표시장치.
  3. 제 2 항에 있어서,
    상기 제2 전원전압은 상기 제1 전원전압보다 높은 레벨 전압인 것을 특징으로 하는 유기전계발광 표시장치.
  4. 제 3 항에 있어서,
    상기 유기발광다이오드의 캐소드 전극은 상기 제1 전원전압이 공급되는 제1 전원전압 라인에 접속되고,
    상기 화소들 각각은,
    제k-1(k는 2 이상의 양의 정수) 스캔 라인의 스캔 신호에 응답하여 상기 유기발광다이오드의 애노드 전극과 상기 제1 전원전압이 공급되는 제1 전원전압 라인을 접속하는 제1 트랜지스터를 더 포함하는 것을 특징으로 하는 유기전계발광 표시장치.
  5. 제 3 항에 있어서,
    상기 유기발광다이오드의 캐소드 전극은 상기 제1 전원전압이 공급되는 제1-1 전원전압 라인에 접속되고,
    상기 제1 트랜지스터는, 상기 유기발광다이오드의 애노드 전극을 상기 제1 전원전압이 공급되는 제1-2 전원전압 라인에 접속하는 것을 특징으로 하는 유기전계발광 표시장치.
  6. 제 4 항 및 제 5 항 중 어느 한 항에 있어서,
    상기 화소들 각각은,
    제k 스캔 라인의 스캔 신호에 응답하여 상기 제2 노드와 제j(j는 자연수) 데이터 라인을 접속하는 제2 트랜지스터;
    상기 제k-1 스캔 라인의 스캔 신호에 응답하여 상기 제1 노드와 제2 전원전압이 공급되는 제2 전원전압 라인을 접속하는 제3 트랜지스터; 및
    상기 제k 스캔 라인의 스캔 신호에 응답하여 상기 제1 노드와 상기 제3 노드를 접속하는 제4 트랜지스터를 더 포함하는 것을 특징으로 하는 유기전계발광 표시장치.
  7. 제 6 항에 있어서,
    상기 발광 라인들은 상기 스캔 라인들과 나란히 배치되고,
    상기 화소들 각각은,
    상기 제k 발광 라인의 발광 신호에 응답하여 제3 전원전압이 공급되는 제3 전원전압 라인과 상기 제2 노드를 접속하는 제5 트랜지스터;
    상기 제k 발광 라인의 발광 신호에 응답하여 상기 제3 노드와 상기 유기발광다이오드의 애노드 전극을 접속하는 제6 트랜지스터; 및
    상기 제1 노드와 상기 제3 전원전압 라인 사이에 접속된 캐패시터를 더 포함하는 것을 특징으로 하는 유기전계발광 표시장치.
  8. 삭제
  9. 제 3 항에 있어서,
    상기 표시패널에는 상기 스캔 라인들과 나란한 초기화 라인들이 더 형성되며,
    상기 유기발광다이오드의 캐소드 전극은 상기 제1 전원전압이 공급되는 제1-1 전원전압 라인에 접속되고,
    상기 화소들 각각은,
    제k(k는 양의 정수) 초기화 라인의 초기화 신호에 응답하여 상기 유기발광다이오드의 애노드 전극을 제4 노드에 접속하는 제1 트랜지스터;
    제1 클럭 신호에 응답하여 상기 제2 전원전압이 공급되는 제2 전원전압 라인과 상기 제4 노드를 접속하는 제1 전압제어 트랜지스터; 및
    제2 클럭 신호에 응답하여 상기 제1 전원전압이 공급되는 제1-2 전원전압 라인을 접속하는 제2 전압제어 트랜지스터를 더 포함하는 것을 특징으로 하는 유기전계발광 표시장치.
  10. 제 9 항에 있어서,
    상기 제1 클럭 신호의 위상은 상기 제2 클럭 신호의 위상과 반대되는 것을 특징으로 하는 유기전계발광 표시장치.
  11. 제 10 항에 있어서,
    상기 표시패널에는 상기 스캔 라인들과 나란한 제어 라인들이 더 형성되며,
    상기 화소들 각각은,
    제k 스캔 라인의 스캔 신호에 응답하여 상기 제2 노드와 제j(j는 자연수) 데이터 라인을 접속하는 제2 트랜지스터;
    제k 제어 라인의 제어 신호에 응답하여 상기 제1 노드와 상기 제4 노드를 접속하는 제3 트랜지스터; 및
    상기 제k 스캔 라인의 스캔 신호에 응답하여 상기 제1 노드와 상기 제3 노드를 접속하는 제4 트랜지스터를 더 포함하는 것을 특징으로 하는 유기전계발광 표시장치.
  12. 제 11 항에 있어서,
    상기 표시패널에는 상기 스캔 라인들과 나란한 발광 라인들이 더 형성되고,
    상기 화소들 각각은,
    제k 발광 라인의 발광 신호에 응답하여 제3 전원전압이 공급되는 제3 전원전압 라인과 상기 제2 노드를 접속하는 제5 트랜지스터;
    상기 제k 발광 라인의 발광 신호에 응답하여 상기 제3 노드와 상기 유기발광다이오드의 애노드 전극을 접속하는 제6 트랜지스터; 및
    상기 제1 노드와 상기 제3 전원전압 라인 사이에 접속된 캐패시터를 더 포함하는 것을 특징으로 하는 유기전계발광 표시장치.
  13. 삭제
  14. 제 12 항에 있어서,
    상기 제1 클럭 신호는 상기 제1 기간 동안 제1 로직 레벨 전압으로 발생하고 상기 제2 기간 동안 제2 로직 레벨 전압으로 발생하며,
    상기 제2 클럭 신호는 상기 제1 기간 동안 상기 제2 로직 레벨 전압으로 발생하고 상기 제2 기간 동안 상기 제1 로직 레벨 전압으로 발생하는 것을 특징으로 하는 유기전계발광 표시장치.
  15. 제 14 항에 있어서,
    상기 제1 전원전압은 저전위 전압이고, 상기 제2 전원전압은 초기화 전압이며, 상기 제3 전원전압은 고전위 전압인 것을 특징으로 하는 유기전계발광 표시장치.
  16. 데이터 라인들, 스캔 라인들 및 발광 라인들이 형성되고, 매트릭스 형태로 배열된 화소들이 형성된 표시패널을 구비하고, 상기 화소들 각각은 게이트 전극의 전압에 따라 드레인-소스간 전류를 제어하는 구동 트랜지스터와 상기 구동 트랜지스터의 드레인-소스간 전류에 따라 발광하는 유기발광다이오드와 상기 유기발광다이오드의 애노드 전극에 접속된 제1 트랜지스터를 포함하는 것을 특징으로 하는 유기전계발광 표시장치의 구동방법에 있어서,
    초기화 기간 중 제1 기간 동안 상기 구동 트랜지스터에 온 바이어스를 인가하는 단계;
    상기 초기화 기간 중 상기 제1 기간에 연속하는 제2 기간 동안 상기 구동 트랜지스터의 게이트 전극 및 상기 유기발광다이오드의 애노드 전극을 초기화하는 단계;
    상기 초기화 기간에 연속하는 제3 기간 동안 상기 구동 트랜지스터에 제k(k는 2 이상의 양의 정수) 스캔 라인의 스캔 신호에 의하여 상기 데이터 라인의 데이터 전압을 공급하고 상기 구동 트랜지스터의 문턱전압을 센싱하는 단계; 및
    상기 유기발광다이오드를 발광하는 단계를 포함하며,
    상기 유기발광다이오드의 애노드 전극을 초기화 하는 단계는, 상기 제1 트랜지스터가 제k-1 스캔 라인의 스캔 신호에 응답하여 상기 유기발광다이오드의 애노드 전극에 제1 전원전압을 공급하는 단계를 포함하며,
    상기 제1 기간 및 상기 제2 기간 동안 제k-1 스캔 라인의 스캔 신호가 게이트 온 전압으로 발생하고,
    상기 제3 기간 동안 상기 제k 스캔 라인의 스캔 신호가 상기 게이트 온 전압으로 발생하며,
    상기 제2 기간 및 상기 제3 기간 동안 상기 제k 발광 라인의 발광 신호가 게이트 오프 전압으로 발생하고,
    상기 제1 기간 동안 상기 제k 발광 라인의 발광 신호가 게이트 온 전압으로 발생하는 유기전계발광 표시장치의 구동방법.
  17. 데이터 라인들, 스캔 라인들 및 발광 라인들이 형성되고, 매트릭스 형태로 배열된 화소들이 형성된 표시패널을 구비하고, 상기 화소들 각각은 게이트 전극의 전압에 따라 드레인-소스간 전류를 제어하는 구동 트랜지스터와 상기 구동 트랜지스터의 드레인-소스간 전류에 따라 발광하는 유기발광다이오드와 상기 유기발광다이오드의 애노드 전극에 접속된 제1 트랜지스터를 포함하는 것을 특징으로 하는 유기전계발광 표시장치의 구동방법에 있어서,
    초기화 기간 중 제1 기간 동안 상기 구동 트랜지스터의 게이트 전극을 초기화하고 상기 구동 트랜지스터에 온 바이어스를 인가하는 단계;
    상기 초기화 기간 중 상기 제1 기간에 연속하는 제2 기간 동안 상기 유기발광다이오드의 애노드 전극을 초기화하는 단계;
    상기 초기화 기간에 연속하는 제3 기간 동안 상기 구동 트랜지스터에 제k(k는 2 이상의 양의 정수) 스캔 라인의 스캔 신호에 의하여 상기 데이터 라인의 데이터 전압을 공급하고 상기 구동 트랜지스터의 문턱전압을 센싱하는 단계; 및
    상기 유기발광다이오드를 발광하는 단계를 포함하며,
    상기 유기발광다이오드의 애노드 전극을 초기화 하는 단계는, 상기 제1 트랜지스터가 제k-1 스캔 라인의 스캔 신호에 응답하여 상기 유기발광다이오드의 애노드 전극에 제1 전원전압을 공급하는 단계를 포함하며,
    상기 제1 기간 및 상기 제2 기간 동안 제k-1 스캔 라인의 스캔 신호가 게이트 온 전압으로 발생하고,
    상기 제3 기간 동안 상기 제k 스캔 라인의 스캔 신호가 상기 게이트 온 전압으로 발생하며,
    상기 제2 기간 및 상기 제3 기간 동안 상기 제k 발광 라인의 발광 신호가 게이트 오프 전압으로 발생하고,
    상기 제1 기간 동안 상기 제k 발광 라인의 발광 신호가 게이트 온 전압으로 발생하는 유기전계발광 표시장치의 구동방법.

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