JP2020014032A

JP2020014032A - 半導体スイッチング素子のゲート駆動回路およびパルス電源

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Publication number: JP2020014032A
Application number: JP2018132794A
Authority: JP
Inventors: 征男東; Masao Azuma; 長田　俊宏; Toshihiro Osada; 俊宏長田
Original assignee: Meidensha Corp; Meidensha Electric Manufacturing Co Ltd
Current assignee: Meidensha Corp; Meidensha Electric Manufacturing Co Ltd
Priority date: 2018-07-13
Filing date: 2018-07-13
Publication date: 2020-01-23
Anticipated expiration: 2038-07-13
Also published as: JP7070181B2

Abstract

【課題】半導体スイッチング素子のスイッチング動作の応答速度の向上、およびリンギングの抑制に貢献する技術を提供する。【解決手段】パルストランスＰＴの一次巻線Ｔ１をパルス電圧源に接続し、当該パルス電圧源の二次巻線Ｔ２の一端側ＴｇをスイッチＳＷ１のゲートに接続し、他端側ＴｓをスイッチＳＷ１のソースに接続する。二次巻線Ｔ２の一端側Ｔｇと他端側Ｔｓとの間において、放電用トランジスタＱおよびツェナーダイオードＤｚを並列接続する。放電用トランジスタＱのベースは、直列接続点ｐ１に接続、および抵抗器Ｒ１を介して他端側Ｔｓに接続する。抵抗器Ｒ１は、放電用トランジスタＱの所望の機能を発揮できる範囲内で比較的大きい抵抗値のものを適用する。ツェナーダイオードＤｚは、カソードを、一端側Ｔｇにおける第１ダイオードＤ１のアノード側に接続し、アノードを、他端側Ｔｓに接続する。【選択図】図１

Description

本発明は、パルス電源、および当該パルス電源に適用可能な半導体スイッチング素子のゲート駆動回路技術に係るものである。

種々の分野で適用されているパルス幅変調方式のパルス電源において、高圧・大電流のパルスを負荷に供給できる回路構成としては、パルスフォーミングライン（ＰＦＬ），パルスフォーミングナットワーク（ＰＦＮ），ブルームライン（ＢＬ）等の手段を利用する回路構成の他に、当該手段を利用せずに直流電源等からの直流電力エネルギーを半導体スイッチング素子によりパルス状に変換して負荷に直接供給する回路構成（後述の図３等では、半導体スイッチング素子ＳＷ１，ＳＷ２等によりパルス状に変換する構成；以下、単に直接供給構成と適宜称する）が、知られている（例えば特許文献１，２）。

直接供給構成では、負荷に対する印加と同様に、半導体スイッチング素子に対して高圧・大電流が印加（例えば数ｋＶ〜数十ｋＶ程度が印加）されることとなるため、当該半導体スイッチング素子には耐電圧性を有するものを適用することが望ましい。

また、負荷に対して所望のパルスを印加できるようにするため、半導体スイッチング素子のスイッチング動作（ターンオン・ターンオフ）の応答速度が速く（例えばパルスの立ち上がり時間／立ち下がり時間が数ｎｓ〜数十ｎｓ程度に短く）、パルス幅を狭くでき（例えば数十ｎｓ〜数百ｎｓ程度に狭くでき）、容易にパルス幅変調できる構成とすることが望ましい。

前述のように耐電圧性を有し所望のパルスを負荷に印加する半導体スイッチング素子としては、容量性のゲートを備えた構造（例えばＳｉＣ等を用いて成るＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）構造）のものがあり、当該半導体スイッチング素子をゲート駆動回路で適宜動作させることが挙げられる。

ゲート駆動回路は、パルストランスの一次巻線がパルス電圧源に接続され、当該パルストランスの二次巻線が半導体スイッチング素子に接続された構成（具体的には、二次巻線一端側が半導体スイッチング素子のゲートに接続され、二次巻線他端側が当該半導体スイッチング素子のソースに接続された構成）が挙げられる。

特開２０１３−９２１６号公報特開２０１０−１９３６４６号公報

前述のように半導体スイッチング素子に接続されるパルストランスの二次巻線は、当該半導体スイッチング素子のゲートまでの経路（以下、単にゲート信号経路と適宜称する）において、逆流を防止するダイオードが装備（例えばゲートに向かって順方向となるようにダイオードを直列に挿入接続して装備）される他に、抵抗器（いわゆるゲート抵抗器）等が装備されることがあり、これによりリンギングを抑制できるとされている。

しかしながら、前述のようなゲート抵抗器によりゲート信号経路の抵抗が大きくなると、半導体スイッチング素子のスイッチング動作の応答速度が遅くなり易く、所望の高速動作ができなくなるおそれがある。

本発明は、かかる技術的課題を鑑みてなされたものであって、半導体スイッチング素子のスイッチング動作の応答速度の向上、およびリンギングの抑制に貢献する技術を提供することにある。

この発明の一態様は、一次巻線がパルス電圧源に接続されるパルストランスと、パルストランスの二次巻線一端側と二次巻線他端側との間において並列接続された放電用トランジスタおよびツェナーダイオードと、を備えた半導体スイッチング素子のゲート駆動回路である。

そして、パルストランスの二次巻線一端側は、半導体スイッチング素子のゲートに接続され、二次巻線一端側の中央部には、直列接続された第１，第２ダイオードが、当該第１，第２ダイオードの順で半導体スイッチング素子のゲートに向かって順方向となるように、直列に挿入接続され、パルストランスの二次巻線他端側は、半導体スイッチング素子のソースに接続され、放電用トランジスタは、エミッタが、二次巻線一端側における第２ダイオードのカソード側に、接続され、コレクタが、二次巻線他端側に接続され、ベースが、第１，第２ダイオードの直列接続点に接続、および抵抗器を介して二次巻線他端側に接続され、ツェナーダイオードは、カソードが、二次巻線一端側における第１ダイオードのアノード側に、接続され、アノードが、二次巻線他端側に接続され、半導体スイッチング素子は、容量性のゲートを有した構造であり、直流電源から負荷に供給される直流電力エネルギーをパルス状に変換することを特徴とする。

パルストランスの二次巻線一端側は、放電用トランジスタのエミッタとの接続点と、半導体スイッチング素子のゲートと、の間において、第３ダイオードが、ゲートに向かって順方向となるように直列に挿入接続され、第３ダイオードのカソード側からアノード側にバイパスするバイパス回路が、接続されているものであっても良い。

また、バイパス回路は、抵抗器が直列に挿入接続されているものであっても良い。また、半導体スイッチング素子は、ＳｉＣを用いて成るＭＯＳＦＥＴ構造であっても良い。

他の態様は、負荷に対して直列接続される直流電源と、容量性のゲートを有し、直流電源と負荷との間に直列に挿入接続される第１の半導体スイッチング素子と、を備えたパルス電源である。そして、第１の半導体スイッチング素子は、前述のゲート駆動回路によりスイッチング動作することを特徴とする。

また、他の態様においては、容量性のゲートを有し、負荷に対して並列接続される第２の半導体スイッチング素子を、更に備え、第２の半導体スイッチング素子は、前述のゲート駆動回路によりスイッチング動作するものであっても良い。

以上示したように本発明によれば、半導体スイッチング素子のスイッチング動作の応答速度の向上、およびリンギングの抑制に貢献することが可能となる。

実施例１によるゲート駆動回路１０を説明するための概略構成図。実施例２によるゲート駆動回路２０を説明するための概略構成図。本実施形態のゲート駆動回路（１０，２０等）の適用例であるパルス電源Ｐ１を説明するための概略構成図。図３のスイッチＳＷ１，ＳＷ２のスイッチング動作例を説明するためのタイミングチャート図。複数個直列接続されたスイッチ製品ＳＷをスイッチング動作させるゲート駆動回路５０を説明するための概略構成図。参照例によるゲート駆動回路６０を説明するための概略構成図。

本発明の実施形態における半導体スイッチング素子のゲート駆動回路は、直接供給構成のパルス電源に適用可能な半導体スイッチング素子（以下、単にスイッチと適宜称する）を適宜オン・オフするように駆動できるものであり、例えば従来の回路のように、パルストランスの二次巻線のゲート信号経路において単にゲート抵抗器等を装備した構成（以下、単に従来回路と適宜称する）とは、全く異なるものである。

すなわち、本実施形態は、ゲート抵抗器を装備する代わりに、パルストランスの二次巻線一端側（ゲート信号経路側）と二次巻線他端側との間において放電用トランジスタおよびツェナーダイオードを並列接続した構成である。また、スイッチの過渡現象によりツェナーダイオード等を経由して流れ得る電流を、抑制した構成である。

この本実施形態のような構成によれば、例えばパルストランスのゲート信号経路にゲート抵抗器を装備していなくても、スイッチのゲート・ソース間の電圧にリンギングが発生し得る場合に、ツェナーダイオードによって当該リンギングが抑制されることとなる。

また、前述のようにゲート抵抗器を装備しない構成により、例えば従来回路と比較して、ゲート信号経路の抵抗を小さくすることができる。これにより、スイッチのスイッチング動作の応答速度が速くなり、負荷に対して所望のパルスを供給し易くなる。

また、前述のようにスイッチがターンオフ状態となる場合の過渡現象によって流れる電流は、電流量が大きくなると当該スイッチの誤動作を引き起こす要因の一つとなり得るが、本実施形態のように当該電流を抑制した構成によれば、当該スイッチの誤動作が抑制されることとなる。

本実施形態のスイッチのゲート駆動回路は、前述のようにパルストランスの二次巻線一端側と二次巻線他端側との間において放電用トランジスタおよびツェナーダイオードを並列接続し、スイッチの過渡現象によりツェナーダイオード等を経由して流れ得る電流を抑制した構成であれば、種々の分野（例えばパルス電源技術，ゲート駆動回路技術，半導体スイッチング素子技術等の分野）の技術常識を適宜適用して設計することが可能であり、その一例として以下に示すものが挙げられる。

≪本実施形態によるゲート駆動回路の適用例≫
図３は、本実施形態のゲート駆動回路（例えば後述の図１，図２に示すゲート駆動回路１０，２０）を適用できるパルス電源Ｐ１を説明するものである。

図３に示すパルス電源Ｐ１は、負荷ＬＤに対して直流電源ＥＶが直列接続され、当該直流電源ＥＶと負荷ＬＤとの間（図３中では正極側）においてスイッチＳＷ１が直列に挿入接続されている。直流電源ＥＶの直流電力エネルギーを負荷ＬＤに供給する場合に、図外のゲート駆動回路によって、スイッチＳＷ１を適宜スイッチング動作させてターンオン・ターンオフを繰り返すことにより、当該直流電力エネルギーがパルス状に変換して負荷ＬＤに供給される。すなわち、負荷ＬＤに対して所望のパルスを供給できることとなる。

図３に示すパルス電源Ｐ１の場合、直流電源ＥＶとスイッチＳＷ１との間にコンデンサＣの一端が接続され、当該コンデンサＣの他端が直流電源ＥＶの負極側に接続されている。このコンデンサＣにより、直流電源ＥＶの応答性に起因する電圧低下を抑制することができる。

また、スイッチＳＷ１と負荷ＬＤとの間に抵抗器ｒ１直列に挿入接続されており、これにより、直流電源ＥＶと負荷ＬＤとの間に存在し得るインダクタンス成分Ｌ（漂遊インダクタンス）や負荷ＬＤに起因するリンギングが抑制されることとなる。

負荷ＬＤが容量性負荷であって直流電力エネルギーが残存すると、当該エネルギーにより、負荷ＬＤ側の電圧の立ち下り時間が長くなってしまう場合がある。このような場合には、図３に示すように、負荷ＬＤに対してスイッチＳＷ２を並列接続した構成が挙げられる。

具体的には、直流電源ＥＶのスイッチＳＷ１と負荷ＬＤとの間に、スイッチＳＷ２の一端を接続（図３では抵抗器ｒ２を介して接続）し、当該スイッチＳＷ２の他端を直流電源ＥＶの負極側に接続した構成とし、スイッチＳＷ１，ＳＷ２を図４のタイミングチャートに示すように適宜ターンオン・ターンオフするように、それぞれスイッチング動作させることが挙げられる。なお、図３中の抵抗器ｒ２においても、抵抗器ｒ１と同様に、直流電源ＥＶと負荷ＬＤとの間に存在し得るインダクタンス成分や負荷ＬＤに起因するリンギングの抑制に貢献する。

このようにスイッチＳＷ１，ＳＷ２をスイッチング動作させることにより、負荷ＬＤに残存したエネルギーによる影響を抑制でき、負荷ＬＤ側の電圧を速やかに立ち下げることも可能となる。

負荷ＬＤが抵抗負荷の場合には、前述のようにスイッチＳＷ２等を装備していなくても、負荷ＬＤ側の電圧を速やかに立ち下げ易くなる可能性がある。

スイッチＳＷ１，ＳＷ２においては、前述のようにターンオン・ターンオフを繰り返すことにより、直流電源ＥＶの直流電力をパルス状に変換して負荷ＬＤに供給できる構成であれば、種々の態様を適用することが可能であり、その一例としてＩＧＢＴ，ＭＯＳＦＥＴ等の容量性のゲートを備えた構造のパワースイッチング素子を適用することが挙げられる。具体例としては、ＳｉＣ（シリコンカーバイド）を用いて成り容量性のゲートを有したＭＯＳＦＥＴ構造の素子（いわゆるＳｉＣ素子）が挙げられる。

また、スイッチＳＷ１，ＳＷ２においては、それぞれ目的の負荷ＬＤに印加する高圧・大電流に応じた耐電圧性を有する構成であれば良い。例えば、ディスクリート型のスイッチ製品を適用して構成する場合、当該スイッチ製品単体の耐電圧性等が十分でなければ、当該スイッチ製品を複数個用いて適宜直列接続し、所望の耐電圧性等を持たせた構成とすることが挙げられる。

具体例としては、図５に示すように複数個のスイッチ製品ＳＷ（図５中ではスイッチＳＷ₀，…，ＳＷ_n-1，ＳＷ_n）を直列接続し、各スイッチ製品ＳＷをゲート駆動回路５０により適宜スイッチング動作させることが挙げられる。

ゲート駆動回路５０においては、種々の態様が適用可能であり、例えば回路部５１に、後述の図１，図２のように放電用トランジスタＱやツェナーダイオードＤｚ等を適宜装備した構成が挙げられる。図５に示すように複数個のスイッチ製品ＳＷを同時にスイッチング動作させる場合には、パルス電圧源（図示省略）に接続される一次巻線Ｔ１と、当該一次巻線Ｔ１に対向して配列された複数個の二次巻線Ｔ２と、を有したパルストランスＰＴを備えた構成が挙げられる。

図５に示す一次巻線Ｔ１の場合、複数個（例えば直列接続されたスイッチ製品ＳＷの個数分）の巻線部Ｔｍが直列接続された構成であり、その各巻線部Ｔｍに対応するように、各二次巻線Ｔ２が対向して配列されている。そして、各二次巻線Ｔ２に対し、対応するスイッチ製品ＳＷがそれぞれ接続される構成となっている。

また、一次巻線Ｔ１，二次巻線Ｔ２それぞれの巻数は、目的に応じて適宜設定可能である。後述の図１，図２等では、一次巻線Ｔ１が１Ｔに対し二次巻線Ｔ２が３Ｔに設定されている場合を描写しているが、これに限定されるものではない。図外のパルス電圧源によって発生したパルスを一次巻線Ｔ１からＴ２に伝達し、これによりスイッチ製品ＳＷ（後述の図１，図２ではスイッチＳＷ１）を所望通りに適宜スイッチング動作できる構成であれば良い。

≪本実施形態によるゲート駆動回路の構成例≫
＜参照例＞
図３に示したスイッチＳＷ１，ＳＷ２においては、前述したように容量性のゲートを備えた構造のＳｉＣ素子等のパワースイッチング素子をそれぞれ適用し、図４に示したタイミングで各々スイッチング動作させることが挙げられるが、当該スイッチＳＷ１，ＳＷ２には、過渡現象に由来（図３の場合は、過渡現象の他にコンデンサＣの影響にも由来）した電圧が印加される場合がある。

例えば図４の場合、タイミングｔ１においてスイッチＳＷ１に過渡的な電圧が印加され、タイミングｔ２においてスイッチＳＷ２に対して過渡的な電圧が印加されてしまうことが考えられる。

また、スイッチＳＷ１，ＳＷ２に適用されるＳｉＣ素子等においては、ゲート容量以外の寄生容量として、図６に示すスイッチＳＷ１のように入力容量Ｃｉｓｓ，出力容量Ｃｏｓｓ，帰還容量Ｃｒｓｓが素子内部に存在する。

このため、例えば図６に示すゲート駆動回路（図６ではスイッチＳＷ１に適用した場合の参照例）６０のように、放電用トランジスタＱおよびツェナーダイオードＤｚを単に並列接続した構成では、スイッチＳＷ１がターンオフ状態で過渡的な電圧が印加された場合に、ゲート駆動回路６０（ツェナーダイオードＤｚ等）に対して電流（後述のｉ１，ｉ２のような経路の電流）が流れ得る。

図６のゲート駆動回路６０の場合、放電用トランジスタＱやツェナーダイオードＤｚの他に、二次巻線Ｔ２の一端側Ｔｇの逆流を阻止するための第１，第２ダイオードＤ１，Ｄ２や、バイパス回路用の抵抗器Ｒ３や、静電気防止用の抵抗器Ｒ４を備えた構成となっている。また、放電用トランジスタＱのベースにおいて、抵抗器Ｒ１を介して二次巻線Ｔ２の他端側Ｔｓに接続した構成となっている。

抵抗器Ｒ１は、放電用トランジスタＱの電流増幅率ｈｆｅやベース電流の大きさ等を考慮して適宜適用する。例えば、抵抗器Ｒ１の抵抗値が大きい場合、放電用トランジスタＱにおいては、ベース電流が小さくなってしまう傾向となるものの、当該放電用トランジスタＱの電流増幅率ｈｆｅが大きければ、十分な量のコレクタ電流を流すことも可能となる。

一方、抵抗器Ｒ１の抵抗値が小さい場合、放電用トランジスタＱにおいては、ベース電流を大きくし易くなり、当該放電用トランジスタＱの電流増幅率ｈｆｅが小さくても、十分な量のコレクタ電流を流すことも可能となる。

このように、放電用トランジスタＱにおいて十分な量のコレクタ電流を流せる構成であれば、スイッチＳＷ１がターンオフ状態の場合に、当該スイッチＳＷ１のゲート容量に残存している電荷を十分放電できることとなる。

ここで、スイッチＳＷ１がターンオフ状態で、ツェナーダイオードＤｚがツェナー動作せずに寄生容量が存在（スイッチＳＷ１がターンオン状態の場合にツェナーダイオードＤｚがチャージされて存在）している状態の場合には、前述した帰還容量ＣｒｓｓとツェナーダイオードＤｚの寄生容量を介して、ループｉ１のような経路で電流が流れ得る。また、抵抗器Ｒ１の抵抗値が小さい場合には、ループｉ２のような経路でも電流が流れ得る。

ループｉ１，ｉ２に流れる電流の電流量が大きくなると、スイッチＳＷ１のゲート・ソース間の電圧も大きくなる。そして、当該電圧が所定のしきい値電圧を超えた場合には、スイッチＳＷ１の誤動作（例えば意に反したターンオン状態）や、当該スイッチＳＷ１の損傷等を引き起こすおそれがある。

なお、抵抗器Ｒ１において、抵抗値が比較的大きいものを適用することにより、ループｉ２の電流を抑制できるものの、放電用トランジスタＱのベース電流が小さくなってしまう傾向となる。したがって、当該放電用トランジスタＱの電流増幅率ｈｆｅが小さい場合には、当該放電用トランジスタＱの所望の機能を十分発揮できなくなるおそれがある（例えば、コレクタ電流を十分流すことが困難になってしまう）。

また、ゲート駆動回路６０をスイッチＳＷ１に適用した場合の過渡現象等について説明したが、当該ゲート駆動回路６０をスイッチＳＷ２に適用した場合も、同様の過渡現象等が起こり得る。

以上示した過渡現象等を踏まえて、ループｉ１，ｉ２のような経路で流れる電流を抑制し、当該電流の電流量が大きくなり過ぎないようにすることが好ましい。その一例としては、図６のゲート駆動回路６０のように放電用トランジスタＱおよびツェナーダイオードＤｚを単に並列接続した構成を適用するのではなく、以下に示す実施例１，２のように、ツェナーダイオードＤｚの接続位置を適宜変更した構成を適用することが挙げられる。

＜実施例１＞
図１に示すゲート駆動回路１０は、図３のスイッチＳＷ１，ＳＷ２それぞれに適用可能な構成の一例を説明するものである。なお、図３〜図６に示すものと同様のものには同一符号を付する等により、その詳細な説明を適宜省略する。また、ゲート駆動回路１０は、スイッチＳＷ１，ＳＷ２それぞれに同様に適用できるため、スイッチＳＷ１に適用した場合を適宜説明し、スイッチＳＷ２に適用した場合は適宜省略する。

図１のゲート駆動回路１０においては、パルストランスＰＴを備えた構成であり、そのパルストランスＰＴの一次巻線Ｔ１は図外のパルス電圧源に接続され、当該パルストランスＰＴの二次巻線Ｔ２はスイッチＳＷ１に接続される。

二次巻線Ｔ２においては、当該二次巻線Ｔ２の一端側ＴｇがスイッチＳＷ１のゲートに接続され、他端側ＴｓがスイッチＳＷ１のソースに接続される。これにより、一端側Ｔｇは、ゲート信号経路として機能できる構成となっている。

また、二次巻線Ｔ２において、一端側Ｔｇの中央部には、直列接続された第１，第２ダイオードＤ１，Ｄ２が、当該第１，第２ダイオードＤ１，Ｄ２の順で、スイッチＳＷ１のゲートに向かって順方向となるように、直列に挿入接続されている。

また、二次巻線Ｔ２の一端側Ｔｇと他端側Ｔｓとの間において、放電用トランジスタＱおよびツェナーダイオードＤｚが並列接続されている。

放電用トランジスタＱの接続構成において、エミッタは、一端側Ｔｇにおける第２ダイオードＤ２のカソード側に接続され、コレクタが、他端側Ｔｓに接続されている、ベースは、第１，第２ダイオードＤ１，Ｄ２の直列接続点ｐ１に接続、および抵抗器Ｒ１を介して他端側Ｔｓに接続されている。

抵抗器Ｒ１においては、放電用トランジスタＱの所望の機能を十分発揮できる範囲内で、比較的大きい抵抗値のものを適用することが挙げられる。

ツェナーダイオードＤｚの接続構成においては、カソードが、一端側Ｔｇにおける第１ダイオードＤ１のアノード側に接続され、アノードが、他端側Ｔｓに接続された構成となっている。

以上のように構成されたゲート駆動回路１０において、一次巻線Ｔ１が接続されている図外のパルス電圧源を適宜駆動して所望のパルスを発生し、当該パルスを一次巻線Ｔ１からＴ２に伝達させることにより、スイッチＳＷ１を適宜スイッチング動作させることが可能となる。

また、ツェナーダイオードＤｚを備えていることにより、ゲート抵抗器を装備しなくても、スイッチＳＷ１のゲート・ソース間の電圧のリンギングを抑制できる。そして、ゲート抵抗器を装備しない構成によれば、一端側Ｔｇにおいて抵抗を小さくし易くなり、スイッチＳＷ１のスイッチング動作の応答速度の向上にも貢献でき、負荷ＬＤに対して所望のパルスを供給し易くなる。

また、ツェナーダイオードＤｚにおいては、カソードが一端側Ｔｇにおける第１ダイオードＤ１のアノード側に接続された接続構成であるため、スイッチＳＷ１がターンオフ状態における図６のループｉ１のような経路の電流は、抑制（当該電流を、第１，第２ダイオードＤ１，Ｄ２によってブロックするように抑制）されることとなる。

また、抵抗器Ｒ１において、比較的大きい抵抗値のものを適用することにより、図６のループｉ２のような経路の電流も、抑制されることとなる。

ゆえに、ループｉ１，ｉ２のような経路で流れる電流について、電流量が大きくなり過ぎないようにでき、スイッチＳＷ１の誤動作が抑制されることとなる。

＜実施例２＞
図２に示すゲート駆動回路２０は、図３のスイッチＳＷ１，ＳＷ２それぞれに適用可能な構成の他例を説明するものである。なお、図１，図３〜図６に示すものと同様のものには同一符号を付する等により、その詳細な説明を適宜省略する。また、ゲート駆動回路２０においても、ゲート駆動回路１０と同様に、スイッチＳＷ１，ＳＷ２それぞれに同様に適用できるため、スイッチＳＷ１に適用した場合を適宜説明し、スイッチＳＷ２に適用した場合は適宜省略する。

図２のゲート駆動回路２０は、パルストランスＰＴの二次巻線Ｔ２の一端側Ｔｇに、第３ダイオードＤ３が挿入接続された構成となっている。具体的に、当該第３ダイオードＤ３は、一端側Ｔｇにおいて、放電用トランジスタＱのエミッタとの接続点ｐ２と、スイッチＳＷ１のゲートと、の間においてゲートに向かって順方向となるように、直列に挿入接続された構成となっている。

また、一端側Ｔｇにおいては、第３ダイオードＤ３のカソード側からアノード側にバイパスできるように、バイパス回路ＢＰが接続されており、当該バイパス回路ＢＰには、抵抗器Ｒ２が直列に挿入接続されている。

バイパス回路ＢＰにおいては、例えば第３ダイオードＤ３のターンオン状態における特性（Ｖｆ等）に応じて逆流（第３ダイオードＤ３のアノード側からカソード側への流れ）が生じ得るが、このような場合には、図２に示すように第４ダイオードＤ４を適用して逆流を阻止することが挙げられる。図２の第４ダイオードＤ４の場合、バイパス回路ＢＰにおいて、スイッチＳＷ１のゲートに向かって逆方向となるように直列に挿入接続されている。

抵抗器Ｒ２においては、スイッチＳＷ１のゲート容量に残存している電荷を十分放電（バイパス回路ＢＰを経由して放電用トランジスタＱで放電）できる範囲内で、比較的大きい抵抗値のものを適用することが挙げられる。

以上のように構成されたゲート駆動回路２０においては、ゲート駆動回路１０と同様に、一次巻線Ｔ１が接続されている図外のパルス電圧源を適宜駆動して所望のパルスを発生し、当該パルスを一次巻線Ｔ１からＴ２に伝達させることにより、スイッチＳＷ１を適宜スイッチング動作させることが可能となる。

また、ゲート駆動回路１０と同様の作用効果を奏する他に、以下に示すように第３ダイオードＤ３，バイパス回路ＢＰによる作用効果を奏する。

すなわち、スイッチＳＷ１がターンオフ状態における図６のループｉ１，ｉ２のような経路の電流は、それぞれバイパス回路ＢＰを経由することになるが、当該電流は、当該バイパス回路ＢＰの抵抗器Ｒ２の抵抗値の大きさに応じて、抑制されることとなる。

これにより、抵抗器Ｒ１の抵抗値を小さくし、放電用トランジスタＱのベース電流を大きくしても、図６のループｉ２のような経路の電流を十分抑制（抵抗器Ｒ２の抵抗値の大きさに応じて抑制）することが可能となる。また、使用できる放電用トランジスタＱのバリエーションが増えることにもなる。

以上、本発明において、記載された具体例に対してのみ詳細に説明したが、本発明の技術思想の範囲で多彩な変更等が可能であることは、当業者にとって明白なことであり、このような変更等が特許請求の範囲に属することは当然のことである。

１０，２０，５０…ゲート駆動回路
ＢＰ…バイパス回路
Ｄ１〜Ｄ４…第１〜第４ダイオード
Ｄｚ…ツェナーダイオード
ＥＶ…直流電源
ＬＤ…負荷
Ｐ１…パルス電源
ＰＴ…パルストランス
ｐ１…直列接続点
ｐ２…接続点
Ｑ…放電用トランジスタ
Ｒ１，Ｒ２，ｒ１，ｒ２…抵抗器
ＳＷ１，ＳＷ２…スイッチ（第１，第２の半導体スイッチング素子）
Ｔ１…一次巻線
Ｔ２…二次巻線
Ｔｇ…一端側
Ｔｓ…他端側

Claims

一次巻線がパルス電圧源に接続されるパルストランスと、
パルストランスの二次巻線一端側と二次巻線他端側との間において並列接続された放電用トランジスタおよびツェナーダイオードと、
を備え、
パルストランスの二次巻線一端側は、半導体スイッチング素子のゲートに接続され、
二次巻線一端側の中央部には、直列接続された第１，第２ダイオードが、当該第１，第２ダイオードの順で半導体スイッチング素子のゲートに向かって順方向となるように、直列に挿入接続され、
パルストランスの二次巻線他端側は、半導体スイッチング素子のソースに接続され、
放電用トランジスタは、
エミッタが、二次巻線一端側における第２ダイオードのカソード側に、接続され、
コレクタが、二次巻線他端側に接続され、
ベースが、第１，第２ダイオードの直列接続点に接続、および抵抗器を介して二次巻線他端側に接続され、
ツェナーダイオードは、
カソードが、二次巻線一端側における第１ダイオードのアノード側に、接続され、
アノードが、二次巻線他端側に接続され、
半導体スイッチング素子は、容量性のゲートを有した構造であり、
直流電源から負荷に供給される直流電力エネルギーをパルス状に変換することを特徴とする半導体スイッチング素子のゲート駆動回路。
パルストランスの二次巻線一端側は、
放電用トランジスタのエミッタとの接続点と、半導体スイッチング素子のゲートと、の間において、第３ダイオードが、ゲートに向かって順方向となるように直列に挿入接続され、
第３ダイオードのカソード側からアノード側にバイパスするバイパス回路が、接続されていることを特徴とする請求項１記載の半導体スイッチング素子のゲート駆動回路。
バイパス回路は、抵抗器が直列に挿入接続されていることを特徴とする請求項２記載の半導体スイッチング素子のゲート駆動回路。
半導体スイッチング素子は、ＳｉＣを用いて成るＭＯＳＦＥＴ構造であることを特徴とする請求項１〜３の何れかに記載の半導体スイッチング素子のゲート駆動回路。
負荷に対して直列接続される直流電源と、
容量性のゲートを有し、直流電源と負荷との間に直列に挿入接続される第１の半導体スイッチング素子と、
を備え、
第１の半導体スイッチング素子は、請求項１〜４の何れかに記載の半導体スイッチング素子のゲート駆動回路により、スイッチング動作することを特徴とするパルス電源。
容量性のゲートを有し、負荷に対して並列接続される第２の半導体スイッチング素子を、更に備え、
第２の半導体スイッチング素子は、請求項１〜４の何れかに記載の半導体スイッチング素子のゲート駆動回路により、スイッチング動作することを特徴とする請求項５記載のパルス電源。