JP2019140234A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2019140234A JP2019140234A JP2018021978A JP2018021978A JP2019140234A JP 2019140234 A JP2019140234 A JP 2019140234A JP 2018021978 A JP2018021978 A JP 2018021978A JP 2018021978 A JP2018021978 A JP 2018021978A JP 2019140234 A JP2019140234 A JP 2019140234A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- sic substrate
- nisi
- semiconductor device
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
【課題】本明細書は、SiC基板と電極の間にオーミック特性を得るためのNiSi層を有している半導体装置に関し、SiC基板の抗析強度を固める技術を提供する。【解決手段】半導体装置2は、SiC基板10と、SiC基板10の一方の面に接しているNiSi層3と、NiSi層3の基板10とは反対側の面に接しているMo層4と、Mo層4のNiSi層とは反対側の面に接している電極16を備えている。モリブデン(Mo)は、引張強度が比較的大きく、かつ、電気抵抗が小さい。そのような特性を有するMo層4を備えることで、電気特性を損なうことなく、抗折強度を高めることができる。【選択図】図1
Description
本明細書が開示する技術は、半導体装置に関する。特に、シリコンカーバイト(炭化珪素)の基板を用いた半導体装置に関する。
近年、シリコンカーバイトの基板を用いた半導体装置が注目を集めている。以下、説明の便宜上、シリコンカーバイトを「SiC」と表記する。SiC基板は、絶縁破壊電界強度がシリコン基板の約10倍であり、バンドギャップがシリコン基板の約3倍であり、大出力インバータなどへの応用が期待されている。
半導体装置の製造過程では、1枚のウエハ(SiC基板)に複数の半導体装置が形成された後、ダイシングによってウエハから個々の半導体装置が切り出される。ダイシングには、ブレードによる物理的なダイシングだけでなく、電気化学的なダイシングも利用される(例えば、特許文献1)。
一方、SiCはSi(シリコン)と比較するとオーミック特性を得難いため、裏面電極を形成する前にSiCの基板上にNiSi層(ニッケルシリサイド層)を形成し、SiC基板と電極の間に良好なオーミック特性を得ている。しかし、基板上のSiとNi(ニッケル)を反応させてNiSiを形成するためにアニール処理を行うと、NiSi層の抗析強度が低下する。これは、NiSi層が、熱反応の過程で表面の凹凸が大きくなり、その結果、層が脆弱になってしまうからであると推測される。抗析強度が低下すると、たとえばダイシング時にクラックが発生し易くなってしまう。
本明細書が開示する半導体装置は、シリコンカーバイト(SiC)の基板と、基板の一方の面に接しているニッケルシリサイド層(NiSi層)と、NiSi層の基板とは反対側の面に接しているタングステン層(W層)またはモリブデン層(Mo層)と、W層またはMo層のNiSi層とは反対側の面に接している電極を備えている。モリブデン(Mo)は、引張強度が比較的大きく、かつ、電気抵抗が小さい。そのような特性を有するMo層を備えることで、電気特性を損なうことなく、抗折強度を高めることができる。即ち、電気特性を損なうことなく、クラックの生じ難い半導体装置を提供することができる。Mo層に代えてW層を備えることでも同様の効果を得ることができる。
本明細書が開示する技術の詳細とさらなる改良は以下の「発明を実施するための形態」にて説明する。
図面を参照して実施例の半導体装置を説明する。図1に半導体装置2の断面図を示す。半導体装置2は、SiC基板(シリコンカーバイト基板)に形成されたトランジスタであり、具体的には、MOSFET(Metal Oxide Surface Field Effect Transistor)である。
以下では説明を簡便にするため幾つかの原子記号を用いるが、各原子記号の意味は次の通りである。Siはシリコンを表しており、SiCはシリコンカーバイト(炭化珪素)を表しており、Moはモリブデンを表しており、Niはニッケルを表しており、Wはタングステンを表しており、Cは炭素を表している。また、Auは金を表しており、Tiはチタンを表している。
半導体装置2は、SiC基板10の一方の面(おもて面)に設けられた表面電極31と、SiC基板10の他方の面(裏面)に設けられた裏面電極16を備えている。SiC基板10は、n型の不純物がドープされたn型の半導体であり、一部にp型の不純物を含むボディ層12を含んでいる。SiC基板10は、より詳細には、ボディ層12、ドリフト層13、バッファ層14、ドレイン層15に分かれている。ボディ層12、ドリフト層13、バッファ層14、ドレイン層15は、表面電極31の側から裏面電極16の側に向かってこの順に層状に形成されている。
ボディ層12は、SiC基板10の表層に設けられた層であり、p型の不純物がドープされた半導体領域である。ボディ層12は、表面電極31に接している。ドリフト層13、バッファ層14、ドレイン層15は、同じn型の半導体層であるが、不純物濃度が異なる。バッファ層14の不純物濃度はドリフト層13の不純物濃度よりも高く、ドレイン層15の不純物濃度はバッファ層14の不純物濃度よりも高い。
表面電極31の側からドリフト層13まで、ボディ層12を貫通するように、複数のトレンチが形成されており、そのトレンチの中にゲート電極32が設けられている。ゲート電極32と表面電極31の間は、層間絶縁膜34によって絶縁されている。
ボディ層12の表層にソース領域33が設けられている。ソース領域33は、ゲート電極32の両側に設けられているとともに、表面電極31に接するように設けられている。ソース領域33は、n型不純物がドープされたn型の半導体領域である。ソース領域33におけるn型不純物の濃度は十分に高く、表面電極31はソース領域33にオーミック接触している。
SiC基板10と裏面電極16の間には、NiSi層3、Mo層4が挟まれている。SiC基板10の裏面にNiSi層3が接している。NiSi層3のSiC基板10とは反対側の面にMo層4が接している。Mo層4のNiSi層3とは反対側の面に裏面電極16が接している。
SiCはSiと比較してオーミック特性を得難いため、Niと、SiC中のSiとの反応によりNiSi層3を形成する。NiSi層3を設けることで、SiC基板10と裏面電極16の間でオーミック特性を得ている。一方、NiSi層3は脆弱であり、SiC基板10の抗析強度を下げてしまう。
Mo層4は、NiSi層3と裏面電極16に挟まれている。Moは引張強度が高く、かつ、電気抵抗が比較的に低い。Mo層4は、半導体装置2の電気的特性に影響を与えることなく、SiC基板10の抗析強度を補強する。Mo層4を備えることで、複数の半導体装置2が形成されたウエハから個々の半導体装置2をダイシングする際に、クラックの発生を抑えることができる。
図2から図4を参照して半導体装置2の製造工程を説明する。以下では、主に、SiC基板10に裏面電極16を形成する工程を説明する。SiC基板10にボディ層12、ドリフト層13、バッファ層14、ドレイン層15を形成する工程や、トレンチやゲート電極32、表面電極31を形成する工程は従来と同じであるので説明は省略する。また、以下の図では、SiC基板10に設けられた各領域(ボディ層12やドリフト層13など)は図示を省略している。以下の図では、SiC基板10の裏面側が図中の上に位置するように、図1とは上下を反転させて描いてある。
(第1工程)まず、SiC基板10を所定の厚みに研削した後、一方の面(完成時に裏面となる面)に、第1Mo層8、Ni層7、第2Mo層4の積層膜を形成する(図2)。Mo層でNi層を挟んだ積層膜を形成することで、後の工程におけるシリサイド反応の際、NiSi層の表面にMoCやCが偏析することを防止できる。NiSi層の表面にMoCやCが偏析していると、MoCやCを除去するドライクリーニング工程が必要となる。しかし本明細書が開示する製造方法においては、Ni層をMo層で挟んだ積層膜を形成することで、ドライクリーニング工程を省くことができる。SiC基板10に接する第1Mo層8と、Ni層7の膜厚は、所望のNiSi層の厚み、及び、NiSi層の中のカーボンの偏析を評価した上で決定する。
複数の半導体装置2が形成されたウエハをダイシングする際にクラックができるだけ生じないようにするには、第2Mo層4の膜厚は300[nm]以上が好ましい。第1工程で得られたSiC基板を第1半製品2aと称する。
(第2工程)第1工程で得られた第1半製品2aにNiSi層3を形成するため、第1半製品2aをアニール処理する(図3)。アニール処理では、波長が355[nm]のレーザを使ったレーザアニールを採用する。SiC基板10と第1Mo層8の界面でレーザ光が吸収され、界面が加熱されることで、NiSi層3が形成されるとともに、MoC9が形成される、MoC9は、NiSi層3、及び、第2Mo層4の中に分布する。MoC9は、NiSi層3から第2Mo層4の中へと分布するので、NiSi層3の表面に集中して偏析することがない。なお、以下では、第2Mo層4を単にMo層4と称する。第2工程で得られたSiC基板を第2半製品2bと称する。
(第3工程)Mo層4の上にNi層5を形成し、その上にAu層6を形成する。Ni層5とAu層6は、スパッタリングで形成される。Ni層5とAu層6が裏面電極16に相当する。Ni層5とAu層6は、半導体装置2に端子をハンダ接合するのに必要とされる。以上でSiC基板10の裏面に裏面電極16が形成された半導体装置2が完成する。なお、前述したように、ここでは、SiC基板10の表層に形成されるボディ層12やドリフト層13、及び、ゲート電極32(図1参照)などの製造工程については省略した。
Mo層4を備えることで、SiC基板10の抗析強度が向上する。その結果、複数の半導体装置2が形成されたウエハから個々の半導体装置2をダイシングする際に、クラックの発生を抑えることができる。
Mo層4を備える利点を説明する。図5にいくつかの金属の物性を示す。図5に示されているように、Mo(モリブデン)は、引張強度が他の金属と比較して各段に高い。一方、Moは、他の金属と比較して電気抵抗が大きくない。Moは、半導体装置2の電気特性に大きな影響を与えることなく、SiC基板の抗析強度の向上に貢献する。
図6に、Mo層4の膜厚とSiC基板10の抗析強度の関係を示す。横軸はMo層4の膜厚を示しており、縦軸は抗析強度を示している。縦軸は、Mo層4を備えない場合の強度を1としたときの比率で強さを表している。Mo層4の厚みが300[nm]のとき、抗析強度は、Mo層4を備えない場合の1.2倍となっている。
Mo層4にはその他にも利点がある。NiSi層3と裏面電極16との間には、それらを密着させる密着層が必要であり、通常はTiが密着層として用いられる。Mo層4は、NiSi層3と裏面電極16の間の密着層として用いられるTi層の代替層にもなる。それゆえ、Mo層4を備えない半導体装置と比較して、裏面電極構造として層の数が増えることがない。即ち、実施例の半導体装置10は、裏面電極構造の層の数を増やすことなく、抗析強度を高めている。
また、一般に、NiSi層を形成する際、MoとNiの積層膜をアニールすることでMoCを形成し、NiSi層の中のカーボンの偏析を軽減させる技術が知られている。このとき、NiSi層の表面にMoCや未反応Cが層状に析出してしまうことがある。この層は、裏面電極の剥離を引き起す要因となり得るので、裏面電極を形成する前にNiSi層の表層をドライクリーニング(RFエッチング)により物理的に除去する必要がある。上記した製造方法では、Ni層7を第1Mo層8と第2Mo層4で挟んだ積層膜を形成し、アニールすることで、SiC基板10の上にNiSi層3を形成する。NiSi層3の上には未反応のMoで構成される第2Mo層4が残る。MoCや未反応のCは、NiSi層3の表面に層状に抗析することがなく、第2Mo層4の中に分散する。そのため、NiSi層の表層のドライクリーニング(RFエッチング)の工程が不要となる。
NiSi層の上に成膜する抗析強度を補強する膜は、引張強度と電気抵抗の特性から、W(タングステン)で代用可能である。ただし、Mo層4を有する半導体装置の製造方法と比較して、シリサイド反応で生じるMoCを除去するドライクリーニング工程が必要となる。以下、NiSi層の上にW層を有する半導体装置20の製造方法を説明する。
まず、SiC基板10を所定の厚みに研削した後、一方の面(完成時に裏面となる面)に、Mo層21とNi層22の積層膜を形成する(図7)。次に、NiSi層を形成するため、Mo層21とNi層22の積層膜が形成されたSiC基板10に対してレーザアニールによる熱処理を行う。このとき使用するレーザの波長は355[nm]である。SiC基板10とMo層21の界面でレーザ光が吸収され、界面が加熱されることで、NiSi層23が形成される。同時にMoC24が形成される、MoC24は、NiSi層23の中に分布するとともに、NiSi層23の表層に偏析する(図8)。
ドライクリーニング(RFエッチング)によりNiSi層23の表層に偏析しているMoC24を除去する。続いて、MoC24が除去されたNiSi層23の表面にW層25を成膜する(図9)。W層25の厚みは、先のMo層4と同様に、300[nm]以上であることが望ましい。
W層25の上にNi層5を形成し、その上にAu層6を形成する。Ni層5とAu層6は、スパッタリングで形成される。Ni層5とAu層6が裏面電極16となる。Ni層5とAu層6は、半導体装置2に端子をハンダ接合するのに必要とされる。以上でSiC基板10の裏面に裏面電極16が形成された半導体装置20が完成する。なお、ここでも、SiC基板10の表層に形成されるボディ層12やドリフト層13、及び、ゲート電極32(図1参照)などの製造工程については省略した。
W層25を備えることで、SiC基板10の抗析強度が向上する。それゆえ、複数の半導体装置20が形成されたウエハから個々の半導体装置20をダイシングする際に、クラックの発生を抑えることができる。
実施例の半導体装置2は、SiC基板10と、SiC基板10の一方の面(裏面)に接しているNiSi層3と、NiSi層3のSiC基板10とは反対側の面に接しているMo層4を備えている。Mo層4のNiSi層3とは反対側の面に電極(裏面電極16)が接している。NiSi層3によって、SiC基板10と裏面電極16との間のオーミック特性を確保するとともに、Mo層4によって抗析強度が向上する。また、実施例の半導体装置20は、Mo層4の代わりにW層25を備えている。この半導体装置20も、SiC基板10と裏面電極16との間のオーミック特性を確保するとともに、W層25によって抗析強度が向上する。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
2、20:半導体装置
3、23:NiSi層
4:第2Mo層(Mo層)
5、7、22:Ni層
6:Au層
8:第1Mo層
10:SiC基板
12:ボディ層
13:ドリフト層
14:バッファ層
15:ドレイン層
16:裏面電極
21:Mo層
25:W層
31:表面電極
32:ゲート電極
33:ソース領域
34:層間絶縁膜
3、23:NiSi層
4:第2Mo層(Mo層)
5、7、22:Ni層
6:Au層
8:第1Mo層
10:SiC基板
12:ボディ層
13:ドリフト層
14:バッファ層
15:ドレイン層
16:裏面電極
21:Mo層
25:W層
31:表面電極
32:ゲート電極
33:ソース領域
34:層間絶縁膜
Claims (1)
- シリコンカーバイトの基板と、
前記基板の一方の面に接しているニッケルシリサイド層と、
前記ニッケルシリサイド層の前記基板とは反対側の面に接しているタングステン層またはモリブデン層と、
前記タングステン層または前記モリブデン層の前記ニッケルシリサイド層とは反対側の面に接している電極と、
を備えることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018021978A JP2019140234A (ja) | 2018-02-09 | 2018-02-09 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018021978A JP2019140234A (ja) | 2018-02-09 | 2018-02-09 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2019140234A true JP2019140234A (ja) | 2019-08-22 |
Family
ID=67694427
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018021978A Pending JP2019140234A (ja) | 2018-02-09 | 2018-02-09 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2019140234A (ja) |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006024880A (ja) * | 2004-06-09 | 2006-01-26 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2007184571A (ja) * | 2005-12-08 | 2007-07-19 | Nissan Motor Co Ltd | 炭化珪素半導体装置、炭化珪素半導体装置の製造方法、炭化珪素半導体装置中の遷移金属シリサイドと金属膜との接合体及び炭化珪素半導体装置中の遷移金属シリサイドと金属膜との接合体の製造方法 |
JP2014204026A (ja) * | 2013-04-08 | 2014-10-27 | 株式会社デンソー | 炭化珪素半導体装置およびその製造方法 |
WO2015159984A1 (ja) * | 2014-04-18 | 2015-10-22 | 富士電機株式会社 | 半導体装置の製造方法 |
JP2015198131A (ja) * | 2014-03-31 | 2015-11-09 | 富士電機株式会社 | 炭化珪素半導体装置の製造方法 |
JP2017152667A (ja) * | 2016-02-24 | 2017-08-31 | 株式会社神戸製鋼所 | オーミック電極 |
-
2018
- 2018-02-09 JP JP2018021978A patent/JP2019140234A/ja active Pending
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006024880A (ja) * | 2004-06-09 | 2006-01-26 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2007184571A (ja) * | 2005-12-08 | 2007-07-19 | Nissan Motor Co Ltd | 炭化珪素半導体装置、炭化珪素半導体装置の製造方法、炭化珪素半導体装置中の遷移金属シリサイドと金属膜との接合体及び炭化珪素半導体装置中の遷移金属シリサイドと金属膜との接合体の製造方法 |
JP2014204026A (ja) * | 2013-04-08 | 2014-10-27 | 株式会社デンソー | 炭化珪素半導体装置およびその製造方法 |
JP2015198131A (ja) * | 2014-03-31 | 2015-11-09 | 富士電機株式会社 | 炭化珪素半導体装置の製造方法 |
WO2015159984A1 (ja) * | 2014-04-18 | 2015-10-22 | 富士電機株式会社 | 半導体装置の製造方法 |
JP2017152667A (ja) * | 2016-02-24 | 2017-08-31 | 株式会社神戸製鋼所 | オーミック電極 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9240451B2 (en) | Silicon carbide semiconductor device | |
JP5966556B2 (ja) | 半導体デバイスの製造方法 | |
US9159792B2 (en) | SiC semiconductor device and method for manufacturing the same | |
JP5408248B2 (ja) | 炭化珪素半導体装置およびその製造方法 | |
JP6387791B2 (ja) | 半導体装置の製造方法 | |
JP4967472B2 (ja) | 半導体装置 | |
US11715768B2 (en) | Silicon carbide components and methods for producing silicon carbide components | |
JP2018049990A (ja) | 半導体装置 | |
JP2017175115A (ja) | 炭化珪素半導体素子および炭化珪素半導体素子の製造方法 | |
US9543154B2 (en) | Method for manufacturing semiconductor device | |
JP6160541B2 (ja) | 炭化珪素半導体装置の製造方法 | |
JPWO2015155806A1 (ja) | 炭化珪素半導体装置の製造方法及び炭化珪素半導体装置 | |
JP2015103630A (ja) | 炭化珪素半導体装置の製造方法 | |
JP4091931B2 (ja) | SiC半導体装置およびSiC半導体装置の製造方法 | |
JP4087365B2 (ja) | SiC半導体装置の製造方法 | |
CN112652655A (zh) | 碳化硅半导体器件及其制造方法 | |
JP2017168672A (ja) | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 | |
JP6051573B2 (ja) | 半導体装置の製造方法 | |
JP2019140234A (ja) | 半導体装置 | |
WO2021261203A1 (ja) | 半導体装置およびその製造方法 | |
JP4087368B2 (ja) | SiC半導体装置の製造方法 | |
JP2017224694A (ja) | 炭化珪素半導体装置およびその製造方法 | |
JP6708087B2 (ja) | 半導体装置の製造方法 | |
US20180151364A1 (en) | Method of manufacturing semiconductor device | |
JP2017168679A (ja) | 炭化珪素半導体素子および炭化珪素半導体素子の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20201112 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20210929 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20211005 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20220405 |