JP2019102725A - 半導体装置 - Google Patents
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- 入力する電圧を減圧する機能を有する第1のチップと、該第1のチップの出力信号を信号処理する機能を有する第2のチップが、ダイパッド上に搭載され、各チップ電極間および各チップ電極と外部引出用のリード端子とがワイヤ接続され、封止樹脂により封止されている半導体装置において、
前記リード端子は、前記ダイパッドを挟んで対向して配置された複数のリード端子からなる第1のリード列と第2のリード列を構成していることと、
前記第1のリード列のリード端子は、少なくとも第1のリード端子と第2のリード端子と第3のリード端子とを備えていることと、
前記ダイパッド上に、前記第1のチップと前記第2のチップとを一組とする少なくとも第1の組と第2の組からなる複数のチップが搭載されていることと、
前記第1のリード端子と前記第2のリード端子は、前記第1の組の第1のチップ上に形成されたチップ電極の中の一部のチップ電極に接続し、該第1の組の第1のチップの別のチップ電極は、前記第1の組の第2のチップ上に形成されたチップ電極の中の一部のチップ電極あるいは前記第2のリード列のリード端子に接続し、前記第1の組の第2のチップの別のチップ電極は前記第2のリード列のリード端子に接続していることと、
前記第2のリード端子と前記第3のリード端子は、前記第2の組の第1のチップ上に形成されたチップ電極の中の一部のチップ電極に接続し、該第2の組の第1のチップの別のチップ電極は、前記第2の組の第2のチップ上に形成されたチップ電極の中の一部のチップ電極あるいは前記第2のリード列のリード端子に接続し、前記第2の組の第2のチップの別のチップ電極は前記第2のリード列のリード端子に接続していることと、
前記第1のリード端子と前記第2のリード端子間、および前記第3のリード端子と前記第2のリード端子間に、それぞれ前記第2のリード列の各リード端子に印加される電圧より高い電圧が印加可能となるように、該第1のリード列のリード端子間の寸法が前記第2のリード列のリード端子間の寸法より広く設定されていることと、
少なくとも前記第1のリード列のリード端子間に前記封止樹脂が充填されていることを特徴とする半導体装置。 - 入力する電圧を減圧する機能を有する第1のチップと、該第1のチップの出力信号を信号処理する機能を有する第2のチップが、ダイパッド上に搭載され、各チップ電極間および各チップ電極と外部引出用のリード端子とがワイヤ接続され、封止樹脂により封止されている半導体装置において、
前記リード端子は、前記ダイパッドを挟んで対向して配置された複数のリード端子からなる第1のリード列と第2のリード列を構成していることと、
前記第1のリード列のリード端子は、少なくとも第1のリード端子と第2のリード端子と第3のリード端子とを備えていることと、
前記第1のチップは抵抗素子を主な構成要素としていることと、
前記第2のチップはオペアンプを主な構成要素としていることと、
前記ダイパッド上に、前記第1のチップと前記第2のチップとを一組とする少なくとも第1の組と第2の組からなる複数のチップが搭載されていることと、
前記第1のリード端子と前記第2のリード端子は、方形の前記第1の組の第1のチップ上に形成された抵抗チップ電極であって該第1の組の第1のチップの前記第1のリード列側の一辺側に配置されている2つの抵抗チップ電極にそれぞれ接続し、該抵抗チップ電極より前記一辺側と対向する別の一辺側に配置されている別の抵抗チップ電極は、方形の前記第1の組の第2のチップ上に形成された前記第1の組の第1のチップ側の一辺側に配置されているオペアンプチップ電極あるいは前記第2のリード列のリード端子に接続し、別の前記オペアンプチップ電極は、前記第2のリード列のリード端子に接続していることと、
前記第2のリード端子と前記第3のリード端子は、方形の前記第2の組の第1のチップ上に形成された抵抗チップ電極であって該第2の組の第1のチップの前記第1のリード列側の一辺側に配置されている2つの抵抗チップ電極にそれぞれ接続し、該抵抗チップ電極より前記一辺側と対向する別の一辺側に配置されている別の抵抗チップ電極は、方形の前記第2の組の第2のチップ上に形成された前記第2の組の第1のチップ側の一辺側に配置されているオペアンプチップ電極あるいは前記第2のリード列のリード端子に接続し、別の前記オペアンプチップ電極は、前記第2のリード列のリード端子に接続していることと、
前記第1のリード端子と前記第2のリード端子間、および前記第3のリード端子と前記第2のリード端子間に、それぞれのリード端子間に印加される電圧を前記第1のチップに形成された抵抗素子により分圧し、前記第2のチップに形成された前記オペアンプの反転入力端子あるいは非反転入力端子のいずれかに出力し、前記第2のチップで信号処理した出力信号を前記第2のリード列のリード端子から出力することと、
前記第1のリード端子と前記第2のリード端子間、および前記第3のリード端子と前記第2のリード端子間に、それぞれ前記第2のリード列の各リード端子に印加される電圧より高い電圧が印加可能となるように、該第1のリード列のリード端子間の寸法が前記第2のリード列のリード端子間の寸法より広く設定されていることと、
少なくとも前記第1のリード列のリード端子間に前記封止樹脂が充填されていることを特徴とする半導体装置。 - 入力する電圧を減圧する機能を有する第1のチップと、該第1のチップの出力信号を信号処理する機能を有する第2のチップが、ダイパッド上に搭載され、各チップ電極間および各チップ電極と外部引出用のリード端子とがワイヤ接続され、封止樹脂により封止されている半導体装置において、
前記リード端子は、前記ダイパッドを挟んで対向して配置された複数のリード端子からなる第1のリード列と第2のリード列を構成していることと、
前記第1のリード列のリード端子は、少なくとも第1のリード端子と第2のリード端子と第3のリード端子とを備えていることと、
前記第1のチップは抵抗素子を主な構成要素とし、該抵抗素子は、第1の分圧抵抗列と、第2の分圧抵抗列と、帰還抵抗とを含んでいることと、
前記第2のチップはオペアンプを主な構成要素としていることと、
前記ダイパッド上に、前記第1のチップと前記第2のチップとを一組とする少なくとも第1の組と第2の組からなる複数のチップが搭載されていることと、
前記第1のリード端子と前記第2のリード端子は、方形の前記第1の組の第1のチップ上に形成された抵抗チップ電極であって該第1の組の第1のチップの前記第1のリード列側の一辺側に配置されている2つの抵抗チップ電極の一方の抵抗チップ電極に印加される電圧を分圧するための第1の組の第1の分圧抵抗列と、前記2つの抵抗チップ電極の別の抵抗チップ電極に印加される電圧を分圧するための第1の組の第2の分圧抵抗列にそれぞれ接続し、該抵抗チップ電極より前記一辺側と対向する別の一辺側に配置されている別の抵抗チップ電極のうち、前記第1の組の第1の分圧抵抗列の第1の分圧電圧を出力する第1の組の第1の直列接続点となる抵抗チップ電極と、前記第1の組の第2の分圧抵抗列の第2の分圧電圧を出力する第1の組の第2の直列接続点となる抵抗チップ電極とを、方形の前記第1の組の第2のチップ上に形成された前記第1の組の第1のチップ側の一辺側に配置されているオペアンプチップ電極のうち、前記オペアンプの反転入力端子あるいは非反転入力端子のいずれかとなるオペアンプチップ電極にそれぞれ接続し、前記第1の組の第2のチップ上に形成された前記第1の組の第1のチップ側の一辺側に配置されているオペアンプチップ電極のうち、前記オペアンプの出力端子となるオペアンプチップ電極と前記反転入力端子となるオペアンプチップ電極との間に前記帰還抵抗を接続し、別の前記オペアンプチップ電極は、前記第2のリード列のリード端子に接続し、前記第1のリード端子と前記第2のリード端子に印加される電圧を前記第1の組の第1の分圧抵抗列あるいは前記第1の組の第2の分圧抵抗列により分圧し、前記第1の組の第2のチップに形成された前記オペアンプの反転入力端子あるいは非反転入力端子のいずれかに出力し、前記第1の組の第2のチップで信号処理した出力信号を前記第2のリード列のリード端子から出力することと、
前記第2のリード端子と前記第3のリード端子は、方形の前記第2の組の第1のチップ上に形成された抵抗チップ電極であって該第2の組の第1のチップの前記第1のリード列側の一辺側に配置されている2つの抵抗チップ電極の一方の抵抗チップ電極に印加される電圧を分圧するための第2の組の第1の分圧抵抗列と、前記2つの抵抗チップ電極の別の抵抗チップ電極に印加される電圧を分圧するための第2の組の第2の分圧抵抗列にそれぞれ接続し、該抵抗チップ電極より前記一辺側と対向する別の一辺側に配置されている別の抵抗チップ電極のうち、前記第2の組の第1の分圧抵抗列の第1の分圧電圧を出力する第2の組の第1の直列接続点となる抵抗チップ電極と、前記第2の組の第2の分圧抵抗列の第2の分圧電圧を出力する第2の組の第2の直列接続点となる抵抗チップ電極とを、方形の前記第2の組の第2のチップ上に形成された前記第2の組の第1のチップ側の一辺側に配置されているオペアンプチップ電極のうち、前記オペアンプの反転入力端子あるいは非反転入力端子のいずれかとなるオペアンプチップ電極にそれぞれ接続し、前記第1の組の第2のチップ上に形成された前記第2の組の第1のチップ側の一辺側に配置されているオペアンプチップ電極のうち、前記オペアンプの出力端子となるオペアンプチップ電極と前記反転入力端子となるオペアンプチップ電極との間に前記帰還抵抗を接続し、別の前記オペアンプチップ電極は、前記第2のリード列のリード端子に接続し、前記第2のリード端子と前記第3のリード端子に印加される電圧を前記第2の組の第1の分圧抵抗列あるいは前記第2の組の第2の分圧抵抗列により分圧し、前記第2の組の第2のチップに形成された前記オペアンプの反転入力端子あるいは非反転入力端子のいずれかに出力し、前記第2の組の第2のチップで信号処理した出力信号を前記第2のリード列のリード端子から出力することと、
前記第1のリード端子と前記第2のリード端子間、および前記第3のリード端子と前記第2のリード端子間に、それぞれのリード端子間に印加される電圧を前記第1のチップに形成された抵抗素子により分圧し、前記第2のチップに形成された前記オペアンプの反転入力端子あるいは非反転入力端子のいずれかに出力し、前記第2のチップで信号処理した出力信号を前記第2のリード列のリード端子から出力することと、
前記第1のリード端子と前記第2のリード端子間、および前記第3のリード端子と前記第2のリード端子間に、それぞれ前記第2のリード列の各リード端子に印加される電圧より高い電圧が印加可能となるように、該第1のリード列のリード端子間の寸法が前記第2のリード列のリード端子間の寸法より広く設定されていることと、
少なくとも前記第1のリード列のリード端子間に前記封止樹脂が充填されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1の組の第1のチップ上あるいは前記第2の組の第1のチップ上の前記第2のリード列側の表面に、補助配線が配置されていることと、
前記第1の組の第2のチップ上あるいは前記第2の組の第2のチップ上に形成された前記別のチップ電極と前記第2のリード列のリード端子は、それぞれの組の前記補助電極を経由して接続していることを特徴とする半導体装置。 - 請求項2または3いずれか記載の半導体装置において、
前記第1の組の第1のチップ上あるいは前記第2の組の第1のチップ上の前記第2のリード列側の表面に、補助配線が配置されていることと、
前記別のオペアンプチップ電極と前記第2リード列のリード端子は、それぞれの組の前記補助配線を経由して接続していることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第2のリード列のいずれかのリード端子と前記第1の組あるいは第2の組の第1のチップ上に形成されたチップ電極、あるいは前記第2リード列のいずれかのリード端子と前記第1の組あるいは第2の組の前記第2のチップ上に形成されたチップ電極は、前記ダイパッド上に搭載された中継チップを経由して接続していることを特徴とする半導体装置。 - 請求項2または3いずれか記載の半導体装置において、
前記第2のリード列のいずれかのリード端子と前記第1の組あるいは第2の組の第1のチップ上に形成された抵抗チップ電極、あるいは前記第2リード列のいずれかのリード端子と前記第1の組あるいは第2の組の前記第2のチップ上に形成されたオペアンプチップ電極は、前記ダイパッド上に搭載された中継チップを経由して接続していることを特徴とする半導体装置。 - 請求項1乃至3いずれか記載の半導体装置において、前記第2のリード列に前記ダイパッドの吊りリードが配置されていることを特徴とする半導体装置。
- 請求項1乃至3いずれか記載の半導体装置において、前記ダイパッドの裏面側は、前記封止樹脂により樹脂封止されていることを特徴とする半導体装置。
- 請求項1乃至3いずれか記載の半導体装置において、前記第2のリード列のいずれかのリード端子は、前記ダイパッド上に搭載されたESD保護素子を備えた中継チップを経由して前記チップ電極、前記抵抗チップ電極あるいは前記オペアンプチップ電極と接続していることを特徴とする半導体装置。
- 請求項1乃至3いずれか記載の半導体装置において、前記第1の組あるいは第2の組の第1のチップと、該第1のチップに入力する電圧より低い電位に接続する前記ダイパッドあるいは第2のリード列のリード端子との間に平板状の誘電体部材を配置して、前記第1の組あるいは第2の組の第1のチップの容量と前記誘電体部材の容量とを直列に接続することを特徴とする半導体装置。
- 請求項1乃至3いずれか記載の半導体装置において、前記第1の組あるいは第2の組の第2のチップ上に形成されたチップ電極あるいはオペアンプチップ電極の一部が接続する前記第2のリード列のリード端子を前記入力する電圧より低い電位に接続し、前記ダイパッド上に前記誘電体部材を配置し、該誘電体部材上に前記第2のチップを配置して、前記第1の組あるいは第2の組の第1のチップの容量と前記誘電体部材の容量と前記第1の組あるいは第2の組の第2のチップの容量とを、それぞれの組で直列に接続することを特徴とする半導体装置。
- 請求項11または12いずれか記載の半導体装置において、前記第1の組あるいは第2の組の第2のチップ上に形成されたチップ電極あるいはオペアンプチップ電極の一部が接続する前記第2のリード列のリード端子を前記入力する電圧より低い電位に接続し、前記ダイパッド上に前記誘電体部材を配置し、該誘電体部材上に前記第1の組あるいは第2の組の第2のチップを配置して、前記第1の組あるいは第2の組の第1のチップの容量と前記誘電体部材の容量と前記第1の組あるいは第2の組の第2のチップの容量とを、それぞれの組で直列に接続することを特徴とする半導体装置。
- 請求項11乃至13いずれか記載の半導体装置において、前記誘電体部材は、前記第1の組あるいは第2の組の前記第1のチップあるいは前記第2のチップの裏面に一体形成された絶縁性樹脂層であることを特徴とする半導体装置。
- 請求項1乃至14いずれか記載の半導体装置において、前記第1の組の第1のチップと前記第2の組の第1のチップは、一体のチップで形成されていることを特徴とする半導体装置。
- 請求項1乃至15いずれか記載の半導体装置において、前記第2のリード端子が、前記第1の組の第1のチップのチップ電極に接続するリード端子と前記第2の組の第1のチップのチップ電極に接続するリード端子とに分離していることを特徴とする半導体装置。
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