JP2019079032A - パッケージ基板用フィルム、半導体パッケージ、ディスプレイ装置及びそれらの製造方法 - Google Patents
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Abstract
Description
Claims (20)
- 互いに対向する第1面及び第2面を含むフィルム基板と、
前記第1面上の、第1方向に沿って配列される入力端子及びテスト端子を含む半導体チップと、
前記第1面上の、前記入力端子から前記第1方向と交差する第2方向に延びる第1配線と、
前記第1面に沿って延びる第1延長部、前記第2面に沿って延びる第2延長部、及び前記フィルム基板を貫通して前記第1延長部と前記第2延長部とを接続する第1ビアを含む第2配線とを含み、
前記第1延長部は、前記テスト端子から前記第2方向に延びて前記第1ビアに接続され、
前記第2延長部は、前記第1ビアから前記第2面の縁まで延びる、ディスプレイ装置。 - 前記第2延長部が前記第2方向に延びる、請求項1に記載のディスプレイ装置。
- 前記第2延長部の少なくとも一部が前記第1配線と重なり合う、請求項1に記載のディスプレイ装置。
- 前記第1延長部が前記第1配線と重なり合わない、請求項1に記載のディスプレイ装置。
- 前記第1配線は前記第1面の縁に隣接する接続部を含み、
前記接続部の上面を露出させるレジスト膜をさらに含む、請求項1に記載のディスプレイ装置。 - 前記第2延長部の上面を完全に覆うレジスト膜をさらに含む、請求項1に記載のディスプレイ装置。
- 前記半導体チップはディスプレイ駆動チップ(Display Driver IC)を含む、請求項1に記載のディスプレイ装置。
- 前記第1配線に接続されるフレキシブルプリント回路(FPC:felxible printed circuit)をさらに含む、請求項1に記載のディスプレイ装置。
- 前記半導体チップが第1出力端子をさらに含み、
前記第1出力端子から延びる第3配線をさらに含む、請求項1に記載のディスプレイ装置。 - 前記第1配線に接続されるプリント回路(printed circuit)と、
前記第3配線に接続されるディスプレイパネルとをさらに含む、請求項9に記載のディスプレイ装置。 - 前記半導体チップが第2出力端子をさらに含み、
前記第2出力端子から延びる第4配線と、
前記第3配線及び前記第4配線に接続されるディスプレイパネルとをさらに含む、請求項9に記載のディスプレイ装置。 - 互いに隣接するパッケージ領域及び第1テスト領域を含むフィルム基板であって、互いに対向する第1面及び第2面を含むフィルム基板と、
前記パッケージ領域の前記第1面上の、第1方向に沿って配列される第1チップパッド及び第2チップパッドを含む半導体チップと、
前記第1テスト領域の前記第2面上の第1テストパッドと、
前記パッケージ領域の前記第1面及び前記第1テスト領域の前記第1面上の、前記第1チップパッドから前記第1方向と交差する第2方向に延びる第1配線と、
前記第2チップパッドと前記第1テストパッドとを接続する第2配線とを含み、
前記第2配線は、前記半導体チップと前記第1テスト領域との間のパッケージ領域を貫通する第1ビアを含む、半導体パッケージ。 - 前記第1チップパッドが入力端子であり、前記第2チップパッドがテスト端子である、請求項12に記載の半導体パッケージ。
- 前記第2配線は、前記パッケージ領域の前記第1面に沿って延びる第1延長部と、前記パッケージ領域の前記第2面に沿って延びる第2延長部とをさらに含み、
前記第1延長部は、前記第1チップパッドと前記第1ビアとを接続し、
前記第2延長部は、前記第1ビアと前記第1テストパッドとを接続する、請求項12に記載の半導体パッケージ。 - 前記第1テスト領域の前記第2面上の第2テストパッドをさらに含み、
前記第1配線が前記第1チップパッドと前記第2テストパッドとを接続する、請求項12に記載の半導体パッケージ。 - 前記フィルム基板は、前記第1テスト領域から離隔されて前記パッケージ領域に隣接する第2テスト領域をさらに含み、
前記半導体チップは、前記第1チップパッドと前記第2方向に沿って配列される第3チップパッドをさらに含み、
前記第2テスト領域の前記第2面上の第2テストパッドと、
前記第3チップパッドと前記第2テストパッドとを接続する第3配線とをさらに含む、請求項12に記載の半導体パッケージ。 - パッケージ領域及び前記パッケージ領域の両側にそれぞれ隣接する第1テスト領域及び第2テスト領域を含むフィルム基板であって、互いに対向する第1面及び第2面を含むフィルム基板と、
前記パッケージ領域の前記第1面内のチップ実装領域と、
前記チップ実装領域内の第1配線端子を含む第1配線と、
前記チップ実装領域内の第2配線端子を含む第2配線であって、前記第1配線端子と前記第2配線端子が第1方向に沿って配列される第2配線と、
前記チップ実装領域内の第3配線端子を含む第3配線であって、前記第1配線端子と前記第3配線端子が、前記第1方向と交差する第2方向に沿って配列される第3配線と、
前記第1テスト領域の前記第2面上の第1テストパッド及び第2テストパッドと、
前記第2テスト領域の前記第2面上の第3テストパッドとを含み、
前記第1配線は、前記第1テスト領域を貫通する第1ビアを含んで、前記第1テストパッドに接続され、
前記第2配線は、前記チップ実装領域と前記第1テスト領域との間の前記パッケージ領域を貫通する第2ビアを含んで、前記第2テストパッドに接続され、
前記第3配線は、前記第3テストパッドに接続される、パッケージ基板用フィルム。 - 前記第3配線は、前記パッケージ領域を貫通する第3ビアを含んで、前記第3テストパッドに接続される、請求項17に記載のパッケージ基板用フィルム。
- 前記チップ実装領域内の第4配線端子を含む第4配線をさらに含み、
前記第4配線端子は、前記第1配線端子と前記第3配線端子との間に配置される、請求項17に記載のパッケージ基板用フィルム。 - 前記第1テストパッドと前記第2テストパッドが前記第2方向に沿って配列される、請求項17に記載のパッケージ基板用フィルム。
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