JP2019033204A - 半導体装置の製造方法および半導体装置 - Google Patents
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Abstract
【課題】半導体装置の特性を向上させる。【解決手段】本発明の半導体装置の製造方法は、第1窒化物半導体層S1よりなるバッファ層と、第2窒化物半導体層S2よりなるチャネル層と、第3窒化物半導体層S3よりなる障壁層とを順次積層し、さらに、その上に第4窒化物半導体層S4を積層する。そして、第4窒化物半導体層S4の第1領域1A上に、ゲート絶縁膜GIおよびゲート電極GEの積層体を形成し、第4窒化物半導体層S4および積層体上に窒化シリコン膜を形成する。このように、ゲート電極GEの両側の第4窒化物半導体層S4において、窒化シリコン膜との接触処理を施すことにより、2DEG抑制機能を低下させ、第4窒化物半導体層S4の形成後に消失していた2DEGを復活させることができる。この2DEG抑制機能の低下は、窒化シリコン膜を除去した後も維持される。【選択図】図1
Description
本発明は、半導体装置の製造方法および半導体装置に関し、例えば、窒化物半導体を用いた半導体装置に好適に利用できるものである。
GaN系窒化物半導体は、SiやGaAsに比べてワイドバンドギャップで、高い電子移動度を有するため、高耐圧、高出力、高周波用途でのトランジスタへの応用が期待されており、近年、盛んに開発が進められている。このようなトランジスタの中でも、ノーマリオフ特性を有するトランジスタは有用であり、ノーマリオフ特性を持たせるための構造が検討されている。
例えば、特許文献1には、下地層と、電子供給層と、2次元電子ガス解消層と、第1の絶縁膜と、ゲート電極とを備える半導体装置が開示されている。
本発明者は、窒化物半導体を用いた半導体装置の研究開発に従事しており、半導体装置の特性向上について、鋭意検討している。特に、ノーマリオフ特性を持たせるためのトランジスタの構造(メサ型MOS構造)について検討している。
そして、窒化物半導体を用いた半導体装置の研究開発過程において、後述するように、メサ部(2次元電子ガス解消層)に、窒化シリコン膜を接触させると、解消した2DEGが復活するという現象を見出した。
さらに、メサ型MOS構造のトランジスタにおいては、後述するように、メサ部を加工する際のダメージに起因する不具合が確認された。
そこで、本発明者は、上記現象を利用しつつ、新しいタイプの窒化物半導体を用いた半導体装置により、上記不具合を解消し、特性の良好な半導体装置を提供するに至った。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される一実施の形態に示される半導体装置の製造方法は、(a)第1窒化物半導体層上に、第2窒化物半導体層を形成する工程、(b)前記第2窒化物半導体層上に、第3窒化物半導体層を形成する工程、を有する。さらに、(c)前記第3窒化物半導体層上に、第4窒化物半導体層を形成する工程、(d)前記第4窒化物半導体層の第1領域上に第1膜を形成する工程、(e)前記第4窒化物半導体層および前記第1膜上に窒化シリコン膜を形成する工程、を有する。そして、前記(b)工程の後、前記第2窒化物半導体層と第3窒化物半導体層との界面近傍に2次元電子ガスが生じ、前記(c)工程の後、前記2次元電子ガスが消失し、前記(e)工程の後、前記第1領域の両側の第2領域において、前記2次元電子ガスが復活する。
本願において開示される一実施の形態に示される半導体装置の製造方法は、(a)第1窒化物半導体層上に、第2窒化物半導体層を形成する工程、(b)前記第2窒化物半導体層上に、第3窒化物半導体層を形成する工程、(c)前記第3窒化物半導体層上に、第4窒化物半導体層を形成する工程、を有する。さらに、(d)前記第4窒化物半導体層の第1領域上に第1膜を形成する工程、(e)前記第4窒化物半導体層および前記第1膜上に窒化シリコン膜を形成する工程、(f)前記窒化シリコン膜を除去する工程、を有する。そして、前記第2窒化物半導体層の電子親和力は、前記第1窒化物半導体層の電子親和力以上であり、前記第3窒化物半導体層の電子親和力は、前記第1窒化物半導体層の電子親和力より小さく、前記第4窒化物半導体層の電子親和力は、前記第1窒化物半導体層の電子親和力より大きい。
本願において開示される一実施の形態に示される半導体装置は、第1窒化物半導体層と、その上に形成された第2窒化物半導体層と、その上に形成された第3窒化物半導体層と、その上に形成され、かつ、第1領域と、前記第1領域の両側に位置する第2領域とを有する第4窒化物半導体層と、を有する。さらに、前記第4窒化物半導体層上で、かつ、前記第1領域の一方の側の前記第2領域に形成されたソース電極と、前記第4窒化物半導体層上で、かつ、前記第1領域の他方の側の前記第2領域に形成されたドレイン電極と、前記第4窒化物半導体層の前記第1領域の上方に形成されたゲート電極と、を有する。そして、前記第2窒化物半導体層の電子親和力は、前記第1窒化物半導体層の電子親和力以上であり、前記第3窒化物半導体層の電子親和力は、前記第1窒化物半導体層の電子親和力より小さく、前記第4窒化物半導体層の電子親和力は、前記第1窒化物半導体層の電子親和力より大きい。
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等(個数、数値、量、範囲等を含む)についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材(部位)が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
(実施の形態1)
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
図1は、本実施の形態の半導体装置の概略構成を示す断面図である。
図1に示す半導体装置は、窒化物半導体を用いたMOS型の電界効果トランジスタ(MOSFET;Metal-Oxide-Semiconductor Field Effect Transistor、MISFETともいう)である。また、高電子移動度トランジスタ(HEMT:High Electron Mobility Transistor)とも呼ばれる。
本実施の形態の半導体装置においては、図1に示すように、基板SUB上に、第1窒化物半導体層S1、第2窒化物半導体層S2、第3窒化物半導体層S3および第4窒化物半導体層S4が順次形成されている。
第2窒化物半導体層S2は、第1窒化物半導体層S1と電子親和力(EA)が等しいか、または、第1窒化物半導体層S1より電子親和力が大きい(EAS1≦EAS2)。
第3窒化物半導体層S3は、第1窒化物半導体層S1より電子親和力が小さい(EAS1>EAS3)。
第4窒化物半導体層S4は、第1窒化物半導体層S1より電子親和力が大きい(EAS4>EAS1)。
第1窒化物半導体層S1は、バッファ層とも呼ばれ、例えば、AlGaNよりなる。また、第2窒化物半導体層S2は、チャネル層とも呼ばれ、例えば、GaNよりなる。また、第3窒化物半導体層S3は、障壁層(電子供給層)と呼ばれ、例えば、AlGaNよりなる。但し、第1窒化物半導体層S1よりAl組成が大きい。
ここで、第4窒化物半導体層S4は、例えば、i−GaNよりなる。即ち、この第4窒化物半導体層S4には、意図的なn型不純物やp型不純物のドープは行われていない。また、この第4窒化物半導体層S4は、ほぼ厚さが均一な層である。また、この第4窒化物半導体層S4のうち、第1領域1Aに位置する部分を第1部S4a、第1領域の両側の第2領域2Aに位置する部分を第2部S4bとする。
そして、第4窒化物半導体層S4の第1領域1A上には、ゲート絶縁膜GIを介してゲート電極GEが形成されている。また、第4窒化物半導体層S4上であり、第1領域1Aの一方の側の第2領域2Aには、ソース電極SEが形成され、第4窒化物半導体層S4上であり、第1領域1Aの他方の側の第2領域2Aには、ドレイン電極DEが形成されている。別の言い方をすれば、第4窒化物半導体層S4の第1部S4a上には、ゲート絶縁膜GIを介してゲート電極GEが形成されている。また、第4窒化物半導体層S4の第1部S4aの一方の側の第2部S4bには、ソース電極SEが形成され、他方の側の第2部S4bには、ドレイン電極DEが形成されている。
第4窒化物半導体層S4の第2部S4bは、窒化シリコン膜と接触した履歴のある膜である。この第2部S4bを、“窒化シリコン接触部”という場合がある。一方、第4窒化物半導体層S4の第1部S4aは、窒化シリコン膜と接触した履歴のない膜である。この第1部S4aを、“窒化シリコン非接触部”という場合がある。
ここで、第2窒化物半導体層(チャネル層)S2と第3窒化物半導体層(障壁層)S3の界面近傍であって、第2窒化物半導体層S2側においては、2DEG(2次元電子ガス)が発生する。そして、第4窒化物半導体層S4は、上記2DEGを抑制する機能を有する。2DEGを抑制する機能とは、2DEG(2次元電子ガス)の濃度を低下させる機能とも言える。このため、第4窒化物半導体層S4は、2DEG抑制層(2DEG解消層)とも言われる。しかしながら、本実施の形態においては、第4窒化物半導体層S4の第2部S4bにおいて、前述した窒化シリコン膜との接触により、2DEG抑制機能が低下している。このため、第4窒化物半導体層S4の第2部S4bにおいて、2DEGが発生している。
よって、ゲート電極GEに所定の電圧(閾値電圧)を印加した場合に、ゲート電極GEの下方に、チャネルが形成され、2DEG間がこのチャネルにより導通し、トランジスタがオン状態となる。即ち、ノーマリオフ動作を実現することができる。
このように、本実施の形態においては、第4窒化物半導体層S4の第2部S4bにおいては、前述した窒化シリコン膜との接触により、2DEG抑制機能を低下させ、2DEGを発生させることにより、ノーマリオフ構成を実現しているため、第4窒化物半導体層S4の第2領域2Aを除去し、2DEGを発生させる、いわゆる、メサ型MOS構造(図4参照)と比較し、後述する利点を有する。
上記利点を説明する前に、まず、窒化シリコン膜との接触による第4窒化物半導体層S4の2DEG抑制機能の低下について、以下の実施例1、2に基づいて説明する。
(実施例1)
図2は、本実施例における試験デバイスの処理工程を示す図であり、図3は、試験デバイスのCV特性の測定工程を示す図であり、図4は、比較例デバイスのCV特性の測定工程を示す図である。また、図5は、試験デバイスおよび比較例デバイスのCV特性の測定結果を示す図である。
図2は、本実施例における試験デバイスの処理工程を示す図であり、図3は、試験デバイスのCV特性の測定工程を示す図であり、図4は、比較例デバイスのCV特性の測定工程を示す図である。また、図5は、試験デバイスおよび比較例デバイスのCV特性の測定結果を示す図である。
図2(a)に示すように、基板(図示せず)に、第1窒化物半導体層S1、第2窒化物半導体層S2および第3窒化物半導体層S3を順次形成する。第3窒化物半導体層S3の形成後においては、第2窒化物半導体層S2と第3窒化物半導体層S3の界面であって、第2窒化物半導体層S2側に、ピエゾ分極(格子定数差に起因)および自発分極による2DEG(2次元電子ガス)が発生する。
次いで、図2(b)に示すように、第3窒化物半導体層S3上に第4窒化物半導体層S4を形成すると、2DEGが消失する。次いで、図2(c)に示すように、第4窒化物半導体層S4上に窒化シリコン膜SNを形成する。次いで、図2(d)に示すように、窒化シリコン膜SNを除去する。次いで、第4窒化物半導体層S4上に、第1電極EL1となるAu膜を形成し、パターニングすることにより、第1電極EL1を形成する(図3参照)。第4窒化物半導体層S4上およびサンプル片側面に、In膜を形成することにより、第2電極EL2を形成する。このようにして試験デバイスを作製した。
一方、比較例デバイスは、次のように作製した(図4参照)。まず、基板上に、第1窒化物半導体層S1、第2窒化物半導体層S2、第3窒化物半導体層S3および第4窒化物半導体層S4を順次形成する。次いで、第4窒化物半導体層S4上に、第1電極EL1となるAu膜を形成し、パターニングすることにより、第4窒化物半導体層S4よりなるメサ部Mと第1電極EL1との積層体を形成する。第3窒化物半導体層S3上およびサンプル片側面に、In膜を形成することにより、第2電極EL2を形成する。この比較例デバイスの場合、第1電極EL1の両側の第4窒化物半導体層S4が除去されているため、2DEGが生じ、いわゆる、メサ型のショットキーダイオード(図4参照)となる。
上記試験デバイスおよび比較例デバイスのそれぞれについて、第1、第2電極(EL1、EL2)間のCV特性を測定した。その結果を、図5に示す。図5において、横軸は電圧(V)であり、縦軸は容量(C)である。
図5のグラフD1は、比較例デバイスのCV特性である。また、グラフD2は、試験デバイスのCV特性である。グラフD1(比較例デバイス)においては、電圧が0V、即ち、熱平衡状態(0V)においては、容量が検出されず、2DEGが存在していないことが分かる。そして、正の電圧を印加することで2DEGが発生し、容量が検出されている。
これに対し、グラフD2(試験デバイス)においては、電圧が0V、即ち、熱平衡状態(0V)においては、容量が検出され、2DEGが存在していることが分かる。そして、負の電圧を印加することで2DEGが消失し、容量が検出されなくなる。
このように、本実施例の結果から、第4窒化物半導体層S4上に窒化シリコン膜SNを形成すると、第4窒化物半導体層S4の2DEG抑制機能が低下し、2DEGが発生することが判明した。そして、この2DEG抑制機能の低下は、窒化シリコン膜SNを除去した後も維持されることが判明した。
よって、本実施の形態の半導体装置(図1)においては、ゲート電極GEの両側の第4窒化物半導体層S4を除去することなく、ゲート電極GEの両側の第4窒化物半導体層S4において、窒化シリコン膜との接触処理を施すことにより、2DEG抑制機能を低下させ(2DEGの濃度を低下させ)、第4窒化物半導体層S4の形成後に消失していた2DEGを復活させることができる。よって、メサ部を形成しない、“プレーナ構造”のトランジスタを実現することができる。
(実施例2)
図2、図3を参照しながら説明した試験デバイスと同様にして各種デバイスを作製し、2DEG復活の有無を検討した。図6にその結果を示す。
図2、図3を参照しながら説明した試験デバイスと同様にして各種デバイスを作製し、2DEG復活の有無を検討した。図6にその結果を示す。
図6に示す最上段は、デバイスNo.を示す。デバイス0は、上記実施例1の試験デバイスに対応する。前述したとおり、接触処理に用いた膜は、窒化シリコン膜(SiN)である。具体的には、プラズマCVD(Chemical Vapor Deposition)法を用いて成膜し、成膜温度400℃で、90nmの膜厚の窒化シリコン膜を用いた。この場合、前述したとおり、2DEGの復活が確認された。なお、デバイス0の、第1窒化物半導体層S1であるAlGaN(Al組成比5%)は、1μm、第2窒化物半導体層S2であるGaNは、40nm、第3窒化物半導体層S3であるAlGaN(Al組成比22%)は、14nmおよび第4窒化物半導体層S4であるi−GaNは、25nmである。
上記試験デバイス(デバイス0)の接触処理に用いた膜を図6に示すように代えて各デバイス(デバイス1〜6)を作製し、2DEGの復活の有無を確認した。
デバイス1では、接触処理に、常圧CVD法を用い、成膜温度400℃で、90nmの膜厚となるよう成膜した酸化シリコン膜(SiO2)を用いた。この場合、2DEGの復活は確認されなかった。
デバイス2では、接触処理に、スパッタリング法を用い、90nmの膜厚となるよう成膜した窒化シリコン膜(SiN)を用いた。この場合、2DEGの復活は確認された。
デバイス3では、接触処理に、スパッタリング法を用い、90nmの膜厚となるよう成膜し、酸化シリコン膜(SiO2)を用いた。この場合、2DEGの復活は確認されなかった。
デバイス4では、接触処理に、LPCVD(Low Pressure Chemical Vapor Deposition)法を用い、成膜温度800℃で、45nmまたは90nmの膜厚となるよう成膜した窒化シリコン膜(SiN)を用いた。この場合、膜厚90nmの場合は、2DEGの復活は確認されたが、膜厚45nmの場合は、2DEGの復活は確認されなかった。
デバイス5では、接触処理に、LPCVD法を用い、成膜温度800℃で、90nmの膜厚となるよう成膜した酸化シリコン膜(SiO2)を用いた。この場合、2DEGの復活は確認されなかった。
デバイス6では、接触処理に、ALD(Atomic Layer Deposition)法を用い、成膜温度300℃で、100nmの膜厚となるよう成膜した酸化アルミニウム(Al2O3)を用いた。この場合、2DEGの復活は確認されなかった。
このように、膜の接触処理による第4窒化物半導体層S4の2DEG抑制機能の低下は、窒化シリコン膜に特有のものであることが判明した。また、窒化シリコン膜であれば、成膜方法や条件によらず、第4窒化物半導体層S4の2DEG抑制機能の低下を引き起こすことが判明した。また、窒化シリコン膜の膜厚としては、45nmでは効力が小さく、45nmを超えることが好ましく、90nm以上がより好ましいことが判明した。
(好適な窒化シリコン膜について)
膜の接触処理において、2DEGの復活が確認された、上記プラズマCVDで形成された窒化シリコン膜の特性について、FTIR(Fourier Transform Infrared Spectroscopy)を用いて確認した。窒化シリコン膜中には、Si−H結合、N−H結合が含まれている。このうち、上記窒化シリコン膜において、Si−H/N−H比を求めたところ、0.3以上0.45以下であることが判明した。そこで、上記膜の接触処理においては、窒化シリコン膜のなかでも、Si−H/N−H比が、0.3以上0.45以下の窒化シリコン膜を用いることが好ましい。また、上記窒化シリコン膜の成膜後(除去後も含む)の窒化物半導体層(S1〜S4)中の水素濃度は、上記窒化シリコン膜の成膜前の窒化物半導体層(S1〜S4)中の水素濃度より高く、3倍〜6倍となる傾向が見られた。
膜の接触処理において、2DEGの復活が確認された、上記プラズマCVDで形成された窒化シリコン膜の特性について、FTIR(Fourier Transform Infrared Spectroscopy)を用いて確認した。窒化シリコン膜中には、Si−H結合、N−H結合が含まれている。このうち、上記窒化シリコン膜において、Si−H/N−H比を求めたところ、0.3以上0.45以下であることが判明した。そこで、上記膜の接触処理においては、窒化シリコン膜のなかでも、Si−H/N−H比が、0.3以上0.45以下の窒化シリコン膜を用いることが好ましい。また、上記窒化シリコン膜の成膜後(除去後も含む)の窒化物半導体層(S1〜S4)中の水素濃度は、上記窒化シリコン膜の成膜前の窒化物半導体層(S1〜S4)中の水素濃度より高く、3倍〜6倍となる傾向が見られた。
次いで、図36、図37を参照しつつ、本実施の形態(図1)の半導体装置の利点について詳細に説明する。図36は、比較例の半導体装置の構成を示す断面図である。なお、実施の形態1(図1)と同様の箇所には、同様の符号を付し、その説明を省略する。
図36に示す比較例の半導体装置は、基板上に順次積層された、第1窒化物半導体層S1、第2窒化物半導体層S2および第3窒化物半導体層S3を有する。そして、第3窒化物半導体層S3の一部の上には、第4窒化物半導体層S4よりなるメサ部(GaNキャップ)Mが形成されている。そして、このメサ部M上には、ゲート絶縁膜GIを介してゲート電極GEが形成されている。
また、ゲート電極GEの両側の第3窒化物半導体層S3上には、それぞれソース電極SE、ドレイン電極DEが形成されている。
この比較例の半導体装置においては、ゲート電極GEの下方においては、第4窒化物半導体層(2DEG解消層)S4の2DEG抑制機能により2DEGの発生が抑制されている。また、ゲート電極GEの両側の領域においては、第4窒化物半導体層(2DEG解消層)S4が形成されていない(除去されている)ため、2DEGが維持されている。
図37は、比較例の半導体装置における、メサ部の膜厚と第4窒化物半導体層S4が除去された領域の2DEGシート抵抗との関係を示す図である。横軸は、メサ部(GaNキャップ)の厚さ(nm)であり、縦軸は、2DEGシート抵抗(Ω/seq.)である。
この比較例の半導体装置において、図37に示すように、メサ部(GaNキャップ)の厚さを大きくすると、第4窒化物半導体層S4が除去された領域の2DEGシート抵抗が上昇した。これらのウェハは、メサ部(GaNキャップ)Mの厚さのみを変えているので、第4窒化物半導体層S4が除去された領域の2DEGシート抵抗は変わらないはずである。これに対し、実際には、図37に示すように、2DEGシート抵抗の上昇が見られた。これは、厚い第4窒化物半導体層S4をエッチングして、メサ部Mを形成する際、エッチングダメージにより2DEGシート抵抗が増加したものと考えられる。
また、メサ部(2DEG抑制層)Mにゲート電極GEによる電界が印加された状態では、メサ部の側壁(メサ部の端部)を伝い、ゲート絶縁膜GIとメサ部Mとの間に生じる不所望なチャネルを通る電流経路が生じる。
このように、比較例の半導体装置においては、メサ部Mを形成する際のエッチングダメージによる、2DEGシート抵抗の増加やオン抵抗の増加が問題となる。
これに対し、本実施の形態の半導体装置においては、メサ部を形成しない、“プレーナ構造”のトランジスタであるため、2DEGシート抵抗増加によるオン抵抗の増加の問題と不所望なチャネルを通る電流経路の問題を解消でき、トランジスタ特性の向上を図ることができる。
次いで、図7〜図21を参照しながら、本実施の形態の半導体装置をさらに詳細に説明する。
[構造説明]
図7は、本実施の形態の半導体装置の構成を示す断面図である。図8は、本実施の形態の半導体装置の構成を示す平面図である。図7の断面図は、例えば、図8のA−A部に対応する。
図7は、本実施の形態の半導体装置の構成を示す断面図である。図8は、本実施の形態の半導体装置の構成を示す平面図である。図7の断面図は、例えば、図8のA−A部に対応する。
図7に示す半導体装置においては、基板SUB上に、第1窒化物半導体層S1、第2窒化物半導体層S2、第3窒化物半導体層S3および第4窒化物半導体層S4が順次形成されている。そして、第4窒化物半導体層S4は、第1領域1Aに位置する第1部S4aと、第1領域の両側の第2領域2Aに位置する第2部S4bとを有する。第4窒化物半導体層S4の第2部S4bは、窒化シリコン膜と接触した履歴のある膜(窒化シリコン接触部)であり、第1部S4aは、窒化シリコン膜と接触した履歴のない膜(窒化シリコン非接触部)である。
そして、第4窒化物半導体層S4の第1部S4a上には、ゲート絶縁膜GIを介してゲート電極GEが形成されている。また、第4窒化物半導体層S4の第1部S4aの一方の側の第2部S4bには、ソース電極SEが形成され、他方の側の第2部S4bには、ドレイン電極DEが形成されている。ここでは、ソース電極SEは、ゲート電極GEの一方の側の層間絶縁膜IL1中に形成されたコンタクトホールC1内と、その上部に配置され、ドレイン電極DEは、ゲート電極GEの他方の側の層間絶縁膜IL1中に形成されたコンタクトホールC1内と、その上部に配置されている。ソース電極SE、ドレイン電極DE上には、絶縁膜IL2が形成されている。なお、基板SUB上に、核生成層および高抵抗バッファ層を形成した後、第1〜第4窒化物半導体層(S1〜S4)を順次形成してもよい。
基板SUBとしては、例えば、(111)面が露出しているシリコン(Si)からなる半導体基板を用いることができる。基板SUBとしては、上記シリコンの他、SiCやサファイアなどからなる基板を用いてもよい。また、GaNからなる基板を用いてもよく、この場合、核生成層を省略してもよい。
核生成層は、窒化物半導体層からなる。核生成層としては、例えば、窒化アルミニウム(AlN)層を用いることができる。高抵抗バッファ層は、窒化物半導体に対し深い準位を形成する不純物を添加した1層もしくは複数層の窒化物半導体層からなる。例えば、複数層の窒化物半導体層からなる超格子構造体(超格子層ともいう)として、窒化ガリウム(GaN)層と窒化アルミニウム(AlN)層との積層膜(AlN/GaN膜)を、繰り返し積層した超格子構造体を高抵抗バッファ層として用いることができる。
なお、通常、基板SUB上の窒化物半導体層(III−V族の化合物半導体層)は、すべてIII族元素面成長で形成する。
前述したように、基板SUB上には、第1窒化物半導体層S1、第2窒化物半導体層S2、第3窒化物半導体層S3および第4窒化物半導体層S4が順次形成されている。
第2窒化物半導体層S2は、第1窒化物半導体層S1と電子親和力(EA)が等しいか、または、第1窒化物半導体層S1より電子親和力が大きい(EAS1≦EAS2)。
第3窒化物半導体層S3は、第1窒化物半導体層S1より電子親和力が小さい(EAS1>EAS3)。
第4窒化物半導体層S4は、第1窒化物半導体層S1より電子親和力が大きい(EAS4>EAS1)。
第1窒化物半導体層S1は、バッファ層とも呼ばれ、例えば、AlGaNよりなる。また、第2窒化物半導体層S2は、チャネル層とも呼ばれ、例えば、GaNよりなる。また、第3窒化物半導体層S3は、障壁層(電子供給層)と呼ばれ、例えば、AlGaNよりなる。但し、第1窒化物半導体層S1よりAl組成が大きい。例えば、第1窒化物半導体層S1のAl組成は、0〜10%であり、より好ましくは、3〜8%である。また、例えば、第3窒化物半導体層S3のAl組成は、15〜30%であり、より好ましくは、18〜22%である。また、第4窒化物半導体層(キャップ層)S4は、ノンドープ層であり、例えば、i−GaNよりなるが、第1窒化物半導体層S1よりもAl組成の低いAlGaNを使ってもよい。また、第4窒化物半導体層S4としてInGaNを使ってもよい。
また、第4窒化物半導体層S4の第1部S4a上には、ゲート絶縁膜GIを介してゲート電極GEが形成されている。第1部S4aの平面形状は、Y方向に長辺を有する矩形状である(図8参照)。そして、第1部S4aの両側(周囲)には、第2部S4bが設けられている(図7参照)。
ゲート絶縁膜GIおよびゲート電極GEの積層体の平面形状は、Y方向に長辺を有する矩形状である(図8参照)。ゲート電極GEの幅(X方向の長さ、ドレイン電極からソース電極へ電流が流れる方向、即ち、ゲート長方向の長さ)Lgは、第1部S4aの幅(X方向の長さ)と同程度である。
また、ゲート電極GE上には、層間絶縁膜IL1が形成されている。この層間絶縁膜IL1は、下層膜IL1aと上層膜IL1bの積層膜である。また、第4窒化物半導体層S4の第2部S4b上には、ソース電極SEまたはドレイン電極DEが形成されている。例えば、層間絶縁膜IL1中には、コンタクトホール(接続孔)C1が形成され、このコンタクトホールC1の内部および上部には、ソース電極SEおよびドレイン電極DEが配置される。このソース電極SEおよびドレイン電極DE上には、絶縁膜IL2が形成されている。この絶縁膜IL2は、下層膜IL2aと上層膜IL2bの積層膜である。
図8に示すように、ドレイン電極DEの平面形状は、Y方向に長辺を有する矩形状である。また、ソース電極SEの平面形状は、Y方向に長辺を有する矩形状である。ドレイン電極DEの下には、ドレイン電極DEと第4窒化物半導体層(第2部S4b)S4との接続部(接続領域)となるコンタクトホールC1が配置されている。このコンタクトホールC1の平面形状は、Y方向に長辺を有する矩形状である。ソース電極SEの下には、ソース電極SEと第4窒化物半導体層(第2部S4b)S4との接続部(接続領域)となるコンタクトホールC1が配置されている。このコンタクトホールC1の平面形状は、Y方向に長辺を有する矩形状である。
そして、ドレイン電極DEとソース電極SEとの間には、ゲート電極GEが配置されている。前述したようにゲート電極GEは、Y方向に長辺を有する矩形状である。
また、図8に示すように、ドレイン電極DE、ゲート電極GEおよびソース電極SEは、繰り返して複数配置されている。
即ち、ドレイン電極DEの平面形状は、Y方向に長辺を有する矩形状である。複数のライン状のドレイン電極DEが、X方向に一定の間隔を置いて配置されている。また、ソース電極SEの平面形状は、Y方向に長辺を有する矩形状である。複数のライン状のソース電極SEが、X方向に一定の間隔を置いて配置されている。そして、複数のソース電極SEのそれぞれと、複数のドレイン電極DEのそれぞれは、X方向に沿って互い違いに配置されている。そして、ドレイン電極DEの下のコンタクトホールC1とソース電極SEの下のコンタクトホールC1との間には、ゲート電極GEが配置されている。
また、複数のドレイン電極DEは、ドレインパッド(端子部ともいう)DPにより接続される。このドレインパッドDPは、ドレイン電極DEの一端側(例えば、図8における、上部)において、X方向に延在するように配置される。言い換えれば、X方向に延在するドレインパッドDPからY方向に突き出るように複数のドレイン電極DEが配置される。このような形状を、櫛形形状と言うことがある。
複数のソース電極SEは、ソースパッド(端子部ともいう)SPにより接続される。このソースパッドSPは、ソース電極SEの他端側(例えば、図8における、下部)において、X方向に延在するように配置される。言い換えれば、X方向に延在するソースパッドSPからY方向に突き出るように複数のソース電極SEが配置される。このような形状を、櫛形形状と言うことがある。
複数のゲート電極GEは、ゲート線GLにより接続される。このゲート線GLは、ゲート電極GEの一端側(例えば、図8における、下部)において、X方向に延在するように配置される。言い換えれば、X方向に延在するゲート線GLからY方向に突き出るように複数のゲート電極GEが配置される。なお、ゲート線GLは、例えば、ゲート線GLのX方向の両側(例えば、図8における、右側および左側)に設けられたゲートパッドGPと接続される。
なお、ゲート電極GEおよびゲート線GLの下方には、ゲート絶縁膜GIを介して、第4窒化物半導体層S4の第1部S4aが配置されている。
そして、上記ソース電極SE、ドレイン電極DEおよびゲート電極GEは、主として、素子分離領域ISOで囲まれた活性領域AC上に配置されている。活性領域ACの平面形状は、X方向に長辺を有する略矩形状である。一方、ドレインパッドDP、ゲート線GL、ソースパッドSPは、素子分離領域ISO上に配置されている。活性領域ACとソースパッドSPとの間に、ゲート線GLが配置されている。素子分離領域ISOは、イオン注入等によりホウ素(B)や窒素(N)などのイオン種が打ち込まれ、窒化物半導体層において結晶性が破壊された領域である。
[製法説明]
次いで、図9〜図20を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図9〜図20は、本実施の形態の半導体装置の製造工程を示す断面図である。
次いで、図9〜図20を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図9〜図20は、本実施の形態の半導体装置の製造工程を示す断面図である。
図9に示すように、基板SUBを準備し、第1〜第3窒化物半導体層(S1〜S3)を順次形成する。基板SUBとして、例えば、(111)面が露出しているシリコン(Si)からなる半導体基板を用いる。なお、基板SUBとしては、上記シリコンの他、SiCやサファイアなどからなる基板を用いてもよい。また、GaNからなる基板を用いてもよい。なお、通常、基板SUB上にこの後形成される窒化物半導体層(III−V族の化合物半導体層)は、すべてIII族元素面成長(即ち、本件の場合、ガリウム面成長あるいはアルミ面成長)で形成する。なお、基板SUB上に、核生成層および高抵抗バッファ層を形成した後、第1〜第3窒化物半導体層(S1〜S3)を順次形成してもよい。核生成層として、例えば、窒化アルミニウム(AlN)層を用いることができ、この層は、例えば、有機金属気相成長(MOCVD:Metal Organic Chemical Vapor Deposition)法を用いた、エピタキシャル成長により形成することができる。また、高抵抗バッファ層として、窒化ガリウム(GaN)層と窒化アルミニウム(AlN)層との積層膜(AlN/GaN膜)を、繰り返し積層した超格子構造体を用いることができ、この超格子構造体は、例えば、窒化ガリウム(GaN)層と、窒化アルミニウム(AlN)層とを、交互に有機金属気相成長法を用いてエピタキシャル成長させることにより形成することができる。
次いで、基板SUB上に、第1窒化物半導体層(バッファ層)S1として、AlGaN層(Al組成比5%)を有機金属気相成長法などを用いて、1μm程度エピタキシャル成長させる。AlGaN層の構成元素比については、例えば、AlXGa1−XNとする場合に、Xを0以上0.1以下(0≦X≦0.1)の範囲で調整することができる。Al組成比5%の場合、X=0.05である。このAlGaN層は、例えば、ノンドープ層である。即ち、意図的なn型不純物やp型不純物のドープは行われていない。
次いで、第1窒化物半導体層S1上に、第2窒化物半導体層(チャネル層)S2として、GaN層を有機金属気相成長法などを用いて、40nm程度エピタキシャル成長させる。
次いで、第2窒化物半導体層S2上に、第3窒化物半導体層(障壁層)S3として、AlGaN層(Al組成比22%)を有機金属気相成長法などを用いて、14nm程度エピタキシャル成長させる。AlGaN層の構成元素比については、例えば、AlZGa1−ZNとする場合に、ZをXより大きく0.3未満(X<Z<0.3)とする。
ここで、第2窒化物半導体層(チャネル層)S2と、第3窒化物半導体層(障壁層)S3との界面であって、第2窒化物半導体層S2側には、前述したように、2DEG(2次元電子ガス)が発生する。
次いで、図10に示すように、第3窒化物半導体層S3上に、第4窒化物半導体層S4として、GaN層を有機金属気相成長法などを用いて、25nm程度エピタキシャル成長させる。この第4窒化物半導体層S4の成膜により、上記2DEGが消失する。この第4窒化物半導体層S4による2DEG抑制機能を発揮するためには、その膜厚は、少なくとも15nm以上であることが好ましい。この第4窒化物半導体層S4の膜厚は、例えば、15nm〜150nmの範囲で調整することができる。
なお、第1〜第4窒化物半導体層S1〜S4は、例えば、キャリアガスと原料ガスを、装置内に導入しながら、層を成長させる。原料ガスには、窒化物半導体層(ここでは、AlGaN層やGaN層)の構成元素を含むガスを用いる。例えば、AlGaN層の成膜の際には、Al、Ga、Nの原料ガスとして、トリメチルアルミニウム(TMAl)、トリメチルガリウム(TMG)、アンモニアをそれぞれ用いる。また、例えば、GaN層の成膜の際には、Ga、Nの原料ガスとして、トリメチルガリウム(TMG)、アンモニアをそれぞれ用いる。このように、エピタキシャル成長法によれば、原料ガスの流量を調整することで、各層の構成元素比を容易に、また、精度よく調整することができる。また、エピタキシャル成長法によれば、原料ガスを切り換えることで、異なる元素構成の層を容易に連続して成膜することができる。
次いで、図10に示す断面には表れない素子分離領域(ISO)を形成する(図8参照)。例えば、第4窒化物半導体層S4上を絶縁膜などの保護膜で覆い、この保護膜上に、フォトリソグラフィ処理により、素子分離領域を開口するフォトレジスト膜(図示せず)を形成する。次いで、このフォトレジスト膜をマスクとして、ホウ素イオンを保護膜を介して打ち込むことにより、素子分離領域(ISO)を形成する。このように、ホウ素(B)や窒素(N)などのイオン種が打ち込まれることにより、窒化物半導体層において結晶性が破壊され、素子分離領域(ISO)が形成される。
例えば、ホウ素イオンを、第1〜第4窒化物半導体層S1〜S4からなる積層体中の一部に、1×1014(1E14)〜4×1014(1E14)cm−2程度の密度で打ち込む。打ち込みエネルギーは、例えば、100〜200keV程度である。なお、打ち込みの深さ、即ち、素子分離領域(ISO)の底部は、例えば、第3窒化物半導体層(障壁層)S3の底面より下に位置するように、ホウ素イオンの打ち込み条件を調整する。このようにして、素子分離領域(ISO)を形成する。この素子分離領域(ISO)で囲まれた領域が活性領域ACとなる。図8に示すように、この活性領域ACは、略矩形状である。この後、プラズマ剥離処理などにより上記フォトレジスト膜を除去し、さらに、保護膜を除去する。
次いで、図11に示すように、第4窒化物半導体層S4上に、ゲート絶縁膜GIとなる絶縁膜と、ゲート電極GEとなる導電性膜を順次形成する。例えば、第4窒化物半導体層S4上に、ゲート絶縁膜GI用の絶縁膜として、酸化アルミニウム膜(Al2O3膜)をALD法などを用いて60nm程度の膜厚で堆積する。ゲート絶縁膜GI用の絶縁膜としては、酸化アルミニウム膜の他、酸化シリコン膜や、酸化シリコン膜よりも誘電率の高い高誘電率膜を用いてもよい。高誘電率膜として、SiN膜、SiON膜(酸窒化シリコン膜)、ZrO2膜(酸化ジルコニウム膜)、HfO2膜(酸化ハフニウム膜)、ハフニウムアルミネート膜、HfON膜(ハフニウムオキシナイトライド膜)、HfSiO膜(ハフニウムシリケート膜)、HfSiON膜(ハフニウムシリコンオキシナイトライド膜)、HfAlO膜のようなハフニウム系絶縁膜を用いてもよい。
次いで、例えば、ゲート絶縁膜GI用の絶縁膜上に、ゲート電極GE用の導電性膜として、例えば、TiN(窒化チタン)膜を、スパッタリング法などを用いて100nm程度の膜厚で堆積する。導電性膜の構成材料や膜厚は適宜調整可能である。ゲート電極GE用の導電性膜として、TiNの他、BまたはPなどのドーパントを添加した多結晶シリコンを用いてもよい。また、Ti、Al、Ni、Pt、Au、およびこれらのSi化合物や、N化合物を用いてもよい。また、これらの材料膜を積層した多層膜を用いてもよい。例えば、導電性膜として、上記Ni膜上に、Au膜を積層した膜を用いてもよい。
次いで、フォトリソグラフィ処理により、ゲート電極GE用の導電性膜上のゲート電極GEの形成領域(第1領域1A)に、フォトレジスト膜PR1を形成する。このフォトレジスト膜PR1をマスクとして、ゲート電極GE用の導電性膜およびゲート絶縁膜GI用の絶縁膜をエッチングする。例えば、塩素系ガスを用いたドライエッチングにより、TiN膜および酸化アルミニウム膜をエッチングする。酸化アルミニウム膜は、リン酸系エッチャントを用いたウエットエッチングで除去してもよい。なお、マスクとしては、パターニングされた絶縁膜(例えば、酸化シリコン膜)などを用いてもよい。この後、プラズマ剥離処理などによりフォトレジスト膜PR1を除去する。これにより、図12に示すように、第4窒化物半導体層S4上に、ゲート絶縁膜GIを介してゲート電極GEが形成される。
次いで、図13に示すように、ゲート電極GE上を含む第4窒化物半導体層S4上に、窒化シリコン膜SNをプラズマCVD法などを用いて90nm程度の膜厚で堆積する。
これにより、ゲート電極GEの下方の、窒化シリコン膜SNと接触していない第4窒化物半導体層S4よりなる第1部(窒化シリコン非接触部)S4aが形成され、その両側(第2領域2A)に、第2部(窒化シリコン接触部)S4bが形成される。即ち、窒化シリコン膜SNと接触することにより第4窒化物半導体層S4の2DEG抑制機能が失われ、窒化シリコン膜SNと、第4窒化物半導体層S4との接触領域において、2DEGが復活する。次いで、図14に示すように、窒化シリコン膜SNをエッチングにより除去する。ここで、第4窒化物半導体層S4の2DEG抑制機能の低下は、窒化シリコン膜SNの除去後においても維持され、第2部S4bの下方においては2DEGが発生したままである。上記処理に用いられる窒化シリコン膜SNの膜厚は、45nmを超えることが好ましく、90nm以上がより好ましいことから、例えば、50nm〜150nmの範囲で調整することができる。
これにより、ゲート電極GEの下方の、窒化シリコン膜SNと接触していない第4窒化物半導体層S4よりなる第1部(窒化シリコン非接触部)S4aが形成され、その両側(第2領域2A)に、第2部(窒化シリコン接触部)S4bが形成される。即ち、窒化シリコン膜SNと接触することにより第4窒化物半導体層S4の2DEG抑制機能が失われ、窒化シリコン膜SNと、第4窒化物半導体層S4との接触領域において、2DEGが復活する。次いで、図14に示すように、窒化シリコン膜SNをエッチングにより除去する。ここで、第4窒化物半導体層S4の2DEG抑制機能の低下は、窒化シリコン膜SNの除去後においても維持され、第2部S4bの下方においては2DEGが発生したままである。上記処理に用いられる窒化シリコン膜SNの膜厚は、45nmを超えることが好ましく、90nm以上がより好ましいことから、例えば、50nm〜150nmの範囲で調整することができる。
次いで、図15、図16に示すように、ゲート電極GE上に、層間絶縁膜IL1を形成する。例えば、層間絶縁膜IL1のうち、下層膜(IL1a)として、窒化シリコン膜をCVD法などを用いて100nm程度堆積する(図15)。次いで、窒化シリコン膜上に、上層膜(IL1b)として、酸化シリコン膜をCVD法などを用いて1μm程度堆積する(図16)。なお、窒化シリコン膜の成膜を省略し、酸化シリコン膜のみで層間絶縁膜IL1を構成してもよい。酸化シリコン膜としては、オルトケイ酸テトラエチル(Tetraethyl orthosilicate)を原料としても用いた、いわゆるTEOS膜を用いてもよい。
次いで、図17に示すように、フォトリソグラフィおよびエッチング技術を用いて、層間絶縁膜IL1中に、コンタクトホールC1を形成する。例えば、層間絶縁膜IL1上に、ソース電極接続領域およびドレイン電極接続領域にそれぞれ開口部を有するフォトレジスト膜PR2を形成する。次いで、このフォトレジスト膜PR2をマスクとして、層間絶縁膜IL1をエッチングすることにより、コンタクトホールC1を形成する。なお、下層膜(IL1a)として形成される窒化シリコン膜は、上記エッチングの際のエッチングストッパーとして機能する。よって、下層膜(IL1a)としては、上層膜(IL1b)とのエッチング選択比が取れる膜であれば、窒化シリコン膜以外の膜(例えば、上層膜と成膜方法の異なる酸化シリコン膜)でもよい。即ち、上層膜IL1bが優先的にエッチングされる条件でエッチングを行い、下層膜IL1aが露出した段階で、下層膜IL1aが優先的にエッチングされる条件でエッチングを行う。これにより、精度良く、コンタクトホールC1を形成することができる。このエッチングにより、上記コンタクトホールC1の底面に、第4窒化物半導体層S4の第2部S4bが露出する。この後、プラズマ剥離処理などによりフォトレジスト膜PR2を除去する。
次いで、図18、図19に示すように、コンタクトホールC1中および層間絶縁膜IL1上に、ソース電極SEおよびドレイン電極DEを形成する。例えば、図18に示すように、コンタクトホールC1内を含む層間絶縁膜IL1上に導電性膜10を形成する。例えば、導電性膜10として、Al/Ti膜を形成する。例えば、コンタクトホールC1内を含む層間絶縁膜IL1上に、Ti膜を、スパッタリング法などを用いて16nm程度の膜厚で形成し、さらに、その上に、Al膜をスパッタリング法などを用いて2μm程度の膜厚で形成する。次いで、熱処理を施す。例えば、550℃、30分間の熱処理を行う。これにより、導電性膜(Al/Ti膜)10とその下層の層との間のオーミックコンタクトを取ることができる。
次いで、図19に示すように、導電性膜(Al/Ti膜)上の、ソース電極SE、ドレイン電極DEの形成領域にフォトレジスト膜PR3を形成し、このフォトレジスト膜PR3をマスクとして、導電性膜(Al/Ti膜)10をエッチングする。例えば、Cl2を主成分とするガスを用いたドライエッチングにより、導電性膜(Al/Ti膜)10をエッチングする。これにより、ソース電極SE、ドレイン電極DEを形成することができる。なお、導電性膜(Al/Ti膜)10のパターニングを行った後、熱処理を施してもよい。
このソース電極SEおよびドレイン電極DEを構成する導電性膜の構成材料や膜厚は適宜調整可能である。このような導電性膜としては、窒化物半導体層とオーミック接触する材料を用いることが好ましい。
この後、プラズマ剥離処理などによりフォトレジスト膜PR3を除去した後、ソース電極SE、ドレイン電極DE上を含む層間絶縁膜IL1上に、絶縁膜(保護膜)IL2を形成する。例えば、図20に示すように、絶縁膜(保護膜)IL2のうち、下層膜(パッシベーション膜ともいう)IL2aとして、窒化シリコン膜をCVD法などを用いて100nm程度堆積する。次いで、窒化シリコン膜上に、上層膜IL2bとして、ポリイミド膜を塗布法などを用いて7μm程度堆積する。
なお、ソース電極SEおよびドレイン電極DEと接続される多層の配線を形成した後、最上層配線上に、上記ポリイミド膜などを有する絶縁膜(保護膜)を形成してもよい。この後、ゲートパッドGP、ソースパッドSP、ドレインパッドDPなど(図8参照)の外部との電気的接続が必要な領域において、上記絶縁膜(ポリイミド膜および窒化シリコン膜の積層膜)を除去し、下層の導電性膜(配線)の一部を露出させ、パッド部(図示せず)を形成する。
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
(実施の形態2)
実施の形態1においては、ゲート絶縁膜GI用の絶縁膜とゲート電極GE用の導電性膜のエッチングを一度に行ったが、これらのエッチングを別工程としてもよい。そして、ゲート電極GEの端部下に、フィールドプレート絶縁膜を配置してもよい。
実施の形態1においては、ゲート絶縁膜GI用の絶縁膜とゲート電極GE用の導電性膜のエッチングを一度に行ったが、これらのエッチングを別工程としてもよい。そして、ゲート電極GEの端部下に、フィールドプレート絶縁膜を配置してもよい。
[構造説明]
図21は、本実施の形態の半導体装置の構成を示す断面図である。図21に示すように、本実施の形態の半導体装置において、ゲート電極GEの端部の下方にフィールドプレート絶縁膜FPが形成されている以外の構成は、実施の形態1(図7)に示す半導体装置と、同様であるため、その説明を省略する。
図21は、本実施の形態の半導体装置の構成を示す断面図である。図21に示すように、本実施の形態の半導体装置において、ゲート電極GEの端部の下方にフィールドプレート絶縁膜FPが形成されている以外の構成は、実施の形態1(図7)に示す半導体装置と、同様であるため、その説明を省略する。
本実施の形態の半導体装置は、ゲート絶縁膜GIおよび第4窒化物半導体層S4の第2部S4b上に形成され、ゲート絶縁膜GI上に開口部を有するフィールドプレート絶縁膜FPを有する。そして、フィールドプレート絶縁膜FPの開口部を覆うように設けられたゲート電極GEを有する。この開口部の幅(X方向の長さ)は、ゲート電極GEの幅(X方向の長さ)より小さい(図28参照)。このため、ゲート電極GEの端部下には、フィールドプレート絶縁膜FPが配置されることとなり、半導体装置の耐圧を向上させることができる。このフィールドプレート絶縁膜FPは、例えば、窒化シリコン膜よりなる。
本実施の形態においても、ゲート絶縁膜GIの下方には、第1部(窒化シリコン非接触部)S4aが配置され、その両側に、第2部(窒化シリコン接触部)S4bが配置されている。
このため、本実施の形態の半導体装置は、メサ部を形成しない、“プレーナ構造”のトランジスタとなり、実施の形態1で説明したメサ部を加工する際のダメージに起因する不具合を解消することができ、半導体装置の特性を向上させることができる。
また、本実施の形態の半導体装置においては、ゲート電極GEの端部下にフィールドプレート絶縁膜FPを有しているため、半導体装置の耐圧を向上させることができる。
[製法説明]
次いで、図22〜図33を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図22〜図33は、本実施の形態の半導体装置の製造工程を示す断面図である。なお、実施の形態1と同様の工程については、その説明を省略する。
次いで、図22〜図33を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図22〜図33は、本実施の形態の半導体装置の製造工程を示す断面図である。なお、実施の形態1と同様の工程については、その説明を省略する。
まず、実施の形態1において説明した第1〜第4窒化物半導体層(S1〜S4)が順次形成された基板SUBを準備する(図9、図10参照)。次いで、実施の形態1と同様にして素子分離領域(ISO)を形成する(図8参照)。なお、この素子分離領域(ISO)は、後述する図22等の断面には表れない。
次いで、図22に示すように、実施の形態1と同様に、第4窒化物半導体層S4上に、ゲート絶縁膜GI用の絶縁膜として、酸化アルミニウム膜(Al2O3膜)をALD法などを用いて60nm程度の膜厚で堆積する。次いで、フォトリソグラフィ処理により、ゲート絶縁膜GI用の絶縁膜上の第1領域1Aに、フォトレジスト膜PR11を形成する。本実施の形態においては、ゲート絶縁膜GIの形成領域が、第1領域1Aとなり、その両側の領域が第2領域2Aとなる。このフォトレジスト膜PR11をマスクとして、ゲート絶縁膜GI用の絶縁膜をエッチングする。なお、マスクとしては、パターニングされた絶縁膜(例えば、酸化シリコン膜)などを用いてもよい。この後、プラズマ剥離処理などによりフォトレジスト膜PR11を除去する。これにより、第4窒化物半導体層S4上に、ゲート絶縁膜GIが形成される。このゲート絶縁膜GIの幅(X方向の長さ)を“L1”とする。
次いで、図23に示すように、ゲート絶縁膜GI上を含む第4窒化物半導体層S4上に、窒化シリコン膜SNをプラズマCVD法などを用いて90nm程度の膜厚で堆積する。これにより、ゲート絶縁膜GIの下方の、窒化シリコン膜SNと接触していない第4窒化物半導体層S4よりなる第1部(窒化シリコン非接触部)S4aが形成され、その両側に、第2部(窒化シリコン接触部)S4bが形成される。即ち、窒化シリコン膜SNと接触することにより第4窒化物半導体層S4の2DEG抑制機能が失われ、窒化シリコン膜SNと、第4窒化物半導体層S4との接触領域において、2DEGが復活する。
次いで、図24に示すように、窒化シリコン膜SNをエッチングにより除去する。ここで、第4窒化物半導体層S4の2DEG抑制機能の低下は、窒化シリコン膜SNの除去後においても維持され、第2部S4bの下方においては2DEGが発生したままである。
次いで、図25、図26に示すように、ゲート絶縁膜GI上に、フィールドプレート絶縁膜FPを形成する。例えば、図25に示すように、フィールドプレート絶縁膜FP用の膜として、窒化シリコン膜をCVD法などを用いて90nm程度堆積する。次いで、窒化シリコン膜上に、ゲート絶縁膜GI上に開口部を有するフォトレジスト膜PR12を形成する。このフォトレジスト膜PR12をマスクとして、フィールドプレート絶縁膜FP用の膜をエッチングする。例えば、フッ酸系エッチャントによるウエットエッチングにより、フィールドプレート絶縁膜FP用の膜をエッチングする。この後、プラズマ剥離処理などによりフォトレジスト膜PR12を除去する。これにより、図26に示すように、ゲート絶縁膜GI上に開口部を有するフィールドプレート絶縁膜FPを形成することができる。この開口部の幅(X方向の長さ)を“L2”とする場合、L2<L1の関係がある。
次いで、図27に示すように、ゲート絶縁膜GIおよびフィールドプレート絶縁膜FP上に、ゲート電極GEとなる導電性膜を形成する。例えば、ゲート絶縁膜GIおよびフィールドプレート絶縁膜FP上に、ゲート電極GE用の導電性膜として、例えば、TiN(窒化チタン)膜を、スパッタリング法などを用いて100nm程度の膜厚で堆積する。実施の形態1において説明したように、導電性膜の構成材料や膜厚は適宜調整可能である。
次いで、図28に示すように、フォトリソグラフィ処理により、ゲート電極GE用の導電性膜上のゲート電極GEの形成領域に、フォトレジスト膜PR13を形成し、このフォトレジスト膜PR13をマスクとして、ゲート電極GE用の導電性膜をエッチングする。なお、マスクとしては、パターニングされた絶縁膜(例えば、酸化シリコン膜)などを用いてもよい。これにより、ゲート絶縁膜GI上に、ゲート電極GEが形成される。このゲート電極GEの幅(X方向の長さ)を“L3”とする場合、L1<L3の関係がある。このように、ゲート電極GEの幅(L3)は、ゲート絶縁膜GIの幅(L1)より大きいため、ゲート電極GEの端部(フィールドプレート)は、フィールドプレート絶縁膜FP上に位置することとなる。このような構成とすることで、電界がゲート絶縁膜GIの端部とゲート電極GEの端部に分散されることで、ゲート絶縁膜GIの端部に加わる電界が緩和され、半導体装置の耐圧を向上させることができる。この後、プラズマ剥離処理などによりフォトレジスト膜PR13を除去する。
次いで、図29に示すように、ゲート電極GE上に、層間絶縁膜IL1を形成する。例えば、層間絶縁膜IL1として、酸化シリコン膜をCVD法などを用いて2μm程度堆積する。なお、本実施の形態においては、フィールドプレート絶縁膜FPが、コンタクトホールC1を形成する際のエッチングストッパーとなる。酸化シリコン膜としては、TEOS膜を用いてもよい。
次いで、図30に示すように、フォトリソグラフィおよびエッチング技術を用いて、層間絶縁膜IL1中に、コンタクトホールC1を形成する。例えば、実施の形態1の場合と同様に、層間絶縁膜IL1上に、ソース電極接続領域およびドレイン電極接続領域にそれぞれ開口部を有するフォトレジスト膜PR14を形成し、このフォトレジスト膜PR14をマスクとして、層間絶縁膜IL1およびフィールドプレート絶縁膜FPをエッチングすることにより、コンタクトホールC1を形成する。この後、プラズマ剥離処理などによりフォトレジスト膜PR14を除去する。
次いで、図31、図32に示すように、コンタクトホールC1中および層間絶縁膜IL1上に、ソース電極SEおよびドレイン電極DEを形成する。例えば、実施の形態1の場合と同様にして、コンタクトホールC1内を含む層間絶縁膜IL1上に導電性膜10を形成する(図31)。次いで、図32に示すように、導電性膜上の、ソース電極SE、ドレイン電極DEの形成領域にフォトレジスト膜PR15を形成し、このフォトレジスト膜PR15をマスクとして、導電性膜をエッチングする。この後、プラズマ剥離処理などによりフォトレジスト膜PR15を除去した後、ソース電極SE、ドレイン電極DE上を含む層間絶縁膜IL1上に、実施の形態1の場合と同様にして、絶縁膜IL2を形成する(図33)。
なお、ソース電極SEおよびドレイン電極DEと接続される多層の配線を形成した後、最上層配線上に、上記ポリイミド膜などを有する絶縁膜(保護膜)を形成してもよい。この後、ゲートパッドGP、ソースパッドSP、ドレインパッドDPなど(図8参照)の外部との電気的接続が必要な領域において、上記絶縁膜(ポリイミド膜および窒化シリコン膜の積層膜)を除去し、下層の導電性膜(配線)の一部を露出させ、パッド部(図示せず)を形成する。
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
本実施の形態においても、ゲート電極GEの両側の第4窒化物半導体層S4において、窒化シリコン膜との接触処理を施すことにより、2DEG抑制機能を低下させ、第4窒化物半導体層S4の形成後に消失していた2DEGを復活させることができる。よって、メサ部を形成しない、“プレーナ構造”のトランジスタを実現することができる。そして、実施の形態1で説明したメサ部を加工する際のダメージに起因する不具合を解消することができ、半導体装置の特性を向上させることができる。
また、本実施の形態の半導体装置においては、ゲート電極GEの端部下にフィールドプレート絶縁膜FPを設けたので、半導体装置の耐圧を向上させることができる。
(実施の形態3)
本実施の形態においては、上記実施の形態1、2の応用例について説明する。具体的には、上記実施の形態1、2においては、第4窒化物半導体層S4の第1部S4a上にゲート絶縁膜GIを介してゲート電極GEを配置するMOS構成のトランジスタとしたが、ゲート絶縁膜GIのない接合型FET(JEFTとも言う)構成としてもよい。接合型FETの場合、ゲート絶縁膜がなく、ゲート電極GEが直接下層の窒化物半導体層に接し、ショットキー接触している。この接合型FETによれば、ゲート絶縁膜と窒化物半導体層との界面に発生する固定正電荷およびトラップの影響を受けないため、より高い閾値で安定したトランジスタ特性を得ることができる。
本実施の形態においては、上記実施の形態1、2の応用例について説明する。具体的には、上記実施の形態1、2においては、第4窒化物半導体層S4の第1部S4a上にゲート絶縁膜GIを介してゲート電極GEを配置するMOS構成のトランジスタとしたが、ゲート絶縁膜GIのない接合型FET(JEFTとも言う)構成としてもよい。接合型FETの場合、ゲート絶縁膜がなく、ゲート電極GEが直接下層の窒化物半導体層に接し、ショットキー接触している。この接合型FETによれば、ゲート絶縁膜と窒化物半導体層との界面に発生する固定正電荷およびトラップの影響を受けないため、より高い閾値で安定したトランジスタ特性を得ることができる。
(応用例1)
図34は、本実施の形態の応用例1の半導体装置の構成を示す断面図である。本応用例の半導体装置は、実施の形態1(図7)の半導体装置のゲート絶縁膜GIのない構成と対応する。このように、本応用例の半導体装置は、ゲート絶縁膜GIが省略されていること以外は、実施の形態1に示す半導体装置と、同様であるため、その説明を省略する。また、本実施の形態の半導体装置は、例えば、実施の形態1において説明した製造工程において、ゲート絶縁膜GIの形成工程を省略した工程で製造することができる。
図34は、本実施の形態の応用例1の半導体装置の構成を示す断面図である。本応用例の半導体装置は、実施の形態1(図7)の半導体装置のゲート絶縁膜GIのない構成と対応する。このように、本応用例の半導体装置は、ゲート絶縁膜GIが省略されていること以外は、実施の形態1に示す半導体装置と、同様であるため、その説明を省略する。また、本実施の形態の半導体装置は、例えば、実施の形態1において説明した製造工程において、ゲート絶縁膜GIの形成工程を省略した工程で製造することができる。
(応用例2)
図35は、本実施の形態の応用例2の半導体装置の構成を示す断面図である。本応用例の半導体装置は、実施の形態2の半導体装置のゲート絶縁膜GIのない構成と対応する。このように、本応用例の半導体装置は、ゲート絶縁膜GIが省略されていること以外は、実施の形態2に示す半導体装置と、同様であるため、その説明を省略する。また、本実施の形態の半導体装置は、例えば、実施の形態2において説明した製造工程において、ゲート絶縁膜GIの形成工程を省略した工程で製造することができる。
図35は、本実施の形態の応用例2の半導体装置の構成を示す断面図である。本応用例の半導体装置は、実施の形態2の半導体装置のゲート絶縁膜GIのない構成と対応する。このように、本応用例の半導体装置は、ゲート絶縁膜GIが省略されていること以外は、実施の形態2に示す半導体装置と、同様であるため、その説明を省略する。また、本実施の形態の半導体装置は、例えば、実施の形態2において説明した製造工程において、ゲート絶縁膜GIの形成工程を省略した工程で製造することができる。
具体的には、実施の形態2で説明した図22〜図24に示すゲート絶縁膜GIを、マスク膜(例えば、酸化シリコン膜)とする。このマスク膜の両側の第4窒化物半導体層S4において、窒化シリコン膜との接触処理を施した後に、マスク膜を除去し、この後は、実施の形態2と同様にして、フィールドプレート絶縁膜FPやゲート電極GE等を形成する。
本実施の形態の半導体装置(接合型FET)においても、ゲート電極GEの下方には、第1部(窒化シリコン非接触部)S4aが配置され、その両側に、第2部(窒化シリコン接触部)S4bが配置されている。
このため、本実施の形態の半導体装置は、メサ部を形成しない、“プレーナ構造”のトランジスタとなり、実施の形態1で説明したメサ部を加工する際のダメージに起因する不具合を解消することができ、半導体装置の特性を向上させることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、図38に示すように、コンタクトホールC1の形成の際、オーバーエッチングを行い、コンタクトホールC1の下層に位置する第4窒化物半導体層(第2部S4b)S4の膜厚を小さくしてもよい。また、第3窒化物半導体層S3が露出するまでエッチングしてもよい。図38は、他の半導体装置の構成を示す断面図である。
また、上記実施の形態において説明した半導体装置の適用箇所に制限はないが、例えば、PFC回路、DC−DCコンバータ、インバータなどに適用可能である。
1A 第1領域
2A 第2領域
10 導電性膜
AC 活性領域
C1 コンタクトホール
DE ドレイン電極
DP ドレインパッド
EL1 第1電極
EL2 第2電極
FP フィールドプレート絶縁膜
GE ゲート電極
GI ゲート絶縁膜
GL ゲート線
GP ゲートパッド
IL1 層間絶縁膜
IL1a 下層膜
IL1b 上層膜
IL2 絶縁膜(保護膜)
IL2a 下層膜
IL2b 上層膜
ISO 素子分離領域
M メサ部
PR1 フォトレジスト膜
PR11 フォトレジスト膜
PR12 フォトレジスト膜
PR13 フォトレジスト膜
PR14 フォトレジスト膜
PR15 フォトレジスト膜
PR2 フォトレジスト膜
PR21 フォトレジスト膜
PR3 フォトレジスト膜
S1 第1窒化物半導体層(バッファ層)
S2 第2窒化物半導体層(チャネル層)
S3 第3窒化物半導体層(障壁層)
S4 第4窒化物半導体層(キャップ層)
S4a 第1部(窒化シリコン非接触部)
S4b 第2部(窒化シリコン接触部)
SE ソース電極
SN 窒化シリコン膜
SP ソースパッド
SUB 基板
2A 第2領域
10 導電性膜
AC 活性領域
C1 コンタクトホール
DE ドレイン電極
DP ドレインパッド
EL1 第1電極
EL2 第2電極
FP フィールドプレート絶縁膜
GE ゲート電極
GI ゲート絶縁膜
GL ゲート線
GP ゲートパッド
IL1 層間絶縁膜
IL1a 下層膜
IL1b 上層膜
IL2 絶縁膜(保護膜)
IL2a 下層膜
IL2b 上層膜
ISO 素子分離領域
M メサ部
PR1 フォトレジスト膜
PR11 フォトレジスト膜
PR12 フォトレジスト膜
PR13 フォトレジスト膜
PR14 フォトレジスト膜
PR15 フォトレジスト膜
PR2 フォトレジスト膜
PR21 フォトレジスト膜
PR3 フォトレジスト膜
S1 第1窒化物半導体層(バッファ層)
S2 第2窒化物半導体層(チャネル層)
S3 第3窒化物半導体層(障壁層)
S4 第4窒化物半導体層(キャップ層)
S4a 第1部(窒化シリコン非接触部)
S4b 第2部(窒化シリコン接触部)
SE ソース電極
SN 窒化シリコン膜
SP ソースパッド
SUB 基板
Claims (20)
- (a)第1窒化物半導体層上に、第2窒化物半導体層を形成する工程、
(b)前記第2窒化物半導体層上に、第3窒化物半導体層を形成する工程、
(c)前記第3窒化物半導体層上に、第4窒化物半導体層を形成する工程、
(d)前記第4窒化物半導体層の第1領域上に第1膜を形成する工程、
(e)前記第4窒化物半導体層および前記第1膜上に窒化シリコン膜を形成する工程、を有し、
前記(b)工程の後、前記第2窒化物半導体層と第3窒化物半導体層との界面近傍に2次元電子ガスが生じ、
前記(c)工程の後、前記2次元電子ガスが消失し、
前記(e)工程の後、前記第1領域の両側の第2領域において、前記2次元電子ガスが復活する、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(e)工程の後、
(f)前記窒化シリコン膜を除去する工程を有する、半導体装置の製造方法。 - 請求項2記載の半導体装置の製造方法において、
前記第1膜は、ゲート絶縁膜およびゲート電極の積層体である、半導体装置の製造方法。 - 請求項2記載の半導体装置の製造方法において、
前記第1膜は、ゲート電極である、半導体装置の製造方法。 - 請求項2記載の半導体装置の製造方法において、
前記第1膜は、ゲート絶縁膜である、半導体装置の製造方法。 - 請求項5記載の半導体装置の製造方法において、
前記(f)工程の後、
(g)前記ゲート絶縁膜上に、ゲート電極を形成する工程を有する、半導体装置の製造方法。 - 請求項6記載の半導体装置の製造方法において、
前記(f)工程の後、前記(g)工程の前に、
前記ゲート絶縁膜および前記第4窒化物半導体層上に、第1絶縁膜を形成した後、前記ゲート絶縁膜上の前記第1絶縁膜を除去することにより開口部を形成する工程を有し、
前記(g)工程において、前記ゲート絶縁膜と前記ゲート電極とは、前記開口部において接触する、半導体装置の製造方法。 - 請求項2記載の半導体装置の製造方法において、
前記(f)工程の後、
(g1)前記第1膜を除去する工程、
(g2)前記第1領域に、ゲート電極を形成する工程を有する、半導体装置の製造方法。 - 請求項8記載の半導体装置の製造方法において、
前記(g1)工程の後、前記(g2)工程の前に、
前記第4窒化物半導体層上に、第1絶縁膜を形成した後、前記第1領域の前記第1絶縁膜を除去することにより開口部を形成する工程を有する、半導体装置の製造方法。 - 請求項2記載の半導体装置の製造方法において、
前記窒化シリコン膜には、Si−H結合、N−H結合が含まれ、Si−H/N−H比が、0.3以上0.45以下である、半導体装置の製造方法。 - 請求項2記載の半導体装置の製造方法において、
前記(f)工程の後、
前記第4窒化物半導体層の前記第1領域の両側に位置する第2領域に、ソース電極およびドレイン電極を形成する工程を有する半導体装置の製造方法。 - (a)第1窒化物半導体層上に、第2窒化物半導体層を形成する工程、
(b)前記第2窒化物半導体層上に、第3窒化物半導体層を形成する工程、
(c)前記第3窒化物半導体層上に、第4窒化物半導体層を形成する工程、
(d)前記第4窒化物半導体層の第1領域上に第1膜を形成する工程、
(e)前記第4窒化物半導体層および前記第1膜上に窒化シリコン膜を形成する工程、
(f)前記窒化シリコン膜を除去する工程、を有し、
前記第2窒化物半導体層の電子親和力は、前記第1窒化物半導体層の電子親和力以上であり、
前記第3窒化物半導体層の電子親和力は、前記第1窒化物半導体層の電子親和力より小さく、
前記第4窒化物半導体層の電子親和力は、前記第1窒化物半導体層の電子親和力より大きい、半導体装置の製造方法。 - 請求項12記載の半導体装置の製造方法において、
前記第1膜は、ゲート絶縁膜およびゲート電極の積層体である、半導体装置の製造方法。 - 請求項12記載の半導体装置の製造方法において、
前記窒化シリコン膜には、Si−H結合、N−H結合が含まれ、Si−H/N−H比が、0.3以上0.45以下である、半導体装置の製造方法。 - 請求項12記載の半導体装置の製造方法において、
前記(f)工程の後、
前記第4窒化物半導体層の前記第1領域の両側に位置する第2領域に、ソース電極およびドレイン電極を形成する工程を有する半導体装置の製造方法。 - 第1窒化物半導体層と、
前記第1窒化物半導体層上に形成された第2窒化物半導体層と、
前記第2窒化物半導体層上に形成された第3窒化物半導体層と、
前記第3窒化物半導体層上に形成され、かつ、第1領域と、前記第1領域の両側に位置する第2領域とを有する第4窒化物半導体層と、
前記第4窒化物半導体層上で、かつ、前記第1領域の一方の側の前記第2領域に形成されたソース電極と、
前記第4窒化物半導体層上で、かつ、前記第1領域の他方の側の前記第2領域に形成されたドレイン電極と、
前記第4窒化物半導体層の前記第1領域の上方に形成されたゲート電極と、
を有し、
前記第2窒化物半導体層の電子親和力は、前記第1窒化物半導体層の電子親和力以上であり、
前記第3窒化物半導体層の電子親和力は、前記第1窒化物半導体層の電子親和力より小さく、
前記第4窒化物半導体層の電子親和力は、前記第1窒化物半導体層の電子親和力より大きい、半導体装置。 - 請求項16記載の半導体装置において、
前記第4窒化物半導体層のうち、前記第2領域に位置する前記第4窒化物半導体層は、窒化シリコン膜接触部であり、前記第1領域に位置する前記第4窒化物半導体層は、窒化シリコン膜非接触部である、半導体装置。 - 請求項16記載の半導体装置において、
前記第2窒化物半導体層と第3窒化物半導体層との界面近傍であって、前記第2領域に、2次元電子ガスを有する、半導体装置。 - 請求項17記載の半導体装置において、
前記窒化シリコン膜接触部と接触した窒化シリコン膜には、Si−H結合、N−H結合が含まれ、Si−H/N−H比が、0.3以上0.45以下である、半導体装置。 - 請求項16記載の半導体装置において、
前記第4窒化物半導体層の前記第1領域と前記ゲート電極との間にゲート絶縁膜を有する、半導体装置。
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