JP6156038B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明は、半導体装置の製造方法に関する。
ＧａＮ、ＡｌＮ、ＩｎＮ及びその混晶に代表される窒化物半導体は、その優れた材料特性から高出力電子デバイスや短波長発光デバイスとして非常に注目を浴びている。例えば高出力電子デバイスとして、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。ＨＥＭＴは、高出力・高効率増幅器や、大電力スイッチングデバイス等のアプリケーションが考えられる。また、例えばショットキーバリアダイオード（Schottky Barrier Diode：ＳＢＤ）等の２端子デバイスの研究も進められている。
ＨＥＭＴにおけるゲート電極の形成工程は、デバイス特性を決定する重要なプロセスとして位置付けられる。特に、前工程によるプロセス残渣やプロセスダメージに起因した界面準位は、ゲートリーク電流やヒステリシス特性の原因となり、特性劣化及び信頼性低下を抑制するために、できるだけ低減されることが好ましい。また、ＳＢＤにおいても、ショットキー接合を有するアノード電極の形成工程は、ＨＥＭＴのゲート電極の形成工程と同様の理由により重要なプロセスと位置付けられる。
ＨＥＭＴにおいては、いわゆるエンハンスメント型（E-mode）トランジスタと、ディプレッション型（D-mode）トランジスタがある。E-modeトランジスタでは、ゲート電極として仕事関数の低い金属（Ｔｉ，Ｔａ等）を用いることが有利である。D-modeトランジスタでは、ゲート電極として仕事関数の高い金属（Ｎｉ,Ｐｔ,Ｃｕ等）を用いることが有利である。
ＳＢＤにおいては、アノード電極には低いターンオン電圧が求められるため、仕事関数の低い金属（Ｔｉ，Ａｌ等）を用いることが必要である。
ＳＢＤにおいては、アノード電極には低いターンオン電圧が求められるため、仕事関数の低い金属（Ｔｉ，Ａｌ等）を用いることが必要である。
仕事関数の低い金属であるＴｉ等は、通常スパッタ法により堆積されるところ、ＧａＮやＡｌＧａＮ等の化合物半導体層上に堆積する場合にその表面のスパッタによるダメージが大きい。このダメージにより、上記と同様に界面準位に起因した特性劣化及び信頼性劣化の問題が生じるという問題がある。
本発明は、上記の課題に鑑みてなされたものであり、電極と半導体層との界面準位の発生を容易且つ確実に抑止して、優れたデバイス特性を有する信頼性の高い半導体装置の製造方法を提供することを目的とする。
半導体装置の製造方法の一態様は、半導体層の上方に、開口を有する絶縁膜を形成する工程と、前記開口を埋め込むように、前記絶縁膜上に第１金属を堆積する工程と、前記第１金属上の前記開口の上方に位置整合する部位のみに、前記第１金属よりも仕事関数が低い金属である第２金属を形成する工程と、前記第１金属を加工して、前記第２金属下に前記開口を前記第１金属で埋め込む金属層を形成する工程と、前記第２金属の融点よりも低い温度で熱処理を行い、下層部分に前記第２金属が析出してなる第１電極を形成する工程とを含む。
半導体装置の製造方法の一態様は、半導体層の上方において、第１領域には第１開口を、第２領域には第２開口をそれぞれ有する絶縁膜を形成する工程と、前記第１開口及び前記第２開口を埋め込むように、前記絶縁膜上に第１金属を堆積する工程と、前記第１金属上の前記第１開口の上方に位置整合する部位のみに、前記第１金属よりも仕事関数が低い金属である第２金属を形成する工程と、前記第１金属を加工して、前記第１領域には前記第２金属下で前記第１開口を前記第１金属で埋め込む第１金属層を、前記第２領域には前記第２開口を前記第１金属で埋め込む第２金属層を形成する工程と、前記半導体層の上方において、前記第１領域には第３金属の第３金属層を、前記第２領域には前記第３金属の第４金属層を形成する工程と、前記第２金属の融点よりも低い温度で熱処理を行い、前記第１領域には、前記第１金属層の下層部分に前記第２金属が析出してなる第１ショットキー電極、及び前記第３金属層が前記半導体層とオーミック接触してなる第１オーミック電極を、前記第２領域には、前記第２金属層の第２ショットキー電極、及び前記第４金属層が前記半導体層とオーミック接触してなる第２オーミック電極を形成する工程とを含む。
上記の各態様によれば、電極と半導体層との界面準位の発生を容易且つ確実に抑止して、優れたデバイス特性を有する信頼性の高い半導体装置が実現する。
以下、化合物半導体装置の諸態様について、その製造方法と共に図面を用いて詳細に説明する。
なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。
また、以下の諸実施形態において、各素子構造を画定するための素子分離工程を適宜行うが、具体的な記載は省略する。素子分離工程では、化合物半導体積層構造の素子分離領域にアルゴン（Ａｒ）等を注入したり、ＳＴＩ（Shallow Trench Isolation）法を用いたりして素子分離を行う。
なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。
また、以下の諸実施形態において、各素子構造を画定するための素子分離工程を適宜行うが、具体的な記載は省略する。素子分離工程では、化合物半導体積層構造の素子分離領域にアルゴン（Ａｒ）等を注入したり、ＳＴＩ（Shallow Trench Isolation）法を用いたりして素子分離を行う。
（第１の実施形態）
本実施形態では、化合物半導体装置として、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ及びＡｌＧａＮ／ＧａＮ・ＳＢＤが同一基板に集積されたデバイスを開示する。
図１〜図２は、第１の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。
本実施形態では、化合物半導体装置として、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ及びＡｌＧａＮ／ＧａＮ・ＳＢＤが同一基板に集積されたデバイスを開示する。
図１〜図２は、第１の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。
先ず、図１（ａ）に示すように、成長用基板として例えば半絶縁性のＳｉＣ基板１上に、化合物半導体積層構造２を形成する。成長用基板としては、ＳｉＣ基板の代わりに、Ｓｉ基板、サファイア基板、ＧａＡｓ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
化合物半導体積層構造２は、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、及び電子供給層２ｄを有して構成される。
化合物半導体積層構造２は、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、及び電子供給層２ｄを有して構成される。
ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、その動作時において、電子走行層２ｂの電子供給層２ｄ（正確には中間層２ｃ）との界面近傍に２次元電子ガス（２ＤＥＧ）が発生する。この２ＤＥＧは、電子走行層２ｂの化合物半導体（ここではＧａＮ）と電子供給層２ｄの化合物半導体（ここではＡｌＧａＮ）との格子定数の相違に基づいて生成される。
詳細には、ＳｉＣ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
ＳｉＣ基板１上に、ＡｌＮを２００ｎｍ程度の厚みに、ｉ（インテンショナリ・アンドープ）−ＧａＮを３μｍ程度の厚みに、ｉ−ＡｌＧａＮを５ｎｍ程度の厚みに、ｎ−ＡｌＧａＮを３０ｎｍ程度の厚みに順次成長する。これにより、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、及び電子供給層２ｄが形成される。バッファ層２ａとしては、ＡｌＮの代わりにＡｌＧａＮを用いたり、低温成長でＧａＮを成長するようにしても良い。
ＳｉＣ基板１上に、ＡｌＮを２００ｎｍ程度の厚みに、ｉ（インテンショナリ・アンドープ）−ＧａＮを３μｍ程度の厚みに、ｉ−ＡｌＧａＮを５ｎｍ程度の厚みに、ｎ−ＡｌＧａＮを３０ｎｍ程度の厚みに順次成長する。これにより、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、及び電子供給層２ｄが形成される。バッファ層２ａとしては、ＡｌＮの代わりにＡｌＧａＮを用いたり、低温成長でＧａＮを成長するようにしても良い。
ＡｌＮの成長条件としては、原料ガスとしてトリメチルアルミニウム（ＴＭＡｌ）ガス及びアンモニア（ＮＨ3）ガスの混合ガスを用いる。ＧａＮの成長条件としては、原料ガスとしてトリメチルガリウム（ＴＭＧａ）ガス及びＮＨ3ガスの混合ガスを用いる。ＡｌＧａＮの成長条件としては、原料ガスとしてＴＭＡｌガス、ＴＭＧａガス、及びＮＨ3ガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるＴＭＡｌガス、Ｇａ源であるＴＭＧａガスの供給の有無及び流量を適宜設定する。共通原料であるＮＨ3ガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。
電子供給層２ｄのＡｌＧａＮをｎ型として成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを所定の流量で原料ガスに添加し、ＧａＮ及びＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。
続いて、図１（ｂ）に示すように、ＨＥＭＴ側にはゲート電極３Ａを、ＳＢＤ側には電極層３ａを同時形成する。
詳細には、先ず、化合物半導体積層構造２の表面を、有機溶剤又は酸・アルカリ等を用いて充分に洗浄する。この化合物半導体積層構造２の表面の洗浄処理により、界面準位の極めて少ない良好な表面（後述する各種電極との界面となる）を得ることができる。
詳細には、先ず、化合物半導体積層構造２の表面を、有機溶剤又は酸・アルカリ等を用いて充分に洗浄する。この化合物半導体積層構造２の表面の洗浄処理により、界面準位の極めて少ない良好な表面（後述する各種電極との界面となる）を得ることができる。
次に、ゲート電極及び電極層を形成するためのレジストマスクを形成する。レジストを化合物半導体積層構造２上に塗布し、リソグラフィーによりレジストを加工して、ＨＥＭＴ側でゲート電極の形成予定部位を、ＳＢＤ側でアノード電極の形成予定部位をそれぞれ露出する各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
本実施形態では、ゲート電極及び電極層の材料として、仕事関数の高い金属であるＮｉ,Ｐｔ,Ｃｕ等を含有する材料（第１金属）を用いる。ここでは、Ｎｉ／Ａｕ（Ｎｉが下層でＡｕが上層）を第１金属として例示する。
上記のレジストマスクを用いて、第１金属としてＮｉ／Ａｕを、例えば蒸着法により、化合物半導体積層構造２の表面を露出する各開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、ＨＥＭＴ側にはショットキー電極であるゲート電極３Ａが、ＳＢＤ側には電極層３ａが同時形成される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
上記のレジストマスクを用いて、第１金属としてＮｉ／Ａｕを、例えば蒸着法により、化合物半導体積層構造２の表面を露出する各開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、ＨＥＭＴ側にはショットキー電極であるゲート電極３Ａが、ＳＢＤ側には電極層３ａが同時形成される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
続いて、図１（ｃ）に示すように、ＳＢＤ側の電極層３ａ上のみに上層部分３ｂを形成する。
詳細には、先ず、上層部分を形成するためのレジストマスクを形成する。レジストを全面に塗布し、リソグラフィーによりレジストを加工して、ＳＢＤ側で電極層３ａの上面のみを露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
詳細には、先ず、上層部分を形成するためのレジストマスクを形成する。レジストを全面に塗布し、リソグラフィーによりレジストを加工して、ＳＢＤ側で電極層３ａの上面のみを露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
本実施形態では、上層部分の材料として、第１金属よりも仕事関数の低い高融点金属であるＴｉ，Ｍｏ，Ｔａ，Ｗ等を含有する材料（第２金属）を用いる。ここでは、Ｔｉを第２金属として例示する。
上記のレジストマスクを用いて、第２金属としてＴｉを、例えば蒸着法により、電極層３ａの上面を露出する開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは３０ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉを除去する。以上により、ＳＢＤ側の電極層３ａ上のみにキャップ層となる上層部分３ｂが形成される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
上記のレジストマスクを用いて、第２金属としてＴｉを、例えば蒸着法により、電極層３ａの上面を露出する開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは３０ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉを除去する。以上により、ＳＢＤ側の電極層３ａ上のみにキャップ層となる上層部分３ｂが形成される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
続いて、図２（ａ）に示すように、ＨＥＭＴ側にはソース電極４Ａ及びドレイン電極４Ｂを、ＳＢＤ側にはカソード電極４Ｃを同時形成する。
詳細には、先ず、ソース電極４Ａ及びドレイン電極４Ｂ、並びにカソード電極４Ｃを形成するためのレジストマスクを形成する。レジストを化合物半導体積層構造２の全面に塗布し、リソグラフィーによりレジストを加工して、ＨＥＭＴ側でソース電極及びドレイン電極の形成予定部位を、ＳＢＤ側でカソード電極の形成予定部位をそれぞれ露出する各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
詳細には、先ず、ソース電極４Ａ及びドレイン電極４Ｂ、並びにカソード電極４Ｃを形成するためのレジストマスクを形成する。レジストを化合物半導体積層構造２の全面に塗布し、リソグラフィーによりレジストを加工して、ＨＥＭＴ側でソース電極及びドレイン電極の形成予定部位を、ＳＢＤ側でカソード電極の形成予定部位をそれぞれ露出する各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌ（Ｔａが下層でＡｌが上層）を、例えば蒸着法により、各開口内を含むレジストマスク上に堆積する。Ｔａの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。以上により、ＨＥＭＴ側にはソース電極４Ａ及びドレイン電極４Ｂが、ＳＢＤ側にはカソード電極４Ｃが形成される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
続いて、図２（ｂ）に示すように、パッシベーション膜５を形成する。
詳細には、化合物半導体積層構造２の全面に絶縁膜、例えばＳｉＮをプラズマＣＶＤ法等により２ｎｍ程度〜２００ｎｍ程度の厚みに堆積する。これにより、パッシベーション膜５が形成される。
詳細には、化合物半導体積層構造２の全面に絶縁膜、例えばＳｉＮをプラズマＣＶＤ法等により２ｎｍ程度〜２００ｎｍ程度の厚みに堆積する。これにより、パッシベーション膜５が形成される。
続いて、図２（ｃ）に示すように、ＳｉＣ基板１を熱処理する。
詳細には、窒素雰囲気中において、第２金属である高融点金属、ここではＴｉの融点よりも低い温度、好ましくは４００℃程度〜１０００℃程度の温度、例えば５５０℃程度でＳｉＣ基板１を熱処理（アニール処理）する。この熱処理により、ＨＥＭＴ側ではソース電極４Ａ及びドレイン電極４Ｂについて、ＳＢＤ側ではカソード電極４Ｃについて、それぞれ電子供給層２ｄとのオーミックコンタクトが確立し、それぞれオーミック電極となる。それと共に、当該熱処理により、ＳＢＤ側で上層部分３ｂのＴｉが電極層３ａ内に下方拡散し、Ｔｉが電子供給層２ｄのＡｌＧａＮと電極層３ａのＮｉとの界面に析出して、下層部分３ｃが形成される。下層部分３ｃは、例えば１ｎｍ程度〜２ｎｍ程度の厚みに形成される。電極層３ａと上層部分３ｂ及び下層部分３ｃとにより、ショットキー電極であるアノード電極３Ｂが形成される。
詳細には、窒素雰囲気中において、第２金属である高融点金属、ここではＴｉの融点よりも低い温度、好ましくは４００℃程度〜１０００℃程度の温度、例えば５５０℃程度でＳｉＣ基板１を熱処理（アニール処理）する。この熱処理により、ＨＥＭＴ側ではソース電極４Ａ及びドレイン電極４Ｂについて、ＳＢＤ側ではカソード電極４Ｃについて、それぞれ電子供給層２ｄとのオーミックコンタクトが確立し、それぞれオーミック電極となる。それと共に、当該熱処理により、ＳＢＤ側で上層部分３ｂのＴｉが電極層３ａ内に下方拡散し、Ｔｉが電子供給層２ｄのＡｌＧａＮと電極層３ａのＮｉとの界面に析出して、下層部分３ｃが形成される。下層部分３ｃは、例えば１ｎｍ程度〜２ｎｍ程度の厚みに形成される。電極層３ａと上層部分３ｂ及び下層部分３ｃとにより、ショットキー電極であるアノード電極３Ｂが形成される。
本実施形態では、Ｔｉを熱拡散させてアノード電極３Ｂを形成するための熱処理を、ソース電極４Ａ及びドレイン電極４Ｂ、並びにカソード電極４Ｃのオーミックコンタクトを得るための熱処理と兼ねて行う。これにより、アノード電極３Ｂを形成するための熱処理の工程を単独に設ける必要がなく、工程削減が実現する。
しかる後、層間絶縁膜の形成、ゲート電極３Ａ、ソース電極４Ａ、ドレイン電極４Ｂ、アノード電極３Ｂ、カソード電極４Ｃとそれぞれ接続される各配線の形等の諸工程を実行する。以上により、ＳｉＣ基板１上に、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ及びＡｌＧａＮ／ＧａＮ・ＳＢＤが集積されてなる化合物半導体装置が形成される。
本実施形態においては、低い仕事関数が必要な電極にのみ、Ｔｉ等の第２金属からなる上層部分を形成し、熱処理によりＴｉ等を電極最下面に析出させる。これにより、異なる仕事関数、且つ界面準位の少ない良好な底面（化合物半導体積層構造との界面）を有する電極（本実施形態ではアノード電極３Ｂ）を形成することが可能となる。
特許文献１では、Ｓｉ半導体デバイスの閾値電圧を作り分ける目的で、Ｉｎ等のＳｉへの拡散による仕事関数の低減を実現している。しかしながらこの場合、拡散させる金属としてＩｎ，Ｇａ，Ｔｌ等の低融点金属を用い、当該金属の融点以上の温度で熱処理を行う。本実施形態のような化合物半導体装置では、高温動作が可能であることを特徴としており、Ｉｎのような低融点金属がショットキー界面に存在すると、他の金属や半導体との反応による特性劣化及び信頼性低下の原因となる。そのため、特許文献１の技術は本実施形態には適用できない。
本実施形態では、特に化合物半導体装置への適用を考慮して、融点が高く、仕事関数が低く、融点よりも低温の熱処理による熱拡散が可能な金属材料を、好適な第２金属として選択すべく鋭意検討した。その結果、Ｔｉ，Ｍｏ，Ｔａ，Ｗ等から選ばれた金属が第２金属として最も良好な金属材料であることを見出した。特にＴｉは、融点が１６６０℃程度と高く、仕事関数も約４．３ｅＶと充分に低い。高仕事関数の第１金属として、ＧａＮ系トランジスタのゲート材料に広く用いられる例えばＮｉ上にＴｉを堆積し、その融点より充分低い６００℃程度の温度（本実施形態では５５０℃を例示した）で熱処理をする。これにより、ＴｉがＮｉ中に下方拡散し、Ｎｉの化合物半導体層との界面に選択的に析出することが把握された。この結果から、Ｔｉのキャップ層の有無により、高仕事関数のＮｉの電極と低仕事関数のＴｉの電極との作り分けが可能であることが示された。母体の第１金属は、２種類の電極に共通する電極層として同時形成することができる。
本実施形態では、同一基板上に上記の２種類の電極を形成する場合に、化合物半導体層上にＴｉ等を直接的に堆積することなく、例えばＮｉ等の第１金属を蒸着法で堆積する。一方の電極については、第１金属で高仕事関数を実現する。他方の電極については、第１金属の上にＴｉ等の第２金属を堆積した後、第１金属内に第２金属を拡散させ、実質的に低仕事関数を実現する。これにより、プロセス残渣やプロセスダメージのない良好な界面状態の化合物半導体層の表面に、同一工程を利用して可及的に少ない工程数で形成することが可能となる。
以上説明したように、本実施形態によれば、各電極と化合物半導体層との界面準位の発生を容易且つ確実に抑止して、優れたデバイス特性を有する信頼性の高い化合物半導体装置が実現する。
（第２の実施形態）
本実施形態では、第１の実施形態と同様に、化合物半導体装置として、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ及びＡｌＧａＮ／ＧａＮ・ＳＢＤが同一基板に集積されたデバイスを開示するが、各電極の構成が異なる点で第１の実施形態と相違する。なお、第１の実施形態の構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。
図３〜図５は、第２の実施形態による化合物半導体装置の製造方法の主要工程を示す概略断面図である。
本実施形態では、第１の実施形態と同様に、化合物半導体装置として、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ及びＡｌＧａＮ／ＧａＮ・ＳＢＤが同一基板に集積されたデバイスを開示するが、各電極の構成が異なる点で第１の実施形態と相違する。なお、第１の実施形態の構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。
図３〜図５は、第２の実施形態による化合物半導体装置の製造方法の主要工程を示す概略断面図である。
本実施形態では、第１の実施形態と同様に、先ず図１（ａ）の工程を実行する。このとき、ＳｉＣ基板１上に化合物半導体積層構造２が形成される。
続いて、図３（ａ）に示すように、絶縁膜１１を形成する。
詳細には、先ず、化合物半導体積層構造２の表面を、有機溶剤又は酸・アルカリ等を用いて充分に洗浄する。この化合物半導体積層構造２の表面の洗浄処理により、界面準位の極めて少ない良好な表面（後述する各種電極との界面となる）を得ることができる。
詳細には、先ず、化合物半導体積層構造２の表面を、有機溶剤又は酸・アルカリ等を用いて充分に洗浄する。この化合物半導体積層構造２の表面の洗浄処理により、界面準位の極めて少ない良好な表面（後述する各種電極との界面となる）を得ることができる。
次に、化合物半導体積層構造２の全面に、例えばＳｉＮをプラズマＣＶＤ法等により１００ｎｍ程度の厚みに堆積する。堆積したＳｉＮの全面にレジストを塗布し、リソグラフィーによりレジストを加工して、ＨＥＭＴのゲート電極の形成予定部位及びＳＢＤのアノード電極の形成予定部位をそれぞれ露出する各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
このレジストマスクを用いて、ＳｉＮをドライエッチングする。これにより、ＳｉＮには、ＨＥＭＴのゲート電極の形成予定部位及びＳＢＤのアノード電極の形成予定部位にそれぞれ化合物半導体積層構造２の表面を露出する開口が形成される。以上により、開口１１ａ，１１ｂを有する絶縁膜１１が形成される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
続いて、図３（ｂ）に示すように、Ｎｉ／Ａｕ１２を堆積する。
本実施形態では、ゲート電極及び電極層の材料として、仕事関数の高い金属であるＮｉ,Ｐｔ,Ｃｕ等を含有する材料（第１金属）を用いる。ここでは、Ｎｉ／Ａｕ（Ｎｉが下層でＡｕが上層）を第１金属として例示する。
Ｎｉ／Ａｕ１２を、例えばスパッタ法により、開口１１ａ，１１ｂを埋め込むように絶縁膜１１上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。
本実施形態では、ゲート電極及び電極層の材料として、仕事関数の高い金属であるＮｉ,Ｐｔ,Ｃｕ等を含有する材料（第１金属）を用いる。ここでは、Ｎｉ／Ａｕ（Ｎｉが下層でＡｕが上層）を第１金属として例示する。
Ｎｉ／Ａｕ１２を、例えばスパッタ法により、開口１１ａ，１１ｂを埋め込むように絶縁膜１１上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。
続いて、図３（ｃ）に示すように、開口１１ｂの上方に位置整合する部位のみに上層部分１３ｂを形成する。
本実施形態では、上層部分の材料として、第１金属よりも仕事関数の低い高融点金属であるＴｉ，Ｍｏ，Ｔａ，Ｗ等を含有する材料（第２金属）を用いる。ここでは、Ｔｉを第２金属として例示する。
Ｔｉを、例えばスパッタ法により、絶縁膜１１上の全面に堆積する。Ｔｉの厚みは３０ｎｍ程度とする。堆積したＴｉ上にレジストを塗布し、リソグラフィーによりレジストを加工して、ＳＢＤ側の開口１１ｂの上方に位置整合する部位を覆うようにレジストを残す。以上により、レジストマスクが形成される。
本実施形態では、上層部分の材料として、第１金属よりも仕事関数の低い高融点金属であるＴｉ，Ｍｏ，Ｔａ，Ｗ等を含有する材料（第２金属）を用いる。ここでは、Ｔｉを第２金属として例示する。
Ｔｉを、例えばスパッタ法により、絶縁膜１１上の全面に堆積する。Ｔｉの厚みは３０ｎｍ程度とする。堆積したＴｉ上にレジストを塗布し、リソグラフィーによりレジストを加工して、ＳＢＤ側の開口１１ｂの上方に位置整合する部位を覆うようにレジストを残す。以上により、レジストマスクが形成される。
このレジストマスクを用いて、Ｔｉをドライエッチングして除去する。以上により、ＳＢＤ側の開口１１ｂの上方に位置整合する部位のみにＴｉが残存し、キャップ層となる上層部分１３ｂが形成される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
続いて、図４（ａ）に示すように、ＨＥＭＴ側にはゲート電極１３Ａを、ＳＢＤ側には電極層１３ａを同時形成する。
詳細には、ゲート電極及び電極層を形成するためのレジストマスクを形成する。レジストをＮｉ／Ａｕ１２及び上層部分１３ｂ上に塗布し、リソグラフィーによりレジストを加工して、ＨＥＭＴ側でゲート電極の形成予定部位を、ＳＢＤ側で上層部分１３ｂをそれぞれ覆うようにレジストを残す。以上により、レジストマスクが形成される。
詳細には、ゲート電極及び電極層を形成するためのレジストマスクを形成する。レジストをＮｉ／Ａｕ１２及び上層部分１３ｂ上に塗布し、リソグラフィーによりレジストを加工して、ＨＥＭＴ側でゲート電極の形成予定部位を、ＳＢＤ側で上層部分１３ｂをそれぞれ覆うようにレジストを残す。以上により、レジストマスクが形成される。
このレジストマスクを用いて、Ｎｉ／Ａｕ１２をイオンミリング及びドライエッチングして除去する。以上により、ＨＥＭＴ側には残存したＮｉ／Ａｕ１２からなるゲート電極１３Ａが、ＳＢＤ側には上層部分１３ｂ下に残存したＮｉ／Ａｕ１２からなる電極層１３ａが同時形成される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
続いて、図４（ｂ）に示すように、層間絶縁膜１４を形成する。
詳細には、絶縁膜１１の全面に絶縁膜、例えばＳｉＯ2をＣＶＤ法等により５００ｎｍ程度の厚みに堆積する。これにより、層間絶縁膜１４が形成される。
詳細には、絶縁膜１１の全面に絶縁膜、例えばＳｉＯ2をＣＶＤ法等により５００ｎｍ程度の厚みに堆積する。これにより、層間絶縁膜１４が形成される。
続いて、図４（ｃ）に示すように、絶縁膜１１及び層間絶縁膜１４に開口１５ａ，１５ｂ，１５ｃを形成する。
詳細には、層間絶縁膜１４の全面にレジストを塗布し、リソグラフィーによりレジストを加工して、ＨＥＭＴ側ではソース電極の形成予定部位及びドレイン電極の形成予定部位を、ＳＢＤ側ではカソード電極の形成予定部位をそれぞれ露出する各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
詳細には、層間絶縁膜１４の全面にレジストを塗布し、リソグラフィーによりレジストを加工して、ＨＥＭＴ側ではソース電極の形成予定部位及びドレイン電極の形成予定部位を、ＳＢＤ側ではカソード電極の形成予定部位をそれぞれ露出する各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
このレジストマスクを用いて、絶縁膜１１及び層間絶縁膜１４をドライエッチングする。これにより、絶縁膜１１及び層間絶縁膜１４において、ＨＥＭＴ側では、ソース電極の形成予定部位及びドレイン電極の形成予定部位に、化合物半導体積層構造２の表面を露出する開口１５ａ，１５ｂが形成される。ＳＢＤ側では、カソード電極の形成予定部位に、化合物半導体積層構造２の表面を露出する開口１５ｃが形成される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
続いて、図５（ａ）に示すように、ＨＥＭＴ側にはソース電極１５Ａ及びドレイン電極１５Ｂを、ＳＢＤ側にはカソード電極１５Ｃを同時形成する。
詳細には、先ず、電極材料として、例えばＴｉ／Ａｌ（Ｔｉが下層でＡｌが上層）を、例えばスパッタ法により、開口１５ａ，１５ｂ，１５ｃ内を埋め込むように層間絶縁膜１４上に堆積する。Ｔｉの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。
詳細には、先ず、電極材料として、例えばＴｉ／Ａｌ（Ｔｉが下層でＡｌが上層）を、例えばスパッタ法により、開口１５ａ，１５ｂ，１５ｃ内を埋め込むように層間絶縁膜１４上に堆積する。Ｔｉの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。
堆積したＴｉ上にレジストを塗布し、リソグラフィーによりレジストを加工して、ＨＥＭＴ側では開口１５ａの上方及び開口１５ｂの上方に置整合する部位のみに、ＳＢＤ側では開口１５ｃの上方に置整合する部位のみにレジストを残す。以上により、レジストマスクが形成される。
このレジストマスクを用いて、Ｔｉ／Ａｌをドライエッチングして除去する。以上により、ＨＥＭＴ側にはソース電極１５Ａ及びドレイン電極１５Ｂが、ＳＢＤ側にはカソード電極１５Ｃが形成される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
続いて、図５（ｂ）に示すように、ＳｉＣ基板１を熱処理する。
詳細には、窒素雰囲気中において、第２金属である高融点金属、ここではＴｉの融点よりも低い温度、好ましくは４００℃程度〜１０００℃程度の温度、例えば６５０℃程度でＳｉＣ基板１を熱処理（アニール処理）する。この熱処理により、ＨＥＭＴ側ではソース電極１５Ａ及びドレイン電極１５Ｂについて、ＳＢＤ側ではカソード電極１５Ｃについて、それぞれ電子供給層２ｄとのオーミックコンタクトが確立する。それと共に、当該熱処理により、ＳＢＤ側で上層部分１３ｂのＴｉが電極層１３ａ内に下方拡散し、Ｔｉが電子供給層２ｄのＡｌＧａＮと電極層１３ａのＮｉとの界面に析出して、下層部分１３ｃが形成される。下層部分１３ｃは、例えば１ｎｍ程度〜２ｎｍ程度の厚みに形成される。電極層１３ａと上層部分１３ｂ及び下層部分１３ｃとにより、アノード電極１３Ｂが形成される。
詳細には、窒素雰囲気中において、第２金属である高融点金属、ここではＴｉの融点よりも低い温度、好ましくは４００℃程度〜１０００℃程度の温度、例えば６５０℃程度でＳｉＣ基板１を熱処理（アニール処理）する。この熱処理により、ＨＥＭＴ側ではソース電極１５Ａ及びドレイン電極１５Ｂについて、ＳＢＤ側ではカソード電極１５Ｃについて、それぞれ電子供給層２ｄとのオーミックコンタクトが確立する。それと共に、当該熱処理により、ＳＢＤ側で上層部分１３ｂのＴｉが電極層１３ａ内に下方拡散し、Ｔｉが電子供給層２ｄのＡｌＧａＮと電極層１３ａのＮｉとの界面に析出して、下層部分１３ｃが形成される。下層部分１３ｃは、例えば１ｎｍ程度〜２ｎｍ程度の厚みに形成される。電極層１３ａと上層部分１３ｂ及び下層部分１３ｃとにより、アノード電極１３Ｂが形成される。
本実施形態では、Ｔｉを熱拡散させてアノード電極１３Ｂを形成するための熱処理を、ソース電極１５Ａ及びドレイン電極１５Ｂ、並びにカソード電極１５Ｃのオーミックコンタクトを得るための熱処理と兼ねて行う。これにより、アノード電極１３Ｂを形成するための熱処理の工程を単独に設ける必要がなく、工程削減が実現する。
しかる後、層間絶縁膜の形成、ゲート電極１３Ａ、ソース電極１５Ａ、ドレイン電極１５Ｂ、アノード電極１３Ｂ、カソード電極１５Ｃとそれぞれ接続される各配線の形等の諸工程を実行する。以上により、ＳｉＣ基板１上に、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ及びＡｌＧａＮ／ＧａＮ・ＳＢＤが集積されてなる化合物半導体装置が形成される。
本実施形態によれば、各電極と化合物半導体層との界面準位の発生を容易且つ確実に抑止して、優れたデバイス特性を有する信頼性の高い化合物半導体装置が実現する。
（第３の実施形態）
本実施形態では、第１の実施形態と同様に、化合物半導体装置として、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ及びＡｌＧａＮ／ＧａＮ・ＳＢＤが同一基板に集積されたデバイスを開示するが、化合物半導体積層構造がＳＢＤ側で異なる点で相違する。なお、第１の実施形態の構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。
図６〜図８は、第３の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。
本実施形態では、第１の実施形態と同様に、化合物半導体装置として、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ及びＡｌＧａＮ／ＧａＮ・ＳＢＤが同一基板に集積されたデバイスを開示するが、化合物半導体積層構造がＳＢＤ側で異なる点で相違する。なお、第１の実施形態の構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。
図６〜図８は、第３の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。
先ず、図６（ａ）に示すように、成長用基板として例えば半絶縁性のＳｉＣ基板１上に、化合物半導体積層構造２１を形成する。成長用基板としては、ＳｉＣ基板の代わりに、Ｓｉ基板、サファイア基板、ＧａＡｓ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
化合物半導体積層構造２１は、バッファ層２１ａ、電子走行層２１ｂ、中間層２１ｃ、電子供給層２１ｄ、及びｎ−ＧａＮ層２１ｅを有して構成される。
化合物半導体積層構造２１は、バッファ層２１ａ、電子走行層２１ｂ、中間層２１ｃ、電子供給層２１ｄ、及びｎ−ＧａＮ層２１ｅを有して構成される。
ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、その動作時において、電子走行層２１ｂの電子供給層２１ｄ（正確には中間層２１ｃ）との界面近傍に２次元電子ガス（２ＤＥＧ）が発生する。この２ＤＥＧは、電子走行層２１ｂの化合物半導体（ここではＧａＮ）と電子供給層２１ｄの化合物半導体（ここではＡｌＧａＮ）との格子定数の相違に基づいて生成される。
詳細には、ＳｉＣ基板１上に、例えばＭＯＶＰＥ法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりにＭＢＥ法等を用いても良い。
ＳｉＣ基板１上に、ＡｌＮを２００ｎｍ程度の厚みに、ｉ（インテンショナリ・アンドープ）−ＧａＮを３μｍ程度の厚みに、ｉ−ＡｌＧａＮを５ｎｍ程度の厚みに、ｎ−ＡｌＧａＮを３０ｎｍ程度の厚みに、ｎ−ＧａＮを２００ｎｍ程度の厚みに順次成長する。これにより、バッファ層２１ａ、電子走行層２１ｂ、中間層２１ｃ、電子供給層２１ｄ、及びキャップ層２１ｅが形成される。バッファ層２１ａとしては、ＡｌＮの代わりにＡｌＧａＮを用いたり、低温成長でＧａＮを成長するようにしても良い。
ＳｉＣ基板１上に、ＡｌＮを２００ｎｍ程度の厚みに、ｉ（インテンショナリ・アンドープ）−ＧａＮを３μｍ程度の厚みに、ｉ−ＡｌＧａＮを５ｎｍ程度の厚みに、ｎ−ＡｌＧａＮを３０ｎｍ程度の厚みに、ｎ−ＧａＮを２００ｎｍ程度の厚みに順次成長する。これにより、バッファ層２１ａ、電子走行層２１ｂ、中間層２１ｃ、電子供給層２１ｄ、及びキャップ層２１ｅが形成される。バッファ層２１ａとしては、ＡｌＮの代わりにＡｌＧａＮを用いたり、低温成長でＧａＮを成長するようにしても良い。
ＡｌＮの成長条件としては、原料ガスとしてＴＭＡｌガス及びＮＨ3ガスの混合ガスを用いる。ＧａＮの成長条件としては、原料ガスとしてＴＭＧａガス及びＮＨ3ガスの混合ガスを用いる。ＡｌＧａＮの成長条件としては、原料ガスとしてＴＭＡｌガス、ＴＭＧａガス、及びＮＨ3ガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるＴＭＡｌガス、Ｇａ源であるＴＭＧａガスの供給の有無及び流量を適宜設定する。共通原料であるＮＨ3ガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。
電子供給層２１ｄのＡｌＧａＮ及びｎ−ＧａＮ層２１ｅをｎ型として成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを所定の流量で原料ガスに添加し、ＧａＮ及びＡｌＧａＮにＳｉをドーピングする。電子供給層２１ｄにおけるＳｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。ｎ−ＧａＮ層２１ｅにおけるＳｉのドーピング濃度は、比較的低濃度、例えば２×１０17／ｃｍ3程度とする。
続いて、図６（ｂ）に示すように、ｎ−ＧａＮ層２１ｅを加工してＳＢＤ側のみに残す。
詳細には、ｎ−ＧａＮ層２１ｅ上の全面にレジストを塗布し、リソグラフィーによりレジストを加工して、ｎ−ＧａＮ層２１ｅの表面でＳＢＤ側を覆いＨＥＭＴ側を露出するレジストマスクを形成する。
このレジストマスクを用いて、ｎ−ＧａＮ層２１ｅをドライエッチングする。ドライエッチングには、塩素系のエッチングガスを用いる。ｎ−ＧａＮ層２１ｅは、ＨＥＭＴ側の部分が除去され、ＳＢＤ側の部分のみが残存する。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
詳細には、ｎ−ＧａＮ層２１ｅ上の全面にレジストを塗布し、リソグラフィーによりレジストを加工して、ｎ−ＧａＮ層２１ｅの表面でＳＢＤ側を覆いＨＥＭＴ側を露出するレジストマスクを形成する。
このレジストマスクを用いて、ｎ−ＧａＮ層２１ｅをドライエッチングする。ドライエッチングには、塩素系のエッチングガスを用いる。ｎ−ＧａＮ層２１ｅは、ＨＥＭＴ側の部分が除去され、ＳＢＤ側の部分のみが残存する。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
本実施形態では、化合物半導体積層構造２１において、ＳＢＤ側のみにｎ−ＧａＮ層２１ｅを形成する。比較的厚いｎ−ＧａＮ層２１ｅにより、ｎ−ＧａＮ層２１ｅ上に形成される各電極が２ＤＥＧから大きく離間する。この構成により、ＡｌＧａＮ／ＧａＮ・ＳＢＤにおける２ＤＥＧの影響を可及的に排除し、信頼性の高いＳＢＤが得られる。
続いて、図６（ｃ）に示すように、ＨＥＭＴ側にはゲート電極３Ａを、ＳＢＤ側には電極層３ａを同時形成する。
詳細には、先ず、化合物半導体積層構造２１の表面を、有機溶剤又は酸・アルカリ等を用いて充分に洗浄する。この化合物半導体積層構造２１の表面の洗浄処理により、界面準位の極めて少ない良好な表面（後述する各種電極との界面となる）を得ることができる。
詳細には、先ず、化合物半導体積層構造２１の表面を、有機溶剤又は酸・アルカリ等を用いて充分に洗浄する。この化合物半導体積層構造２１の表面の洗浄処理により、界面準位の極めて少ない良好な表面（後述する各種電極との界面となる）を得ることができる。
次に、ゲート電極及び電極層を形成するためのレジストマスクを形成する。レジストを化合物半導体積層構造２１上に塗布し、リソグラフィーによりレジストを加工して、ＨＥＭＴ側でゲート電極の形成予定部位を、ＳＢＤ側でアノード電極の形成予定部位をそれぞれ露出する各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
本実施形態では、ゲート電極及び電極層の材料として、仕事関数の高い金属であるＮｉ,Ｐｔ,Ｃｕ等を含有する材料（第１金属）を用いる。ここでは、Ｎｉ／Ａｕ（Ｎｉが下層でＡｕが上層）を第１金属として例示する。
上記のレジストマスクを用いて、第１金属としてＮｉ／Ａｕを、例えば蒸着法により、化合物半導体積層構造２１の表面を露出する各開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、ＨＥＭＴ側には電子供給層２１ｄ上にゲート電極３Ａが、ＳＢＤ側にはｎ−ＧａＮ層２１ｅ上に電極層３ａが同時形成される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
上記のレジストマスクを用いて、第１金属としてＮｉ／Ａｕを、例えば蒸着法により、化合物半導体積層構造２１の表面を露出する各開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、ＨＥＭＴ側には電子供給層２１ｄ上にゲート電極３Ａが、ＳＢＤ側にはｎ−ＧａＮ層２１ｅ上に電極層３ａが同時形成される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
続いて、図７（ａ）に示すように、ＳＢＤ側の電極層３ａ上のみに上層部分３ｂを形成する。
詳細には、先ず、上層部分を形成するためのレジストマスクを形成する。レジストを全面に塗布し、リソグラフィーによりレジストを加工して、ＳＢＤ側で電極層３ａの上面のみを露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
詳細には、先ず、上層部分を形成するためのレジストマスクを形成する。レジストを全面に塗布し、リソグラフィーによりレジストを加工して、ＳＢＤ側で電極層３ａの上面のみを露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
本実施形態では、上層部分の材料として、第１金属よりも仕事関数の低い高融点金属であるＴｉ，Ｍｏ，Ｔａ，Ｗ等を含有する材料（第２金属）を用いる。ここでは、Ｔｉを第２金属として例示する。
上記のレジストマスクを用いて、第２金属としてＴｉを、例えば蒸着法により、電極層３ａの上面を露出する開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは３０ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉを除去する。以上により、ＳＢＤ側の電極層３ａ上のみにキャップ層となる上層部分３ｂが形成される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
上記のレジストマスクを用いて、第２金属としてＴｉを、例えば蒸着法により、電極層３ａの上面を露出する開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは３０ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉを除去する。以上により、ＳＢＤ側の電極層３ａ上のみにキャップ層となる上層部分３ｂが形成される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
続いて、図７（ｂ）に示すように、ＨＥＭＴ側にはソース電極４Ａ及びドレイン電極４Ｂを、ＳＢＤ側にはカソード電極４Ｃを同時形成する。
詳細には、先ず、ソース電極及びドレイン電極、並びにカソード電極を形成するためのレジストマスクを形成する。レジストを化合物半導体積層構造２１の全面に塗布し、リソグラフィーによりレジストを加工して、ＨＥＭＴ側でソース電極及びドレイン電極の形成予定部位を、ＳＢＤ側でカソード電極の形成予定部位をそれぞれ露出する各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
詳細には、先ず、ソース電極及びドレイン電極、並びにカソード電極を形成するためのレジストマスクを形成する。レジストを化合物半導体積層構造２１の全面に塗布し、リソグラフィーによりレジストを加工して、ＨＥＭＴ側でソース電極及びドレイン電極の形成予定部位を、ＳＢＤ側でカソード電極の形成予定部位をそれぞれ露出する各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌ（Ｔａが下層でＡｌが上層）を、例えば蒸着法により、各開口内を含むレジストマスク上に堆積する。Ｔａの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。以上により、ＨＥＭＴ側には電子供給層２１ｄ上にソース電極４Ａ及びドレイン電極４Ｂが、ＳＢＤ側にはｎ−ＧａＮ層２１ｅ上にカソード電極４Ｃが形成される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
続いて、図８（ａ）に示すように、パッシベーション膜５を形成する。
詳細には、化合物半導体積層構造２１の全面に絶縁膜、例えばＳｉＮをプラズマＣＶＤ法等により２ｎｍ程度〜２００ｎｍ程度の厚みに堆積する。これにより、パッシベーション膜５が形成される。
詳細には、化合物半導体積層構造２１の全面に絶縁膜、例えばＳｉＮをプラズマＣＶＤ法等により２ｎｍ程度〜２００ｎｍ程度の厚みに堆積する。これにより、パッシベーション膜５が形成される。
続いて、図８（ｂ）に示すように、ＳｉＣ基板１を熱処理する。
詳細には、窒素雰囲気中において、第２金属である高融点金属、ここではＴｉの融点よりも低い温度、好ましくは４００℃程度〜１０００℃程度の温度、例えば５５０℃程度でＳｉＣ基板１を熱処理（アニール処理）する。この熱処理により、ＨＥＭＴ側ではソース電極４Ａ及びドレイン電極４Ｂについて、ＳＢＤ側ではカソード電極４Ｃについて、それぞれ電子供給層２ｄとのオーミックコンタクトが確立する。それと共に、当該熱処理により、ＳＢＤ側で上層部分３ｂのＴｉが電極層３ａ内に下方拡散し、Ｔｉが電子供給層２ｄのＡｌＧａＮと電極層３ａのＮｉとの界面に析出して、下層部分３ｃが形成される。下層部分３ｃは、例えば１ｎｍ程度〜２ｎｍ程度の厚みに形成される。電極層３ａと上層部分３ｂ及び下層部分３ｃとにより、アノード電極３Ｂが形成される。
詳細には、窒素雰囲気中において、第２金属である高融点金属、ここではＴｉの融点よりも低い温度、好ましくは４００℃程度〜１０００℃程度の温度、例えば５５０℃程度でＳｉＣ基板１を熱処理（アニール処理）する。この熱処理により、ＨＥＭＴ側ではソース電極４Ａ及びドレイン電極４Ｂについて、ＳＢＤ側ではカソード電極４Ｃについて、それぞれ電子供給層２ｄとのオーミックコンタクトが確立する。それと共に、当該熱処理により、ＳＢＤ側で上層部分３ｂのＴｉが電極層３ａ内に下方拡散し、Ｔｉが電子供給層２ｄのＡｌＧａＮと電極層３ａのＮｉとの界面に析出して、下層部分３ｃが形成される。下層部分３ｃは、例えば１ｎｍ程度〜２ｎｍ程度の厚みに形成される。電極層３ａと上層部分３ｂ及び下層部分３ｃとにより、アノード電極３Ｂが形成される。
本実施形態では、Ｔｉを熱拡散させてアノード電極３Ｂを形成するための熱処理を、ソース電極４Ａ及びドレイン電極４Ｂ、並びにカソード電極４Ｃのオーミックコンタクトを得るための熱処理と兼ねて行う。これにより、アノード電極３Ｂを形成するための熱処理の工程を単独に設ける必要がなく、工程削減が実現する。
しかる後、層間絶縁膜の形成、ゲート電極３Ａ、ソース電極４Ａ、ドレイン電極４Ｂ、アノード電極３Ｂ、カソード電極４Ｃとそれぞれ接続される各配線の形等の諸工程を実行する。以上により、ＳｉＣ基板１上に、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ及びＡｌＧａＮ／ＧａＮ・ＳＢＤが集積されてなる化合物半導体装置が形成される。
以上説明したように、本実施形態によれば、各電極と化合物半導体層との界面準位の発生を容易且つ確実に抑止して、優れたデバイス特性を有する信頼性の高い化合物半導体装置が実現する。
（第４の実施形態）
本実施形態では、第１の実施形態と同様に、化合物半導体装置として、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ及びＡｌＧａＮ／ＧａＮ・ＳＢＤが同一基板に集積されたデバイスを開示するが、化合物半導体積層構造がＳＢＤ側で異なる点で相違する。なお、第１の実施形態の構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。
図９〜図１０は、第４の実施形態による化合物半導体装置の製造方法の主要工程を示す概略断面図である。
本実施形態では、第１の実施形態と同様に、化合物半導体装置として、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ及びＡｌＧａＮ／ＧａＮ・ＳＢＤが同一基板に集積されたデバイスを開示するが、化合物半導体積層構造がＳＢＤ側で異なる点で相違する。なお、第１の実施形態の構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。
図９〜図１０は、第４の実施形態による化合物半導体装置の製造方法の主要工程を示す概略断面図である。
本実施形態では、第１の実施形態と同様に、先ず図１（ａ）の工程を実行する。このとき、ＳｉＣ基板１上に化合物半導体積層構造２が形成される。
続いて、図９（ａ）に示すように、ＳＢＤ側のみに電子供給層２ｄに電極用リセス２Ａを形成する。
詳細には、化合物半導体積層構造２上の全面にレジストを塗布し、リソグラフィーによりレジストを加工して、ＳＢＤ側のアノード電極の形成予定部位のみを露出する開口を有するレジストマスクを形成する。
このレジストマスクを用いて、電子供給層２ｄを所定深さまでドライエッチングする。ドライエッチングには、塩素系のエッチングガスを用いる。これにより、電子供給層２ｄには、ＳＢＤ側のアノード電極の形成予定部位に電極用リセス２Ａが形成される。電子供給層２ｄのエッチング残量は、ＡｌＧａＮ／ＧａＮ・ＳＢＤの素子としての要求性能に依存する。
詳細には、化合物半導体積層構造２上の全面にレジストを塗布し、リソグラフィーによりレジストを加工して、ＳＢＤ側のアノード電極の形成予定部位のみを露出する開口を有するレジストマスクを形成する。
このレジストマスクを用いて、電子供給層２ｄを所定深さまでドライエッチングする。ドライエッチングには、塩素系のエッチングガスを用いる。これにより、電子供給層２ｄには、ＳＢＤ側のアノード電極の形成予定部位に電極用リセス２Ａが形成される。電子供給層２ｄのエッチング残量は、ＡｌＧａＮ／ＧａＮ・ＳＢＤの素子としての要求性能に依存する。
続いて、図９（ｂ）に示すように、ＨＥＭＴ側にはゲート電極３Ａを、ＳＢＤ側には電極層３ａを同時形成する。
詳細には、先ず、化合物半導体積層構造２の表面を、有機溶剤又は酸・アルカリ等を用いて充分に洗浄する。この化合物半導体積層構造２の表面の洗浄処理により、界面準位の極めて少ない良好な表面（後述する各種電極との界面となる）を得ることができる。
詳細には、先ず、化合物半導体積層構造２の表面を、有機溶剤又は酸・アルカリ等を用いて充分に洗浄する。この化合物半導体積層構造２の表面の洗浄処理により、界面準位の極めて少ない良好な表面（後述する各種電極との界面となる）を得ることができる。
次に、ゲート電極及び電極層を形成するためのレジストマスクを形成する。レジストを化合物半導体積層構造２上に塗布し、リソグラフィーによりレジストを加工して、ＨＥＭＴ側でゲート電極の形成予定部位を、ＳＢＤ側でアノード電極の形成予定部位である電極用リセス２Ａをそれぞれ露出する各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
本実施形態では、ゲート電極及び電極層の材料として、仕事関数の高い金属であるＮｉ,Ｐｔ,Ｃｕ等を含有する材料（第１金属）を用いる。ここでは、Ｎｉ／Ａｕ（Ｎｉが下層でＡｕが上層）を第１金属として例示する。
上記のレジストマスクを用いて、第１金属としてＮｉ／Ａｕを、例えば蒸着法により、化合物半導体積層構造２の表面を露出する各開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、ＨＥＭＴ側には電子供給層２ｄ上にゲート電極３Ａが、ＳＢＤ側には電子供給層２ｄの電極用リセス２Ａを埋め込む電極層３ａが同時形成される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
上記のレジストマスクを用いて、第１金属としてＮｉ／Ａｕを、例えば蒸着法により、化合物半導体積層構造２の表面を露出する各開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、ＨＥＭＴ側には電子供給層２ｄ上にゲート電極３Ａが、ＳＢＤ側には電子供給層２ｄの電極用リセス２Ａを埋め込む電極層３ａが同時形成される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
続いて、図９（ｃ）に示すように、ＳＢＤ側の電極層３ａ上のみに上層部分３ｂを形成する。
詳細には、先ず、上層部分を形成するためのレジストマスクを形成する。レジストを全面に塗布し、リソグラフィーによりレジストを加工して、ＳＢＤ側で電極層３ａの上面のみを露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
詳細には、先ず、上層部分を形成するためのレジストマスクを形成する。レジストを全面に塗布し、リソグラフィーによりレジストを加工して、ＳＢＤ側で電極層３ａの上面のみを露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
本実施形態では、上層部分の材料として、第１金属よりも仕事関数の低い高融点金属であるＴｉ，Ｍｏ，Ｔａ，Ｗ等を含有する材料（第２金属）を用いる。ここでは、Ｔｉを第２金属として例示する。
上記のレジストマスクを用いて、第２金属としてＴｉを、例えば蒸着法により、電極層３ａの上面を露出する開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは３０ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉを除去する。以上により、ＳＢＤ側の電極層３ａ上のみにキャップ層となる上層部分３ｂが形成される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
上記のレジストマスクを用いて、第２金属としてＴｉを、例えば蒸着法により、電極層３ａの上面を露出する開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは３０ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉを除去する。以上により、ＳＢＤ側の電極層３ａ上のみにキャップ層となる上層部分３ｂが形成される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
続いて、図１０（ａ）に示すように、ＨＥＭＴ側にはソース電極４Ａ及びドレイン電極４Ｂを、ＳＢＤ側にはカソード電極４Ｃを同時形成する。
詳細には、先ず、ソース電極４Ａ及びドレイン電極４Ｂ、並びにカソード電極４Ｃを形成するためのレジストマスクを形成する。レジストを化合物半導体積層構造２の全面に塗布し、リソグラフィーによりレジストを加工して、ＨＥＭＴ側でソース電極及びドレイン電極の形成予定部位を、ＳＢＤ側でカソード電極の形成予定部位をそれぞれ露出する各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
詳細には、先ず、ソース電極４Ａ及びドレイン電極４Ｂ、並びにカソード電極４Ｃを形成するためのレジストマスクを形成する。レジストを化合物半導体積層構造２の全面に塗布し、リソグラフィーによりレジストを加工して、ＨＥＭＴ側でソース電極及びドレイン電極の形成予定部位を、ＳＢＤ側でカソード電極の形成予定部位をそれぞれ露出する各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌ（Ｔａが下層でＡｌが上層）を、例えば蒸着法により、各開口内を含むレジストマスク上に堆積する。Ｔａの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。以上により、ＨＥＭＴ側には電子供給層２１ｄ上にソース電極４Ａ及びドレイン電極４Ｂが、ＳＢＤ側にはｎ−ＧａＮ層２１ｅ上にカソード電極４Ｃが形成される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
続いて、図１０（ｂ）に示すように、パッシベーション膜５を形成する。
詳細には、化合物半導体積層構造２の全面に絶縁膜、例えばＳｉＮをプラズマＣＶＤ法等により２ｎｍ程度〜２００ｎｍ程度の厚みに堆積する。これにより、パッシベーション膜５が形成される。
詳細には、化合物半導体積層構造２の全面に絶縁膜、例えばＳｉＮをプラズマＣＶＤ法等により２ｎｍ程度〜２００ｎｍ程度の厚みに堆積する。これにより、パッシベーション膜５が形成される。
続いて、図１０（ｃ）に示すように、ＳｉＣ基板１を熱処理する。
詳細には、窒素雰囲気中において、第２金属である高融点金属、ここではＴｉの融点よりも低い温度、好ましくは４００℃程度〜１０００℃程度の温度、例えば５５０℃程度でＳｉＣ基板１を熱処理（アニール処理）する。この熱処理により、ＨＥＭＴ側ではソース電極４Ａ及びドレイン電極４Ｂについて、ＳＢＤ側ではカソード電極４Ｃについて、それぞれ電子供給層２ｄとのオーミックコンタクトが確立する。それと共に、当該熱処理により、ＳＢＤ側で上層部分３ｂのＴｉが電極層３ａ内に下方拡散し、Ｔｉが電子供給層２ｄのＡｌＧａＮと電極層３ａのＮｉとの界面に析出して、下層部分３ｃが形成される。下層部分３ｃは、例えば１ｎｍ程度〜２ｎｍ程度の厚みに形成される。電極層３ａと上層部分３ｂ及び下層部分３ｃとにより、アノード電極３Ｂが形成される。
詳細には、窒素雰囲気中において、第２金属である高融点金属、ここではＴｉの融点よりも低い温度、好ましくは４００℃程度〜１０００℃程度の温度、例えば５５０℃程度でＳｉＣ基板１を熱処理（アニール処理）する。この熱処理により、ＨＥＭＴ側ではソース電極４Ａ及びドレイン電極４Ｂについて、ＳＢＤ側ではカソード電極４Ｃについて、それぞれ電子供給層２ｄとのオーミックコンタクトが確立する。それと共に、当該熱処理により、ＳＢＤ側で上層部分３ｂのＴｉが電極層３ａ内に下方拡散し、Ｔｉが電子供給層２ｄのＡｌＧａＮと電極層３ａのＮｉとの界面に析出して、下層部分３ｃが形成される。下層部分３ｃは、例えば１ｎｍ程度〜２ｎｍ程度の厚みに形成される。電極層３ａと上層部分３ｂ及び下層部分３ｃとにより、アノード電極３Ｂが形成される。
本実施形態では、Ｔｉを熱拡散させてアノード電極３Ｂを形成するための熱処理を、ソース電極４Ａ及びドレイン電極４Ｂ、並びにカソード電極４Ｃのオーミックコンタクトを得るための熱処理と兼ねて行う。これにより、アノード電極３Ｂを形成するための熱処理の工程を単独に設ける必要がなく、工程削減が実現する。
しかる後、層間絶縁膜の形成、ゲート電極３Ａ、ソース電極４Ａ、ドレイン電極４Ｂ、アノード電極３Ｂ、カソード電極４Ｃとそれぞれ接続される各配線の形等の諸工程を実行する。以上により、ＳｉＣ基板１上に、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ及びＡｌＧａＮ／ＧａＮ・ＳＢＤが集積されてなる化合物半導体装置が形成される。
以上説明したように、本実施形態によれば、各電極と化合物半導体層との界面準位の発生を容易且つ確実に抑止して、優れたデバイス特性を有する信頼性の高い化合物半導体装置が実現する。
（第５の実施形態）
本実施形態では、化合物半導体装置として、同一基板にE-mode・ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ及びD-mode・ＡｌＧａＮ／ＧａＮ・ＨＥＭＴが集積されたデバイスを開示する。なお、第１の実施形態の構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。
図１１〜図１２は、第５の実施形態による化合物半導体装置の製造方法の主要工程を示す概略断面図である。
本実施形態では、化合物半導体装置として、同一基板にE-mode・ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ及びD-mode・ＡｌＧａＮ／ＧａＮ・ＨＥＭＴが集積されたデバイスを開示する。なお、第１の実施形態の構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。
図１１〜図１２は、第５の実施形態による化合物半導体装置の製造方法の主要工程を示す概略断面図である。
本実施形態では、第１の実施形態と同様に、先ず図１（ａ）の工程を実行する。このとき、ＳｉＣ基板１上に化合物半導体積層構造２が形成される。
続いて、図１１（ａ）に示すように、E-mode・ＨＥＭＴ側にはゲート電極２２Ａを、D-mode・ＨＥＭＴ側には電極層２２ａを同時形成する。
詳細には、先ず、化合物半導体積層構造２の表面を、有機溶剤又は酸・アルカリ等を用いて充分に洗浄する。この化合物半導体積層構造２の表面の洗浄処理により、界面準位の極めて少ない良好な表面（後述する各種電極との界面となる）を得ることができる。
詳細には、先ず、化合物半導体積層構造２の表面を、有機溶剤又は酸・アルカリ等を用いて充分に洗浄する。この化合物半導体積層構造２の表面の洗浄処理により、界面準位の極めて少ない良好な表面（後述する各種電極との界面となる）を得ることができる。
次に、ゲート電極及び電極層を形成するためのレジストマスクを形成する。レジストを化合物半導体積層構造２上に塗布し、リソグラフィーによりレジストを加工して、E-mode・ＨＥＭＴ側及びD-mode・ＨＥＭＴ側でそれぞれゲート電極の形成予定部位を露出する各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
本実施形態では、ゲート電極及び電極層の材料として、仕事関数の高い金属であるＮｉ,Ｐｔ,Ｃｕ等を含有する材料（第１金属）を用いる。ここでは、Ｎｉ／Ａｕ（Ｎｉが下層でＡｕが上層）を第１金属として例示する。
上記のレジストマスクを用いて、第１金属としてＮｉ／Ａｕを、例えば蒸着法により、化合物半導体積層構造２の表面を露出する各開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、E-mode・ＨＥＭＴ側にはゲート電極２２Ａが、D-mode・ＨＥＭＴ側には電極層２２ａが同時形成される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
上記のレジストマスクを用いて、第１金属としてＮｉ／Ａｕを、例えば蒸着法により、化合物半導体積層構造２の表面を露出する各開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、E-mode・ＨＥＭＴ側にはゲート電極２２Ａが、D-mode・ＨＥＭＴ側には電極層２２ａが同時形成される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
続いて、図１１（ｂ）に示すように、D-mode・ＨＥＭＴ側の電極層２２ａ上のみに上層部分２２ｂを形成する。
詳細には、先ず、上層部分を形成するためのレジストマスクを形成する。レジストを全面に塗布し、リソグラフィーによりレジストを加工して、D-mode・ＨＥＭＴ側で電極層２２ａの上面のみを露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
詳細には、先ず、上層部分を形成するためのレジストマスクを形成する。レジストを全面に塗布し、リソグラフィーによりレジストを加工して、D-mode・ＨＥＭＴ側で電極層２２ａの上面のみを露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
本実施形態では、上層部分の材料として、第１金属よりも仕事関数の低い高融点金属であるＴｉ，Ｍｏ，Ｔａ，Ｗ等を含有する材料（第２金属）を用いる。ここでは、Ｔｉを第２金属として例示する。
上記のレジストマスクを用いて、第２金属としてＴｉを、例えば蒸着法により、電極層２２ａの上面を露出する開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは３０ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉを除去する。以上により、D-mode・ＨＥＭＴ側の電極層２２ａ上のみにキャップ層となる上層部分２２ｂが形成される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
上記のレジストマスクを用いて、第２金属としてＴｉを、例えば蒸着法により、電極層２２ａの上面を露出する開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは３０ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉを除去する。以上により、D-mode・ＨＥＭＴ側の電極層２２ａ上のみにキャップ層となる上層部分２２ｂが形成される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
続いて、図１１（ｃ）に示すように、E-mode・ＨＥＭＴ側にはソース電極２３Ａ及びドレイン電極２３Ｂを、D-mode・ＨＥＭＴ側にはソース電極２３Ｃ及びドレイン電極２３Ｄを同時形成する。
詳細には、先ず、ソース電極２３Ａ及びドレイン電極２３Ｂ、並びにソース電極２３Ｃ及びドレイン電極２３Ｄを形成するためのレジストマスクを形成する。レジストを化合物半導体積層構造２の全面に塗布し、リソグラフィーによりレジストを加工して、E-mode・ＨＥＭＴ側及びD-mode・ＨＥＭＴ側でソース電極及びドレイン電極の形成予定部位をそれぞれ露出する各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
詳細には、先ず、ソース電極２３Ａ及びドレイン電極２３Ｂ、並びにソース電極２３Ｃ及びドレイン電極２３Ｄを形成するためのレジストマスクを形成する。レジストを化合物半導体積層構造２の全面に塗布し、リソグラフィーによりレジストを加工して、E-mode・ＨＥＭＴ側及びD-mode・ＨＥＭＴ側でソース電極及びドレイン電極の形成予定部位をそれぞれ露出する各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌ（Ｔａが下層でＡｌが上層）を、例えば蒸着法により、各開口内を含むレジストマスク上に堆積する。Ｔａの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。以上により、E-mode・ＨＥＭＴ側にはソース電極２３Ａ及びドレイン電極２３Ｂが、D-mode・ＨＥＭＴ側にはソース電極２３Ｃ及びドレイン電極２３Ｄが形成される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
続いて、図１２（ａ）に示すように、パッシベーション膜５を形成する。
詳細には、化合物半導体積層構造２の全面に絶縁膜、例えばＳｉＮをプラズマＣＶＤ法等により２ｎｍ程度〜２００ｎｍ程度の厚みに堆積する。これにより、パッシベーション膜５が形成される。
詳細には、化合物半導体積層構造２の全面に絶縁膜、例えばＳｉＮをプラズマＣＶＤ法等により２ｎｍ程度〜２００ｎｍ程度の厚みに堆積する。これにより、パッシベーション膜５が形成される。
続いて、図１２（ｂ）に示すように、ＳｉＣ基板１を熱処理する。
詳細には、窒素雰囲気中において、第２金属である高融点金属、ここではＴｉの融点よりも低い温度、好ましくは４００℃程度〜１０００℃程度の温度、例えば５５０℃程度でＳｉＣ基板１を熱処理（アニール処理）する。この熱処理により、E-mode・ＨＥＭＴ側ではソース電極２３Ａ及びドレイン電極２３Ｂについて、D-mode・ＨＥＭＴ側ではソース電極２３Ｃ及びドレイン電極２３Ｄについて、それぞれ電子供給層２ｄとのオーミックコンタクトが確立する。それと共に、当該熱処理により、D-mode・ＨＥＭＴ側で上層部分２２ｂのＴｉが電極層２２ａ内に下方拡散し、Ｔｉが電子供給層２ｄのＡｌＧａＮと電極層２２ａのＮｉとの界面に析出して、下層部分２２ｃが形成される。下層部分２２ｃは、例えば１ｎｍ程度〜２ｎｍ程度の厚みに形成される。電極層２２ａと上層部分２２ｂ及び下層部分２２ｃとにより、ゲート電極２２Ｂが形成される。
詳細には、窒素雰囲気中において、第２金属である高融点金属、ここではＴｉの融点よりも低い温度、好ましくは４００℃程度〜１０００℃程度の温度、例えば５５０℃程度でＳｉＣ基板１を熱処理（アニール処理）する。この熱処理により、E-mode・ＨＥＭＴ側ではソース電極２３Ａ及びドレイン電極２３Ｂについて、D-mode・ＨＥＭＴ側ではソース電極２３Ｃ及びドレイン電極２３Ｄについて、それぞれ電子供給層２ｄとのオーミックコンタクトが確立する。それと共に、当該熱処理により、D-mode・ＨＥＭＴ側で上層部分２２ｂのＴｉが電極層２２ａ内に下方拡散し、Ｔｉが電子供給層２ｄのＡｌＧａＮと電極層２２ａのＮｉとの界面に析出して、下層部分２２ｃが形成される。下層部分２２ｃは、例えば１ｎｍ程度〜２ｎｍ程度の厚みに形成される。電極層２２ａと上層部分２２ｂ及び下層部分２２ｃとにより、ゲート電極２２Ｂが形成される。
本実施形態では、Ｔｉを熱拡散させてゲート電極２２Ｂを形成するための熱処理を、ソース電極２３Ａ及びドレイン電極２３Ｂ、並びにソース電極２３Ｃ及びドレイン電極２３Ｄのオーミックコンタクトを得るための熱処理と兼ねて行う。これにより、ゲート電極２２Ｂを形成するための熱処理の工程を単独に設ける必要がなく、工程削減が実現する。
しかる後、層間絶縁膜の形成、ゲート電極２２Ａ、ソース電極２３Ａ、ドレイン電極２３Ｂ、ゲート電極２２Ｂ、ソース電極２３Ｃ、ドレイン電極２３Ｄとそれぞれ接続される各配線の形等の諸工程を実行する。以上により、ＳｉＣ基板１上に、E-mode・ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ及びD-mode・ＡｌＧａＮ／ＧａＮ・ＨＥＭＴが集積されてなる化合物半導体装置が形成される。
本実施形態により作製された化合物半導体装置について、ゲート−ソース間電圧（Ｖｇｓ）とドレイン電流（Ｉｄ）との関係について調べた。その結果を図１３に示す。ゲート電極２２ＡはＮｉの仕事関数が高いため、E-mode動作を実現しており、ゲート電極２２ＢはＴｉの仕事関数が低いため、D-mode動作を実現している。ゲート電極２２ＡのＮｉと電極層２２ａのＮｉとは同時形成されるため、化合物半導体積層構造２の表面の充分な洗浄により、界面準位が極めて少なく、且つ２種類の閾値電圧（Ｖth）を有する化合物半導体装置が実現することが確認された。
以上説明したように、本実施形態によれば、各電極と化合物半導体層との界面準位の発生を容易且つ確実に抑止して、優れたデバイス特性を有する信頼性の高い化合物半導体装置が実現する。
（第６の実施形態）
本実施形態では、第５の実施形態と同様に、化合物半導体装置として、同一基板にE-mode・ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ及びD-mode・ＡｌＧａＮ／ＧａＮ・ＨＥＭＴが集積されたデバイスを開示する。本実施形態は、いわゆるＭＩＳ型構造とされている点で第５の実施形態と相違する。なお、第５の実施形態の構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。
図１４〜図１５は、第６の実施形態による化合物半導体装置の製造方法の主要工程を示す概略断面図である。
本実施形態では、第５の実施形態と同様に、化合物半導体装置として、同一基板にE-mode・ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ及びD-mode・ＡｌＧａＮ／ＧａＮ・ＨＥＭＴが集積されたデバイスを開示する。本実施形態は、いわゆるＭＩＳ型構造とされている点で第５の実施形態と相違する。なお、第５の実施形態の構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。
図１４〜図１５は、第６の実施形態による化合物半導体装置の製造方法の主要工程を示す概略断面図である。
本実施形態では、第１の実施形態と同様に、先ず図１（ａ）の工程を実行する。このとき、ＳｉＣ基板１上に化合物半導体積層構造２が形成される。
続いて、図１４（ａ）に示すように、ゲート絶縁膜２４を形成する。
詳細には、先ず、化合物半導体積層構造２の表面を、有機溶剤又は酸・アルカリ等を用いて充分に洗浄する。この化合物半導体積層構造２の表面の洗浄処理により、界面準位の極めて少ない良好な表面（後述する各種電極との界面となる）を得ることができる。
詳細には、先ず、化合物半導体積層構造２の表面を、有機溶剤又は酸・アルカリ等を用いて充分に洗浄する。この化合物半導体積層構造２の表面の洗浄処理により、界面準位の極めて少ない良好な表面（後述する各種電極との界面となる）を得ることができる。
次に、化合物半導体積層構造２上に、絶縁材料として例えばＡｌ2Ｏ3を堆積する。Ａｌ2Ｏ3は、例えば原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により膜厚２ｎｍ〜２００ｎｍ程度、ここでは１０ｎｍ程度に堆積する。これにより、ゲート絶縁膜２４が形成される。
なお、Ａｌ2Ｏ3の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、Ａｌ2Ｏ3を堆積する代わりに、Ａｌの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。
続いて、図１４（ｂ）に示すように、E-mode・ＨＥＭＴ側にはゲート電極２２Ａを、D-mode・ＨＥＭＴ側には電極層２２ａを同時形成する。
詳細には、ゲート電極及び電極層を形成するためのレジストマスクを形成する。レジストをゲート絶縁膜２４上に塗布し、リソグラフィーによりレジストを加工して、E-mode・ＨＥＭＴ側及びD-mode・ＨＥＭＴ側でそれぞれゲート電極の形成予定部位を露出する各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
詳細には、ゲート電極及び電極層を形成するためのレジストマスクを形成する。レジストをゲート絶縁膜２４上に塗布し、リソグラフィーによりレジストを加工して、E-mode・ＨＥＭＴ側及びD-mode・ＨＥＭＴ側でそれぞれゲート電極の形成予定部位を露出する各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
本実施形態では、ゲート電極及び電極層の材料として、仕事関数の高い金属であるＮｉ,Ｐｔ,Ｃｕ等を含有する材料（第１金属）を用いる。ここでは、Ｎｉ／Ａｕ（Ｎｉが下層でＡｕが上層）を第１金属として例示する。
上記のレジストマスクを用いて、第１金属としてＮｉ／Ａｕを、例えば蒸着法により、ゲート絶縁膜２４の表面を露出する各開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、E-mode・ＨＥＭＴ側にはゲート電極２２Ａが、D-mode・ＨＥＭＴ側には電極層２２ａが同時形成される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
上記のレジストマスクを用いて、第１金属としてＮｉ／Ａｕを、例えば蒸着法により、ゲート絶縁膜２４の表面を露出する各開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、E-mode・ＨＥＭＴ側にはゲート電極２２Ａが、D-mode・ＨＥＭＴ側には電極層２２ａが同時形成される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
続いて、図１４（ｃ）に示すように、D-mode・ＨＥＭＴ側の電極層２２ａ上のみに上層部分２２ｂを形成する。
詳細には、先ず、上層部分を形成するためのレジストマスクを形成する。レジストを全面に塗布し、リソグラフィーによりレジストを加工して、D-mode・ＨＥＭＴ側で電極層２２ａの上面のみを露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
詳細には、先ず、上層部分を形成するためのレジストマスクを形成する。レジストを全面に塗布し、リソグラフィーによりレジストを加工して、D-mode・ＨＥＭＴ側で電極層２２ａの上面のみを露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
本実施形態では、上層部分の材料として、第１金属よりも仕事関数の低い高融点金属であるＴｉ，Ｍｏ，Ｔａ，Ｗ等を含有する材料（第２金属）を用いる。ここでは、Ｔｉを第２金属として例示する。
上記のレジストマスクを用いて、第２金属としてＴｉを、例えば蒸着法により、電極層２２ａの上面を露出する開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは３０ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉを除去する。以上により、D-mode・ＨＥＭＴ側の電極層２２ａ上のみにキャップ層となる上層部分２２ｂが形成される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
上記のレジストマスクを用いて、第２金属としてＴｉを、例えば蒸着法により、電極層２２ａの上面を露出する開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは３０ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉを除去する。以上により、D-mode・ＨＥＭＴ側の電極層２２ａ上のみにキャップ層となる上層部分２２ｂが形成される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
続いて、図１５（ａ）に示すように、ゲート絶縁膜２４に開口２４ａ，２４ｂ，２４ｃ，２４ｄを形成する。
詳細には、ゲート絶縁膜２４上の全面にレジストを塗布し、リソグラフィーによりレジストを加工して、ゲート絶縁膜２４の表面において、E-mode・ＨＥＭＴ側及びD-mode・ＨＥＭＴ側のソース電極及びドレイン電極の形成予定部位をそれぞれ露出する各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
詳細には、ゲート絶縁膜２４上の全面にレジストを塗布し、リソグラフィーによりレジストを加工して、ゲート絶縁膜２４の表面において、E-mode・ＨＥＭＴ側及びD-mode・ＨＥＭＴ側のソース電極及びドレイン電極の形成予定部位をそれぞれ露出する各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
このレジストマスクを用いて、ゲート絶縁膜２４をドライエッチングする。以上により、ゲート絶縁膜２４には、E-mode・ＨＥＭＴ側及びD-mode・ＨＥＭＴ側におけるソース電極及びドレイン電極の形成予定部位で化合物半導体積層構造２の表面を露出する開口２４ａ，２４ｂ，２４ｃ，２４ｄが形成される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
続いて、図１５（ｂ）に示すように、E-mode・ＨＥＭＴ側にはソース電極２３Ａ及びドレイン電極２３Ｂを、D-mode・ＨＥＭＴ側にはソース電極２３Ｃ及びドレイン電極２３Ｄを同時形成する。
詳細には、ソース電極２３Ａ及びドレイン電極２３Ｂ、並びにソース電極２３Ｃ及びドレイン電極２３Ｄを形成するためのレジストマスクを形成する。レジストをゲート絶縁膜２４の全面に塗布し、リソグラフィーによりレジストを加工して、ゲート絶縁膜２４の開口２４ａ，２４ｂ，２４ｃ，２４ｄをそれぞれ露出する各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
詳細には、ソース電極２３Ａ及びドレイン電極２３Ｂ、並びにソース電極２３Ｃ及びドレイン電極２３Ｄを形成するためのレジストマスクを形成する。レジストをゲート絶縁膜２４の全面に塗布し、リソグラフィーによりレジストを加工して、ゲート絶縁膜２４の開口２４ａ，２４ｂ，２４ｃ，２４ｄをそれぞれ露出する各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌ（Ｔａが下層でＡｌが上層）を、例えば蒸着法により、各開口内を含むレジストマスク上に堆積する。Ｔａの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。以上により、E-mode・ＨＥＭＴ側には開口２４ａ，２４ｂを埋め込むソース電極２３Ａ及びドレイン電極２３Ｂが、D-mode・ＨＥＭＴ側には開口２４ｃ，２４ｄを埋め込むソース電極２３Ｃ及びドレイン電極２３Ｄが形成される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
続いて、図１５（ｃ）に示すように、ＳｉＣ基板１を熱処理する。
詳細には、窒素雰囲気中において、第２金属である高融点金属、ここではＴｉの融点よりも低い温度、好ましくは４００℃程度〜１０００℃程度の温度、例えば５５０℃程度でＳｉＣ基板１を熱処理（アニール処理）する。この熱処理により、E-mode・ＨＥＭＴ側ではソース電極２３Ａ及びドレイン電極２３Ｂについて、D-mode・ＨＥＭＴ側ではソース電極２３Ｃ及びドレイン電極２３Ｄについて、それぞれ電子供給層２ｄとのオーミックコンタクトが確立する。それと共に、当該熱処理により、D-mode・ＨＥＭＴ側で上層部分２２ｂのＴｉが電極層２２ａ内に下方拡散し、Ｔｉが電子供給層２ｄのＡｌＧａＮと電極層２２ａのＮｉとの界面に析出して、下層部分２２ｃが形成される。下層部分２２ｃは、例えば１ｎｍ程度〜２ｎｍ程度の厚みに形成される。電極層２２ａと上層部分２２ｂ及び下層部分２２ｃとにより、ゲート電極２２Ｂが形成される。
詳細には、窒素雰囲気中において、第２金属である高融点金属、ここではＴｉの融点よりも低い温度、好ましくは４００℃程度〜１０００℃程度の温度、例えば５５０℃程度でＳｉＣ基板１を熱処理（アニール処理）する。この熱処理により、E-mode・ＨＥＭＴ側ではソース電極２３Ａ及びドレイン電極２３Ｂについて、D-mode・ＨＥＭＴ側ではソース電極２３Ｃ及びドレイン電極２３Ｄについて、それぞれ電子供給層２ｄとのオーミックコンタクトが確立する。それと共に、当該熱処理により、D-mode・ＨＥＭＴ側で上層部分２２ｂのＴｉが電極層２２ａ内に下方拡散し、Ｔｉが電子供給層２ｄのＡｌＧａＮと電極層２２ａのＮｉとの界面に析出して、下層部分２２ｃが形成される。下層部分２２ｃは、例えば１ｎｍ程度〜２ｎｍ程度の厚みに形成される。電極層２２ａと上層部分２２ｂ及び下層部分２２ｃとにより、ゲート電極２２Ｂが形成される。
本実施形態では、Ｔｉを熱拡散させてゲート電極２２Ｂを形成するための熱処理を、ソース電極２３Ａ及びドレイン電極２３Ｂ、並びにソース電極２３Ｃ及びドレイン電極２３Ｄのオーミックコンタクトを得るための熱処理と兼ねて行う。これにより、ゲート電極２２Ｂを形成するための熱処理の工程を単独に設ける必要がなく、工程削減が実現する。
しかる後、層間絶縁膜の形成、ゲート電極２２Ａ、ソース電極２３Ａ、ドレイン電極２３Ｂ、ゲート電極２２Ｂ、ソース電極２３Ｃ、ドレイン電極２３Ｄとそれぞれ接続される各配線の形等の諸工程を実行する。以上により、ＳｉＣ基板１上に、ＭＩＳ構造のE-mode・ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ及びD-mode・ＡｌＧａＮ／ＧａＮ・ＨＥＭＴが集積されてなる化合物半導体装置が形成される。
以上説明したように、本実施形態によれば、各電極と化合物半導体層との界面準位の発生を容易且つ確実に抑止して、優れたデバイス特性を有する信頼性の高い化合物半導体装置が実現する。
（第７の実施形態）
本実施形態では、第６の実施形態と同様に、化合物半導体装置として、同一基板にE-mode・ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ及びD-mode・ＡｌＧａＮ／ＧａＮ・ＨＥＭＴが集積されたＭＩＳ型構造のデバイスを開示する。本実施形態は、化合物半導体積層構造がE-mode・ＨＥＭＴ側で異なる点で第６の実施形態と相違する。なお、第６の実施形態の構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。
図１６〜図１８は、第７の実施形態による化合物半導体装置の製造方法の主要工程を示す概略断面図である。
本実施形態では、第６の実施形態と同様に、化合物半導体装置として、同一基板にE-mode・ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ及びD-mode・ＡｌＧａＮ／ＧａＮ・ＨＥＭＴが集積されたＭＩＳ型構造のデバイスを開示する。本実施形態は、化合物半導体積層構造がE-mode・ＨＥＭＴ側で異なる点で第６の実施形態と相違する。なお、第６の実施形態の構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。
図１６〜図１８は、第７の実施形態による化合物半導体装置の製造方法の主要工程を示す概略断面図である。
本実施形態では、第１の実施形態と同様に、先ず図１（ａ）の工程を実行する。このとき、ＳｉＣ基板１上に化合物半導体積層構造２が形成される。
続いて、図１６（ａ）に示すように、E-mode・ＨＥＭＴ側のみに電子供給層２ｄに電極用リセス２Ｂを形成する。
詳細には、化合物半導体積層構造２上の全面にレジストを塗布し、リソグラフィーによりレジストを加工して、E-mode・ＨＥＭＴ側のゲート電極の形成予定部位のみを露出する開口を有するレジストマスクを形成する。
このレジストマスクを用いて、電子供給層２ｄを所定深さまでドライエッチングする。ドライエッチングには、塩素系のエッチングガスを用いる。これにより、電子供給層２ｄには、E-mode・ＨＥＭＴ側のゲート電極の形成予定部位に電極用リセス２Ｂが形成される。電極用リセスは、エッチング部位で電子供給層２ｄが残存するようにしても、或いは電子走行層２ｂに達するまで形成しても良い。
詳細には、化合物半導体積層構造２上の全面にレジストを塗布し、リソグラフィーによりレジストを加工して、E-mode・ＨＥＭＴ側のゲート電極の形成予定部位のみを露出する開口を有するレジストマスクを形成する。
このレジストマスクを用いて、電子供給層２ｄを所定深さまでドライエッチングする。ドライエッチングには、塩素系のエッチングガスを用いる。これにより、電子供給層２ｄには、E-mode・ＨＥＭＴ側のゲート電極の形成予定部位に電極用リセス２Ｂが形成される。電極用リセスは、エッチング部位で電子供給層２ｄが残存するようにしても、或いは電子走行層２ｂに達するまで形成しても良い。
電極用リセス２Ｂを形成することにより、電極用リセス２Ｂをゲート絶縁膜を介して埋め込むゲート電極において、より確実にE-mode動作を行うことができる。
続いて、図１６（ｂ）に示すようにゲート絶縁膜２４を形成する。
詳細には、先ず、化合物半導体積層構造２の表面を、有機溶剤又は酸・アルカリ等を用いて充分に洗浄する。この化合物半導体積層構造２の表面の洗浄処理により、界面準位の極めて少ない良好な表面（後述する各種電極との界面となる）を得ることができる。
詳細には、先ず、化合物半導体積層構造２の表面を、有機溶剤又は酸・アルカリ等を用いて充分に洗浄する。この化合物半導体積層構造２の表面の洗浄処理により、界面準位の極めて少ない良好な表面（後述する各種電極との界面となる）を得ることができる。
次に、化合物半導体積層構造２上に、絶縁材料として例えばＡｌ2Ｏ3を堆積する。Ａｌ2Ｏ3は、例えば原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により膜厚２ｎｍ〜２００ｎｍ程度、ここでは１０ｎｍ程度に堆積する。これにより、ゲート絶縁膜２４が形成される。
なお、Ａｌ2Ｏ3の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、Ａｌ2Ｏ3を堆積する代わりに、Ａｌの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。
続いて、図１６（ｃ）に示すように、E-mode・ＨＥＭＴ側にはゲート電極２２Ａを、D-mode・ＨＥＭＴ側には電極層２２ａを同時形成する。
詳細には、ゲート電極及び電極層を形成するためのレジストマスクを形成する。レジストをゲート絶縁膜２４上に塗布し、リソグラフィーによりレジストを加工する。これにより、E-mode・ＨＥＭＴ側にはゲート電極の形成予定部位である電極用リセス２Ｂの上方に位置整合する部位を露出する開口が、D-mode・ＨＥＭＴ側にはゲート電極の形成予定部位を露出する開口がそれぞれ形成される。以上により、当該各開口を有するレジストマスクが形成される。
詳細には、ゲート電極及び電極層を形成するためのレジストマスクを形成する。レジストをゲート絶縁膜２４上に塗布し、リソグラフィーによりレジストを加工する。これにより、E-mode・ＨＥＭＴ側にはゲート電極の形成予定部位である電極用リセス２Ｂの上方に位置整合する部位を露出する開口が、D-mode・ＨＥＭＴ側にはゲート電極の形成予定部位を露出する開口がそれぞれ形成される。以上により、当該各開口を有するレジストマスクが形成される。
本実施形態では、ゲート電極及び電極層の材料として、仕事関数の高い金属であるＮｉ,Ｐｔ,Ｃｕ等を含有する材料（第１金属）を用いる。ここでは、Ｎｉ／Ａｕ（Ｎｉが下層でＡｕが上層）を第１金属として例示する。
上記のレジストマスクを用いて、第１金属としてＮｉ／Ａｕを、例えば蒸着法により、ゲート絶縁膜２４の表面を露出する各開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、E-mode・ＨＥＭＴ側にはゲート絶縁膜２４を介して電極用リセス２Ｂを埋め込むゲート電極２２Ａが、D-mode・ＨＥＭＴ側にはゲート絶縁膜２４上に電極層２２ａが同時形成される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
上記のレジストマスクを用いて、第１金属としてＮｉ／Ａｕを、例えば蒸着法により、ゲート絶縁膜２４の表面を露出する各開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、E-mode・ＨＥＭＴ側にはゲート絶縁膜２４を介して電極用リセス２Ｂを埋め込むゲート電極２２Ａが、D-mode・ＨＥＭＴ側にはゲート絶縁膜２４上に電極層２２ａが同時形成される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
続いて、図１７（ａ）に示すように、D-mode・ＨＥＭＴ側の電極層２２ａ上のみに上層部分２２ｂを形成する。
詳細には、先ず、上層部分を形成するためのレジストマスクを形成する。レジストを全面に塗布し、リソグラフィーによりレジストを加工して、D-mode・ＨＥＭＴ側で電極層２２ａの上面のみを露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
詳細には、先ず、上層部分を形成するためのレジストマスクを形成する。レジストを全面に塗布し、リソグラフィーによりレジストを加工して、D-mode・ＨＥＭＴ側で電極層２２ａの上面のみを露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
本実施形態では、上層部分の材料として、第１金属よりも仕事関数の低い高融点金属であるＴｉ，Ｍｏ，Ｔａ，Ｗ等を含有する材料（第２金属）を用いる。ここでは、Ｔｉを第２金属として例示する。
上記のレジストマスクを用いて、第２金属としてＴｉを、例えば蒸着法により、電極層２２ａの上面を露出する開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは３０ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉを除去する。以上により、D-mode・ＨＥＭＴ側の電極層２２ａ上のみにキャップ層となる上層部分２２ｂが形成される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
上記のレジストマスクを用いて、第２金属としてＴｉを、例えば蒸着法により、電極層２２ａの上面を露出する開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは３０ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉを除去する。以上により、D-mode・ＨＥＭＴ側の電極層２２ａ上のみにキャップ層となる上層部分２２ｂが形成される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
続いて、図１７（ｂ）に示すように、ゲート絶縁膜２４に開口２４ａ，２４ｂ，２４ｃ，２４ｄを形成する。
詳細には、ゲート絶縁膜２４上の全面にレジストを塗布し、リソグラフィーによりレジストを加工して、ゲート絶縁膜２４の表面において、E-mode・ＨＥＭＴ側及びD-mode・ＨＥＭＴ側のソース電極及びドレイン電極の形成予定部位をそれぞれ露出する各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
詳細には、ゲート絶縁膜２４上の全面にレジストを塗布し、リソグラフィーによりレジストを加工して、ゲート絶縁膜２４の表面において、E-mode・ＨＥＭＴ側及びD-mode・ＨＥＭＴ側のソース電極及びドレイン電極の形成予定部位をそれぞれ露出する各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
このレジストマスクを用いて、ゲート絶縁膜２４をドライエッチングする。以上により、ゲート絶縁膜２４には、E-mode・ＨＥＭＴ側及びD-mode・ＨＥＭＴ側におけるソース電極及びドレイン電極の形成予定部位で化合物半導体積層構造２の表面を露出する開口２４ａ，２４ｂ，２４ｃ，２４ｄが形成される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
続いて、図１８（ａ）に示すように、E-mode・ＨＥＭＴ側にはソース電極２３Ａ及びドレイン電極２３Ｂを、D-mode・ＨＥＭＴ側にはソース電極２３Ｃ及びドレイン電極２３Ｄを同時形成する。
詳細には、ソース電極２３Ａ及びドレイン電極２３Ｂ、並びにソース電極２３Ｃ及びドレイン電極２３Ｄを形成するためのレジストマスクを形成する。レジストをゲート絶縁膜２４の全面に塗布し、リソグラフィーによりレジストを加工して、ゲート絶縁膜２４の開口２４ａ，２４ｂ，２４ｃ，２４ｄをそれぞれ露出する各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
詳細には、ソース電極２３Ａ及びドレイン電極２３Ｂ、並びにソース電極２３Ｃ及びドレイン電極２３Ｄを形成するためのレジストマスクを形成する。レジストをゲート絶縁膜２４の全面に塗布し、リソグラフィーによりレジストを加工して、ゲート絶縁膜２４の開口２４ａ，２４ｂ，２４ｃ，２４ｄをそれぞれ露出する各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌ（Ｔａが下層でＡｌが上層）を、例えば蒸着法により、各開口内を含むレジストマスク上に堆積する。Ｔａの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。以上により、E-mode・ＨＥＭＴ側には開口２４ａ，２４ｂを埋め込むソース電極２３Ａ及びドレイン電極２３Ｂが、D-mode・ＨＥＭＴ側には開口２４ｃ，２４ｄを埋め込むソース電極２３Ｃ及びドレイン電極２３Ｄが形成される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
レジストマスクは、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
続いて、図１８（ｂ）に示すように、ＳｉＣ基板１を熱処理する。
詳細には、窒素雰囲気中において、第２金属である高融点金属、ここではＴｉの融点よりも低い温度、好ましくは４００℃程度〜１０００℃程度の温度、例えば５５０℃程度でＳｉＣ基板１を熱処理（アニール処理）する。この熱処理により、E-mode・ＨＥＭＴ側ではソース電極２３Ａ及びドレイン電極２３Ｂについて、D-mode・ＨＥＭＴ側ではソース電極２３Ｃ及びドレイン電極２３Ｄについて、それぞれ電子供給層２ｄとのオーミックコンタクトが確立する。それと共に、当該熱処理により、D-mode・ＨＥＭＴ側で上層部分２２ｂのＴｉが電極層２２ａ内に下方拡散し、Ｔｉが電子供給層２ｄのＡｌＧａＮと電極層２２ａのＮｉとの界面に析出して、下層部分２２ｃが形成される。下層部分２２ｃは、例えば１ｎｍ程度〜２ｎｍ程度の厚みに形成される。電極層２２ａと上層部分２２ｂ及び下層部分２２ｃとにより、ゲート電極２２Ｂが形成される。
詳細には、窒素雰囲気中において、第２金属である高融点金属、ここではＴｉの融点よりも低い温度、好ましくは４００℃程度〜１０００℃程度の温度、例えば５５０℃程度でＳｉＣ基板１を熱処理（アニール処理）する。この熱処理により、E-mode・ＨＥＭＴ側ではソース電極２３Ａ及びドレイン電極２３Ｂについて、D-mode・ＨＥＭＴ側ではソース電極２３Ｃ及びドレイン電極２３Ｄについて、それぞれ電子供給層２ｄとのオーミックコンタクトが確立する。それと共に、当該熱処理により、D-mode・ＨＥＭＴ側で上層部分２２ｂのＴｉが電極層２２ａ内に下方拡散し、Ｔｉが電子供給層２ｄのＡｌＧａＮと電極層２２ａのＮｉとの界面に析出して、下層部分２２ｃが形成される。下層部分２２ｃは、例えば１ｎｍ程度〜２ｎｍ程度の厚みに形成される。電極層２２ａと上層部分２２ｂ及び下層部分２２ｃとにより、ゲート電極２２Ｂが形成される。
本実施形態では、Ｔｉを熱拡散させてゲート電極２２Ｂを形成するための熱処理を、ソース電極２３Ａ及びドレイン電極２３Ｂ、並びにソース電極２３Ｃ及びドレイン電極２３Ｄのオーミックコンタクトを得るための熱処理と兼ねて行う。これにより、ゲート電極２２Ｂを形成するための熱処理の工程を単独に設ける必要がなく、工程削減が実現する。
しかる後、層間絶縁膜の形成、ゲート電極２２Ａ、ソース電極２３Ａ、ドレイン電極２３Ｂ、ゲート電極２２Ｂ、ソース電極２３Ｃ、ドレイン電極２３Ｄとそれぞれ接続される各配線の形等の諸工程を実行する。以上により、ＳｉＣ基板１上に、ＭＩＳ構造のE-mode・ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ及びD-mode・ＡｌＧａＮ／ＧａＮ・ＨＥＭＴが集積されてなる化合物半導体装置が形成される。
以上説明したように、本実施形態によれば、各電極と化合物半導体層との界面準位の発生を容易且つ確実に抑止して、優れたデバイス特性を有する信頼性の高い化合物半導体装置が実現する。
なお、第５の実施形態において、本実施形態と同様に、化合物半導体積層構造２のE-mode・ＨＥＭＴ側に電極用リセス２Ｂを形成し、ゲート絶縁膜２４を形成することなく電極用リセス２Ｂを埋め込むようにゲート電極２２Ａを形成するようにしても良い。
第１〜第７の実施形態では、第２金属（Ｔｉ等）を電極層（Ｎｉ等）内へ下方拡散させるための熱処理を、ソース電極及びドレイン電極（並びにカソード電極）のオーミックコンタクトを得るための熱処理と兼ねているが、両処理を別個に行うようにしても良い。その場合、上記の下方拡散のための熱処理は、第２金属である高融点金属の融点よりも低い温度、例えば４００℃程度〜８００℃程度とすることが好適である。また、上記のオーミックコンタクトを得るための熱処理は、当該オーミックコンタクトが得られるのであれば、不要である場合もある。
（第８の実施形態）
本実施形態では、第１〜第７の実施形態から選ばれた１種の化合物半導体装置を適用した電源装置を開示する。
図１９は、第８の実施形態による電源装置の概略構成を示す結線図である。
本実施形態では、第１〜第７の実施形態から選ばれた１種の化合物半導体装置を適用した電源装置を開示する。
図１９は、第８の実施形態による電源装置の概略構成を示す結線図である。
本実施形態による電源装置は、高圧の一次側回路３１及び低圧の二次側回路３２と、一次側回路３１と二次側回路３２との間に配設されるトランス３３とを備えて構成される。
一次側回路３１は、交流電源３４と、いわゆるブリッジ整流回路３５と、複数（ここでは４つ）のスイッチング素子３６ａ，３６ｂ，３６ｃ，３６ｄとを備えて構成される。また、ブリッジ整流回路３５は、スイッチング素子３６ｅを有している。
二次側回路２２は、複数（ここでは３つ）のスイッチング素子３７ａ，３７ｂ，３７ｃを備えて構成される。
一次側回路３１は、交流電源３４と、いわゆるブリッジ整流回路３５と、複数（ここでは４つ）のスイッチング素子３６ａ，３６ｂ，３６ｃ，３６ｄとを備えて構成される。また、ブリッジ整流回路３５は、スイッチング素子３６ｅを有している。
二次側回路２２は、複数（ここでは３つ）のスイッチング素子３７ａ，３７ｂ，３７ｃを備えて構成される。
本実施形態では、第１〜第４の実施形態から選ばれた１種の化合物半導体装置を適用した場合には、一次側回路３１のスイッチング素子３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅが当該実施形態の化合物半導体装置のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされる。ブリッジ整流回路３５のダイオードが当該実施形態の化合物半導体装置のＡｌＧａＮ／ＧａＮ・ＳＢＤとされる。
第５〜第７の実施形態から選ばれた１種の化合物半導体装置を適用した場合には、一次側回路３１のスイッチング素子３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅに、当該実施形態の化合物半導体装置のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされる。この場合、当該実施形態のE-mode・ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ及びD-mode・ＡｌＧａＮ／ＧａＮ・ＨＥＭＴが適宜適用される。
一方、二次側回路３２のスイッチング素子３７ａ，３７ｂ，３７ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。
一方、二次側回路３２のスイッチング素子３７ａ，３７ｂ，３７ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。
本実施形態では、各電極と化合物半導体層との界面準位の発生を容易且つ確実に抑止して、優れたデバイス特性を有する信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴ及びＡｌＧａＮ／ＧａＮ・ＳＢＤを、高圧回路に適用する。これにより、信頼性の高い大電力の電源回路が実現する。
（第９の実施形態）
本実施形態では、第１〜第７の実施形態から選ばれた１種の化合物半導体装置を適用した高周波増幅器を開示する。
図２０は、第９の実施形態による高周波増幅器の概略構成を示す結線図である。
本実施形態では、第１〜第７の実施形態から選ばれた１種の化合物半導体装置を適用した高周波増幅器を開示する。
図２０は、第９の実施形態による高周波増幅器の概略構成を示す結線図である。
本実施形態による高周波増幅器は、ディジタル・プレディストーション回路４１と、ミキサー４２ａ，４２ｂと、パワーアンプ４３とを備えて構成される。
ディジタル・プレディストーション回路４１は、入力信号の非線形歪みを補償するものである。ミキサー４２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ４３は、交流信号とミキシングされた入力信号を増幅するものであり、第１〜第７の実施形態から選ばれた１種における化合物半導体装置のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図２０では、例えばスイッチの切り替えにより、出力側の信号をミキサー４２ｂで交流信号とミキシングしてディジタル・プレディストーション回路４１に送出できる構成とされている。
ディジタル・プレディストーション回路４１は、入力信号の非線形歪みを補償するものである。ミキサー４２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ４３は、交流信号とミキシングされた入力信号を増幅するものであり、第１〜第７の実施形態から選ばれた１種における化合物半導体装置のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図２０では、例えばスイッチの切り替えにより、出力側の信号をミキサー４２ｂで交流信号とミキシングしてディジタル・プレディストーション回路４１に送出できる構成とされている。
本実施形態では、各電極と化合物半導体層との界面準位の発生を容易且つ確実に抑止して、優れたデバイス特性を有する信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴを、高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
（他の実施形態）
第１〜第９の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴ及びＡｌＧａＮ／ＧａＮ・ＳＢＤを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ及びＡｌＧａＮ／ＧａＮ・ＳＢＤ以外にも、以下のようなデバイスに適用できる。
第１〜第９の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴ及びＡｌＧａＮ／ＧａＮ・ＳＢＤを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ及びＡｌＧａＮ／ＧａＮ・ＳＢＤ以外にも、以下のようなデバイスに適用できる。
・その他のデバイス例１
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴ及びＩｎＡｌＮ／ＧａＮ・ＳＢＤを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１〜第７の実施形態では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＮ、電子供給層がｎ−ＩｎＡｌＮで形成される。また、この場合のピエゾ分極がほとんど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴ及びＩｎＡｌＮ／ＧａＮ・ＳＢＤを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１〜第７の実施形態では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＮ、電子供給層がｎ−ＩｎＡｌＮで形成される。また、この場合のピエゾ分極がほとんど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴ及びＡｌＧａＮ／ＧａＮ・ＳＢＤと同様に、各電極と化合物半導体層との界面準位の発生を容易且つ確実に抑止して、優れたデバイス特性を有する信頼性の高い化合物半導体装置が実現する。
・その他のＨＥＭＴ例２
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴ及びＩｎＡｌＧａＮ／ＧａＮ・ＳＢＤを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第１〜第７の実施形態では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮで形成される。
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴ及びＩｎＡｌＧａＮ／ＧａＮ・ＳＢＤを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第１〜第７の実施形態では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮで形成される。
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴ及びＡｌＧａＮ／ＧａＮ・ＳＢＤと同様に、各電極と化合物半導体層との界面準位の発生を容易且つ確実に抑止して、優れたデバイス特性を有する信頼性の高い化合物半導体装置が実現する。
以下、化合物半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。
（付記１）半導体層の上方に、第１金属の金属層を形成する工程と、
前記金属層上に、前記第１金属よりも仕事関数が低い金属である第２金属を形成する工程と、
前記第２金属の融点よりも低い温度で熱処理を行い、下層部分に前記第２金属が析出してなる第１電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
前記金属層上に、前記第１金属よりも仕事関数が低い金属である第２金属を形成する工程と、
前記第２金属の融点よりも低い温度で熱処理を行い、下層部分に前記第２金属が析出してなる第１電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
（付記２）前記第２金属は、Ｔｉ，Ｍｏ，Ｔａ，Ｗから選ばれた少なくとも１種であることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）前記第１金属は、Ｎｉ，Ｐｔ，Ｃｕから選ばれた少なくとも１種であることを特徴とする付記１又は２に記載の半導体装置の製造方法。
（付記４）前記半導体層の上方に、前記金属層と共に前記第１金属の第２電極を形成する工程を更に含むことを特徴とする付記１〜３のいずれか１項に記載の半導体装置の製造方法。
（付記５）前記半導体層上に第３電極を形成する工程を更に含み、
前記熱処理により、前記第１電極の形成と共に前記第３電極を前記半導体層とオーミック接触させることを特徴とする付記１〜４のいずれか１項に記載の半導体装置の製造方法。
前記熱処理により、前記第１電極の形成と共に前記第３電極を前記半導体層とオーミック接触させることを特徴とする付記１〜４のいずれか１項に記載の半導体装置の製造方法。
（付記６）前記金属層を形成する前に、前記半導体層の表面を洗浄する工程を更に含むことを特徴とする付記１〜５のいずれか１項に記載の半導体装置の製造方法。
（付記７）前記半導体層は、化合物半導体積層構造であることを特徴とする付記１〜６のいずれか１項に記載の半導体装置の製造方法。
（付記８）半導体層の上方において、第１領域には第１金属の第１金属層を、第２領域には前記第１金属の第２金属層を形成する工程と、
前記第１領域において、前記第１金属層上に前記第１金属よりも仕事関数が低い金属である第２金属を形成する工程と、
前記半導体層の上方において、前記第１領域には第３金属の第３金属層を、前記第２領域には前記第３金属の第４金属層を形成する工程と、
前記第２金属の融点よりも低い温度で熱処理を行い、前記第１領域には、前記第１金属層の下層部分に前記第２金属が析出してなる第１ショットキー電極、及び前記第３金属層が前記半導体層とオーミック接触してなる第１オーミック電極を、前記第２領域には、前記第２金属層の第２ショットキー電極、及び前記第４金属層が前記半導体層とオーミック接触してなる第２オーミック電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
前記第１領域において、前記第１金属層上に前記第１金属よりも仕事関数が低い金属である第２金属を形成する工程と、
前記半導体層の上方において、前記第１領域には第３金属の第３金属層を、前記第２領域には前記第３金属の第４金属層を形成する工程と、
前記第２金属の融点よりも低い温度で熱処理を行い、前記第１領域には、前記第１金属層の下層部分に前記第２金属が析出してなる第１ショットキー電極、及び前記第３金属層が前記半導体層とオーミック接触してなる第１オーミック電極を、前記第２領域には、前記第２金属層の第２ショットキー電極、及び前記第４金属層が前記半導体層とオーミック接触してなる第２オーミック電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
（付記９）前記第２金属は、Ｔｉ，Ｍｏ，Ｔａ，Ｗから選ばれた少なくとも１種であることを特徴とする付記８に記載の半導体装置の製造方法。
（付記１０）前記第１金属は、Ｎｉ，Ｐｔ，Ｃｕから選ばれた少なくとも１種であることを特徴とする付記８又は９に記載の半導体装置の製造方法。
（付記１１）半導体層と、
前記半導体層の上方に形成された第１電極と
を含み、
前記第１電極は、第１金属の金属層に、Ｔｉ，Ｍｏ，Ｔａ，Ｗから選ばれた少なくとも１種である第２金属が熱拡散されており、下層部分に前記第２金属が析出していることを特徴とする半導体装置。
前記半導体層の上方に形成された第１電極と
を含み、
前記第１電極は、第１金属の金属層に、Ｔｉ，Ｍｏ，Ｔａ，Ｗから選ばれた少なくとも１種である第２金属が熱拡散されており、下層部分に前記第２金属が析出していることを特徴とする半導体装置。
（付記１２）前記第１金属は、Ｎｉ，Ｐｔ，Ｃｕから選ばれた少なくとも１種であることを特徴とする付記１１に記載の半導体装置。
（付記１３）前記半導体層の上方に形成された第２電極を更に含み、
前記第２電極は、前記第１金属からなることを特徴とする付記１１又は１２に記載の半導体装置。
前記第２電極は、前記第１金属からなることを特徴とする付記１１又は１２に記載の半導体装置。
（付記１４）前記半導体層は、化合物半導体積層構造であることを特徴とする付記１１〜１３のいずれか１項に記載の半導体装置。
（付記１５）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源装置であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
半導体層と、
前記半導体層の上方に形成された第１電極と
を含み、
前記第１電極は、第１金属の金属層に、Ｔｉ，Ｍｏ，Ｔａ，Ｗから選ばれた少なくとも１種である第２金属が当該第２金属の融点よりも低い温度で熱拡散されており、下層部分に前記第２金属が析出していることを特徴とする電源装置。
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
半導体層と、
前記半導体層の上方に形成された第１電極と
を含み、
前記第１電極は、第１金属の金属層に、Ｔｉ，Ｍｏ，Ｔａ，Ｗから選ばれた少なくとも１種である第２金属が当該第２金属の融点よりも低い温度で熱拡散されており、下層部分に前記第２金属が析出していることを特徴とする電源装置。
（付記１６）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
半導体層と、
前記半導体層の上方に形成された第１電極と
を含み、
前記第１電極は、第１金属の金属層に、Ｔｉ，Ｍｏ，Ｔａ，Ｗから選ばれた少なくとも１種である第２金属が当該第２金属の融点よりも低い温度で熱拡散されており、下層部分に前記第２金属が析出していることを特徴とする高周波増幅器。
トランジスタを有しており、
前記トランジスタは、
半導体層と、
前記半導体層の上方に形成された第１電極と
を含み、
前記第１電極は、第１金属の金属層に、Ｔｉ，Ｍｏ，Ｔａ，Ｗから選ばれた少なくとも１種である第２金属が当該第２金属の融点よりも低い温度で熱拡散されており、下層部分に前記第２金属が析出していることを特徴とする高周波増幅器。
１ ＳｉＣ基板
２，２１ 化合物半導体積層構造
２ａ，２１ａ バッファ層
２ｂ，２１ｂ 電子走行層
２ｃ，２１ｃ 中間層
２ｄ，２１ｄ 電子供給層
２１ｅ ｎ−ＧａＮ層
２Ａ，２Ｂ 電極用リセス
３Ａ，１３Ａ，２２Ａ，２２Ｂ ゲート電極
３Ｂ，１３Ｂ アノード電極
３ａ，１３ａ，２２ａ 電極層
３ｂ，１３ｂ，２２ｂ 上層部分
３ｃ，１３ｃ，２２ｃ 下層部分
４Ａ，１５Ａ，２３Ａ，２３Ｃ ソース電極
４Ｂ，１５Ｂ，２３Ｂ，２３Ｄ ドレイン電極
４Ｃ，１５Ｃ カソード電極
５ パッシベーション膜
１１ 絶縁膜
１１ａ，１１ｂ，１５ａ，１５ｂ，１５ｃ，２４ａ，２４ｂ，２４ｃ，２４ｄ 開口
１２ Ｎｉ／Ａｕ
１４ 層間絶縁膜
２４ ゲート絶縁膜
３１ 一次側回路
３２ 二次側回路
３３ トランス
３４ 交流電源
３５ ブリッジ整流回路
３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅ，３７ａ，３７ｂ，３７ｃ スイッチング素子
４１ ディジタル・プレディストーション回路
４２ａ，４２ｂ ミキサー
４３ パワーアンプ
２，２１ 化合物半導体積層構造
２ａ，２１ａ バッファ層
２ｂ，２１ｂ 電子走行層
２ｃ，２１ｃ 中間層
２ｄ，２１ｄ 電子供給層
２１ｅ ｎ−ＧａＮ層
２Ａ，２Ｂ 電極用リセス
３Ａ，１３Ａ，２２Ａ，２２Ｂ ゲート電極
３Ｂ，１３Ｂ アノード電極
３ａ，１３ａ，２２ａ 電極層
３ｂ，１３ｂ，２２ｂ 上層部分
３ｃ，１３ｃ，２２ｃ 下層部分
４Ａ，１５Ａ，２３Ａ，２３Ｃ ソース電極
４Ｂ，１５Ｂ，２３Ｂ，２３Ｄ ドレイン電極
４Ｃ，１５Ｃ カソード電極
５ パッシベーション膜
１１ 絶縁膜
１１ａ，１１ｂ，１５ａ，１５ｂ，１５ｃ，２４ａ，２４ｂ，２４ｃ，２４ｄ 開口
１２ Ｎｉ／Ａｕ
１４ 層間絶縁膜
２４ ゲート絶縁膜
３１ 一次側回路
３２ 二次側回路
３３ トランス
３４ 交流電源
３５ ブリッジ整流回路
３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅ，３７ａ，３７ｂ，３７ｃ スイッチング素子
４１ ディジタル・プレディストーション回路
４２ａ，４２ｂ ミキサー
４３ パワーアンプ
Claims (10)
- 半導体層の上方に、開口を有する絶縁膜を形成する工程と、
前記開口を埋め込むように、前記絶縁膜上に第１金属を堆積する工程と、
前記第１金属上の前記開口の上方に位置整合する部位のみに、前記第１金属よりも仕事関数が低い金属である第２金属を形成する工程と、
前記第１金属を加工して、前記第２金属下に前記開口を前記第１金属で埋め込む金属層を形成する工程と、
前記第２金属の融点よりも低い温度で熱処理を行い、下層部分に前記第２金属が析出してなる第１電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記第２金属は、Ｔｉ，Ｍｏ，Ｔａ，Ｗから選ばれた少なくとも１種であることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記第１金属は、Ｎｉ，Ｐｔ，Ｃｕから選ばれた少なくとも１種であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
- 前記半導体層の上方に、前記金属層と共に前記第１金属の第２電極を形成する工程を更に含むことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
- 前記半導体層上に第３電極を形成する工程を更に含み、
前記熱処理により、前記第１電極の形成と共に前記第３電極を前記半導体層とオーミック接触させることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。 - 前記金属層を形成する前に、前記半導体層の表面を洗浄する工程を更に含むことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
- 前記半導体層は、化合物半導体積層構造であることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
- 半導体層の上方において、第１領域には第１開口を、第２領域には第２開口をそれぞれ有する絶縁膜を形成する工程と、
前記第１開口及び前記第２開口を埋め込むように、前記絶縁膜上に第１金属を堆積する工程と、
前記第１金属上の前記第１開口の上方に位置整合する部位のみに、前記第１金属よりも仕事関数が低い金属である第２金属を形成する工程と、
前記第１金属を加工して、前記第１領域には前記第２金属下で前記第１開口を前記第１金属で埋め込む第１金属層を、前記第２領域には前記第２開口を前記第１金属で埋め込む第２金属層を形成する工程と、
前記半導体層の上方において、前記第１領域には第３金属の第３金属層を、前記第２領域には前記第３金属の第４金属層を形成する工程と、
前記第２金属の融点よりも低い温度で熱処理を行い、前記第１領域には、前記第１金属層の下層部分に前記第２金属が析出してなる第１ショットキー電極、及び前記第３金属層が前記半導体層とオーミック接触してなる第１オーミック電極を、前記第２領域には、前記第２金属層の第２ショットキー電極、及び前記第４金属層が前記半導体層とオーミック接触してなる第２オーミック電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記第２金属は、Ｔｉ，Ｍｏ，Ｔａ，Ｗから選ばれた少なくとも１種であることを特徴とする請求項８に記載の半導体装置の製造方法。
- 前記第１金属は、Ｎｉ，Ｐｔ，Ｃｕから選ばれた少なくとも１種であることを特徴とする請求項８又は９に記載の半導体装置の製造方法。
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| JP2010056313A (ja) * | 2008-08-28 | 2010-03-11 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
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- 2013-10-03 JP JP2013208522A patent/JP6156038B2/ja active Active
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