JP2018148154A - 半導体装置および電子機器 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 141
- 230000002093 peripheral effect Effects 0.000 claims abstract description 100
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 239000002184 metal Substances 0.000 claims description 49
- 230000015556 catabolic process Effects 0.000 abstract description 25
- 230000005684 electric field Effects 0.000 description 32
- 238000003384 imaging method Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
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Abstract
【課題】さらなる高耐圧化を図る。【解決手段】半導体基板の表面のN型ウェルに、複数の半導体素子が形成される領域の外周を囲うように配置される外周構造領域が設けられる。また、外周構造領域の最も内側にアノードが配置され、そのアノードよりも外側に多重に複数のガードリングが配置される。そして、アノードを覆うフィールドプレートと、アノードに隣接するガードリングを覆うフィールドプレートとが、電気的に接続され、一体となるように形成される。本技術は、例えば、各種の半導体装置に適用できる。【選択図】図1
Description
本開示は、半導体装置および電子機器に関し、特に、さらなる高耐圧化を図ることができるようにした半導体装置および電子機器に関する。
従来、様々な半導体装置では、半導体基板の表面において外周を囲うように設けられるガードリングを利用し、耐圧を向上させる手法が用いられている。ガードリングによる耐圧は、一般的に、最も外側のガードリングに印加される電界で決定される。そのため、例えば、ガードリングの幅やピッチ、個数などによって、ポテンシャル分布のバランスを図ったり、ガードリングの端部処理によって、その端部での電界を緩和したり、ガードリングの不純物の縦方向のレイアウトによって、電界の集中を表面および底面の2カ所に分割したりすることで、耐圧を向上させることが行われている。
また、ガードリングを覆うようにフィールドプレートを設けることによって、半導体基板の表面近傍における電界の緩和を図ることができる。即ち、フィールドプレートを設けない構造では、半導体素子を構成するPN接合の接合部分に電界が集中するのに対して、フィールドプレートを設ける構造では、半導体基板の表面の方にも電界を分散することができ、これによって耐圧を向上させることができる。
例えば、特許文献1には、最内周側のフィールドプレートと、その隣のフィールドプレートとをコーナー部で電気的に接続することで、ブレークダウン時のコーナー部における外周耐圧部の電流密度を低減させることができる半導体装置が開示されている。
上述したように、従来、ガードリングを利用して耐圧を向上させる手法が用いられているが、様々な状況に対応して、さらに耐圧を高めることが求められている。
本開示は、このような状況に鑑みてなされたものであり、さらなる高耐圧化を図ることができるようにするものである。
本開示の一側面の半導体装置は、複数の半導体素子が形成される領域の外周を囲うように配置される外周構造領域が表面の第1の導電型の領域に設けられる半導体基板と、前記外周構造領域の最も内側に配置され、前記第1の導電型とは逆の第2の導電型が円環形状に形成された半導体層であり、所定の基準電位に接続される第1の素子領域と、前記外周構造領域において前記第1の素子領域よりも外側に多重に配置され、前記第2の導電型が円環形状に形成された高濃度の半導体層である複数のガードリングと、前記外周構造領域よりも外側に設けられ、前記第1の導電型からなる高濃度の半導体層であり、所定のゲート電位に接続される第2の素子領域と、前記第1の素子領域および複数の前記ガードリングそれぞれを覆うように形成される金属配線とを備え、前記第1の素子領域を覆う前記金属配線と、少なくとも前記第1の素子領域に隣接する前記ガードリングを覆う前記金属配線とが、電気的に接続される。
本開示の一側面の半導体装置は、複数の半導体素子が形成される領域の外周を囲うように配置される外周構造領域が表面の第1の導電型の領域に設けられる半導体基板と、前記外周構造領域の最も内側に配置され、前記第1の導電型とは逆の第2の導電型が円環形状に形成された半導体層であり、所定の基準電位に接続される第1の素子領域と、前記外周構造領域において前記第1の素子領域よりも外側に多重に配置され、前記第2の導電型が円環形状に形成された高濃度の半導体層である複数のガードリングと、前記外周構造領域よりも外側に設けられ、前記第1の導電型からなる高濃度の半導体層であり、所定のゲート電位に接続される第2の素子領域とを備え、前記第1の素子領域と、少なくとも前記第1の素子領域に隣接する前記ガードリングとが、電気的に接続される。
本開示の一側面の電子機器は、複数の半導体素子が形成される領域の外周を囲うように配置される外周構造領域が表面の第1の導電型の領域に設けられる半導体基板と、前記外周構造領域の最も内側に配置され、前記第1の導電型とは逆の第2の導電型が円環形状に形成された半導体層であり、所定の基準電位に接続される第1の素子領域と、前記外周構造領域において前記第1の素子領域よりも外側に多重に配置され、前記第2の導電型が円環形状に形成された高濃度の半導体層である複数のガードリングと、前記外周構造領域よりも外側に設けられ、前記第1の導電型からなる高濃度の半導体層であり、所定のゲート電位に接続される第2の素子領域と、前記第1の素子領域および複数の前記ガードリングそれぞれを覆うように形成される金属配線とを備え、前記第1の素子領域を覆う前記金属配線と、少なくとも前記第1の素子領域に隣接する前記ガードリングを覆う前記金属配線とが、電気的に接続される半導体装置を備える。
本開示の一側面においては、半導体基板の表面の第1の導電型には、複数の半導体素子が形成される領域の外周を囲うように配置される外周構造領域が設けられる。そして、第1の素子領域は、外周構造領域の最も内側に配置され、第1の導電型とは逆の第2の導電型が円環形状に形成された半導体層とされ、所定の基準電位に接続される。複数のガードリングは、外周構造領域において第1の素子領域よりも外側に多重に配置され、第2の導電型が円環形状に形成された高濃度の半導体層とされる。第2の素子領域は、外周構造領域よりも外側に設けられ、第1の導電型からなる高濃度の半導体層とされ、所定のゲート電位に接続される。金属配線は、第1の素子領域および複数のガードリングそれぞれを覆うように形成される。さらに、第1の素子領域を覆う金属配線と、少なくとも第1の素子領域に隣接するガードリングを覆う金属配線とが、電気的に接続される。または、金属配線を設けずに、第1の素子領域と、少なくとも第1の素子領域に隣接するガードリングとが、電気的に接続される。
本開示の一側面によれば、さらなる高耐圧化を図ることができる。
以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
<半導体装置の構成例>
図1は、本技術を適用した半導体装置の一実施の形態の構成例を示す図である。
図1は、本技術を適用した半導体装置の一実施の形態の構成例を示す図である。
図1の上側には、半導体装置11について全体の概略的な構成を示す斜視図が示されており、図1の下側には、半導体装置11の一部分が拡大して示されている。
図1に示す半導体装置11は、半導体基板12の表面に、複数の半導体素子が形成される素子形成領域13が設けられるとともに、素子形成領域13の外周を囲うように配置される外周構造領域14が半導体基板12の表面に設けられて構成される。
半導体基板12は、例えば、単結晶のシリコンを薄くスライスしたウェハである。
素子形成領域13は、半導体装置11が備える機能を実行するための各種の半導体素子(例えば、トランジスタやダイオードなど)が形成される領域である。
外周構造領域14は、素子形成領域13の外周部分において、半導体装置11に高電圧が印加されることによるブレークダウンの発生を防止するように高耐圧化を図るための構造物が形成される領域である。例えば、外周構造領域14は、半導体基板12の表面に形成されるN型ウェルに設けられ、図1の下側に示すように、アノード21、ガードリング22−1乃至22−N、およびフィールドプレート31−1乃至31−Nが形成されて構成される。
アノード21は、外周構造領域14における最も内側に配置されており、円環形状に形成されるP型の半導体層であって、所定の基準電位(GND)に接続される。
ガードリング22−1乃至22−Nは、外周構造領域14においてアノード21よりも外側に多重に配置されており、円環形状に形成される高濃度のP型の半導体層である。
フィールドプレート31−1乃至31−Nは、アノード21およびガードリング22−1乃至22−Nそれぞれを覆うように形成されるゲート金属配線である。
ここで、フィールドプレート31−1は、外周構造領域14の最も内側に配置され、アノード21と、アノード21に隣接するガードリング22−1とを覆うように形成されており、アノード21およびガードリング22−1の両方に接続される。また、フィールドプレート31−2は、フィールドプレート31−1の外側に配置され、ガードリング22−2を覆うように形成されており、ガードリング22−2に接続される。同様に、フィールドプレート31−3乃至31−Nが、外側に向かって順に配置され、それぞれガードリング22−3乃至22−Nを覆うように形成されており、それぞれガードリング22−3乃至22−Nに接続される。
このように、半導体装置11の外周構造領域14は、最も内側に設けられるアノード21と、アノード21に隣接して設けられるガードリング22−1とを覆うようにフィールドプレート31−1が設けられた構成となっている。このような構成によって、半導体装置11は、外周構造領域14の内側における電界の集中を緩和することができ、従来よりも高耐圧化を図ることができる。
<外周構造領域の第1の構成例>
図2に示す断面的な構成例を参照し、外周構造領域14の構造についてさらに説明する。図2では、図の左側が外周構造領域14の内側となり、図の右側が外周構造領域14の外側となっている。
図2に示す断面的な構成例を参照し、外周構造領域14の構造についてさらに説明する。図2では、図の左側が外周構造領域14の内側となり、図の右側が外周構造領域14の外側となっている。
図2に示すように、外周構造領域14では、半導体基板12のN型ウェルの表面に、アノード21を構成するP型の半導体層(素子領域)、および、ガードリング22−1乃至22−Nを構成する高濃度のP型の半導体層が形成されている。また、外周構造領域14より外側の任意の箇所において、半導体基板12のN型ウェルの表面に、カソード23を構成する高濃度のN型の半導体層(素子領域)が形成されており、カソード23は、所定のゲート電位に接続されている。
また、フィールドプレート31−1乃至31−Nのうち、最も内側に配置されるフィールドプレート31−1は、アノード21およびガードリング22−1の両方を覆うように形成され、所定の基準電位に接続されている。そして、フィールドプレート31−1およびアノード21を接続するように電極32が形成されているともに、フィールドプレート31−1およびガードリング22−1を接続するように電極33−1が形成されている。即ち、アノード21およびガードリング22−1は、フィールドプレート31−1を介して、所定の基準電位に接続されている。
そして、図2において破線の円で囲う領域に示すように、フィールドプレート31−1の外側(図2の右側)の端部は、ガードリング22−1よりも所定幅だけ外側まで延在するように形成される。これにより、フィールドプレート31−1は、ガードリング22−1より外側にある半導体基板12のN型ウェルの一部を所定幅だけ覆うように形成される。
また、フィールドプレート31−2は、ガードリング22−2を覆うように形成され、フィールドプレート31−2およびガードリング22−2を接続するように電極33−2が形成されている。同様に、フィールドプレート31−3乃至31−Nは、外側に向かって順次、それぞれガードリング22−3乃至22−Nを覆うように形成され、それらを接続するように、電極33−3乃至33−Nが形成されている。
このように外周構造領域14は構成されており、最も内側のフィールドプレート31−1が基準電位に接続されるとともに、外周構造領域14よりも外側に設けられるカソード23にゲート電位が印加される。このとき、外周構造領域14は、フィールドプレート31−1に接続されているアノード21およびガードリング22−1の近傍において電界の集中を緩和することで、半導体装置11の高耐圧化を図ることができる。
ここで、図3乃至図5を参照して、外周構造領域14のアノード21およびガードリング22−1の近傍におけるポテンシャルと電界強度分布について説明する。
図3Aには、本実施の形態の構成、即ち、図2に示したようにアノード21およびガードリング22−1を覆うようにフィールドプレート31−1が形成された構成における半導体基板12のポテンシャルが示されている。図3Bには、従来の構成、即ち、アノード21を覆うフィールドプレート34と、ガードリング22−1を覆うフィールドプレート34−1’とが、それぞれ個別に形成されている構成における半導体基板12のポテンシャルが示されている。また、図3では、ポテンシャルが深くなるのに従って色が濃くなるように図示されている。
例えば、図3Bに示すように、従来の構成では、アノード21を覆うフィールドプレート34が基準電位(0V)に接続されており、アノード21の近辺だけポテンシャルが深くなっていた。これに対し、図3Aに示すように、アノード21およびガードリング22−1を覆うフィールドプレート31−1が基準電位(0V)に接続される構成とすることで、アノード21の近辺だけでなく、ガードリング22−1の近辺においてもポテンシャルを深くすることができる。
また、図4には、図3Bに示したような従来の構成において半導体基板12に発生する電界強度の分布が示されている。図4に示すように、従来の構造では、アノード21を覆うフィールドプレート34の端部でのみ、即ち、アノード21およびガードリング22−1の間においてアノード21側でのみ、電界強度が高くなっている。
これに対し、図5には、図3Aに示したような本実施の形態において半導体基板12に発生する電界強度の分布が示されている。図5に示すように、アノード21およびガードリング22−1を覆うようにフィールドプレート31−1が形成される構造では、アノード21およびガードリング22−1の間において、それらの両方で電界強度が高くなっている。即ち、図4に示した電界強度の分布と比較して、本実施の形態では、電界の集中が分配され、アノード21側だけでなくガードリング22−1側でも電界強度が高くなっている。
従って、従来のようにフィールドプレート34およびフィールドプレート34−1’を個別に設けるのはなく、それらを電気的に接続して一体化(短絡)させたような構成のフィールドプレート34−1を設けることによって、電界の集中を緩和することができる。即ち、アノード21およびガードリング22−1を覆うようにフィールドプレート31−1を形成することによって、電界の集中が緩和される結果、半導体装置11の高耐圧化を図ることができる。
特に、アノード21およびガードリング22−1の両方を覆うようなフィールドプレート34−1を設ける構成は、外周構造領域14の内側に電界が集中するのに対して有効に、高耐圧化を図ることができる。
また、外周構造領域14では、フィールドプレート31−1の外側の端部が、ガードリング22−1よりも所定幅だけ外側まで延在するように形成されている。これにより、フィールドプレート31−1は、ガードリング22−1より外側にある半導体基板12のN型ウェルの一部を所定幅だけ覆うことになり、この所定幅の部分において、電界の勾配を緩和することができる。従って、半導体装置11のさらなる高耐圧化を図ることができる。
例えば、従来、ガードリングの製造時における問題や、特殊用途などによって表面が帯電し、さらにこれに対応した不純物を導入するような状況において、最内側の電界の強さを緩和するような対策は行われていなかった。これに対し、半導体装置11は、このような状況に対応して、最内側の電界の強さを緩和することによって、耐圧を高めることが可能となった。
従って、半導体装置11は、従来の構成の半導体装置と比較して、より小さな面積でも同等以上の耐圧を実現することができることより、外周構造領域14を含む全体としての小型化が可能となる。
<外周構造領域の第2の構成例>
図6には、外周構造領域14の第2の構成例が示されている。なお、図6に示す外周構造領域14Aにおいて、図1の外周構造領域14と共通する構成については、同一の符号を付し、その詳細な説明は省略する。
図6には、外周構造領域14の第2の構成例が示されている。なお、図6に示す外周構造領域14Aにおいて、図1の外周構造領域14と共通する構成については、同一の符号を付し、その詳細な説明は省略する。
図6に示す外周構造領域14Aにおいて、最も内側に設けられるフィールドプレート31−1Aは、アノード21を覆うフィールドプレート34−1と、ガードリング22−1を覆うフィールドプレート34−2とを連結プレート35により部分的に連結して構成される。
即ち、図1のフィールドプレート31−1は、アノード21を覆う部分とガードリング22−1を覆う部分とが、外周構造領域14の全周に亘って一体となるように形成されていた。これに対し、フィールドプレート31−1Aは、連結プレート35を利用して、フィールドプレート34−1とフィールドプレート34−2とが同一のレイヤで部分的に連結絡されている。
このような構成によって、図1の外周構造領域14と同様に、外周構造領域14Aの内側における電界の集中を緩和することができる結果、半導体装置11の高耐圧化を図ることができる。
<外周構造領域の第3の構成例>
図7には、外周構造領域14の第3の構成例が示されている。なお、図7に示す外周構造領域14Bにおいて、図1の外周構造領域14と共通する構成については、同一の符号を付し、その詳細な説明は省略する。
図7には、外周構造領域14の第3の構成例が示されている。なお、図7に示す外周構造領域14Bにおいて、図1の外周構造領域14と共通する構成については、同一の符号を付し、その詳細な説明は省略する。
図7に示す外周構造領域14Bにおいて、最も内側に設けられるフィールドプレート31−1Bは、アノード21を覆うフィールドプレート34−1と、ガードリング22−1を覆うフィールドプレート34−2とを、異なるレイヤの配線41を介して電気的に接続して構成される。即ち、フィールドプレート31−1Bが形成されるレイヤとは異なるレイヤに配線41が設けられており、フィールドプレート34−1が電極42を介して配線41に接続され、フィールドプレート34−2が電極43を介して配線41に接続されている。
このような構成によって、図1の外周構造領域14と同様に、外周構造領域14Bの内側における電界の集中を緩和することができる結果、半導体装置11の高耐圧化を図ることができる。
<外周構造領域の第4の構成例>
図8には、外周構造領域14の第4の構成例が示されている。なお、図8に示す外周構造領域14Cにおいて、図7の外周構造領域14Bと共通する構成については、同一の符号を付し、その詳細な説明は省略する。
図8には、外周構造領域14の第4の構成例が示されている。なお、図8に示す外周構造領域14Cにおいて、図7の外周構造領域14Bと共通する構成については、同一の符号を付し、その詳細な説明は省略する。
図8に示す外周構造領域14Cにおいて、最も内側に設けられるフィールドプレート31−1Cは、アノード21を覆うフィールドプレート34−1と、ガードリング22−1を覆うフィールドプレート34−2とを、異なるレイヤに配置されている抵抗44を介して電気的に接続して構成される。即ち、フィールドプレート31−1Bが形成されるレイヤとは異なるレイヤに設けられている配線41に抵抗44が接続されており、その抵抗44の両端に、フィールドプレート34−1に接続される電極42と、フィールドプレート34−2に接続される電極43とが接続されている。
このような構成によって、図1の外周構造領域14と同様に、外周構造領域14Cの内側における電界の集中を緩和することができる結果、半導体装置11の高耐圧化を図ることができる。
さらに、フィールドプレート34−1およびフィールドプレート34−2を、抵抗44を介して接続する構成によって、フィールドプレート31−1Cは、アノード21およびガードリング22−1それぞれの端部に集中する電界強度の割合を調整することができる。これにより、例えば、それぞれの端部に均等に電界強度が集中するように抵抗44の抵抗値を設定することで、どちらか一方の端部における電界強度が高くなるような構成よりも、耐圧を高めることができる。
<外周構造領域の第5の構成例>
図9には、外周構造領域14の第5の構成例が示されている。なお、図9に示す外周構造領域14Dにおいて、図7の外周構造領域14Bと共通する構成については、同一の符号を付し、その詳細な説明は省略する。
図9には、外周構造領域14の第5の構成例が示されている。なお、図9に示す外周構造領域14Dにおいて、図7の外周構造領域14Bと共通する構成については、同一の符号を付し、その詳細な説明は省略する。
図9に示す外周構造領域14Dにおいて、最も内側に設けられるフィールドプレート31−1Dは、アノード21を覆うフィールドプレート34−1、ガードリング22−1を覆うフィールドプレート34−2、および、ガードリング22−2を覆うフィールドプレート34−3を、異なるレイヤの配線41を介して電気的に接続して構成される。即ち、フィールドプレート31−1Dが形成されるレイヤとは異なるレイヤに配線41が設けられており、フィールドプレート34−1乃至34−3が、それぞれ電極42、43、および45を介して配線41に接続されている。
このような構成によって、図1の外周構造領域14と同様に、外周構造領域14Dの内側における電界の集中を緩和することができる結果、半導体装置11の高耐圧化を図ることができる。さらに、接続されるフィールドプレート34の枚数を適切に設定することによって、半導体装置11の耐圧をより向上させることができる。
なお、接続されるフィールドプレート34の枚数は、上述したような2枚および3枚に限定されることなく、必要に応じて、外周構造領域14の内側から3枚以上のフィールドプレート34を接続してもよい。さらに、複数枚のフィールドプレート34の接続は、異なるレイヤに設けられる配線41を利用する他、図1に示したように外周構造領域14の全周に亘って一体となるように形成したり、図6に示したように連結プレート35を利用して部分的に連結したりすることができる。
<外周構造領域の第6の構成例>
図10には、外周構造領域14の第6の構成例が示されている。なお、図6に示す外周構造領域14Eにおいて、図1の外周構造領域14と共通する構成については、同一の符号を付し、その詳細な説明は省略する。
図10には、外周構造領域14の第6の構成例が示されている。なお、図6に示す外周構造領域14Eにおいて、図1の外周構造領域14と共通する構成については、同一の符号を付し、その詳細な説明は省略する。
図10に示すように、外周構造領域14Eは、上述したようなフィールドプレート31を設けずに、アノード21およびガードリング22−1を、配線41を介して電気的に接続するように構成されている。
このように、アノード21およびガードリング22−1を電気的に接続することによっても、外周構造領域14Eの内側における電界の集中を緩和することができる。これにより、半導体装置11の高耐圧化を図ることができる。
なお、本技術は、例えば、複数の半導体素子により構成されるメモリやマイクロプロセッサ、システムLSI(Large-Scale Integration)などの各種の半導体装置に適用することができる。即ち、本技術は、複数の半導体素子が形成される領域の外側を囲うように、上述したような構成の外周構造領域14が半導体基板12の表面に設けられて構成される半導体装置に適用することができる。これにより、様々な種類の半導体装置の高耐圧化を図ることができ、外周構造領域14を含む半導体装置の小型化を実現することができる。
<電子機器の構成例>
なお、上述したような半導体装置11は、一例として、画素がアレイ状に配置されている画素アレイ領域を囲うように外周構造領域14が設けられた固体撮像素子に適用することができる。その固体撮像素子は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に組み込むことができる。
なお、上述したような半導体装置11は、一例として、画素がアレイ状に配置されている画素アレイ領域を囲うように外周構造領域14が設けられた固体撮像素子に適用することができる。その固体撮像素子は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に組み込むことができる。
図11は、電子機器の構成例を示すブロック図である。
図11に示すように、電子機器101は、光学系102、撮像素子103、信号処理回路104、モニタ105、およびメモリ106を備えて構成され、静止画像および動画像を撮像可能である。
光学系102は、1枚または複数枚のレンズを有して構成され、被写体からの像光(入射光)を撮像素子103に導き、撮像素子103の受光面(センサ部)に結像させる。
撮像素子103としては、上述した半導体装置11が適用される。撮像素子103には、光学系102を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子103に蓄積された電子に応じた信号が信号処理回路104に供給される。
信号処理回路104は、撮像素子103から出力された画素信号に対して各種の信号処理を施す。信号処理回路104が信号処理を施すことにより得られた画像(画像データ)は、モニタ105に供給されて表示されたり、メモリ106に供給されて記憶(記録)されたりする。
このように構成されている電子機器101では、上述した半導体装置11を適用することで、例えば、より小型化を図ることができる。
<構成の組み合わせ例>
なお、本技術は以下のような構成も取ることができる。
(1)
複数の半導体素子が形成される領域の外周を囲うように配置される外周構造領域が表面の第1の導電型の領域に設けられる半導体基板と、
前記外周構造領域の最も内側に配置され、前記第1の導電型とは逆の第2の導電型が円環形状に形成された半導体層であり、所定の基準電位に接続される第1の素子領域と、
前記外周構造領域において前記第1の素子領域よりも外側に多重に配置され、前記第2の導電型が円環形状に形成された高濃度の半導体層である複数のガードリングと、
前記外周構造領域よりも外側に設けられ、前記第1の導電型からなる高濃度の半導体層であり、所定のゲート電位に接続される第2の素子領域と、
前記第1の素子領域および複数の前記ガードリングそれぞれを覆うように形成される金属配線と
を備え、
前記第1の素子領域を覆う前記金属配線と、少なくとも前記第1の素子領域に隣接する前記ガードリングを覆う前記金属配線とが、電気的に接続される
半導体装置。
(2)
前記金属配線は、前記第1の素子領域に隣接する前記ガードリングの端部よりも所定幅だけ外側まで延在し、そのガードリングより外側にある第1の導電型の前記半導体基板の一部を覆うように形成される
上記(1)に記載の半導体装置。
(3)
前記第1の素子領域を覆う前記金属配線と、少なくとも前記第1の素子領域に隣接する前記ガードリングを覆う前記金属配線とは、それらの金属配線と同一のレイヤで前記外周構造領域の全周に亘って一体となるように形成される
上記(1)または(2)に記載の半導体装置。
(4)
前記第1の素子領域を覆う前記金属配線と、少なくとも前記第1の素子領域に隣接する前記ガードリングを覆う前記金属配線とは、それらの金属配線と同一のレイヤで部分的に連結される
上記(1)または(2)に記載の半導体装置。
(5)
前記第1の素子領域を覆う前記金属配線と、少なくとも前記第1の素子領域に隣接する前記ガードリングを覆う前記金属配線とは、それらの金属配線とは異なるレイヤに設けられる配線を介して電気的に接続される
上記(1)または(2)に記載の半導体装置。
(6)
前記第1の素子領域を覆う前記金属配線と、少なくとも前記第1の素子領域に隣接する前記ガードリングを覆う前記金属配線とは、それらの金属配線とは異なるレイヤに設けられる抵抗を介して電気的に接続される
上記(1)または(2)に記載の半導体装置。
(7)
複数の半導体素子が形成される領域の外周を囲うように配置される外周構造領域が表面の第1の導電型の領域に設けられる半導体基板と、
前記外周構造領域の最も内側に配置され、前記第1の導電型とは逆の第2の導電型が円環形状に形成された半導体層であり、所定の基準電位に接続される第1の素子領域と、
前記外周構造領域において前記第1の素子領域よりも外側に多重に配置され、前記第2の導電型が円環形状に形成された高濃度の半導体層である複数のガードリングと、
前記外周構造領域よりも外側に設けられ、前記第1の導電型からなる高濃度の半導体層であり、所定のゲート電位に接続される第2の素子領域と
を備え、
前記第1の素子領域と、少なくとも前記第1の素子領域に隣接する前記ガードリングとが、電気的に接続される
半導体装置。
(8)
複数の半導体素子が形成される領域の外周を囲うように配置される外周構造領域が表面の第1の導電型の領域に設けられる半導体基板と、
前記外周構造領域の最も内側に配置され、前記第1の導電型とは逆の第2の導電型が円環形状に形成された半導体層であり、所定の基準電位に接続される第1の素子領域と、
前記外周構造領域において前記第1の素子領域よりも外側に多重に配置され、前記第2の導電型が円環形状に形成された高濃度の半導体層である複数のガードリングと、
前記外周構造領域よりも外側に設けられ、前記第1の導電型からなる高濃度の半導体層であり、所定のゲート電位に接続される第2の素子領域と、
前記第1の素子領域および複数の前記ガードリングそれぞれを覆うように形成される金属配線と
を備え、
前記第1の素子領域を覆う前記金属配線と、少なくとも前記第1の素子領域に隣接する前記ガードリングを覆う前記金属配線とが、電気的に接続される
半導体装置を備える電子機器。
なお、本技術は以下のような構成も取ることができる。
(1)
複数の半導体素子が形成される領域の外周を囲うように配置される外周構造領域が表面の第1の導電型の領域に設けられる半導体基板と、
前記外周構造領域の最も内側に配置され、前記第1の導電型とは逆の第2の導電型が円環形状に形成された半導体層であり、所定の基準電位に接続される第1の素子領域と、
前記外周構造領域において前記第1の素子領域よりも外側に多重に配置され、前記第2の導電型が円環形状に形成された高濃度の半導体層である複数のガードリングと、
前記外周構造領域よりも外側に設けられ、前記第1の導電型からなる高濃度の半導体層であり、所定のゲート電位に接続される第2の素子領域と、
前記第1の素子領域および複数の前記ガードリングそれぞれを覆うように形成される金属配線と
を備え、
前記第1の素子領域を覆う前記金属配線と、少なくとも前記第1の素子領域に隣接する前記ガードリングを覆う前記金属配線とが、電気的に接続される
半導体装置。
(2)
前記金属配線は、前記第1の素子領域に隣接する前記ガードリングの端部よりも所定幅だけ外側まで延在し、そのガードリングより外側にある第1の導電型の前記半導体基板の一部を覆うように形成される
上記(1)に記載の半導体装置。
(3)
前記第1の素子領域を覆う前記金属配線と、少なくとも前記第1の素子領域に隣接する前記ガードリングを覆う前記金属配線とは、それらの金属配線と同一のレイヤで前記外周構造領域の全周に亘って一体となるように形成される
上記(1)または(2)に記載の半導体装置。
(4)
前記第1の素子領域を覆う前記金属配線と、少なくとも前記第1の素子領域に隣接する前記ガードリングを覆う前記金属配線とは、それらの金属配線と同一のレイヤで部分的に連結される
上記(1)または(2)に記載の半導体装置。
(5)
前記第1の素子領域を覆う前記金属配線と、少なくとも前記第1の素子領域に隣接する前記ガードリングを覆う前記金属配線とは、それらの金属配線とは異なるレイヤに設けられる配線を介して電気的に接続される
上記(1)または(2)に記載の半導体装置。
(6)
前記第1の素子領域を覆う前記金属配線と、少なくとも前記第1の素子領域に隣接する前記ガードリングを覆う前記金属配線とは、それらの金属配線とは異なるレイヤに設けられる抵抗を介して電気的に接続される
上記(1)または(2)に記載の半導体装置。
(7)
複数の半導体素子が形成される領域の外周を囲うように配置される外周構造領域が表面の第1の導電型の領域に設けられる半導体基板と、
前記外周構造領域の最も内側に配置され、前記第1の導電型とは逆の第2の導電型が円環形状に形成された半導体層であり、所定の基準電位に接続される第1の素子領域と、
前記外周構造領域において前記第1の素子領域よりも外側に多重に配置され、前記第2の導電型が円環形状に形成された高濃度の半導体層である複数のガードリングと、
前記外周構造領域よりも外側に設けられ、前記第1の導電型からなる高濃度の半導体層であり、所定のゲート電位に接続される第2の素子領域と
を備え、
前記第1の素子領域と、少なくとも前記第1の素子領域に隣接する前記ガードリングとが、電気的に接続される
半導体装置。
(8)
複数の半導体素子が形成される領域の外周を囲うように配置される外周構造領域が表面の第1の導電型の領域に設けられる半導体基板と、
前記外周構造領域の最も内側に配置され、前記第1の導電型とは逆の第2の導電型が円環形状に形成された半導体層であり、所定の基準電位に接続される第1の素子領域と、
前記外周構造領域において前記第1の素子領域よりも外側に多重に配置され、前記第2の導電型が円環形状に形成された高濃度の半導体層である複数のガードリングと、
前記外周構造領域よりも外側に設けられ、前記第1の導電型からなる高濃度の半導体層であり、所定のゲート電位に接続される第2の素子領域と、
前記第1の素子領域および複数の前記ガードリングそれぞれを覆うように形成される金属配線と
を備え、
前記第1の素子領域を覆う前記金属配線と、少なくとも前記第1の素子領域に隣接する前記ガードリングを覆う前記金属配線とが、電気的に接続される
半導体装置を備える電子機器。
なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
11 半導体装置, 12 半導体基板, 13 素子形成領域, 14 外周構造領域, 21 アノード, 22 ガードリング, 23 カソード, 31 フィールドプレート, 32および33 電極, 34 フィールドプレート, 35 連結プレート, 41 配線, 42および43 電極, 44 抵抗, 45 電極
Claims (8)
- 複数の半導体素子が形成される領域の外周を囲うように配置される外周構造領域が表面の第1の導電型の領域に設けられる半導体基板と、
前記外周構造領域の最も内側に配置され、前記第1の導電型とは逆の第2の導電型が円環形状に形成された半導体層であり、所定の基準電位に接続される第1の素子領域と、
前記外周構造領域において前記第1の素子領域よりも外側に多重に配置され、前記第2の導電型が円環形状に形成された高濃度の半導体層である複数のガードリングと、
前記外周構造領域よりも外側に設けられ、前記第1の導電型からなる高濃度の半導体層であり、所定のゲート電位に接続される第2の素子領域と、
前記第1の素子領域および複数の前記ガードリングそれぞれを覆うように形成される金属配線と
を備え、
前記第1の素子領域を覆う前記金属配線と、少なくとも前記第1の素子領域に隣接する前記ガードリングを覆う前記金属配線とが、電気的に接続される
半導体装置。 - 前記金属配線は、前記第1の素子領域に隣接する前記ガードリングの端部よりも所定幅だけ外側まで延在し、そのガードリングより外側にある第1の導電型の前記半導体基板の一部を覆うように形成される
請求項1に記載の半導体装置。 - 前記第1の素子領域を覆う前記金属配線と、少なくとも前記第1の素子領域に隣接する前記ガードリングを覆う前記金属配線とは、それらの金属配線と同一のレイヤで前記外周構造領域の全周に亘って一体となるように形成される
請求項1に記載の半導体装置。 - 前記第1の素子領域を覆う前記金属配線と、少なくとも前記第1の素子領域に隣接する前記ガードリングを覆う前記金属配線とは、それらの金属配線と同一のレイヤで部分的に連結される
請求項1に記載の半導体装置。 - 前記第1の素子領域を覆う前記金属配線と、少なくとも前記第1の素子領域に隣接する前記ガードリングを覆う前記金属配線とは、それらの金属配線とは異なるレイヤに設けられる配線を介して電気的に接続される
請求項1に記載の半導体装置。 - 前記第1の素子領域を覆う前記金属配線と、少なくとも前記第1の素子領域に隣接する前記ガードリングを覆う前記金属配線とは、それらの金属配線とは異なるレイヤに設けられる抵抗を介して電気的に接続される
請求項1に記載の半導体装置。 - 複数の半導体素子が形成される領域の外周を囲うように配置される外周構造領域が表面の第1の導電型の領域に設けられる半導体基板と、
前記外周構造領域の最も内側に配置され、前記第1の導電型とは逆の第2の導電型が円環形状に形成された半導体層であり、所定の基準電位に接続される第1の素子領域と、
前記外周構造領域において前記第1の素子領域よりも外側に多重に配置され、前記第2の導電型が円環形状に形成された高濃度の半導体層である複数のガードリングと、
前記外周構造領域よりも外側に設けられ、前記第1の導電型からなる高濃度の半導体層であり、所定のゲート電位に接続される第2の素子領域と
を備え、
前記第1の素子領域と、少なくとも前記第1の素子領域に隣接する前記ガードリングとが、電気的に接続される
半導体装置。 - 複数の半導体素子が形成される領域の外周を囲うように配置される外周構造領域が表面の第1の導電型の領域に設けられる半導体基板と、
前記外周構造領域の最も内側に配置され、前記第1の導電型とは逆の第2の導電型が円環形状に形成された半導体層であり、所定の基準電位に接続される第1の素子領域と、
前記外周構造領域において前記第1の素子領域よりも外側に多重に配置され、前記第2の導電型が円環形状に形成された高濃度の半導体層である複数のガードリングと、
前記外周構造領域よりも外側に設けられ、前記第1の導電型からなる高濃度の半導体層であり、所定のゲート電位に接続される第2の素子領域と、
前記第1の素子領域および複数の前記ガードリングそれぞれを覆うように形成される金属配線と
を備え、
前記第1の素子領域を覆う前記金属配線と、少なくとも前記第1の素子領域に隣接する前記ガードリングを覆う前記金属配線とが、電気的に接続される
半導体装置を備える電子機器。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017044644A JP2018148154A (ja) | 2017-03-09 | 2017-03-09 | 半導体装置および電子機器 |
PCT/JP2018/006877 WO2018163872A1 (ja) | 2017-03-09 | 2018-02-26 | 半導体装置および電子機器 |
US16/487,974 US10879348B2 (en) | 2017-03-09 | 2018-02-26 | Semiconductor device and electronic apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017044644A JP2018148154A (ja) | 2017-03-09 | 2017-03-09 | 半導体装置および電子機器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2018148154A true JP2018148154A (ja) | 2018-09-20 |
Family
ID=63448281
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017044644A Pending JP2018148154A (ja) | 2017-03-09 | 2017-03-09 | 半導体装置および電子機器 |
Country Status (3)
Country | Link |
---|---|
US (1) | US10879348B2 (ja) |
JP (1) | JP2018148154A (ja) |
WO (1) | WO2018163872A1 (ja) |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5075739A (en) * | 1990-01-02 | 1991-12-24 | Motorola, Inc. | High voltage planar edge termination using a punch-through retarding implant and floating field plates |
US5438005A (en) * | 1994-04-13 | 1995-08-01 | Winbond Electronics Corp. | Deep collection guard ring |
JP3111827B2 (ja) | 1994-09-20 | 2000-11-27 | 株式会社日立製作所 | 半導体装置及びそれを使った電力変換装置 |
JP3557510B2 (ja) * | 1997-06-30 | 2004-08-25 | 沖電気工業株式会社 | 半導体装置 |
JP3707428B2 (ja) | 2001-12-07 | 2005-10-19 | 株式会社デンソー | 半導体装置 |
JP2003347547A (ja) | 2002-05-27 | 2003-12-05 | Mitsubishi Electric Corp | 電力用半導体装置及びその製造方法 |
JP2010118548A (ja) * | 2008-11-13 | 2010-05-27 | Mitsubishi Electric Corp | 半導体装置 |
DE102010024257B4 (de) | 2010-06-18 | 2020-04-30 | Semikron Elektronik Gmbh & Co. Kg | Leistungshalbleiterbauelement mit zweistufigem Dotierungsprofil |
US8803277B2 (en) * | 2011-02-10 | 2014-08-12 | Cree, Inc. | Junction termination structures including guard ring extensions and methods of fabricating electronic devices incorporating same |
US8587071B2 (en) * | 2012-04-23 | 2013-11-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Electrostatic discharge (ESD) guard ring protective structure |
JP6237064B2 (ja) * | 2013-09-30 | 2017-11-29 | サンケン電気株式会社 | 半導体装置 |
JP6404591B2 (ja) * | 2014-04-23 | 2018-10-10 | 富士電機株式会社 | 半導体装置の製造方法、半導体装置の評価方法および半導体装置 |
JP6575398B2 (ja) | 2016-03-01 | 2019-09-18 | 三菱電機株式会社 | 半導体装置 |
JP6925250B2 (ja) * | 2017-12-08 | 2021-08-25 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
-
2017
- 2017-03-09 JP JP2017044644A patent/JP2018148154A/ja active Pending
-
2018
- 2018-02-26 US US16/487,974 patent/US10879348B2/en active Active
- 2018-02-26 WO PCT/JP2018/006877 patent/WO2018163872A1/ja active Application Filing
Also Published As
Publication number | Publication date |
---|---|
US10879348B2 (en) | 2020-12-29 |
US20190393301A1 (en) | 2019-12-26 |
WO2018163872A1 (ja) | 2018-09-13 |
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