JP2018148044A - 半導体装置 - Google Patents

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Abstract

【課題】ダミーゲート電極についてゲート絶縁膜の耐圧検査を実施でき、且つ、耐圧検査後にパッドをエミッタ電極に接続しなくても反転層を発生しない電位に安定させることができる半導体装置を提供すること。【解決手段】ゲートパッド２１ａは、主ゲート電極１８ａ及びダミーゲート電極１８ｂの共通パッドである。ゲートパッドとダミーゲート電極との間には、カソードをゲートパッド側にしてダイオード２４（第１素子）が形成されている。エミッタ電極２０と、ダミーゲート電極及びダイオード２４の接続点３２との間には、カソードをエミッタ電極側にしてダイオード２５（第２素子）が形成されている。これにより、耐圧検査時には、耐圧検査に必要な電圧が、ダミーゲート電極とエミッタ電極との間に印加される。ＩＧＢＴ動作時には、ダミーゲート電極の電位が、エミッタ電極と同電位に固定される。【選択図】図２

Description

この明細書における開示は、ゲート絶縁膜を介してトレンチ内に配置されたダミーゲート電極を備える半導体装置に関する。
特許文献１には、ゲート絶縁膜を介してトレンチ内に配置されたダミーゲート電極を備える半導体装置が開示されている。
この半導体装置は、主ゲート電極用のパッドとは別に、ダミーゲート電極用のダミーゲートパッドを備えている。このため、ダミーゲートパッドに電圧を印加し、ダミーゲート電極におけるゲート絶縁膜の耐圧検査を行うことができる。また、耐圧検査後に、ダミーゲートパッドとエミッタ電極をたとえばボンディングワイヤにより接続することで、ダミーゲート電極の電位を、反転層を発生しない電位に安定させることができる。
特開２０１６−２５１２４号公報
従来の構成では、ダミーゲート電極におけるゲート絶縁膜の耐圧検査を行った後、ダミーゲートパッドとエミッタ電極を電気的に接続しなければならない。たとえばワイヤボンディング工程が必要である。
本開示の目的のひとつは、ダミーゲート電極におけるゲート絶縁膜の耐圧検査を実施でき、且つ、耐圧検査後にパッドをエミッタ電極に接続しなくても反転層を発生しない電位に安定させることができる半導体装置を提供することを目的とする。
本開示は、上記目的を達成するために以下の技術的手段を採用する。なお、括弧内の符号は、ひとつの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、技術的範囲を限定するものではない。
本開示のひとつである半導体装置は、第１導電型のドリフト層（１２）を構成する半導体基板（１１）と、
ドリフト層上に形成された第２導電型のベース層（１３）と、
ベース層を貫通してドリフト層に達する複数のトレンチ（１４）と、
トレンチに接するように、ベース層の表層部分に形成された第１導電型のエミッタ領域（１５）と、
ベース層及びエミッタ領域に接続されたエミッタ電極（２０）と、
ドリフト層に対してベース層と反対側に形成された第１導電型のコレクタ層（３０）と、
コレクタ層に接続されたコレクタ電極（３１）と、
トレンチの壁面に形成されたゲート絶縁膜（１７）と、
ゲート絶縁膜を介してトレンチ内に配置されたゲート電極（１８）であって、電圧の印加により、エミッタ電極とドリフト層との間を繋ぐ反転層を生じさせる主ゲート電極（１８ａ）、及び、反転層の発生に寄与しないダミーゲート電極（１８ｂ）と、
主ゲート電極及びダミーゲート電極に共通のゲートパッド（２１ａ）と、
ダミーゲート電極とゲートパッドとの間に形成され、主ゲート電極に反転層を生じさせるためにゲートパッドに第１電圧が印加されると、ダミーゲート電極が反転層の発生に寄与しないように導通を遮断又は制限し、ゲートパッドに第１電圧とは極性が逆の第２電圧が印加されると、導通を許可する第１素子（２４，３３）と、
エミッタ電極とダミーゲート電極及び第１素子の接続点との間に形成され、第１電圧が印加されると導通を許可し、第２電圧が印加されると導通を遮断又は制限する第２素子（２５，３４）と、
を備える。
この半導体装置によれば、上記した第１素子及び第２素子を備えるため、ゲートパッドに検査用の第２電圧を印加することで、ダミーゲート電極におけるゲート絶縁膜の耐圧検査をするのに必要な電圧が、エミッタ電極とダミーゲート電極との間に印加されることとなる。したがって、ダミーゲート電極におけるゲート絶縁膜の耐圧検査を実施することができる。
また、ゲートパッドを共通にしても、ゲートパッドに動作用の第１電圧を印加して主ゲート電極により反転層を生じさせる際に、ダミーゲート電極の電位を反転層の発生に寄与しない電位、たとえばエミッタ電極と同電位に安定させることができる。
以上により、ダミーゲート電極におけるゲート絶縁膜の耐圧検査を実施でき、且つ、耐圧検査後にパッドをエミッタ電極に接続しなくても反転層を発生しない電位に安定させることができる。
本開示の他のひとつである半導体装置は、第１導電型のドリフト層（１２）を構成する半導体基板（１１）と、
ドリフト層上に形成された第２導電型のベース層（１３）と、
ベース層を貫通してドリフト層に達する複数のトレンチ（１４）と、
トレンチに接するように、ベース層の表層部分に形成された第１導電型のエミッタ領域（１５）と、
ベース層及びエミッタ領域に接続されたエミッタ電極（２０）と、
ドリフト層に対してベース層と反対側に形成された第１導電型のコレクタ層（３０）と、
コレクタ層に接続されたコレクタ電極（３１）と、
トレンチの壁面に形成されたゲート絶縁膜（１７）と、
ゲート絶縁膜を介してトレンチ内に配置されたゲート電極（１８）であって、電圧の印加により、エミッタ電極とドリフト層との間を繋ぐ反転層を生じさせる主ゲート電極（１８ａ）、及び、反転層の発生に寄与しないダミーゲート電極（１８ｂ）と、
主ゲート電極に接続された主ゲートパッド（２１ａ）と、
ダミーゲート電極に接続されたダミーゲートパッド（２１ｆ）と、
エミッタ電極とダミーゲート電極及びダミーゲートパッドの接続点との間に形成され、ダミーゲートパッドに所定電圧が印加されると導通を遮断又は制限し、ダミーゲートパッドが電圧の印加されないオープン状態にされると導通を許可する第３素子（３５，３７）と、
を備える。
この半導体装置によれば、上記した第３素子及びダミーゲートパッドを備えるため、ダミーゲートパッドに所定電圧を印加することで、ダミーゲート電極におけるゲート絶縁膜の耐圧検査をするのに必要な電圧が、エミッタ電極とダミーゲート電極との間に印加されることとなる。したがって、ダミーゲート電極におけるゲート絶縁膜の耐圧検査を実施することができる。
また、耐圧検査後にダミーゲートパッドをオープン状態にすることで、ダミーゲート電極の電位を、反転層の発生に寄与しない電位、たとえばエミッタ電極と同電位に安定させることができる。
以上により、ダミーゲート電極におけるゲート絶縁膜の耐圧検査を実施でき、且つ、耐圧検査後にダミーゲートパッドをエミッタ電極に接続しなくても反転層を発生しない電位に安定させることができる。
本開示の他のひとつである半導体装置は、第１導電型のドリフト層（１２）を構成する半導体基板（１１）と、
ドリフト層上に形成された第２導電型のベース層（１３）と、
ベース層を貫通してドリフト層に達する複数のトレンチ（１４）と、
トレンチに接するように、ベース層の表層部分に形成された第１導電型のエミッタ領域（１５）と、
ベース層及びエミッタ領域に接続されたエミッタ電極（２０）と、
ドリフト層に対してベース層と反対側に形成された第１導電型のコレクタ層（３０）と、
コレクタ層に接続されたコレクタ電極（３１）と、
トレンチの壁面に形成されたゲート絶縁膜（１７）と、
ゲート絶縁膜を介してトレンチ内に配置されたゲート電極（１８）であって、電圧の印加により、エミッタ電極とドリフト層との間を繋ぐ反転層を生じさせる主ゲート電極（１８ａ）、及び、反転層の発生に寄与しないダミーゲート電極（１８ｂ）と、
主ゲート電極に接続された主ゲートパッド（２１ａ）と、
ダミーゲート電極に接続された第１ダミーゲートパッド（２１ｆ）と、
エミッタ電極とダミーゲート電極及び第１ダミーゲートパッドの接続点との間に形成されたスイッチ（３８）と、
スイッチによる導通又は遮断を制御するための第２ダミーゲートパッド（２１ｇ）と、
を備え、
スイッチは、ゲート絶縁膜の耐圧を検査するために第１ダミーゲートパッドに電圧が印加されると、第２ダミーゲートパッドを介した入力により制御されて、通電を遮断し、
耐圧検査がなされた状態で、第１ダミーゲートパッドが電圧の印加されないオープン状態にされるとともに、スイッチのエミッタ電極側の端子と接続点側の端子との間が短絡されている。
この半導体装置によれば、上記したスイッチ、第１ダミーゲートパッド、及び第２ダミーゲートパッドを備えるため、第１ダミーゲートパッドに電圧を印加した状態でスイッチを遮断状態にすることで、ダミーゲート電極におけるゲート絶縁膜の耐圧検査をするのに必要な電圧が、エミッタ電極とダミーゲート電極との間に印加されることとなる。したがって、ダミーゲート電極におけるゲート絶縁膜の耐圧検査を実施することができる。
また、耐圧検査後に、第２ダミーゲートパッドに過電圧を印加してスイッチのエミッタ電極側の端子と接続点側の端子との間を意図的に短絡させておくことで、ダミーゲート電極の電位をエミッタ電極と同電位に保持することができる。すなわち、ダミーゲート電極の電位を、反転層の発生に寄与しない電位に安定させることができる。
以上により、ダミーゲート電極におけるゲート絶縁膜の耐圧検査を実施でき、且つ、耐圧検査後にパッドをエミッタ電極に接続しなくても反転層を発生しない電位に安定させることができる。
第１実施形態に係る半導体装置の概略構成を示す平面図である。 図１のII-II線に沿う断面図である。 図１に示す領域IIIを拡大した図である。 半導体装置の等価回路図であり、ダミーゲート電極におけるゲート絶縁膜の耐圧検査時を示している。 半導体装置の等価回路図であり、ＩＧＢＴ動作時を示している。 第１変形例を示す図である。 第２変形例を示す図である。 第２実施形態に係る半導体装置の概略構成を示す平面図である。 図８に示す領域IXを拡大した図である。 半導体装置の等価回路図である。 第３変形例を示す図である。 第４変形例を示す図である。 第５変形例を示す図である。 第６変形例を示す図である。 第３実施形態に係る半導体装置の等価回路図であり、出荷前の状態を示している。 半導体装置の等価回路図であり、出荷後の状態を示している。 第４実施形態に係る半導体装置の概略構成を示す平面図である。 図１７のXVIII-XVIII線に沿う断面図である。
図面を参照しながら、複数の実施形態を説明する。複数の実施形態において、機能的に及び／又は構造的に対応する部分には同一の参照符号を付与する。以下において、半導体基板の厚み方向をＺ方向、Ｚ方向に直交し、複数のパッドの並び方向をＸ方向と示す。また、Ｚ方向及びＸ方向の両方向に直交する方向をＹ方向と示す。特に断わりのない限り、上記したＸ方向及びＹ方向により規定されるＸＹ面に沿う形状、すなわちＺ方向からの平面視における形状を平面形状とする。
（第１実施形態）
先ず、図１〜図３に基づき、本実施形態の半導体装置の構成について説明する。図１では、配置を明確化するために、エミッタ電極を破線で示し、ゲート電極、及び、該ゲート電極とパッドとを繋ぐ配線を実線で示している。本実施形態の半導体装置は、たとえばインバータやコンバータなどの電力変換回路に用いられる。本実施形態では、第１導電型をＮ型、第２導電型をＰ型としている。
図１及び図２に示すように、半導体装置１０は、シリコンやシリコンカーバイド等からなる半導体基板１１を備えている。半導体基板１１は、Ｚ方向において一面１１ａ及び一面１１ａと反対の裏面１１ｂを有している。
半導体基板１１は、Ｎ−型のドリフト層１２として機能する。半導体基板１１は、ドリフト層１２を構成している。半導体基板１１の一面１１ａ側、すなわちドリフト層１２上には、Ｐ型のベース層１３が形成されている。半導体基板１１には、ベース層１３を貫通してドリフト層１２に達するように、複数のトレンチ１４が形成されている。トレンチ１４は、Ｚ方向に所定の深さを有しつつ、Ｘ方向に沿って延設されている。そして、複数のトレンチ１４が、Ｙ方向に所定ピッチ（等間隔）で形成されている。ベース層１３は、トレンチ１４により、複数の領域に区画されている。
ベース層１３の表層には、Ｎ＋型のエミッタ領域１５、及び、Ｐ＋型のボディ領域１６が形成されている。エミッタ領域１５は、ドリフト層１２に較べて不純物濃度が高くされている。エミッタ領域１５は、トレンチ１４の側面に接するように形成されている。エミッタ領域１５は、ベース層１３内で終端している。エミッタ領域１５は、トレンチ１４間の領域において、トレンチ１４の長手方向に沿ってトレンチ１４の側面に接するように延設され、トレンチ１４の長手方向端部よりも内側で終端する構造とされている。
ボディ領域１６は、ベース層１３に較べて不純物濃度が高くされている。ボディ領域１６は、エミッタ領域１５と同様に、ベース層１３内で終端している。ボディ領域１６は、２つのエミッタ領域１５に挟まれている。ボディ領域１６は、トレンチ１４の長手方向に沿って延設されている。本実施形態では、一面１１ａを基準とするボディ領域１６の深さが、エミッタ領域１５よりも深くされている。
各トレンチ１４の壁面には、ゲート絶縁膜１７がそれぞれ形成されている。各トレンチ１４内には、ゲート絶縁膜１７を介してゲート電極１８がそれぞれ配置されている。ゲート絶縁膜１７は、トレンチ１４の壁面を覆うように、トレンチ１４内に埋め込まれている。ゲート電極１８は、ポリシリコン等により構成されている。ゲート電極１８は、ゲート絶縁膜１７上に形成されるとともに、トレンチ１４内に埋め込まれている。このように、半導体装置１０には、トレンチゲートが構成されている。
半導体装置１０は、ゲート電極１８として、主ゲート電極１８ａ及びダミーゲート電極１８ｂを有している。主ゲート電極１８ａは、電圧の印加により、後述するエミッタ電極２０とドリフト層１２との間を繋ぐ反転層（チャネル）を生じさせるゲート電極１８である。本実施形態ではエミッタ領域１５を有するため、反転層は、エミッタ領域１５とドリフト層１２との間を繋ぐことで、エミッタ電極２０とドリフト層１２との間を繋ぐ。一方、ダミーゲート電極１８ｂは、上記反転層の発生に寄与しないゲート電極１８である。
主ゲート電極１８ａ及びダミーゲート電極１８ｂは、いずれも後述するコレクタ層３０の上方に形成されている。すなわち、ダミーゲート電極１８ｂも、ＩＧＢＴ素子の形成領域内に形成されている。また、本実施形態では、主ゲート電極１８ａとダミーゲート電極１８ｂがＹ方向において交互に形成されている。このように、半導体装置１０は、複数のゲート電極１８のすべてが主ゲート電極１８ａではなく、主ゲート電極１８ａが間引かれた構造の半導体装置となっている。
ベース層１３上、すなわち半導体基板１１の一面１１ａ上には、層間絶縁膜１９が形成されている。層間絶縁膜１９にはコンタクトホール１９ａが形成されており、このコンタクトホール１９ａにより、エミッタ領域１５の一部及びボディ領域１６が露出されている。
層間絶縁膜１９上には、エミッタ電極２０が形成されている。エミッタ電極２０は、コンタクトホール１９ａを介して、エミッタ領域１５及びボディ領域１６と電気的に接続されている。エミッタ電極２０は、主端子との接続が可能なように、ポリイミドなどの図示しない保護膜から露出されている。
また、半導体基板１１の一面１１ａ上には、図１に示すように、パッド２１、ゲート配線２２、及びダミーゲート配線２３が形成されている。パッド２１は、信号端子が接続される電極部分であり、信号端子との接続が可能なように保護膜から露出されている。半導体装置１０は、パッド２１として、主ゲート電極１８ａと電気的に接続されたゲートパッド２１ａを少なくとも含む。本実施形態では、パッド２１として、ゲートパッド２１ａ、半導体基板１１の温度を検出する温度センサ（感温ダイオード）のカソード用のパッド２１ｂ、同じくアノード用のパッド２１ｃ、エミッタ電極２０の電位を検出するケルビンエミッタ用のパッド２１ｄ、電流センス用のパッド２１ｅを有している。複数のパッド２１は、平面略矩形状をなす半導体基板１１において、Ｙ方向の一端側にまとめて形成されるとともに、Ｘ方向に並んで形成されている。以下において、ケルビンエミッタ用のパッド２１ｄをＫＥパッド２１ｄと示す。
ゲート配線２２は、主ゲート電極１８ａとゲートパッド２１ａとを電気的に接続する配線である。ダミーゲート配線２３は、ダミーゲート電極１８ｂと電気的に接続されている。ダミーゲート配線２３とゲートパッド２１ａとの間には、ダイオード２４が配置されている。すなわち、ダミーゲート電極１８ｂは、ダミーゲート配線２３及びダイオード２４を介してゲートパッド２１ａに接続されている。また、ダミーゲート配線２３とＫＥパッド２１ｄとの間には、ダイオード２５が配置されている。ダイオード２４は、アノードがダミーゲート配線２３に接続され、カソードがゲートパッド２１ａに接続されている。ダイオード２５は、アノードがダミーゲート配線２３に接続され、カソードがＫＥパッド２１ｄに接続されている。ダイオード２４が第１素子に相当し、ダイオード２５が第２素子に相当する。
図３では、ポリシリコン層２６を一点鎖線、金属層２７を破線、ポリシリコン層２６と金属層２７のコンタクト２８を二点鎖線で示している。図３に示すように、ダイオード２４，２５は、ポリシリコン層２６を含んで構成されている。ポリシリコン層２６は、図示しない絶縁膜を介して、半導体基板１１の一面１１ａ上に配置されている。
金属層２７は、たとえばＡｌ−Ｓｉを材料として形成されている。ゲート配線２２及びダミーゲート配線２３は、金属層２７により構成されている。ダミーゲート配線２３を構成する金属層２７の一部が、ダイオード２４のアノード領域を構成するポリシリコン層２６上に配置され、コンタクト２８にて接続されている。また、ダミーゲート配線２３を構成する金属層２７の一部が、ダイオード２５のカソード領域を構成するポリシリコン層２６上に配置され、コンタクト２８にて接続されている。
ゲートパッド２１ａ及びＫＥパッド２１ｄを含むパッド２１も、金属層２７により構成されている。金属層２７のうち、保護膜からの露出部分が信号端子との接続部分となっている。ゲートパッド２１ａを構成する金属層２７の一部が、ダイオード２４のカソード領域を構成するポリシリコン層２６上に配置され、コンタクト２８にて接続されている。また、ＫＥパッド２１ｄを構成する金属層２７の一部が、ダイオード２５のアノード領域を構成するポリシリコン層２６上に配置され、コンタクト２８にて接続されている。
エミッタ電極２０も、金属層２７を含んで構成されている。金属層２７のうち、保護膜からの露出部分が、エミッタ電極２０となっている。金属層２７のうちのポリシリコン層２６を跨ぐ部分と、ポリシリコン層２６と間には、図示しない絶縁層が介在している。なお、エミッタ電極２０やパッド２１において、金属層２７の露出部分上に、他の金属膜（たとえばめっき膜）を備えてもよい。
ドリフト層１２におけるベース層１３側と反対側、すなわち半導体基板１１の裏面１１ｂ側には、Ｎ型のフィールドストップ層２９が形成されている。フィールドストップ層２９は、必ずしも必要なものではない。フィールドストップ層２９を備えることで、空乏層の広がりを防いで耐圧と定常損失の性能向上を図ることができる。また、裏面１１ｂ側から注入されるホールの注入量を制御することができる。
フィールドストップ層２９におけるドリフト層１２と反対側、すなわち半導体基板１１の裏面１１ｂ側の表層には、Ｐ型のコレクタ層３０が形成されている。そして、コレクタ層３０上に、コレクタ電極３１が形成されている。以上により、半導体装置１０には、ＩＧＢＴ素子が構成されている。
次に、図４及び図５に基づき、ゲート絶縁膜１７の耐圧検査とＩＧＢＴ動作について説明する。ゲート絶縁膜１７の耐圧検査、すなわちゲートスクリーニングは、半導体装置１０を製造した後、出荷する前に行われる。この耐圧検査では、保証電圧よりも高い電圧をゲート電極１８に印加し、ゲート絶縁膜１７が所望の耐圧を確保できているか等を検査する。ダミーゲート電極１８ｂを備える構成では、ダミーゲート電極１８ｂにおけるゲート絶縁膜１７についても耐圧検査が必要となる。
上記したように、主ゲート電極１８ａは、ゲート配線２２を介してゲートパッド２１ａに接続されている。一方、ダミーゲート配線２３とゲートパッド２１ａとの間には、ダイオード２４が形成されている。また、ダミーゲート配線２３とＫＥパッド２１ｄとの間には、ダイオード２５が形成されている。
すなわち、図４及び図５に示すように、ゲートパッド２１ａは、ＩＧＢＴ素子を構成する主ゲート電極１８ａと、ダミーゲート電極１８ｂとの共通パッドとなっている。また、ゲートパッド２１ａとダミーゲート電極１８ｂとの間に、第１素子としてのダイオード２４が形成されている。ダイオード２４のカソードがゲートパッド２１ａに接続され、アノードがダミーゲート電極１８ｂに接続されている。さらに、エミッタ電極２０と、ダミーゲート電極１８ｂ及びダイオード２４の接続点３２との間に、第２素子としてのダイオード２５が形成されている。ダイオード２５のカソードがエミッタ電極２０に接続され、アノードが接続点３２、すなわちダミーゲート電極１８ｂに接続されている。ダイオード２４，２５のアノードが、互いに接続されている。
図４に示すように、ダミーゲート電極１８ｂにおけるゲート絶縁膜１７の耐圧検査時には、ゲートパッド２１ａに、動作時に印加する電圧とは極性の異なる所定電圧、たとえば−５０Ｖが印加される。この所定電圧（−５０Ｖ）が、第２電圧に相当する。なお、エミッタ電極２０は０Ｖである。エミッタ電極２０、ダイオード２５、ダイオード２４、ゲートパッド２１ａの経路において、ダイオード２４は順方向、ダイオード２５は逆方向となる。このため、耐圧検査時において、ダイオード２４は導通を許可し、ダイオード２５は導通を遮断する。
接続点３２、すなわちダミーゲート電極１８ｂの電位は、ダイオード２４の電圧降下により、−４９．３Ｖとなる。このように、ダミーゲート電極１８ｂとエミッタ電極２０との間の電圧Ｖｇｅを、保証電圧よりも高い電圧とすることができる。したがって、ダミーゲート電極１８ｂにおけるゲート絶縁膜１７の耐圧検査を適切に行うことができる。なお、ゲートパッド２１ａが共通であるため、主ゲート電極１８ａにおけるゲート絶縁膜１７の耐圧検査についても、同時に行うことができる。
ＩＧＢＴ素子の動作時には、エミッタ電極２０にコレクタ電極３１より低い電圧が印加されるとともに、図５に示すように、ゲートパッド２１ａにターンオン電圧、たとえば１５Ｖが印加される。ターンオン電圧（１５Ｖ）が、第１電圧に相当する。これにより、ベース層１３のうち、主ゲート電極１８ａのトレンチ１４と接する部分に、Ｎ型の反転層（チャネル）が形成される。そして、電子が、エミッタ領域１５から反転層を介してドリフト層１２に供給されるとともに、ホールが、コレクタ層３０からドリフト層１２に供給され、伝導度変調によりドリフト層１２の抵抗値が低下してオン状態となる。なお、ターンオン電圧とは、主ゲート電極１８ａ側においてゲート−エミッタ間の電圧ＶｇｅをＭＯＳゲートの閾値電圧Ｖｔｈより高くする電圧のことである。
上記したように、ＩＧＢＴ動作時にはゲートパッド２１ａに正の電圧が印加されるため、ダイオード２４は逆方向、ダイオード２５は順方向となる。このため、ＩＧＢＴ動作時において、ダイオード２４は導通を遮断し、ダイオード２５は導通を許可する。接続点３２の電位は、エミッタ電極２０と同じ電位（０Ｖ）となる。したがって、ＩＧＢＴ動作時に、ダミーゲート電極１８ｂが反転層の発生に寄与しない。
次に、上記した半導体装置１０の効果について説明する。
本実施形態の半導体装置１０によれば、耐圧検査時に、ダイオード２４が順方向、ダイオード２５が逆方向となる。すなわち、ダイオード２４が導通を許可し、ダイオード２５が導通を遮断する。これにより、耐圧検査に必要な電圧が、ダミーゲート電極１８ｂとエミッタ電極２０との間に印加される。したがって、ダミーゲート電極１８ｂにおけるゲート絶縁膜１７の耐圧検査を適切に行うことができる。
また、ＩＧＢＴ動作時に、ダイオード２４が逆方向、ダイオード２５が順方向となる。すなわち、ダイオード２４が導通を遮断し、ダイオード２５が導通を許可する。したがって、ゲートパッド２１ａにターンオン電圧を印加しても、ダミーゲート電極１８ｂの電位を、エミッタ電極２０と同電位、すなわち反転層の発生に寄与しない電位に安定させることができる。
以上により、ダミーゲート電極１８ｂにおけるゲート絶縁膜１７の耐圧検査を実施でき、且つ、耐圧検査後にパッドをエミッタ電極２０に接続しなくても、ダミーゲート電極１８ｂの電位を反転層を発生しない電位に安定させることができる。たとえばパッドとエミッタ電極２０を接続するワイヤボンディング工程を不要とすることができる。
さらに、ゲートパッド２１ａを、主ゲート電極１８ａとダミーゲート電極１８ｂとで共通にしているため、主ゲート電極１８ａ及びダミーゲート電極１８ｂでゲート絶縁膜１７の耐圧検査を同時に実施することができる。また、パッド２１や配線を低減することができる。
また、ＩＧＢＴ素子の形成領域内にダミーゲート電極１８ｂが形成されて間引き構造となっているため、帰還容量（ゲート−コレクタ間の容量）を低減でき、これによりスイッチング速度を向上することができる。また、帰還容量を低減するために、主ゲート電極１８ａの数を減らす構成に較べて、電界集中による耐圧低下を抑制することができる。
本実施形態では、第１素子としてダイオード２４、第２素子としてダイオード２５を採用する例を示したが、これに限定されない。ゲートパッド２１ａとダミーゲート電極１８ｂとの間に配置される第１素子として、ＩＧＢＴ動作時には、ダミーゲート電極１８ｂが反転層の発生に寄与しないように導通を遮断又は制限し、耐圧検査時には、導通を許可するものを採用することができる。なお、ＩＧＢＴ動作時に反転層の発生に寄与しないように導通を遮断又は制限するとは、ゲートパッド２１ａにターンオン電圧が印加されたときに、ダミーゲート電極１８ｂとエミッタ電極２０との間の電圧ＶｇｅがＭＯＳゲートの閾値電圧Ｖｔｈ以下の電圧となるようにすることを意味する。また、エミッタ電極２０と接続点３２との間に配置される第２素子として、ＩＧＢＴ動作時には導通を許可し、耐圧検査時には、保証電圧よりも高い電圧がダミーゲート電極１８ｂに印加されるように、導通を遮断又は制限するものを採用することができる。
たとえば、図６に示す第１変形例のように、第１素子として抵抗３３を採用してもよい。耐圧検査のためにゲートパッド２１ａに所定電圧（−５０Ｖ）を印加した場合、抵抗３３が導通を許可し、ダイオード２５が導通を遮断する。したがって、接続点３２（ダミーゲート電極１８ｂ）の電位が−５０Ｖにとなり、ダミーゲート電極１８ｂにおけるゲート絶縁膜１７の耐圧検査を適切に行うことができる。また、ゲートパッド２１ａにターンオン電圧（１５Ｖ）を印加した場合にはダイオード２５が順方向となるため、ダイオード２５が導通を許可し、接続点３２の電位が０．７Ｖにとなる。このように、ダミーゲート電極１８ｂの電位を、反転層の発生に寄与しない電位に安定させることができる。
また、図７に示す第２変形例のように、第１素子として抵抗３３を採用するとともに、第２素子として抵抗３４を採用してもよい。この場合、ゲートパッド２１ａに印加された電圧が、抵抗３３，３４により分圧されることとなる。耐圧検査のためにゲートパッド２１ａに所定電圧（−５０Ｖ）を印加した場合、接続点３２の電位が保証電圧よりも高くなり、ゲートパッド２１ａにターンオン電圧（１５Ｖ）を印加した場合、接続点３２の電位がＭＯＳゲートの閾値電圧Ｖｔｈ以下となるように、抵抗３３，３４の値が設定されている。抵抗３３は、ＩＧＢＴ動作時には、ダミーゲート電極１８ｂが反転層の発生に寄与しないように導通を制限し、耐圧検査時には、導通を許可する。抵抗３４は、ＩＧＢＴ動作時には導通を許可し、耐圧検査時には、保証電圧よりも高い電圧がダミーゲート電極１８ｂに印加されるように、導通を制限する。
（第２実施形態）
本実施形態は、先行実施形態を参照できる。このため、先行実施形態に示した半導体装置１０と共通する部分についての説明は省略する。
図８に示すように、本実施形態の半導体装置１０は、主ゲート電極１８ａに接続されたゲートパッド２１ａとは別に、ダミーゲート電極１８ｂに接続されたダミーゲートパッド２１ｆを備えている。また、ＫＥパッド２１ｄとダミーゲートパッド２１ｆの間に、第３素子としての抵抗３５が形成されている。なお、ゲートパッド２１ａが、主ゲートパッドに相当する。
図９でも、図３同様、ポリシリコン層２６を一点鎖線、金属層２７を破線、ポリシリコン層２６と金属層２７のコンタクト２８を二点鎖線で示している。ポリシリコン層２６を含んで抵抗３３が構成されている。抵抗３３を構成するポリシリコン層２６は、平面蛇行形状（換言すればミアンダ形状）をなしている。ＫＥパッド２１ｄを構成する金属層２７の一部が、抵抗３３を構成するポリシリコン層２６の一端上に積層され、コンタクト２８にて接続されている。ダミーゲートパッド２１ｆを構成する金属層２７の一部は、抵抗３３を構成するポリシリコン層２６の他端上に積層され、コンタクト２８にて接続されている。
図１０は、半導体装置１０の等価回路を示している。ゲートパッド２１ａは、ＩＧＢＴ素子を構成する主ゲート電極１８ａの専用パッドとなっている。ダミーゲートパッド２１ｆは、ダミーゲート電極１８ｂの専用パッドとなっている。エミッタ電極２０と、ダミーゲート電極１８ｂ及びダミーゲートパッド２１ｆの接続点３６との間に、第３素子としての抵抗３５が形成されている。
ダミーゲート電極１８ｂにおけるゲート絶縁膜１７の耐圧検査時に、所定電圧、たとえば５０Ｖがダミーゲートパッド２１ｆに印加されると、抵抗３５は導通を遮断する。接続点３６の電位、すなわちダミーゲート電極１８ｂの電位は、５０Ｖとなる。したがって、ダミーゲート電極１８ｂにおけるゲート絶縁膜１７の耐圧検査を適切に行うことができる。なお、ダミーゲートパッド２１ｆに印加される所定電圧は、正の電圧に限定されない。たとえば−５０Ｖを印加してもよい。所定電圧の印加により、ダミーゲート電極１８ｂとエミッタ電極２０との間の電圧Ｖｇｅが保証電圧よりも高くなればよい。
ＩＧＢＴ素子の動作時には、ゲートパッド２１ａにターンオン電圧、たとえば１５Ｖが印加される。しかしながら、ダミーゲートパッド２１ｆは、ゲートパッド２１ａとは分離されており、電圧の印加されないオープン状態とされる。接続点３６は、抵抗３３を介してエミッタ電極２０に接続され、接続点３６の電位、すなわちダミーゲート電極１８ｂの電位は、エミッタ電極２０と同電位（０Ｖ）になる。このように、抵抗３５は導通を許可する。したがって、ＩＧＢＴ動作時に、ダミーゲート電極１８ｂが反転層の発生に寄与しない。
このように、本実施形態の半導体装置１０によれば、ゲートパッド２１ａとは別にダミーゲートパッド２１ｆを設け、ダミーゲートパッド２１ｆに独立した電圧を印加できるため、ダミーゲート電極１８ｂにおけるゲート絶縁膜１７の耐圧検査を適切に行うことができる。また、抵抗３５を備えることで、耐圧検査後にダミーゲートパッド２１ｆをエミッタ電極２０に接続しなくても、ダミーゲート電極１８ｂの電位を反転層を発生しない電位に安定させることができる。
本実施形態では、第３素子として抵抗３５を採用する例を示したが、これに限定されない。エミッタ電極２０と接続点３６との間に配置される第３素子として、ダミーゲートパッド２１ｆがオープン状態の際（ＩＧＢＴ動作時）に導通を許可し、耐圧検査の際には、保証電圧よりも高い電圧がダミーゲート電極１８ｂに印加されるように、導通を遮断又は制限するものを採用することができる。
たとえば、図１１に示す第３変形例のように、第３素子としてダイオード３７を採用してもよい。ダイオード３７のカソードがエミッタ電極２０に接続され、アノードが接続点３６に接続されている。耐圧検査のために、ダミーゲートパッド２１ｆにターンオン電圧とは極性の異なる所定電圧（たとえば−５０Ｖ）を印加する場合、ダイオード３７が逆方向になり、導通を遮断する。したがって、接続点３６の電位も−５０Ｖとなり、ダミーゲート電極１８ｂにおけるゲート絶縁膜１７の耐圧検査を適切に行うことができる。また、ダミーゲートパッド２１ｆがオープン状態の場合、接続点３６はダイオード３７を介してエミッタ電極２０に接続され、接続点３６の電位は０．７Ｖになる。このように、ダイオード３７は導通を許可する。したがって、ＩＧＢＴ動作時に、ダミーゲート電極１８ｂが反転層の発生に寄与しない。
また、図１２に示す第４変形例のように、第３素子として抵抗３５及びダイオード３７を採用してもよい。抵抗３５及びダイオード３７は、エミッタ電極２０と接続点３６の間で並列接続されている。耐圧検査のために、ダミーゲートパッド２１ｆにターンオン電圧とは極性の異なる所定電圧（たとえば−５０Ｖ）を印加することで、ダミーゲート電極１８ｂにおけるゲート絶縁膜１７の耐圧検査を適切に行うことができる。また、ダミーゲートパッド２１ｆをオープン状態にすることで、ＩＧＢＴ動作時においても、ダミーゲート電極１８ｂの電位を、反転層の発生に寄与しない電位に安定させることができる。
また、図１３に示す第５変形例では、第４変形例とは異なり、抵抗３５及びダイオード３７が、エミッタ電極２０と接続点３６の間で直列接続されている。抵抗３５が接続点側とされ、ダイオード３７のカソードとエミッタ電極２０が接続されている。耐圧検査のために、ダミーゲートパッド２１ｆに所定電圧（たとえば５０Ｖ）を印加すると、抵抗３５により導通が遮断又は制限される。したがって、ダミーゲート電極１８ｂにおけるゲート絶縁膜１７の耐圧検査を適切に行うことができる。また、ダミーゲートパッド２１ｆをオープン状態にすることで、ＩＧＢＴ動作時においても、ダミーゲート電極１８ｂの電位を、反転層の発生に寄与しない電位に安定させることができる。なお、耐圧検査の際にターンオン電圧とは極性の異なる電圧（たとえば−５０Ｖ）を印加してもよい。
また、ダイオード３７の耐圧が足りない場合には、図１４に示す第６変形例のように、複数のダイオード３７を採用すればよい。図１４では、３つのダイオード３７が、エミッタ電極２０と接続点３６の間で直列接続されている。いずれのダイオード３７も、カソードがエミッタ電極２０側となっている。この構成においても、耐圧検査のために、ダミーゲートパッド２１ｆにターンオン電圧とは極性の異なる所定電圧（たとえば−５０Ｖ）を印加することで、ダミーゲート電極１８ｂにおけるゲート絶縁膜１７の耐圧検査を適切に行うことができる。また、ダミーゲートパッド２１ｆがオープン状態にすることで、ＩＧＢＴ動作時においても、ダミーゲート電極１８ｂの電位を、反転層の発生に寄与しない電位に安定させることができる。
（第３実施形態）
本実施形態は、先行実施形態を参照できる。このため、先行実施形態に示した半導体装置１０と共通する部分についての説明は省略する。
図１５は、本実施形態の半導体装置１０の出荷前の状態を示している。図１５は、ダミーゲート電極１８ｂにおけるゲート絶縁膜１７の耐圧検査時を示している。本実施形態の半導体装置１０も、ゲートパッド２１ａとは別に、ダミーゲート電極１８ｂに接続されたダミーゲートパッド２１ｆを備えている。エミッタ電極２０と、ダミーゲートパッド２１ｆ及びダミーゲート電極１８ｂの接続点３６との間には、スイッチ３８が形成されている。スイッチ３８は、制御電極（ゲート）を有している。本実施形態では、スイッチ３８としてＭＯＳＦＥＴを採用している。
半導体装置１０は、さらに、ダミーゲートパッド２１ｇを備えている。ダミーゲートパッド２１ｇは、スイッチ３８による導通又は遮断を制御するためのパッド２１である。ダミーゲートパッド２１ｆが第１ダミーゲートパッド、ダミーゲートパッド２１ｇが第２ダミーゲートパッドに相当する。
図１５に示すように、半導体装置１０の製品出荷前に、ダミーゲート電極１８ｂにおけるゲート絶縁膜１７の耐圧検査が行われる。このとき、ダミーゲートパッド２１ｇにはスイッチ３８がオンする電圧が印加されず、ダミーゲートパッド２１ｆには耐圧検査のための所定電圧（たとえば５０Ｖ）が印加される。オフ状態のスイッチ３８が導通を遮断するため、接続点３６の電位、すなわちダミーゲート電極１８ｂの電位は５０Ｖになる。したがって、ダミーゲート電極１８ｂにおけるゲート絶縁膜１７の耐圧検査を適切に行うことができる。なお、所定電圧として、ターンオン電圧とは極性の異なる電圧（たとえば−５０Ｖ）を印加してもよい。
図１６は、スイッチ３８の短絡処理が実行された後の半導体装置１０、すなわち製品出荷後の半導体装置１０を示している。短絡処理は耐圧検査の後に行われる。このとき、ダミーゲートパッド２１ｇに過電圧を印加し、これによりスイッチ３８を壊して、ドレイン−ソース間を短絡させる。これにより、ダミーゲートパッド２１ｇに電圧を印加しなくても、スイッチ３８は常時オン状態になる。
したがって、図１６に示すように、ゲートパッド２１ａにターンオン電圧（たとえば１５Ｖ）が印加されたときにも、短絡されたスイッチ３８により、接続点３６の電位、すなわちダミーゲート電極１８ｂの電位が、エミッタ電極２０と同電位になる。このため、ＩＧＢＴ動作時に、ダミーゲート電極１８ｂが反転層の発生に寄与しない。
このように、本実施形態の半導体装置１０によっても、ダミーゲート電極１８ｂにおけるゲート絶縁膜１７の耐圧検査を実施でき、且つ、耐圧検査後にダミーゲートパッド２１ｆをエミッタ電極２０に接続しなくても、ダミーゲート電極１８ｂの電位を反転層を発生しない電位に安定させることができる。
（第４実施形態）
本実施形態は、先行実施形態を参照できる。このため、先行実施形態に示した半導体装置１０と共通する部分についての説明は省略する。
先行実施形態では、ダミーゲート電極１８ｂがＩＧＢＴ素子の形成領域内に形成される例を示した。これに対し、図１７及び図１８に示すように、本実施形態の半導体装置１０は、半導体基板１１が、ＩＧＢＴ素子の形成領域であるＩＧＢＴ領域１１ｃ、及び、還流ダイオード素子（ＦＷＤ）の形成領域であるダイオード領域１１ｄを有している。ＩＧＢＴ領域１１ｃ及びダイオード領域１１ｄは、Ｘ方向に交互に形成されている。ＩＧＢＴ領域１１ｃ及びダイオード領域１１ｄのそれぞれは、Ｙ方向に沿って延設されている。
半導体基板１１の一面１１ａ側表層の構造は、ＩＧＢＴ領域１１ｃ及びダイオード領域１１ｄで同じとなっている。すなわち、トレンチ１４は、ＩＧＢＴ領域１１ｃ及びダイオード領域１１ｄにそれぞれ形成されている。複数のトレンチ１４は、Ｘ方向において等間隔で形成されている。エミッタ領域１５及びボディ領域１６も、ＩＧＢＴ領域１１ｃ及びダイオード領域１１ｄにそれぞれ形成されている。そして、ＩＧＢＴ領域１１ｃに主ゲート電極１８ａが形成され、ダイオード領域１１ｄにダミーゲート電極１８ｂが形成されている。エミッタ電極２０は、ＩＧＢＴ領域１１ｃ及びダイオード領域１１ｄにおいて、エミッタ領域１５及びボディ領域１６と電気的に接続されている。したがって、エミッタ電極２０は、還流ダイオード素子のアノード電極としても機能する。
半導体基板１１の一面１１ａ上に、第１実施形態（図１参照）同様にパッド２１が形成されている。すなわち、パッド２１として、ゲートパッド２１ａやＫＥパッド２１ｄが形成されている。そして、ダミーゲート配線２３とゲートパッド２１ａとの間に、ダイオード２４が配置され、ダミーゲート配線２３とＫＥパッド２１ｄとの間に、ダイオード２５が配置されている。ダイオード２４は、アノードがダミーゲート配線２３に接続され、カソードがゲートパッド２１ａに接続されている。ダイオード２５は、アノードがダミーゲート配線２３に接続され、カソードがＫＥパッド２１ｄに接続されている。ダイオード２４が第１素子に相当し、ダイオード２５が第２素子に相当する。図１７では、便宜上、ゲート配線２２の図示を省略している。
また、フィールドストップ層２９におけるドリフト層１２と反対側、すなわち半導体基板１１の裏面１１ｂ側の表層のうち、ＩＧＢＴ領域１１ｃにはＰ型のコレクタ層３０が形成され、ダイオード領域１１ｄにはＮ型のカソード層３９が形成されている。コレクタ層３０及びカソード層３９は並設されている。そして、コレクタ層３０及びカソード層３９上に、コレクタ電極３１が形成されている。したがって、コレクタ電極３１は、還流ダイオード素子のカソード電極としても機能する。
このように、半導体基板１１には、ＩＧＢＴ素子と還流ダイオード素子が形成されている。すなわちＲＣ−ＩＧＢＴが形成されている。そして、ダイオード領域１１ｄにダミーゲート電極１８ｂが形成されている。
本実施形態の半導体装置１０によれば、上記したダイオード２４，２５を備えている。したがって、第１実施形態と同等の効果を奏することができる。すなわち、耐圧検査時に、ダイオード２４が導通を許可し、ダイオード２５が導通を遮断するため、耐圧検査に必要な電圧が、ダミーゲート電極１８ｂとエミッタ電極２０との間に印加される。したがって、ダミーゲート電極１８ｂにおけるゲート絶縁膜１７の耐圧検査を適切に行うことができる。また、ＩＧＢＴ動作時に、ダイオード２４が導通を遮断し、ダイオード２５が導通を許可するため、ゲートパッド２１ａを共通にしながらも、ダミーゲート電極１８ｂの電位を、エミッタ電極２０と同電位に保持することができる。
以上により、ダミーゲート電極１８ｂにおけるゲート絶縁膜１７の耐圧検査を実施でき、且つ、耐圧検査後にパッドをエミッタ電極２０に接続しなくても、ダミーゲート電極１８ｂの電位を反転層を発生しない電位に安定させることができる。たとえばパッドとエミッタ電極２０を接続するワイヤボンディング工程を不要とすることができる。
さらに、ゲートパッド２１ａを、主ゲート電極１８ａとダミーゲート電極１８ｂとで共通にしているため、主ゲート電極１８ａ及びダミーゲート電極１８ｂでゲート絶縁膜１７の耐圧検査を同時に実施することができる。また、パッド２１や配線を低減することができる。
また、トレンチ１４が、ＩＧＢＴ領域１１ｃだけでなく、ダイオード領域１１ｄにも形成されている。したがって、ＩＧＢＴ領域１１ｃにおけるダイオード領域１１ｄ近傍のトレンチ１４に電界集中が発生し、これにより耐圧が低下することを抑制することができる。
なお、ダミーゲート電極１８ｂにおけるゲート絶縁膜１７の耐圧検査を実施でき、且つ、耐圧検査後にパッドをエミッタ電極２０に接続しなくても、ダミーゲート電極１８ｂの電位を反転層を発生しない電位に安定させることができる構成としては、上記例（第１実施形態に示した例）に限定されない。その他の先行実施形態や変形例に示した構成との組み合わせが可能である。
この明細書の開示は、例示された実施形態に制限されない。開示は、例示された実施形態と、それらに基づく当業者による変形態様を包含する。たとえば、開示は、実施形態において示された要素の組み合わせに限定されない。開示は、多様な組み合わせによって実施可能である。開示される技術的範囲は、実施形態の記載に限定されない。開示されるいくつかの技術的範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものと解されるべきである。
第１導電型をＮ型とし、第２導電型をＰ型とする例について説明したが、第１導電型をＰ型とし、第２導電型をＮ型としてもよい。
ダミーゲート電極１８ｂが、ＩＧＢＴ素子の形成領域内に形成される例を示した。また、ダミーゲート電極１８ｂが、ダイオード領域１１ｄに形成される例を示した。しかしながら、ダミーゲート電極１８ｂが、ＩＧＢＴ領域１１ｃ及びダイオード領域１１ｄの両方に形成されてもよい。
エミッタ領域１５については、主ゲート電極１８ａのトレンチ１４と隣接する部分には形成し、ダミーゲート電極１８ｂのトレンチ１４と隣接する部分には形成されない構成としてもよい。さらにダイオード領域１１ｄにおいて、ボディ領域１６が形成されない構成としてもよい。
１０…半導体装置、１１…半導体基板、１１ａ…一面、１１ｂ…裏面、１１ｃ…ＩＧＢＴ領域、１１ｄ…ダイオード領域、１２…ドリフト層、１３…ベース層、１４…トレンチ、１５…エミッタ領域、１６…ボディ領域、１７…ゲート絶縁膜、１８…ゲート電極、１８ａ…主ゲート電極、１８ｂ…ダミーゲート電極、１９…層間絶縁膜、１９ａ…コンタクトホール、２０…エミッタ電極、２１…パッド、２１ａ…ゲートパッド、２１ｆ，２１ｇ…ダミーゲートパッド、２２…ゲート配線、２３…ダミーゲート配線、２４，２５…ダイオード、２６…ポリシリコン層、２７…金属層、２８…コンタクト、２９…フィールドストップ層、３０…コレクタ層、３１…コレクタ電極、３２…接続点、３３，３４，３５…抵抗、３６…接続点、３７…ダイオード、３８…ＭＯＳＦＥＴ、３９…カソード層

Claims (7)

  1. 第１導電型のドリフト層（１２）を構成する半導体基板（１１）と、
    前記ドリフト層上に形成された第２導電型のベース層（１３）と、
    前記ベース層を貫通して前記ドリフト層に達する複数のトレンチ（１４）と、
    前記トレンチに接するように、前記ベース層の表層部分に形成された第１導電型のエミッタ領域（１５）と、
    前記ベース層及び前記エミッタ領域に接続されたエミッタ電極（２０）と、
    前記ドリフト層に対して前記ベース層と反対側に形成された第１導電型のコレクタ層（３０）と、
    前記コレクタ層に接続されたコレクタ電極（３１）と、
    前記トレンチの壁面に形成されたゲート絶縁膜（１７）と、
    前記ゲート絶縁膜を介して前記トレンチ内に配置されたゲート電極（１８）であって、電圧の印加により、前記エミッタ電極と前記ドリフト層との間を繋ぐ反転層を生じさせる主ゲート電極（１８ａ）、及び、前記反転層の発生に寄与しないダミーゲート電極（１８ｂ）と、
    前記主ゲート電極及び前記ダミーゲート電極に共通のゲートパッド（２１ａ）と、
    前記ダミーゲート電極と前記ゲートパッドとの間に形成され、前記主ゲート電極に前記反転層を生じさせるために前記ゲートパッドに第１電圧が印加されると、前記ダミーゲート電極が前記反転層の発生に寄与しないように導通を遮断又は制限し、前記ゲートパッドに前記第１電圧とは極性が逆の第２電圧が印加されると、導通を許可する第１素子（２４，３３）と、
    前記エミッタ電極と前記ダミーゲート電極及び前記第１素子の接続点との間に形成され、前記第１電圧が印加されると導通を許可し、前記第２電圧が印加されると導通を遮断又は制限する第２素子（２５，３４）と、
    を備える半導体装置。
  2. 前記第１素子及び前記第２素子はともにダイオードであり、アノード同士が互いに接続されている請求項１に記載の半導体装置。
  3. 第１導電型のドリフト層（１２）を構成する半導体基板（１１）と、
    前記ドリフト層上に形成された第２導電型のベース層（１３）と、
    前記ベース層を貫通して前記ドリフト層に達する複数のトレンチ（１４）と、
    前記トレンチに接するように、前記ベース層の表層部分に形成された第１導電型のエミッタ領域（１５）と、
    前記ベース層及び前記エミッタ領域に接続されたエミッタ電極（２０）と、
    前記ドリフト層に対して前記ベース層と反対側に形成された第１導電型のコレクタ層（３０）と、
    前記コレクタ層に接続されたコレクタ電極（３１）と、
    前記トレンチの壁面に形成されたゲート絶縁膜（１７）と、
    前記ゲート絶縁膜を介して前記トレンチ内に配置されたゲート電極（１８）であって、電圧の印加により、前記エミッタ電極と前記ドリフト層との間を繋ぐ反転層を生じさせる主ゲート電極（１８ａ）、及び、前記反転層の発生に寄与しないダミーゲート電極（１８ｂ）と、
    前記主ゲート電極に接続された主ゲートパッド（２１ａ）と、
    前記ダミーゲート電極に接続されたダミーゲートパッド（２１ｆ）と、
    前記エミッタ電極と前記ダミーゲート電極及び前記ダミーゲートパッドの接続点との間に形成され、前記ダミーゲートパッドに所定電圧が印加されると導通を遮断又は制限し、前記ダミーゲートパッドが電圧の印加されないオープン状態にされると導通を許可する第３素子（３５，３７）と、
    を備える半導体装置。
  4. 前記第３素子が、抵抗である請求項３に記載の半導体装置。
  5. 第１導電型のドリフト層（１２）を構成する半導体基板（１１）と、
    前記ドリフト層上に形成された第２導電型のベース層（１３）と、
    前記ベース層を貫通して前記ドリフト層に達する複数のトレンチ（１４）と、
    前記トレンチに接するように、前記ベース層の表層部分に形成された第１導電型のエミッタ領域（１５）と、
    前記ベース層及び前記エミッタ領域に接続されたエミッタ電極（２０）と、
    前記ドリフト層に対して前記ベース層と反対側に形成された第１導電型のコレクタ層（３０）と、
    前記コレクタ層に接続されたコレクタ電極（３１）と、
    前記トレンチの壁面に形成されたゲート絶縁膜（１７）と、
    前記ゲート絶縁膜を介して前記トレンチ内に配置されたゲート電極（１８）であって、電圧の印加により、前記エミッタ電極と前記ドリフト層との間を繋ぐ反転層を生じさせる主ゲート電極（１８ａ）、及び、前記反転層の発生に寄与しないダミーゲート電極（１８ｂ）と、
    前記主ゲート電極に接続された主ゲートパッド（２１ａ）と、
    前記ダミーゲート電極に接続された第１ダミーゲートパッド（２１ｆ）と、
    前記エミッタ電極と前記ダミーゲート電極及び前記第１ダミーゲートパッドの接続点との間に形成されたスイッチ（３８）と、
    前記スイッチによる導通又は遮断を制御するための第２ダミーゲートパッド（２１ｇ）と、
    を備え、
    前記スイッチは、前記ゲート絶縁膜の耐圧を検査するために前記第１ダミーゲートパッドに電圧が印加されると、前記第２ダミーゲートパッドを介した入力により制御されて、通電を遮断し、
    耐圧検査がなされた状態で、前記第１ダミーゲートパッドが電圧の印加されないオープン状態にされるとともに、前記スイッチの前記エミッタ電極側の端子と前記接続点側の端子との間が短絡されている半導体装置。
  6. 前記ダミーゲート電極を複数有し、
    複数の前記ダミーゲート電極の少なくとも一部が、前記コレクタ層の上方に形成されている請求項１〜５いずれか１項に記載の半導体装置。
  7. 前記ドリフト層に対して前記ベース層と反対側に形成され、前記コレクタ層と並設された第１導電型のカソード層（３９）をさらに備え、
    前記コレクタ電極は、前記コレクタ層及び前記カソード層に接続されており、
    前記ダミーゲート電極を複数有し、
    前記半導体基板が、ＩＧＢＴ素子として動作するＩＧＢＴ領域（１１ｃ）と、ダイオード素子として動作するダイオード領域（１１ｄ）と、を有し、
    前記トレンチは、前記ＩＧＢＴ領域及び前記ダイオード領域にそれぞれ形成され、
    複数の前記ダミーゲート電極の少なくとも一部が、前記ダイオード領域に形成されている請求項１〜６いずれか１項に記載の半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020136601A (ja) * 2019-02-25 2020-08-31 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法
JP2020145288A (ja) * 2019-03-05 2020-09-10 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法
JPWO2020189053A1 (ja) * 2019-03-15 2021-10-14 富士電機株式会社 半導体装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6946219B2 (ja) * 2018-03-23 2021-10-06 株式会社東芝 半導体装置
JP7293592B2 (ja) * 2018-09-14 2023-06-20 富士電機株式会社 半導体素子及び半導体装置
KR102127806B1 (ko) * 2018-09-17 2020-06-29 삼성전기주식회사 전자 부품 및 이의 제작 방법
DE102020107277A1 (de) * 2020-03-17 2021-09-23 Infineon Technologies Austria Ag Rc-igbt

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010118642A (ja) * 2008-10-14 2010-05-27 Denso Corp 半導体装置
JP2011176244A (ja) * 2010-02-25 2011-09-08 Fuji Electric Co Ltd 半導体装置
JP2013513245A (ja) * 2009-12-08 2013-04-18 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング 半導体構成素子を備えた回路装置
JP2013251466A (ja) * 2012-06-01 2013-12-12 Fuji Electric Co Ltd 半導体装置、半導体装置の制御方法および半導体装置の評価方法
JP2014053552A (ja) * 2012-09-10 2014-03-20 Toyota Motor Corp 半導体装置
JP2016025124A (ja) * 2014-07-16 2016-02-08 株式会社デンソー 半導体装置およびその製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5383009B2 (ja) * 2007-07-17 2014-01-08 三菱電機株式会社 半導体装置の設計方法
DE102009005914B4 (de) * 2008-01-28 2014-02-13 Denso Corporation Halbleitervorrichtung mit Halbleiterelement mit isoliertem Gate und bipolarer Transistor mit isoliertem Gate
JP4688901B2 (ja) * 2008-05-13 2011-05-25 三菱電機株式会社 半導体装置
JP2010232335A (ja) * 2009-03-26 2010-10-14 Sanyo Electric Co Ltd 絶縁ゲートバイポーラトランジスタ
JP5410133B2 (ja) 2009-03-30 2014-02-05 富士電機株式会社 半導体装置およびその制御方法
JP6119577B2 (ja) * 2013-11-26 2017-04-26 三菱電機株式会社 半導体装置
JP6253769B2 (ja) * 2014-04-21 2017-12-27 三菱電機株式会社 電力用半導体装置
JP6404591B2 (ja) * 2014-04-23 2018-10-10 富士電機株式会社 半導体装置の製造方法、半導体装置の評価方法および半導体装置
JP6197773B2 (ja) * 2014-09-29 2017-09-20 トヨタ自動車株式会社 半導体装置
JP6274154B2 (ja) * 2015-05-27 2018-02-07 トヨタ自動車株式会社 逆導通ｉｇｂｔ
JP6334465B2 (ja) * 2015-06-17 2018-05-30 富士電機株式会社 半導体装置
WO2017033315A1 (ja) * 2015-08-26 2017-03-02 三菱電機株式会社 半導体素子
JP6281548B2 (ja) * 2015-09-17 2018-02-21 トヨタ自動車株式会社 半導体装置
WO2017126167A1 (ja) * 2016-01-19 2017-07-27 三菱電機株式会社 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010118642A (ja) * 2008-10-14 2010-05-27 Denso Corp 半導体装置
JP2013513245A (ja) * 2009-12-08 2013-04-18 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング 半導体構成素子を備えた回路装置
JP2011176244A (ja) * 2010-02-25 2011-09-08 Fuji Electric Co Ltd 半導体装置
JP2013251466A (ja) * 2012-06-01 2013-12-12 Fuji Electric Co Ltd 半導体装置、半導体装置の制御方法および半導体装置の評価方法
JP2014053552A (ja) * 2012-09-10 2014-03-20 Toyota Motor Corp 半導体装置
JP2016025124A (ja) * 2014-07-16 2016-02-08 株式会社デンソー 半導体装置およびその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020136601A (ja) * 2019-02-25 2020-08-31 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法
JP7272004B2 (ja) 2019-02-25 2023-05-12 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法
JP2020145288A (ja) * 2019-03-05 2020-09-10 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法
JP7351086B2 (ja) 2019-03-05 2023-09-27 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法
JPWO2020189053A1 (ja) * 2019-03-15 2021-10-14 富士電機株式会社 半導体装置
JP7272421B2 (ja) 2019-03-15 2023-05-12 富士電機株式会社 半導体装置

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