JP2018121096A

JP2018121096A - Solid-state relay and test method thereof

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Publication number: JP2018121096A
Application number: JP2015114675A
Authority: JP
Inventors: 鞠山　満; Mitsuru Mariyama; 満鞠山; 朋昭岡本; Tomoaki Okamoto; 敬一澤井; Keiichi Sawai
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2015-06-05
Filing date: 2015-06-05
Publication date: 2018-08-02

Abstract

PROBLEM TO BE SOLVED: To provide a solid-state relay which can increase an electrostatic discharge (ESD) resistance.SOLUTION: In an output side, there are provided a firing triac chip 2 which turns on and off according to an input signal, and an electric power triac chip 3 which turns on and off according to an on current of the firing triac chip 2. Regarding each of both directions in the output side, a repeated peak-off electric voltage of the electric power triac chip 3 is lower than that of the firing triac chip 2.SELECTED DRAWING: Figure 1

Description

この発明はソリッドステートリレーに関し、より詳しくは、入力信号に応じて出力側の端子間がオン、オフするソリッドステートリレーであって、出力側に点弧用トライアックチップとその点弧用トライアックチップによってオン、オフされる電力用トライアックチップとを備えたソリッドステートリレーに関する。 The present invention relates to a solid-state relay, and more particularly, a solid-state relay in which terminals on an output side are turned on and off according to an input signal, and includes an ignition triac chip and an ignition triac chip on an output side. The present invention relates to a solid state relay including a power triac chip that is turned on and off.

また、この発明は、そのようなソリッドステートリレーのテストを行うソリッドステートリレーのテスト方法に関する。 The present invention also relates to a solid state relay test method for testing such a solid state relay.

従来、この種のソリッドステートリレーとしては、例えば特許文献１（特開２００３−２７４６３６号公報）、特許文献２（特開２００１−７６９０号公報）に開示されているように、出力側に、入力光信号に応じてオン、オフする点弧用の双方向フォトサイリスタチップ（以下「点弧用トライアックチップ」と呼ぶ。）と、その点弧用トライアックチップのオン電流に応じてオン、オフする電力用トライアックチップとを備えたものが知られている。 Conventionally, as this type of solid state relay, as disclosed in, for example, Patent Document 1 (Japanese Patent Laid-Open No. 2003-274636) and Patent Document 2 (Japanese Patent Laid-Open No. 2001-7690), an input is provided on the output side. Bidirectional photothyristor chip for firing that is turned on and off according to an optical signal (hereinafter referred to as “triac chip for firing”) and power that is turned on and off according to the on-current of the firing triac chip The thing provided with the triac chip for is known.

点弧用トライアックチップは、電流容量が少ないけれども、入力光信号に応じて高感度にオン、オフする。一方、電力用トライアックチップは、入力光信号のレベルではオンしない（トリガされない）けれども、点弧用トライアックチップのオン電流に応じてオン、オフされて、大電流を流すことができる。 Although the triac chip for ignition has a small current capacity, it is turned on and off with high sensitivity according to the input optical signal. On the other hand, although the power triac chip is not turned on (triggered) at the level of the input optical signal, it is turned on / off according to the on-current of the firing triac chip, and a large current can flow.

点弧用トライアックチップとしては、例えば特許文献３（特開２０１４−１８７２８０号公報）に開示されているような、オン電流が主にチップの表面方向に流れるラテラル型（横型）構造のものが広く用いられている。一方、電力用トライアックチップとしては、例えば特許文献４（特開２００９−２０６１９３号公報）に開示されているような、オン電流が主にチップの厚さ方向に流れる縦型構造のものが広く用いられている。 As a starting triac chip, for example, a lateral type (horizontal type) structure in which on-current mainly flows in the surface direction of the chip as disclosed in Patent Document 3 (Japanese Patent Laid-Open No. 2014-187280) is widely used. It is used. On the other hand, as a power triac chip, for example, one having a vertical structure in which on-current mainly flows in the thickness direction of the chip as disclosed in Patent Document 4 (Japanese Patent Laid-Open No. 2009-206193) is widely used. It has been.

特開２００３−２７４６３６号公報JP 2003-274636 A 特開２００１−７６９０号公報JP 2001-7690 A 特開２０１４−１８７２８０号公報JP 2014-187280 A 特開２００９−２０６１９３号公報JP 2009-206193 A

このようなソリッドステートリレーは、例えば白物家電機器やＯＡ（オフィスオートメーション）機器等の電源回路部に用いられている。近年、それらの機器の市場品質レベルの向上に伴い、ソリッドステートリレーとしても、ＥＳＤ（Electrostatic Discharge；静電放電）耐量、すなわち、静電サージに対する耐性を高めることが求められている。 Such a solid-state relay is used, for example, in a power supply circuit section of a white goods home appliance or an OA (office automation) device. In recent years, with the improvement of the market quality level of these devices, it has been demanded that solid state relays also increase ESD (Electrostatic Discharge) resistance, that is, resistance to electrostatic surges.

そこで、この発明の課題は、ＥＳＤ耐量を高めることができるソリッドステートリレーを提供することにある。 Accordingly, an object of the present invention is to provide a solid state relay capable of increasing ESD tolerance.

また、この発明の課題は、そのようなソリッドステートリレーのテストを行うのに適したソリッドステートリレーのテスト方法を提供することにある。 Another object of the present invention is to provide a solid state relay test method suitable for testing such a solid state relay.

本発明者らが従来のソリッドステートリレーについて静電放電試験（人体モデル（ＨＢＭ））を行って解析したところ、点弧用トライアックチップと電力用トライアックチップのうち、電流容量の少ない点弧用トライアックチップの方がサージ電流によって破壊されていることが分かった。この主な原因として、従来のソリッドステートリレーでは、下の表１に示すように、点弧用トライアックチップの繰り返しピークオフ電圧よりも電力用トライアックチップの繰り返しピークオフ電圧が高い場合があることが挙げられる。特に、電力用トライアックチップでは、出力側の双方向（モードＩとモードIII）に関して、繰り返しピークオフ電圧を定めるＰＮ接合が非対称になっており、モードIIIでの繰り返しピークオフ電圧が高い。これにより、ソリッドステートリレーに対する電圧印加の向きが、例えば点弧用トライアックチップに対してチャネル２、電力用トライアックチップに対してモードIIIであるとき、点弧用トライアックチップの繰り返しピークオフ電圧よりも電力用トライアックチップの繰り返しピークオフ電圧が高くなっている。このため、その電圧印加の向きに静電放電を受けたときは、図１５に例示するように、まずソリッドステートリレーの出力側端子間電圧が点弧用トライアックチップの繰り返しピークオフ電圧（典型値８００Ｖ）に達した時点ｔ１で点弧用トライアックチップがブレークダウン（降伏）し、電力用トライアックチップに電流が流れる前（典型的には出力側端子間電圧が１２００Ｖを超える時点ｔ２の前）に、静電放電によるサージ電流（これを図１５中に「ＬＴチップに流れ込むサージ電流」として示す。）によって点弧用トライアックチップが破壊されると考えられる。その結果、電力用トライアックチップに流れ込むサージ電流（これを図１５中に「ＴＣチップに流れ込むサージ電流」として示す。）は比較的少なくなっている。なお、ソリッドステートリレーに対する静電放電試験では、図１４に例示するように、出力側端子間電圧がソリッドステートリレーの繰り返しピークオフ電圧（従来は点弧用トライアックチップの繰り返しピークオフ電圧に相当し、典型的には８００Ｖ）に達した時点ｔ１で、試験器のキャパシタからの放電電流が急峻な立ち上がりをもつサージ電流としてソリッドステートリレーに流れ込む（これを図１４中に「ＳＳＲに流れ込むサージ電流」として示す。）。図１４中の面積Ｓが試験器のキャパシタに充電されていた電荷量（これを符号Ｑで表す。）に相当する。ソリッドステートリレーは、この電荷量Ｑをサージ電流として受け、熱として消費等しなければならない。
（表１）製品仕様での繰り返しピークオフ電圧の定格値が６００Ｖである場合

When the present inventors analyzed by performing an electrostatic discharge test (human body model (HBM)) on a conventional solid state relay, among the starting triac chip and the power triac chip, the starting triac having a small current capacity is used. It was found that the chip was destroyed by the surge current. As the main cause, in the conventional solid state relay, as shown in Table 1 below, the repeated peak-off voltage of the power triac chip may be higher than the repeated peak-off voltage of the starting triac chip. . In particular, in the power triac chip, the PN junction that determines the repetitive peak off voltage is asymmetric with respect to the output side bidirectional (mode I and mode III), and the repetitive peak off voltage in mode III is high. As a result, when the direction of voltage application to the solid state relay is, for example, channel 2 for the starting triac chip and mode III for the power triac chip, the power is higher than the repetitive peak-off voltage of the starting triac chip. The repetitive peak-off voltage of the triac chip for use is high. For this reason, when an electrostatic discharge is received in the direction of the voltage application, as illustrated in FIG. 15, first, the voltage between the output side terminals of the solid state relay is changed to the repetitive peak off voltage (typical value 800 V) of the firing triac chip. ) Is reached at time t1 before the firing triac chip breaks down and current flows through the power triac chip (typically before time t2 when the output terminal voltage exceeds 1200V), It is considered that the firing triac chip is destroyed by a surge current due to electrostatic discharge (this is shown as “surge current flowing into the LT chip” in FIG. 15). As a result, the surge current flowing into the power triac chip (shown as “surge current flowing into the TC chip” in FIG. 15) is relatively small. In the electrostatic discharge test for the solid state relay, as illustrated in FIG. 14, the output terminal voltage is the repetitive peak off voltage of the solid state relay (conventionally corresponds to the repetitive peak off voltage of the starting triac chip. At the time t1 when the voltage reaches 800V, the discharge current from the capacitor of the tester flows into the solid state relay as a surge current having a steep rise (this is shown as “surge current flowing into the SSR” in FIG. 14). .) The area S in FIG. 14 corresponds to the amount of charge (this is represented by the symbol Q) charged in the capacitor of the tester. The solid state relay must receive this amount of charge Q as a surge current and consume it as heat.
(Table 1) When the rated peak off voltage rating in the product specifications is 600V

そこで、上記課題を解決するため、この発明のソリッドステートリレーは、
入力信号に応じて出力側の端子間がオン、オフするソリッドステートリレーであって、
上記出力側に、入力信号に応じてオン、オフする点弧用トライアックチップと、その点弧用トライアックチップのオン電流に応じてオン、オフする電力用トライアックチップとを備え、
上記出力側の双方向に関してそれぞれ、上記点弧用トライアックチップの繰り返しピークオフ電圧よりも上記電力用トライアックチップの繰り返しピークオフ電圧が低いことを特徴とする。 Therefore, in order to solve the above problems, the solid state relay of the present invention is
A solid-state relay that turns on and off between terminals on the output side according to the input signal.
On the output side, a triac chip for firing that is turned on and off according to an input signal, and a triac chip for power that is turned on and off according to the on-current of the firing triac chip,
The repetitive peak off voltage of the power triac chip is lower than the repetitive peak off voltage of the firing triac chip in each of the bidirectional directions on the output side.

本明細書で、「繰り返しピークオフ電圧」とは、出力端子間に連続して印加することのできる、繰り返し性のある電圧の最大値を指す。この「繰り返しピークオフ電圧」は、特に断らない限り、ソリッドステートリレーの製品仕様書で規定される「定格値」ではなく、個々のソリッドステートリレーが実際にブレークダウン（降伏）を起こす値を指す。 In this specification, the “repetitive peak-off voltage” refers to the maximum value of a repetitive voltage that can be continuously applied between output terminals. This “repeated peak off voltage” is not a “rated value” defined in the product specification of the solid state relay unless otherwise specified, but refers to a value at which each solid state relay actually causes breakdown (breakdown).

この発明のソリッドステートリレーでは、上記出力側の双方向に関してそれぞれ、点弧用トライアックチップの繰り返しピークオフ電圧よりも電力用トライアックチップの繰り返しピークオフ電圧が低い。したがって、出力側の双方向に関していずれの電圧印加の向きに静電放電（ＥＳＤ）を受けたとしても、図１３に例示するように、まずソリッドステートリレーの出力側端子間電圧が電力用トライアックチップの繰り返しピークオフ電圧に達した時点ｔ１′で電力用トライアックチップがブレークダウン（降伏）し、静電放電によるサージ電流の大部分（これを図１３中に「ＴＣチップに流れ込むサージ電流」として示す。）を上記電力用トライアックチップが吸収する。したがって、上記点弧用トライアックチップに対して静電放電によるサージ電流（これを図１３中に「ＬＴチップに流れ込むサージ電流」として示す。）が少なくなって、上記点弧用トライアックチップが破壊され難くなる。この結果、ソリッドステートリレーとしてのＥＳＤ耐量を高めることができる。 In the solid state relay of the present invention, the repetitive peak off voltage of the power triac chip is lower than the repetitive peak off voltage of the firing triac chip in each of the bidirectional outputs on the output side. Therefore, regardless of the direction in which the voltage is applied in both directions on the output side, the voltage between the output side terminals of the solid state relay is first set as the power triac chip as illustrated in FIG. The power triac chip breaks down (breaks down) at the time t1 ′ when the peak off voltage is repeatedly reached, and the majority of surge current due to electrostatic discharge (this is shown as “surge current flowing into the TC chip” in FIG. ) Is absorbed by the power triac chip. Therefore, a surge current due to electrostatic discharge (shown as “surge current flowing into the LT chip” in FIG. 13) is reduced with respect to the firing triac chip, and the firing triac chip is destroyed. It becomes difficult. As a result, ESD tolerance as a solid state relay can be increased.

一実施形態のソリッドステートリレーでは、上記出力側の双方向に関してそれぞれ、上記点弧用トライアックチップの繰り返しピークオフ電圧よりも上記電力用トライアックチップの繰り返しピークオフ電圧が５０Ｖ以上低いことを特徴とする。 In the solid state relay according to an embodiment, the repetitive peak off voltage of the power triac chip is lower by 50 V or more than the repetitive peak off voltage of the firing triac chip in each of the bidirectional directions on the output side.

この一実施形態のソリッドステートリレーでは、上記出力側の双方向に関してそれぞれ、上記点弧用トライアックチップの繰り返しピークオフ電圧よりも上記電力用トライアックチップの繰り返しピークオフ電圧が５０Ｖ以上低い。したがって、上記点弧用トライアックチップがさらに破壊され難くなる。この結果、ソリッドステートリレーとしてのＥＳＤ耐量をさらに高めることができる。 In the solid state relay according to this embodiment, the repetitive peak off voltage of the power triac chip is 50 V or more lower than the repetitive peak off voltage of the firing triac chip in each of the bidirectional directions on the output side. Therefore, the triac tip for ignition is more difficult to be destroyed. As a result, the ESD tolerance as a solid state relay can be further increased.

別の局面では、この発明のソリッドステートリレーのテスト方法は、上記ソリッドステートリレーのテストを行うソリッドステートリレーのテスト方法であって、
上記ソリッドステートリレーの製品についての繰り返しピークオフ電圧を検査して、上記出力側の双方向に関してそれぞれ、上記繰り返しピークオフ電圧の定格値からその定格値の１．３倍までの基準範囲を外れた製品を排除し、
上記基準範囲内にある製品を許容することを特徴とする。 In another aspect, a test method for a solid state relay according to the present invention is a test method for a solid state relay for testing the solid state relay,
Check the repeated peak-off voltage for the product of the above-mentioned solid state relay, and for each of the output side bidirectional products that are out of the reference range from the rated value of the repeated peak-off voltage to 1.3 times the rated value. Eliminate,
A product within the above-mentioned reference range is allowed.

本明細書で、繰り返しピークオフ電圧についての「定格値」とは、ソリッドステートリレーの製品仕様書で規定される値を指す。ユーザが個々のソリッドステートリレーに対して繰り返しピークオフ電圧の「定格値」を超える電圧を印加することは、品質保証対象外として禁止されている。 In this specification, the “rated value” for the repetitive peak-off voltage refers to a value defined in the product specification of the solid state relay. It is prohibited as a quality assurance object that a user repeatedly applies a voltage exceeding the “rated value” of the peak off voltage to each solid state relay.

この発明のソリッドステートリレーのテスト方法では、上記ソリッドステートリレーの製品についての繰り返しピークオフ電圧を検査して、上記出力側の双方向に関してそれぞれ、上記繰り返しピークオフ電圧の定格値からその定格値の１．３倍までの基準範囲を外れた製品を排除し、上記基準範囲内にある製品を許容する。ここで、上述のように、上記出力側の双方向に関してそれぞれ、上記点弧用トライアックチップの繰り返しピークオフ電圧よりも上記電力用トライアックチップの繰り返しピークオフ電圧が低く設定されていることから、上記ソリッドステートリレーの製品についての繰り返しピークオフ電圧は、実質的に上記電力用トライアックチップの繰り返しピークオフ電圧に相当する。したがって、その検査によって、上記電力用トライアックチップの繰り返しピークオフ電圧が上記基準範囲の上限（定格値の１．３倍超）を超える製品は、実質的に排除されている。この結果、出荷される上記ソリッドステートリレーの製品は高いＥＳＤ耐量をもつ、ということを保証できる。 In the test method of the solid state relay according to the present invention, the repetitive peak off voltage of the solid state relay product is inspected, and the rated value of the repetitive peak off voltage is 1. Products outside the standard range up to 3 times are excluded, and products within the standard range are allowed. Here, as described above, since the repetitive peak off voltage of the power triac chip is set lower than the repetitive peak off voltage of the firing triac chip for each of the bidirectional outputs on the output side, the solid state The repetitive peak off voltage for the relay product substantially corresponds to the repetitive peak off voltage of the power triac chip. Therefore, the inspection substantially eliminates products whose repetitive peak-off voltage of the power triac chip exceeds the upper limit of the reference range (more than 1.3 times the rated value). As a result, it can be assured that the product of the solid state relay to be shipped has a high ESD tolerance.

以上より明らかなように、この発明のソリッドステートリレーによれば、ＥＳＤ耐量を高めることができる。 As is clear from the above, according to the solid state relay of the present invention, the ESD tolerance can be increased.

また、この発明のソリッドステートリレーのテスト方法によれば、出荷される上記ソリッドステートリレーの製品は高いＥＳＤ耐量をもつ、ということを保証できる。 Further, according to the test method of the solid state relay of the present invention, it can be guaranteed that the product of the solid state relay to be shipped has a high ESD resistance.

この発明の一実施形態のソリッドステートリレーの概略構成を示す図である。It is a figure which shows schematic structure of the solid state relay of one Embodiment of this invention. 従来品のソリッドステートリレーと発明品のソリッドステートリレーが示したＥＳＤ耐量を比較して示す図である。It is a figure which compares and shows the ESD tolerance which the solid-state relay of the conventional product and the solid-state relay of the invention showed. 上記実施形態のソリッドステートリレーを構成する点弧用トライアックチップ（ＬＴチップ）の概略パターンレイアウトを示す図である。It is a figure which shows the schematic pattern layout of the triac chip | tip for ignition (LT chip) which comprises the solid state relay of the said embodiment. 上記ＬＴチップの断面を模式的に示す図である。It is a figure which shows typically the cross section of the said LT chip. 上記実施形態のソリッドステートリレーを構成する電力用トライアックチップ（ＴＣチップ）の概略パターンレイアウトを示す図である。It is a figure which shows the schematic pattern layout of the electric power triac chip (TC chip) which comprises the solid state relay of the said embodiment. 上記ＴＣチップの断面を模式的に示す図である。It is a figure which shows the cross section of the said TC chip | tip typically. 図７（Ａ）〜図７（Ｃ）は、上記ＴＣチップにおけるモードＩの繰り返しピークオフ電圧を説明する図である。FIGS. 7A to 7C are diagrams illustrating the repetitive peak off voltage in mode I in the TC chip. 図８（Ａ）〜図８（Ｃ）は、上記ＴＣチップにおけるモードIIIの繰り返しピークオフ電圧を説明する図である。FIGS. 8A to 8C are diagrams for explaining the mode III repetitive peak-off voltage in the TC chip. 静電放電（ＥＳＤ）試験の仕方を説明する図である。It is a figure explaining the method of an electrostatic discharge (ESD) test. 上記ＬＴチップの繰り返しピークオフ電圧、上記ＴＣチップの繰り返しピークオフ電圧、および、上記ソリッドステートリレーの製品についての繰り返しピークオフ電圧の間の関係を示す図である。It is a figure which shows the relationship between the repetition peak-off voltage of the said LT chip, the repetition peak-off voltage of the said TC chip | tip, and the repetition peak-off voltage about the product of the said solid state relay. 上記ＴＣチップの寸法が図８の例とは異なる場合の、上記ＴＣチップにおけるモードIIIの繰り返しピークオフ電圧を説明する図である。It is a figure explaining the repetitive peak off voltage of the mode III in the said TC chip | tip in case the dimension of the said TC chip | tip differs from the example of FIG. 上記ＬＴチップの変形例のパターンレイアウトを示す図である。It is a figure which shows the pattern layout of the modification of the said LT chip. 上記実施形態のソリッドステートリレーにおいてＴＣチップとＬＴチップに流れ込むサージ電流を模式的に説明する図である。It is a figure which illustrates typically the surge current which flows into TC chip and LT chip in the solid state relay of the above-mentioned embodiment. 静電放電試験によってソリッドステートリレーに流れ込むサージ電流を模式的に説明する図である。It is a figure which illustrates typically the surge current which flows into a solid state relay by an electrostatic discharge test. 従来のソリッドステートリレーにおいてＴＣチップとＬＴチップに流れ込むサージ電流を模式的に説明する図である。It is a figure which illustrates typically the surge current which flows into TC chip and LT chip in the conventional solid state relay.

以下、この発明の実施の形態を、図面を参照しながら詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

＜第１実施形態＞
（ソリッドステートリレーの概略構成）
図１は、一実施形態のソリッドステートリレー（全体を符号１０で示す。）の概略構成を示している。 <First Embodiment>
(Schematic configuration of solid state relay)
FIG. 1 shows a schematic configuration of a solid state relay (generally indicated by reference numeral 10) of one embodiment.

このソリッドステートリレー１０は、ＧａＡｓ発光ダイオードチップ（以下「ＧＬチップ」と呼ぶ。）１と、ラテラル型の点弧用トライアックチップ（以下「ＬＴチップ」と呼ぶ。）２と、電力用トライアックチップ（以下「ＴＣチップ」と呼ぶ。）３とを備えている。ＧＬチップ１は、アノード端子Ａとカソード端子Ｋとの間に電気的な入力信号を受けて赤外光を発する。ＬＴチップ２は、ＴＣチップ３の一方の端子Ｔ２とゲート端子Ｇとの間に接続されている。このＬＴチップ２は、ＧＬチップ１とは電気的に分離され、ＧＬチップ１からの入力光信号に応じてオン、オフする。ＴＣチップ３は、そのＬＴチップ２のオン電流に応じてオン、オフする。これにより、このソリッドステートリレー１０の出力側の端子（すなわち、ＴＣチップ３の端子）Ｔ１，Ｔ２間がオン（導通）、オフ（非導通）するようになっている。 The solid state relay 10 includes a GaAs light emitting diode chip (hereinafter referred to as “GL chip”) 1, a lateral-type firing triac chip (hereinafter referred to as “LT chip”) 2, and a power triac chip ( (Hereinafter referred to as “TC chip”) 3. The GL chip 1 receives an electrical input signal between the anode terminal A and the cathode terminal K and emits infrared light. The LT chip 2 is connected between one terminal T2 of the TC chip 3 and the gate terminal G. The LT chip 2 is electrically separated from the GL chip 1 and is turned on / off according to an input optical signal from the GL chip 1. The TC chip 3 is turned on / off according to the on-current of the LT chip 2. As a result, the output side terminals (that is, the terminals of the TC chip 3) T1 and T2 of the solid state relay 10 are turned on (conductive) and turned off (non-conductive).

（ＬＴチップの構成と繰り返しピークオフ電圧）
図３はＬＴチップ２の概略パターンレイアウトを示し、図４は図３におけるＩＶ‐ＩＶ線矢視断面を示している。 (LT chip configuration and repeated peak-off voltage)
3 shows a schematic pattern layout of the LT chip 2, and FIG. 4 shows a cross section taken along line IV-IV in FIG.

このＬＴチップ２は、図３、図４に示すように、Ｎ型シリコン基板１１の表面側に、２つのＰ型アノード拡散領域１２ａ，１２ｂと、これらのＰ型アノード拡散領域１２ａ，１２ｂの外側に沿って延在する２つのＰゲート拡散領域１３ａ，１３ｂとを、それぞれ図において左右対称の状態で備えている。２つのＰゲート拡散領域１３ａ，１３ｂ内に、それぞれＮ型カソード拡散領域１４ａ，１４ｂが設けられている。図３中の左側のＰ型アノード拡散領域１２ａとＰゲート拡散領域１３ａとの間にまたがって、Ｐ型ゲート抵抗拡散領域１５ａが設けられている。同様に、図３中の右側のＰ型アノード拡散領域１２ｂとＰゲート拡散領域１３ｂとの間にまたがって、Ｐ型ゲート抵抗拡散領域１５ｂが設けられている。また、図３中の左側でＰ型アノード拡散領域１２ａ、Ｐゲート拡散領域１３ａ、Ｎ型カソード拡散領域１４ａ、およびＰ型ゲート抵抗拡散領域１５ａは、Ｎ型カソード拡散領域１４ａ上の一部（窓１６ａｗ）を除いて概ね、Ａｌ電極１６ａによって覆われている。同様に、図３中の右側で、Ｐ型アノード拡散領域１２ｂ、Ｐゲート拡散領域１３ｂ、Ｎ型カソード拡散領域１４ｂ、およびＰ型ゲート抵抗拡散領域１５ｂは、Ｎ型カソード拡散領域１４ｂ上の一部（窓１６ｂｗ）を除いて概ね、Ａｌ電極１６ｂによって覆われている。図４によって分かるように、Ａｌ電極１６ａは、Ｐ型アノード拡散領域１２ａとＮ型カソード拡散領域１４ａとを電気的に接続している。同様に、Ａｌ電極１６ｂは、Ｐ型アノード拡散領域１２ｂとＮ型カソード拡散領域１４ｂとを電気的に接続している。 As shown in FIGS. 3 and 4, the LT chip 2 has two P-type anode diffusion regions 12a and 12b on the surface side of the N-type silicon substrate 11, and the outside of these P-type anode diffusion regions 12a and 12b. Are provided with two P gate diffusion regions 13a and 13b extending in a symmetrical manner in the figure. N-type cathode diffusion regions 14a and 14b are provided in the two P gate diffusion regions 13a and 13b, respectively. A P-type gate resistance diffusion region 15a is provided between the left P-type anode diffusion region 12a and the P-gate diffusion region 13a in FIG. Similarly, a P-type gate resistance diffusion region 15b is provided across the P-type anode diffusion region 12b and the P-gate diffusion region 13b on the right side in FIG. Further, on the left side in FIG. 3, the P-type anode diffusion region 12a, the P-gate diffusion region 13a, the N-type cathode diffusion region 14a, and the P-type gate resistance diffusion region 15a are part of the N-type cathode diffusion region 14a (windows). In general, except for 16aw), it is covered with an Al electrode 16a. Similarly, on the right side of FIG. 3, the P-type anode diffusion region 12b, the P-gate diffusion region 13b, the N-type cathode diffusion region 14b, and the P-type gate resistance diffusion region 15b are part of the N-type cathode diffusion region 14b. Except for (window 16bw), it is generally covered with an Al electrode 16b. As can be seen from FIG. 4, the Al electrode 16a electrically connects the P-type anode diffusion region 12a and the N-type cathode diffusion region 14a. Similarly, the Al electrode 16b electrically connects the P-type anode diffusion region 12b and the N-type cathode diffusion region 14b.

Ａｌ電極１６ａは、このＬＴチップ２の一方の端子Ｔ１′として、Ａｕワイヤ１７ａを介して、図１中に示したゲート端子Ｇに接続されている。Ａｌ電極１６ｂは、このＬＴチップ２の他方の端子Ｔ２′として、Ａｕワイヤ１７ｂを介して、図１中に示した端子Ｔ２に接続されている。 The Al electrode 16a is connected to the gate terminal G shown in FIG. 1 via the Au wire 17a as one terminal T1 ′ of the LT chip 2. The Al electrode 16b is connected to the terminal T2 shown in FIG. 1 via the Au wire 17b as the other terminal T2 ′ of the LT chip 2.

図３、図４中に示すように、Ｎ型シリコン基板１１の表面の周囲には、Ｎ型チャネルストッパ領域１８と、Ａｌガードリング１９とが設けられている。 As shown in FIGS. 3 and 4, an N-type channel stopper region 18 and an Al guard ring 19 are provided around the surface of the N-type silicon substrate 11.

このＬＴチップ２では、Ｐ型アノード拡散領域１２ｂ、Ｎ型シリコン基板１１、Ｐゲート拡散領域１３ａ、およびＮ型カソード拡散領域１４ａが、チャネル１のフォトサイリスタ部（ＰＮＰＮ構造）を構成している。また、Ｐ型アノード拡散領域１２ａ、Ｎ型シリコン基板１１、Ｐゲート拡散領域１３ｂ、およびＮ型カソード拡散領域１４ｂが、チャネル２のフォトサイリスタ部（ＰＮＰＮ構造）を構成している。チャネル１の向き（端子Ｔ２′が正電位、端子Ｔ１′が負電位）に電圧が印加された状態で、入力光信号を受けると、図３、図４中に符号「ＣＨ１」を付した矢印の向きにオン電流が流れる。一方、チャネル２の向き（端子Ｔ１′が正電位、端子Ｔ２′が負電位）に電圧が印加された状態で、入力光信号を受けると、図３、図４中に符号「ＣＨ２」を付した矢印の向きにオン電流が流れる。 In the LT chip 2, the P-type anode diffusion region 12b, the N-type silicon substrate 11, the P-gate diffusion region 13a, and the N-type cathode diffusion region 14a constitute a photothyristor portion (PNPN structure) of the channel 1. Further, the P-type anode diffusion region 12a, the N-type silicon substrate 11, the P-gate diffusion region 13b, and the N-type cathode diffusion region 14b constitute a channel 2 photothyristor portion (PNPN structure). When an input optical signal is received in a state where a voltage is applied in the direction of channel 1 (terminal T2 'is a positive potential and terminal T1' is a negative potential), an arrow labeled "CH1" in FIGS. On-state current flows in the direction of. On the other hand, when an input optical signal is received in a state where a voltage is applied in the direction of channel 2 (terminal T1 ′ is positive potential and terminal T2 ′ is negative potential), reference numeral “CH2” is attached in FIGS. On-state current flows in the direction of the arrow.

このＬＴチップ２は、繰り返しピークオフ電圧（ＣＨ１の繰り返しピークオフ電圧を符号「Ｖ_ＤＲＭＬＴＣＨ１」で表し、ＣＨ２の繰り返しピークオフ電圧を符号「Ｖ_ＤＲＭＬＴＣＨ２」で表すものとする。）に関して、特開２０１４−１８７２８０号公報に開示されているような公知の点弧用フォトトライアックチップと実質的に同様の設計になっている。これにより、このＬＴチップ２の繰り返しピークオフ電圧の分布範囲は、ＣＨ１，ＣＨ２ともに、７５０〜９５０Ｖの範囲内となっている。このＬＴチップ２単独での繰り返しピークオフ電圧Ｖ_ＤＲＭＬＴＣＨ１，Ｖ_ＤＲＭＬＴＣＨ２に関する検査は、後述の図１０中に示すように、それぞれ８３０Ｖ以上を許容する基準で行われるものとする。 The LT chip 2 relates to a repetitive peak off voltage (repeated peak off voltage of CH1 is represented by a symbol “V _DRM LTCH1”, and repetitive peak off voltage of CH2 is represented by a symbol “V _DRM LTCH2”). The design is substantially the same as a known ignition phototriac chip as disclosed in Japanese Patent No. 187280. Thereby, the distribution range of the repetitive peak-off voltage of the LT chip 2 is within the range of 750 to 950 V for both CH1 and CH2. The inspection regarding the repetitive peak-off voltages V _DRM LTCH1 and V _DRM LTCH2 of the LT chip 2 alone is performed on the basis of allowing 830 V or more, respectively, as shown in FIG.

（ＴＣチップの構成と繰り返しピークオフ電圧）
図５はＴＣチップ３の概略パターンレイアウトを示し、図６はＴＣチップ３の断面を模式的に示している。 (TC chip configuration and repeated peak-off voltage)
FIG. 5 shows a schematic pattern layout of the TC chip 3, and FIG. 6 schematically shows a cross section of the TC chip 3.

このＴＣチップ３は、図５、図６に示すように、半導体基板としてのＮ型シリコン基板３０と、チップサイズを定める枠状のパターンを用いてシリコン基板３０を厚さ方向に貫通して形成された第１の拡散領域としてのＰ型アイソレーション拡散領域３１とを備えている。図６によって分かるように、このアイソレーション拡散領域３１は、シリコン基板３０の表面側から拡散された部分３１ａと、シリコン基板３０の裏面側から拡散された部分３１ｂとを含んでいる。さらに、このＴＣチップ３は、図５、図６に示すように、第２の拡散領域としてのＰ型表面ゲート拡散領域３２と、第３の拡散領域としての裏面ゲート拡散領域３３とを備えている。Ｐ型表面ゲート拡散領域３２は、シリコン基板３０の表面側で、アイソレーション拡散領域３１（特に、部分３１ａ）によって離間して取り囲まれた内部の領域に形成されている。裏面ゲート拡散領域３３は、シリコン基板３０の裏面側の実質的に全域に、アイソレーション拡散領域３１（特に、部分３１ｂ）と部分的にオーバラップして形成されている。シリコン基板３０の表面側で、表面ゲート拡散領域３２内の略半分の領域に、Ｎ型表面高濃度拡散領域３６が設けられている。また、表面ゲート拡散領域３２内の一部の領域には、Ｎ型表面高濃度拡散領域３６と離間したＮ型表面高濃度拡散領域３５も設けられている。また、シリコン基板３０の裏面側で、裏面ゲート拡散領域３３内の略半分の領域（表面高濃度拡散領域３６とは対向しない領域）には、Ｎ型裏面高濃度拡散領域３７が設けられている。また、シリコン基板３０の表面側で、アイソレーション拡散領域３１と表面ゲート拡散領域３２との間に、これらのアイソレーション拡散領域３１、表面ゲート拡散領域３２からそれぞれ離間して形成された環状のチャネルストッパ領域３８が設けられている。 As shown in FIGS. 5 and 6, the TC chip 3 is formed by penetrating the silicon substrate 30 in the thickness direction using an N-type silicon substrate 30 as a semiconductor substrate and a frame-like pattern that determines the chip size. And a P-type isolation diffusion region 31 as a first diffusion region. As can be seen from FIG. 6, the isolation diffusion region 31 includes a portion 31 a diffused from the front surface side of the silicon substrate 30 and a portion 31 b diffused from the back surface side of the silicon substrate 30. Further, as shown in FIGS. 5 and 6, the TC chip 3 includes a P-type front gate diffusion region 32 as a second diffusion region and a back gate diffusion region 33 as a third diffusion region. Yes. The P-type surface gate diffusion region 32 is formed on the surface side of the silicon substrate 30 in an inner region surrounded and separated by the isolation diffusion region 31 (particularly, the portion 31a). The back gate diffusion region 33 is formed so as to partially overlap the isolation diffusion region 31 (particularly, the portion 31 b) over substantially the entire back surface side of the silicon substrate 30. On the surface side of the silicon substrate 30, an N-type surface high concentration diffusion region 36 is provided in a substantially half region in the surface gate diffusion region 32. An N-type surface high-concentration diffusion region 35 that is separated from the N-type surface high-concentration diffusion region 36 is also provided in a partial region in the surface gate diffusion region 32. Further, an N-type back surface high concentration diffusion region 37 is provided in a substantially half of the back surface gate diffusion region 33 (a region not facing the front surface high concentration diffusion region 36) on the back surface side of the silicon substrate 30. . An annular channel formed on the surface side of the silicon substrate 30 between the isolation diffusion region 31 and the surface gate diffusion region 32 so as to be separated from the isolation diffusion region 31 and the surface gate diffusion region 32. A stopper region 38 is provided.

シリコン基板３０の表面側には、パターン化されたＡｌ電極層４１が設けられている。Ａｌ電極層４１は、Ｐ型表面ゲート拡散領域３２とＮ型表面高濃度拡散領域３６とにまたがって配置された主電極部分４１ｄと、この主電極部分４１ｄから離間してＰ型表面ゲート拡散領域３２とＮ型表面高濃度拡散領域３６とにまたがって配置されたゲート電極部分４１ｃと、チャネルストッパ領域３８上に配置されたチャネルストッパ電極部分４１ｂと、アイソレーション拡散領域３１（特に、部分３１ａ）上に配置されたガードリング部分４１ａとを含んでいる。一方、シリコン基板３０の裏面側には全域に、Ａｌ，Ｔｉ，Ｎｉ，Ａｇ合金またはＡｌ，Ｍｏ，Ｐｔ，Ａｇ合金からなる裏面電極層４２が設けられている。 A patterned Al electrode layer 41 is provided on the surface side of the silicon substrate 30. The Al electrode layer 41 includes a main electrode portion 41d disposed across the P-type surface gate diffusion region 32 and the N-type surface high concentration diffusion region 36, and a P-type surface gate diffusion region spaced apart from the main electrode portion 41d. 32 and the N-type surface high concentration diffusion region 36, the gate electrode portion 41c disposed over the channel stopper region 38, the channel stopper electrode portion 41b disposed on the channel stopper region 38, and the isolation diffusion region 31 (particularly, the portion 31a). And a guard ring portion 41a disposed thereon. On the other hand, a back electrode layer 42 made of Al, Ti, Ni, Ag alloy or Al, Mo, Pt, Ag alloy is provided on the entire back surface side of the silicon substrate 30.

裏面電極層４２は、ダイボンドによって、ソリッドステートリレー１０の出力側の一方の端子Ｔ２に接続されている。表面側のＡｌ電極層４１のうち、主電極部分４１ｄは、Ａｕワイヤ３９ｂを介して、ソリッドステートリレー１０の出力側の他方の端子Ｔ１に接続されている。ゲート電極部分４１ｃは、Ａｕワイヤ３９ａを介して、ソリッドステートリレー１０のゲート端子Ｇに接続されている。 The back electrode layer 42 is connected to one terminal T2 on the output side of the solid state relay 10 by die bonding. Of the Al electrode layer 41 on the front surface side, the main electrode portion 41d is connected to the other terminal T1 on the output side of the solid state relay 10 via the Au wire 39b. The gate electrode portion 41c is connected to the gate terminal G of the solid state relay 10 via the Au wire 39a.

モードＩの向き（端子Ｔ２が正電位、端子Ｔ１が負電位）に電圧が印加された状態で、ＬＴチップ２からのオン電流がゲート端子ＧからＰ型表面ゲート拡散領域３２、Ｎ型表面高濃度拡散領域３６を通して端子Ｔ１へ流れると、端子Ｔ２から端子Ｔ１へ向かって図６中に符号「ＭｏｄｅＩ」を付した矢印の向きにオン電流が流れる。モードIIIの向き（端子Ｔ１が正電位、端子Ｔ２が負電位）に電圧が印加された状態で、端子Ｔ１からＰ型表面ゲート拡散領域３２、Ｎ型表面高濃度拡散領域３５を通してゲート端子ＧへＬＴチップ２のオン電流として電流が引き抜かれると、端子Ｔ１から端子Ｔ２が負電位へ向かって図６中に符号「ＭｏｄｅIII」を付した矢印の向きにオン電流が流れる。 With the voltage applied in the direction of mode I (terminal T2 is positive potential and terminal T1 is negative potential), the on-current from the LT chip 2 is changed from the gate terminal G to the P-type surface gate diffusion region 32, the N-type surface height. When flowing to the terminal T1 through the concentration diffusion region 36, an on-current flows from the terminal T2 toward the terminal T1 in the direction of the arrow indicated by the symbol “Mode I” in FIG. In a state where a voltage is applied in the direction of mode III (terminal T1 is positive potential and terminal T2 is negative potential), from terminal T1 to gate terminal G through P-type surface gate diffusion region 32 and N-type surface high concentration diffusion region 35. When the current is extracted as the on-current of the LT chip 2, the on-current flows from the terminal T1 toward the negative potential toward the negative potential in the direction of the arrow with the sign “Mode III” in FIG.

このＴＣチップ３では、双方向の繰り返しピークオフ電圧（モードＩの繰り返しピークオフ電圧を符号「Ｖ_ＤＲＭＴＣＩ」で表し、モードIIIの繰り返しピークオフ電圧を符号「Ｖ_ＤＲＭＴＣIII」で表すものとする。）間の不均衡を減らすように、モードＩの繰り返しピークオフ電圧Ｖ_ＤＲＭＴＣＩとモードIIIの繰り返しピークオフ電圧Ｖ_ＤＲＭＴＣIIIとの差分｜Ｖ_ＤＲＭＴＣＩ−Ｖ_ＤＲＭＴＣIII｜が、予め定められた許容範囲ΔＶ（この例では、ΔＶ＝６０Ｖとする。）内に設定されている。次に、このＴＣチップ３の双方向の繰り返しピークオフ電圧の設定について詳述する。 In the TC chip 3, the bidirectional repetitive peak off voltage (mode I repetitive peak off voltage is represented by “V _DRM TCI” and mode III repetitive peak off voltage is represented by “V _DRM TCIII”). to reduce the imbalance, the difference between the repetitive peak off-state voltage _V DRM TCIII of repetitive peak off-state voltage _V DRM TCI and mode III mode _{_{I | V DRM TCI-V DRM}} TCIII | is, the allowable range [Delta] V (this predetermined In the example, ΔV = 60V). Next, the setting of the bidirectional repetitive peak off voltage of the TC chip 3 will be described in detail.

このＴＣチップ３では、モードＩの繰り返しピークオフ電圧Ｖ_ＤＲＭＴＣＩは、図７（Ａ）に示すような、表面ゲート拡散領域３２とチャネルストッパ領域３８との間のシリコン基板３０の表面に沿った第２寸法Ｌ２によって定まっている。この理由は、次の通りである。モードＩでは、表面ゲート拡散領域３２とシリコン基板３０とが作るＰＮ接合（これを「表面ゲート拡散領域３２のＰＮ接合」と呼ぶ。）に主に印加電圧が加わる。この表面ゲート拡散領域３２のＰＮ接合では、シリコン基板３０の表面側で、図７（Ｂ）中に矢印Ｄ１で示すように、内部の表面ゲート拡散領域３２から周囲のチャネルストッパ領域３８へ向かって空乏層３２ｄが伸びようとする。この空乏層３２ｄが伸びようとする向きＤ１は、図７（Ｃ）中に示すように、平面的に見て、空乏層３２ｄ中の等電位線３２ｅ１，３２ｅ２，３２ｅ３，…が広がる向きであるから、空乏層３２ｄが比較的広がり易く、電界集中が或る程度緩和される。しかし、端子Ｔ１，Ｔ２間の印加電圧が大きくなると、空乏層３２ｄ内で一定の電界値に達し、電圧降伏が起こる。この結果、第２寸法Ｌ２に応じて、モードＩの繰り返しピークオフ電圧Ｖ_ＤＲＭＴＣＩが定まっている。 In this TC chip 3, the repetitive peak off voltage V _DRM TCI of mode I is the first along the surface of the silicon substrate 30 between the surface gate diffusion region 32 and the channel stopper region 38 as shown in FIG. It is determined by the two dimensions L2. The reason for this is as follows. In mode I, an applied voltage is mainly applied to the PN junction formed by the surface gate diffusion region 32 and the silicon substrate 30 (referred to as “PN junction of the surface gate diffusion region 32”). In the PN junction of the surface gate diffusion region 32, on the surface side of the silicon substrate 30, as indicated by an arrow D 1 in FIG. 7B, from the internal surface gate diffusion region 32 toward the surrounding channel stopper region 38. The depletion layer 32d tends to extend. The direction D1 in which the depletion layer 32d tends to extend is the direction in which the equipotential lines 32e1, 32e2, 32e3,... In the depletion layer 32d spread as seen in a plan view, as shown in FIG. Therefore, the depletion layer 32d is relatively easy to spread, and the electric field concentration is alleviated to some extent. However, when the applied voltage between the terminals T1 and T2 increases, a constant electric field value is reached in the depletion layer 32d, and voltage breakdown occurs. As a result, the repetitive peak off voltage V _DRM TCI of mode I is determined according to the second dimension L2.

一方、この例では、モードIIIの繰り返しピークオフ電圧Ｖ_ＤＲＭＴＣIIIは、図８（Ａ）中に示すような、アイソレーション拡散領域３１とチャネルストッパ領域３８との間のシリコン基板３０の表面に沿った第１寸法Ｌ１によって定まっている。 On the other hand, in this example, the repetitive peak off voltage V _DRM TCIII of mode III is along the surface of the silicon substrate 30 between the isolation diffusion region 31 and the channel stopper region 38 as shown in FIG. It is determined by the first dimension L1.

なお、表面ゲート拡散領域３２と裏面ゲート拡散領域３３との間のシリコン基板３０の厚さ方向に沿った第３寸法Ｌ３が、上述の第１寸法Ｌ１、第２寸法Ｌ２よりも小さい場合は、第１寸法Ｌ１よりもむしろ、第３寸法Ｌ３がモードIIIの繰り返しピークオフ電圧Ｖ_ＤＲＭＴＣIIIを定める。ただし、この例では、第１寸法Ｌ１、第２寸法Ｌ２よりも第３寸法Ｌ３が大きいものとする。 When the third dimension L3 along the thickness direction of the silicon substrate 30 between the front surface gate diffusion region 32 and the back surface gate diffusion region 33 is smaller than the first dimension L1 and the second dimension L2 described above, Rather than the first dimension L1, the third dimension L3 defines the repetitive peak off voltage V _DRM TCIII of mode III. However, in this example, the third dimension L3 is larger than the first dimension L1 and the second dimension L2.

モードIIIの繰り返しピークオフ電圧Ｖ_ＤＲＭＴＣIIIが第１寸法Ｌ１によって定まる理由は、次の通りである。モードIIIでは、アイソレーション拡散領域３１とシリコン基板３０とが作るＰＮ接合（これを「アイソレーション拡散領域３１のＰＮ接合」と呼ぶ。）に主に印加電圧が加わる（なお、裏面ゲート拡散領域３３とシリコン基板３０とが作るＰＮ接合にも印加電圧が加わるが、第１寸法Ｌ１よりも第３寸法Ｌ３が大きい場合は、そのＰＮ接合の関与は少ない。）。端子Ｔ１，Ｔ２間の印加電圧が大きくなると、空乏層３１ｄ内で一定の電界値に達し、電圧降伏が起こる。ここで、このアイソレーション拡散領域３１のＰＮ接合では、シリコン基板３０の表面側で、図８（Ｂ）中に矢印Ｄ３で示すように、周囲のアイソレーション拡散領域３１から内部のチャネルストッパ領域３８へ向かって空乏層３１ｄが伸びようとする。この空乏層３１ｄが伸びようとする向きＤ３は、図８（Ｃ）中に示すように、平面的に見て、空乏層３１ｄ中の等電位線３１ｅ１，３１ｅ２，３１ｅ３，…が集まる向きであるから、空乏層３１ｄが広がり難く、電界が集中し易い。この結果、第１寸法Ｌ１の割には、モードIIIの繰り返しピークオフ電圧Ｖ_ＤＲＭＴＣIIIが低くなる傾向がある。 The reason why the repetitive peak off voltage V _DRM TCIII of mode III is determined by the first dimension L1 is as follows. In mode III, an applied voltage is mainly applied to the PN junction formed by the isolation diffusion region 31 and the silicon substrate 30 (referred to as “PN junction of the isolation diffusion region 31”) (note that the backside gate diffusion region 33). The applied voltage is also applied to the PN junction formed by the silicon substrate 30, but if the third dimension L3 is larger than the first dimension L1, the PN junction is less involved.) When the applied voltage between the terminals T1 and T2 increases, a constant electric field value is reached in the depletion layer 31d, and voltage breakdown occurs. Here, in the PN junction of the isolation diffusion region 31, on the surface side of the silicon substrate 30, as indicated by an arrow D 3 in FIG. The depletion layer 31d tends to extend toward the bottom. The direction D3 in which the depletion layer 31d tends to extend is a direction in which the equipotential lines 31e1, 31e2, 31e3,... In the depletion layer 31d gather as seen in a plan view, as shown in FIG. Therefore, the depletion layer 31d is difficult to spread and the electric field tends to concentrate. As a result, the repetitive peak off voltage V _DRM TCIII of mode III tends to be lower for the first dimension L1.

この傾向を踏まえて、このＴＣチップ３では、第１寸法Ｌ１は第２寸法Ｌ２の１．０倍以上かつ１．５倍以下の範囲内に設定されている（つまり、１．０≦（Ｌ１／Ｌ２）≦１．５に設定されている。）。したがって、第１寸法Ｌ１の割にはモードIIIの繰り返しピークオフ電圧Ｖ_ＤＲＭＴＣIIIが低くなる傾向が相殺される。この結果、モードＩの繰り返しピークオフ電圧Ｖ_ＤＲＭＴＣＩに対して、モードIIIの繰り返しピークオフ電圧Ｖ_ＤＲＭＴＣIIIが接近する。 Based on this tendency, in the TC chip 3, the first dimension L1 is set within a range of 1.0 to 1.5 times the second dimension L2 (that is, 1.0 ≦ (L1 /L2)≦1.5.) Therefore, the tendency that the repetitive peak off voltage V _DRM TCIII of mode III becomes lower than the first dimension L1 is offset. As a result, the repetitive peak off voltage V _DRM TCIII of mode III approaches the repetitive peak off voltage V _DRM TCI of mode I.

具体的には、この例では、第１寸法Ｌ１＝５０μｍ、第２寸法Ｌ２＝４０μｍ、第３寸法Ｌ３＝１７０μｍにそれぞれ設定されている。すなわち、寸法比（Ｌ１／Ｌ２）＝１．２５に設定されている。この結果、次の表２に示すように、モードＩの繰り返しピークオフ電圧Ｖ_ＤＲＭＴＣＩ＝７５０Ｖ±３０Ｖ、モードIIIの繰り返しピークオフ電圧Ｖ_ＤＲＭＴＣIII＝７５０Ｖ±３０Ｖにすることができた。モードＩの繰り返しピークオフ電圧Ｖ_ＤＲＭＴＣＩとモードIIIの繰り返しピークオフ電圧Ｖ_ＤＲＭＴＣIIIとの差分｜Ｖ_ＤＲＭＴＣＩ−Ｖ_ＤＲＭＴＣIII｜は、予め定められた許容範囲ΔＶ（この例では、ΔＶ＝６０Ｖ）内に入っている。
（表２）製品仕様での繰り返しピークオフ電圧の定格値が６００Ｖである場合

Specifically, in this example, the first dimension L1 = 50 μm, the second dimension L2 = 40 μm, and the third dimension L3 = 170 μm are set. That is, the dimension ratio (L1 / L2) is set to 1.25. As a result, as shown in the following Table 2, it was possible to repeat peak off voltage _V DRM TCIII = 750V ± 30V of repetitive peak off-state voltage _V DRM TCI = 750V ± 30V, Mode III Mode I. _{V DRM TCI-V DRM TCIII |} | difference between repetitive peak off-state voltage _V DRM TCIII of repetitive peak off-state voltage _V DRM TCI and Mode III Mode I, the predetermined allowable range [Delta] V (in this example, [Delta] V = 60V) in In.
(Table 2) When the rated peak off voltage in the product specifications is 600V

この結果、ＬＴチップ２の繰り返しピークオフ電圧Ｖ_ＤＲＭＬＴＣＨ１，Ｖ_ＤＲＭＬＴＣＨ２が従来レベルまたはそれ以上（この例では、８３０Ｖ以上）に維持される場合、ソリッドステートリレー１０の製品としては、出力側の双方向に関してそれぞれ、ＬＴチップ２の繰り返しピークオフ電圧Ｖ_ＤＲＭＬＴＣＨ１，Ｖ_ＤＲＭＬＴＣＨ２よりもＴＣチップ３の繰り返しピークオフ電圧Ｖ_ＤＲＭＴＣＩ，Ｖ_ＤＲＭＴＣIIIを低くすることができた。特に、この例では、図１０中に示すように、出力側の双方向に関してそれぞれ、ＬＴチップ２の繰り返しピークオフ電圧Ｖ_ＤＲＭＬＴＣＨ１，Ｖ_ＤＲＭＬＴＣＨ２よりもＴＣチップ３の繰り返しピークオフ電圧Ｖ_ＤＲＭＴＣＩ，Ｖ_ＤＲＭＴＣIIIを５０Ｖ以上低くすることができた。 As a result, when the repetitive peak-off voltages V _DRM LTCH1 and V _DRM LTCH2 of the LT chip 2 are maintained at the conventional level or higher (in this example, 830 V or higher), as a product of the solid-state relay 10, both on the output side With respect to the direction, the repetitive peak off voltages V _DRM TCI and V _DRM TCIII of the TC chip 3 can be made lower than the repetitive peak off voltages V _DRM LTCH1 and V _DRM LTCH2 of the LT chip 2, respectively. In particular, in this example, as shown in FIG. 10, the repetitive peak off voltage V _DRM TCI, V of the TC chip 3 is higher than the repetitive peak off voltage V _DRM LTCH1, V _DRM LTCH2 of the LT chip 2 with respect to the output side bidirectional. _DRM TCIII could be lowered by 50V or more.

したがって、出力側の双方向に関していずれの電圧印加の向きに静電放電（ＥＳＤ）を受けたとしても、図１３に例示するように、まずソリッドステートリレー１０の出力側端子間電圧がＴＣチップ３の繰り返しピークオフ電圧（典型値７５０Ｖ）に達した時点ｔ１′でＴＣチップ３がブレークダウン（降伏）し、静電放電によるサージ電流の大部分（これを図１３中に「ＴＣチップに流れ込むサージ電流」として示す。）をＴＣチップ３が吸収する。例えば、図１中に示すように、ＴＣチップ３にサージ電流Ｉｓの大部分Ｉｓ１が流れ、ＬＴチップ２にはサージ電流Ｉｓの一部Ｉｓ２のみが流れる（図１はモードIIIの向きに静電放電を受けた場合を示している。）。したがって、ＬＴチップ２に対して静電放電によるサージ電流（これを図１３中に「ＬＴチップに流れ込むサージ電流」として示す。出力側端子間電圧がＬＴチップ２の繰り返しピークオフ電圧（この例では、８５０Ｖ）に達した時点ｔ２′で流れる。）が少なくなって、ＬＴチップ２が破壊され難くなる。この結果、ソリッドステートリレー１０としてのＥＳＤ耐量を高めることができる。 Therefore, regardless of the direction in which the voltage is applied in both directions on the output side, the voltage between the output side terminals of the solid state relay 10 is first set to the TC chip 3 as illustrated in FIG. TC chip 3 breaks down at the time t1 'when the peak off voltage (typical value of 750 V) is reached, and most of the surge current due to electrostatic discharge (this is shown in FIG. 13 as “surge current flowing into TC chip”). TC chip 3 absorbs. For example, as shown in FIG. 1, most of the surge current Is1 flows through the TC chip 3, and only a portion Is2 of the surge current Is flows through the LT chip 2 (FIG. 1 shows electrostatic discharge in the direction of mode III. Shows the case of discharge.) Therefore, a surge current due to electrostatic discharge with respect to the LT chip 2 (this is shown as “surge current flowing into the LT chip” in FIG. 13. The output-side terminal voltage is the repetitive peak-off voltage of the LT chip 2 (in this example, 850V), it flows at time t2 '.) Is reduced, and the LT chip 2 is not easily destroyed. As a result, the ESD tolerance as the solid state relay 10 can be increased.

（静電放電試験の結果）
図２は、表１に示した繰り返しピークオフ電圧をもつ従来のソリッドステートリレー（「従来品」と表す。）と、表２に示した繰り返しピークオフ電圧をもつソリッドステートリレー（「発明品」と表す。）とについて、静電放電試験（人体モデル（ＨＢＭ））を行ってＥＳＤ耐量を比較した結果を示している。この静電放電試験では、図９に示すように、高圧電源９００によって、キャパシタＣ（＝１００ｐＦ）に直流高電圧を充電し、スイッチ９０１を切り換えて、抵抗Ｒ（＝１．５ｋΩ）を介して供試体Ｘ（従来品または発明品）に放電した。 (Result of electrostatic discharge test)
FIG. 2 shows a conventional solid-state relay having a repetitive peak-off voltage shown in Table 1 (represented as “conventional product”) and a solid-state relay having a repetitive peak-off voltage shown in Table 2 (represented as “invention product”). )), An electrostatic discharge test (human body model (HBM)) was conducted, and the ESD tolerance was compared. In this electrostatic discharge test, as shown in FIG. 9, a high voltage power source 900 charges a capacitor C (= 100 pF) with a DC high voltage, switches the switch 901, and passes through a resistor R (= 1.5 kΩ). The specimen X (conventional product or invention) was discharged.

図２の縦軸は、従来品のソリッドステートリレーと、発明品のソリッドステートリレーとが示したＥＳＤ耐量（単位ｋＶ）を比較して示している。図２の横軸は、出力側の双方向に関してそれぞれ、ＴＣチップ３の繰り返しピークオフ電圧Ｖ_ＤＲＭＴＣＩ，Ｖ_ＤＲＭＴＣIIIからＬＴチップ２の繰り返しピークオフ電圧Ｖ_ＤＲＭＬＴＣＨ１，Ｖ_ＤＲＭＬＴＣＨ２を差し引いた差分を表している。すなわち、モードＩの向きでは（Ｖ_ＤＲＭＴＣＩ−Ｖ_ＤＲＭＬＴＣＨ１）を表し、モードIIIの向きでは（Ｖ_ＤＲＭＴＣIII−Ｖ_ＤＲＭＬＴＣＨ２）を表している。また、図２中の●印はモードＩの向きに放電が行われたときのデータを表し、図２中の○印はモードIIIの向きに放電が行われたときのデータを表している。この図２から分かるように、従来品、発明品ともに、（Ｖ_ＤＲＭＴＣＩ−Ｖ_ＤＲＭＬＴＣＨ１）または（Ｖ_ＤＲＭＴＣIII−Ｖ_ＤＲＭＬＴＣＨ２）が低くなるに連れて、ＥＳＤ耐量が大きくなる傾向（図２中の直線αで近似される関係）を示している。ここで、発明品のソリッドステートリレーでは、（Ｖ_ＤＲＭＴＣＩ−Ｖ_ＤＲＭＬＴＣＨ１）または（Ｖ_ＤＲＭＴＣIII−Ｖ_ＤＲＭＬＴＣＨ２）が負であるから、言い換えればＬＴチップ２の繰り返しピークオフ電圧Ｖ_ＤＲＭＬＴＣＨ１，Ｖ_ＤＲＭＬＴＣＨ２よりもＴＣチップ３の繰り返しピークオフ電圧Ｖ_ＤＲＭＴＣＩ，Ｖ_ＤＲＭＴＣIIIが低いので、高いＥＳＤ耐量を示している。このように、本発明のソリッドステートリレーによれば、ＥＳＤ耐量を高め得ることを確認できた。 The vertical axis of FIG. 2 shows a comparison of the ESD tolerance (unit: kV) shown by the conventional solid state relay and the inventive solid state relay. The horizontal axis in FIG. 2 represents the difference obtained by subtracting the repetitive peak off voltages V _DRM LTCH1 and V _DRM LTCH2 of the LT chip 2 from the repetitive peak off voltages V _DRM TCI and V _DRM TCIII of the TC chip 3 with respect to the output side bidirectional. ing. That is, the direction of mode I represents (V _DRM TCI-V _DRM LTCH1), and the direction of mode III represents (V _DRM TCIII-V _DRM LTCH2). 2 represents data when the discharge is performed in the direction of the mode I, and the ◯ mark in FIG. 2 represents the data when the discharge is performed in the direction of the mode III. As can be seen from FIG. 2, the ESD tolerance tends to increase as (V _DRM TCI-V _DRM LTCH 1) or (V _DRM TCIII-V _DRM LTCH 2) decreases in both the conventional product and the invention (FIG. 2). The relationship approximated by the straight line α in the figure). Here, the solid state relay of the _inventions, since _{(V DRM TCI-V DRM LTCH1} ) or _{_{(V DRM TCIII-V DRM LTCH2}} ) is negative, repeating the LT chip 2 other words peak off voltage _V DRM LTCH1, _V _Since the repetitive peak-off voltages V _DRM TCI and V _DRM TCIII of the TC chip 3 are lower than those of the _DRM LTCH 2, the ESD tolerance is high. Thus, according to the solid state relay of this invention, it has confirmed that ESD tolerance could be improved.

（ソリッドステートリレーのテスト方法）
ソリッドステートリレー１０の製品についての例えば出荷前テスト（製品の出荷前に、各製品が製品仕様を満たしているか否かを検査するテスト）では、次のようなテスト方法を実施するのが望ましい。すなわち、ソリッドステートリレー１０の繰り返しピークオフ電圧を検査して、出力側の双方向に関してそれぞれ、繰り返しピークオフ電圧の定格値からその定格値の１．３倍までの基準範囲（この例では６００Ｖ以上、７８０Ｖ以下の範囲）を外れた製品を排除し、図１０中に符号「ＳＳＲ」を用いて示すような、その基準範囲内にある製品を許容する。 (Solid state relay test method)
In, for example, a pre-shipment test for a product of the solid state relay 10 (a test for inspecting whether each product satisfies the product specifications before the product is shipped), it is desirable to implement the following test method. That is, the repetitive peak off voltage of the solid state relay 10 is inspected, and the reference range from the rated value of the repetitive peak off voltage to 1.3 times the rated value (600 V or more, 780 V in this example) for each of the bidirectional outputs. Products out of the following range) are excluded, and products that are within the reference range as shown by the reference numeral “SSR” in FIG. 10 are allowed.

ここで、上述のように、出力側の双方向に関してそれぞれ、ＬＴチップ２の繰り返しピークオフ電圧Ｖ_ＤＲＭＬＴＣＨ１，Ｖ_ＤＲＭＬＴＣＨ２よりもＴＣチップ３の繰り返しピークオフ電圧Ｖ_ＤＲＭＴＣＩ，Ｖ_ＤＲＭＴＣIIIが低いことから、ソリッドステートリレー１０の製品についての繰り返しピークオフ電圧は、実質的にＴＣチップ３の繰り返しピークオフ電圧Ｖ_ＤＲＭＴＣＩ，Ｖ_ＤＲＭＴＣIIIに相当する。したがって、その検査によって、実質的にＴＣチップ３の繰り返しピークオフ電圧Ｖ_ＤＲＭＴＣＩ，Ｖ_ＤＲＭＴＣIIIが上記基準範囲の上限（定格値の１．３倍超）を超えるような製品が排除されている。この結果、出荷されるソリッドステートリレー１０の製品は、ＥＳＤ耐量が高いもののみとなる。 Here, as described above, the repetitive peak off voltages V _DRM TCI and V _DRM TCIII of the TC chip 3 are lower than the repetitive peak off voltages V _DRM LTCH1 and V _DRM LTCH2 of the LT chip 2 in both directions on the output side. The repetitive peak off voltage for the product of the solid state relay 10 substantially corresponds to the repetitive peak off voltages V _DRM TCI and V _DRM TCIII of the TC chip 3. Therefore, the product in which the repetitive peak off voltages V _DRM TCI and V _DRM TCIII of the TC chip 3 substantially exceed the upper limit (more than 1.3 times the rated value) of the reference range is excluded by the inspection. As a result, the products of the solid state relay 10 that are shipped are only those having a high ESD tolerance.

これにより、出荷されるソリッドステートリレー１０の製品は高いＥＳＤ耐量をもつ、ということを保証できる。 Thereby, it can be assured that the product of the solid state relay 10 to be shipped has a high ESD tolerance.

なお、製品仕様での繰り返しピークオフ電圧の定格値が４００Ｖの場合は、その製品についての出荷前テストでは、その定格値からその定格値の１．３倍までの基準範囲（つまり、４００Ｖ以上、５２０Ｖ以下の範囲）を外れた製品を排除し、その基準範囲内にある製品を許容するのが望ましい。また、製品仕様での繰り返しピークオフ電圧の定格値が８００Ｖの場合は、その製品についての出荷前テストでは、その定格値からその定格値の１．３倍までの基準範囲（つまり、８００Ｖ以上、１０４０Ｖ以下の範囲）を外れた製品を排除し、その基準範囲内にある製品を許容するのが望ましい。 In addition, when the rated value of the repetitive peak off voltage in the product specification is 400 V, in a pre-shipment test for the product, a reference range from the rated value to 1.3 times the rated value (that is, 400 V or more, 520 V It is desirable to exclude products that fall outside the following range and to allow products that are within the reference range. In addition, when the rated value of the repetitive peak-off voltage in the product specification is 800V, in the pre-shipment test for the product, a reference range from the rated value to 1.3 times the rated value (that is, 800V or higher, 1040V). It is desirable to exclude products that fall outside the following range and to allow products that are within the reference range.

＜第２実施形態＞
（ＴＣチップの変形例）
上の例では、図７（Ａ）、図８（Ａ）中に示したように、ＴＣチップ３において、アイソレーション拡散領域３１とチャネルストッパ領域３８との間のシリコン基板３０の表面に沿った第１寸法Ｌ１、および、表面ゲート拡散領域３２とチャネルストッパ領域３８との間のシリコン基板３０の表面に沿った第２寸法Ｌ２よりも、表面ゲート拡散領域３２と裏面ゲート拡散領域３３との間のシリコン基板３０の厚さ方向に沿った第３寸法Ｌ３が大きいものとした。そして、双方向の繰り返しピークオフ電圧Ｖ_ＤＲＭＴＣＩ、Ｖ_ＤＲＭＴＣIII」間の不均衡を減らすように、寸法比（Ｌ１／Ｌ２）の範囲を設定した。それに対して、図１１に示すように、第１寸法Ｌ１および第２寸法Ｌ２よりも第３寸法Ｌ３が小さい場合は、モードＩの繰り返しピークオフ電圧Ｖ_ＤＲＭＴＣＩは、上の場合と同様に第２寸法Ｌ２によって定まるけれども、モードIIIの繰り返しピークオフ電圧Ｖ_ＤＲＭＴＣIIIは、第１寸法Ｌ１よりもむしろ、第３寸法Ｌ３によって定まる。 Second Embodiment
(Modification of TC chip)
In the above example, as shown in FIGS. 7A and 8A, in the TC chip 3, along the surface of the silicon substrate 30 between the isolation diffusion region 31 and the channel stopper region 38. More than the first dimension L1 and the second dimension L2 along the surface of the silicon substrate 30 between the front surface gate diffusion region 32 and the channel stopper region 38, between the front surface gate diffusion region 32 and the back surface gate diffusion region 33. The third dimension L3 along the thickness direction of the silicon substrate 30 is assumed to be large. Then, the range of the dimension ratio (L1 / L2) was set so as to reduce the imbalance between the bidirectional repetitive peak-off voltages V _DRM TCI and V _DRM TCIII. On the other hand, as shown in FIG. 11, when the third dimension L3 is smaller than the first dimension L1 and the second dimension L2, the repetitive peak off voltage V _DRM TCI of the mode I is the same as the second case. Although determined by the dimension L2, the repetitive peak off voltage V _DRM TCIII of mode III is determined by the third dimension L3 rather than the first dimension L1.

そこで、第１寸法Ｌ１および第２寸法Ｌ２よりも第３寸法Ｌ３が小さい場合は、第３寸法Ｌ３を、第２寸法Ｌ２の０．８倍以上かつ１．０倍未満の範囲内に設定する（つまり、０．８≦（Ｌ３／Ｌ２）＜１．０に設定する。）。この結果、モードＩの繰り返しピークオフ電圧Ｖ_ＤＲＭＴＣＩに対して、モードIIIの繰り返しピークオフ電圧Ｖ_ＤＲＭＴＣIIIが接近する。 Therefore, when the third dimension L3 is smaller than the first dimension L1 and the second dimension L2, the third dimension L3 is set within a range of 0.8 times or more and less than 1.0 times the second dimension L2. (In other words, 0.8 ≦ (L3 / L2) <1.0 is set). As a result, the repetitive peak off voltage V _DRM TCIII of mode III approaches the repetitive peak off voltage V _DRM TCI of mode I.

この理由は、次の通りである。モードIIIでは、裏面ゲート拡散領域３３とシリコン基板３０とが作るＰＮ接合（これを「裏面ゲート拡散領域３３のＰＮ接合」と呼ぶ。）に主に印加電圧が加わる。この裏面ゲート拡散領域３３のＰＮ接合では、図１１中に矢印Ｄ３′で示すように、シリコン基板３０の裏面側から表面側の表面ゲート拡散領域３２へ向かって空乏層３３ｄが平坦面として伸びようとする（等電位面３３ｅ１，３３ｅ２，３３ｅ３，…が平坦である）から、空乏層３３ｄがより広がり易く、電界集中がより緩和される。この結果、第３寸法Ｌ３の割には、モードIIIの繰り返しピークオフ電圧Ｖ_ＤＲＭＴＣIIIが高くなる傾向をもつ。この傾向を踏まえて、このＴＣチップ３では、第３寸法Ｌ３を、第２寸法Ｌ２の０．８倍以上かつ１．０倍未満の範囲内に設定する（つまり、０．８≦（Ｌ３／Ｌ２）＜１．０に設定する。）。したがって、第３寸法Ｌ３の割にはモードIIIの繰り返しピークオフ電圧Ｖ_ＤＲＭＴＣIIIが高くなる傾向が相殺される。この結果、モードＩの繰り返しピークオフ電圧Ｖ_ＤＲＭＴＣＩに対して、モードIIIの繰り返しピークオフ電圧Ｖ_ＤＲＭＴＣIIIが接近する。 The reason for this is as follows. In mode III, an applied voltage is mainly applied to the PN junction formed by the backside gate diffusion region 33 and the silicon substrate 30 (referred to as “PN junction of the backside gate diffusion region 33”). In the PN junction of the back surface gate diffusion region 33, as indicated by an arrow D3 ′ in FIG. 11, the depletion layer 33d extends as a flat surface from the back surface side of the silicon substrate 30 toward the front surface gate diffusion region 32. (The equipotential surfaces 33e1, 33e2, 33e3,... Are flat), the depletion layer 33d is more easily spread, and the electric field concentration is further relaxed. As a result, the repetitive peak off voltage V _DRM TCIII of mode III tends to be higher for the third dimension L3. Based on this tendency, in the TC chip 3, the third dimension L3 is set within a range of 0.8 times or more and less than 1.0 times the second dimension L2 (that is, 0.8 ≦ (L3 / L2) Set to <1.0). Therefore, the tendency that the repetitive peak-off voltage V _DRM TCIII of mode III becomes higher than the third dimension L3 is offset. As a result, the repetitive peak off voltage V _DRM TCIII of mode III approaches the repetitive peak off voltage V _DRM TCI of mode I.

具体的には、例えば、第１寸法Ｌ１＝１２０μｍ、第２寸法Ｌ２＝１２０μｍである場合に、第３寸法Ｌ３＝１００μｍに設定する。すなわち、寸法比（Ｌ３／Ｌ２）＝０．８３に設定する。この結果、既述の表２に示したのと同様に、モードＩの繰り返しピークオフ電圧Ｖ_ＤＲＭＴＣＩ＝７５０Ｖ±３０Ｖ、モードIIIの繰り返しピークオフ電圧Ｖ_ＤＲＭＴＣIII＝７５０Ｖ±３０Ｖにすることができた。モードＩの繰り返しピークオフ電圧Ｖ_ＤＲＭＴＣＩとモードIIIの繰り返しピークオフ電圧Ｖ_ＤＲＭＴＣIIIとの差分｜Ｖ_ＤＲＭＴＣＩ−Ｖ_ＤＲＭＴＣIII｜は、予め定められた許容範囲ΔＶ（この例では、ΔＶ＝６０Ｖ）内に入っている。 Specifically, for example, when the first dimension L1 = 120 μm and the second dimension L2 = 120 μm, the third dimension L3 = 100 μm is set. That is, the dimension ratio (L3 / L2) = 0.83 is set. As a result, in the same manner as shown in Table 2 described above, it was possible to repeat peak off voltage _V DRM TCIII = 750V ± 30V of repetitive peak off-state voltage _V DRM TCI = 750V ± 30V, Mode III Mode I. _{V DRM TCI-V DRM TCIII |} | difference between repetitive peak off-state voltage _V DRM TCIII of repetitive peak off-state voltage _V DRM TCI and Mode III Mode I, the predetermined allowable range [Delta] V (in this example, [Delta] V = 60V) in In.

したがって、第１寸法Ｌ１および第２寸法Ｌ２よりも第３寸法Ｌ３が小さい場合であっても、ソリッドステートリレー１０の製品としては、出力側の双方向に関してそれぞれ、ＬＴチップ２の繰り返しピークオフ電圧Ｖ_ＤＲＭＬＴＣＨ１，Ｖ_ＤＲＭＬＴＣＨ２よりもＴＣチップ３の繰り返しピークオフ電圧Ｖ_ＤＲＭＴＣＩ，Ｖ_ＤＲＭＴＣIIIを低くすることができる。この結果、ソリッドステートリレー１０としてのＥＳＤ耐量を高めることができる。 Therefore, even when the third dimension L3 is smaller than the first dimension L1 and the second dimension L2, as a product of the solid state relay 10, the repetitive peak-off voltage V of the LT chip 2 with respect to both directions on the output side. _DRM _LTCH1, V repetitive peak OFF-state voltage _V DRM _TCI of TC chip 3 than DRM _LTCH2, it is possible to lower the _V DRM TCIII. As a result, the ESD tolerance as the solid state relay 10 can be increased.

＜第３実施形態＞
（ＬＴチップの変形例）
上の例では、ＬＴチップ２は、図３、図４中に示したように、チャネル１のオン電流（図中の矢印ＣＨ１で示す。）とチャネル２のオン電流（図中の矢印ＣＨ２で示す。）とが同じ領域を交互に、交差して流れるタイプとした。しかしながら、これに限られるものではなく、例えば図１２に示すＬＴチップ（符号１０２で示す。）のように、チャネル１のオン電流（図中の矢印ＣＨ１で示す。）とチャネル２のオン電流（図中の矢印ＣＨ２で示す。）とが互いに別の領域（この例では、上半分の領域と下半分の領域）を流れるタイプとしてもよい。 <Third Embodiment>
(Modification of LT chip)
In the above example, as shown in FIGS. 3 and 4, the LT chip 2 has the channel 1 on-current (indicated by the arrow CH1 in the figure) and the channel 2 on-current (indicated by the arrow CH2 in the figure). )), And the same region flows alternately and intersects. However, the present invention is not limited to this. For example, as in the LT chip (indicated by reference numeral 102) shown in FIG. 12, the on-current of channel 1 (indicated by arrow CH1 in the figure) and the on-current of channel 2 ( May be of a type that flows in different regions (in this example, an upper half region and a lower half region).

具体的には、このＬＴチップ１０２は、Ｎ型シリコン基板１１１の表面の図１２において上半分の領域に、チャネル１のフォトサイリスタ部を構成するＰ型アノード拡散領域１１２ｂと、Ｐゲート拡散領域１１３ａと、Ｎ型カソード拡散領域１１４ａとを備えている。また、Ｎ型シリコン基板１１１の表面の図１２において下半分の領域に、チャネル２のフォトサイリスタ部を構成するＰ型アノード拡散領域１１２ａと、Ｐゲート拡散領域１１３ｂと、Ｎ型カソード拡散領域１１４ｂとを備えている。図１２中の左側のＰ型アノード拡散領域１１２ａとＰゲート拡散領域１１３ａとの間にまたがって、Ｐ型ゲート抵抗拡散領域１１５ａが設けられている。同様に、図１２中の右側のＰ型アノード拡散領域１１２ｂとＰゲート拡散領域１１３ｂとの間にまたがって、Ｐ型ゲート抵抗拡散領域１１５ｂが設けられている。また、図１２中の左側でＰ型アノード拡散領域１１２ａ、Ｐゲート拡散領域１１３ａ、Ｎ型カソード拡散領域１１４ａ、およびＰ型ゲート抵抗拡散領域１１５ａは、Ａｌ電極１１６ａによって覆われている。同様に、図１２中の右側で、Ｐ型アノード拡散領域１１２ｂ、Ｐゲート拡散領域１１３ｂ、Ｎ型カソード拡散領域１１４ｂ、およびＰ型ゲート抵抗拡散領域１１５ｂは、Ａｌ電極１１６ｂによって覆われている。Ａｌ電極１１６ａは、Ｐ型アノード拡散領域１１２ａとＮ型カソード拡散領域１１４ａとを電気的に接続している。同様に、Ａｌ電極１１６ｂは、Ｐ型アノード拡散領域１１２ｂとＮ型カソード拡散領域１１４ｂとを電気的に接続している。１１０はＡl配線である。 Specifically, the LT chip 102 includes a P-type anode diffusion region 112b constituting a photothyristor portion of the channel 1 and a P-gate diffusion region 113a in the upper half region of the surface of the N-type silicon substrate 111 in FIG. And an N-type cathode diffusion region 114a. Further, in the lower half region of the surface of the N-type silicon substrate 111 in FIG. 12, a P-type anode diffusion region 112a, a P-gate diffusion region 113b, and an N-type cathode diffusion region 114b constituting the photothyristor portion of the channel 2 It has. A P-type gate resistance diffusion region 115a is provided across the P-type anode diffusion region 112a and the P-gate diffusion region 113a on the left side in FIG. Similarly, a P-type gate resistance diffusion region 115b is provided between the right P-type anode diffusion region 112b and the P-gate diffusion region 113b in FIG. Further, on the left side in FIG. 12, the P-type anode diffusion region 112a, the P-gate diffusion region 113a, the N-type cathode diffusion region 114a, and the P-type gate resistance diffusion region 115a are covered with an Al electrode 116a. Similarly, on the right side in FIG. 12, the P-type anode diffusion region 112b, the P-gate diffusion region 113b, the N-type cathode diffusion region 114b, and the P-type gate resistance diffusion region 115b are covered with the Al electrode 116b. The Al electrode 116a electrically connects the P-type anode diffusion region 112a and the N-type cathode diffusion region 114a. Similarly, the Al electrode 116b electrically connects the P-type anode diffusion region 112b and the N-type cathode diffusion region 114b. 110 is an Al wiring.

このＬＴチップ１０２は、繰り返しピークオフ電圧に関して、先に述べたＬＴチップ２と同じ設計になっている。これにより、このＬＴチップ１０２の繰り返しピークオフ電圧の分布範囲は、ＣＨ１，ＣＨ２ともに、７５０〜９５０Ｖの範囲内となっている。このＬＴチップ１０２単独での繰り返しピークオフ電圧Ｖ_ＤＲＭＬＴＣＨ１，Ｖ_ＤＲＭＬＴＣＨ２に関する検査は、ＬＴチップ２におけるのと同様に、それぞれ８３０Ｖ以上を許容する基準で行われるものとする。 The LT chip 102 has the same design as the LT chip 2 described above with respect to repeated peak-off voltage. Thereby, the distribution range of the repetitive peak-off voltage of the LT chip 102 is in the range of 750 to 950 V for both CH1 and CH2. The inspection regarding the repetitive peak-off voltages V _DRM LTCH1 and V _DRM LTCH2 of the LT chip 102 alone is performed on the basis of allowing 830 V or more in the same manner as in the LT chip 2.

このＬＴチップ１０２を用いた場合も、ＬＴチップ２を用いた場合と同様に、ソリッドステートリレー１０としてのＥＳＤ耐量を高めることができる。 Even when the LT chip 102 is used, the ESD tolerance as the solid state relay 10 can be increased as in the case where the LT chip 2 is used.

なお、モードＩの繰り返しピークオフ電圧Ｖ_ＤＲＭＴＣＩとモードIIIの繰り返しピークオフ電圧Ｖ_ＤＲＭＴＣIIIとの差分｜Ｖ_ＤＲＭＴＣＩ−Ｖ_ＤＲＭＴＣIII｜のための許容範囲ΔＶは、上述の６０Ｖに限られるものではなく、歩留りが許す限り、例えば５０Ｖ、４０Ｖ、、３０Ｖ、または２０Ｖというように、狭く設定され得る。逆に、ＬＴチップ２の繰り返しピークオフ電圧Ｖ_ＤＲＭＬＴＣＨ１，Ｖ_ＤＲＭＬＴＣＨ２よりもＴＣチップ３の繰り返しピークオフ電圧Ｖ_ＤＲＭＴＣＩ，Ｖ_ＤＲＭＴＣIIIを低くすることができれば、その許容範囲ΔＶは、７０Ｖ、８０Ｖ、９０Ｖ、または１００Ｖというように、広く設定されうる。 Incidentally, Repetitive peak OFF-state voltage _V DRM TCI and mode III difference between repetitive peak off-state voltage _V DRM TCIII of mode _{_{I | V DRM TCI-V DRM}} TCIII | tolerance ΔV for is not limited to the above-mentioned 60V As long as the yield permits, it can be set as narrow as, for example, 50V, 40V, 30V, or 20V. On the contrary, if the repetitive peak off voltage V _DRM TCI, V _DRM TCIII of the TC chip 3 can be made lower than the repetitive peak off voltage V _DRM LTCH1, V _DRM LTCH2 of the LT chip 2, the allowable range ΔV is 70V, 80V, It can be set widely such as 90V or 100V.

図１では、ＴＣチップ３のゲート端子Ｇが外部に引き出された態様となっているが、これに限られるものではない。ソリッドステートリレー１０としては、ゲート端子Ｇが内部に封じられ、４端子（入力側２端子、出力側２端子）の外観をもっていてもよい。 In FIG. 1, the gate terminal G of the TC chip 3 is pulled out to the outside, but is not limited thereto. As the solid state relay 10, the gate terminal G may be sealed inside and may have the appearance of four terminals (two terminals on the input side and two terminals on the output side).

上述の実施形態は例示に過ぎず、この発明の範囲から逸脱することなく種々の変形が可能である。 The above-described embodiments are merely examples, and various modifications can be made without departing from the scope of the present invention.

１ＧＬチップ
２，１０２ＬＴチップ
３ＴＣチップ
１０ソリッドステートリレー 1 GL chip 2,102 LT chip 3 TC chip 10 Solid state relay

Claims

入力信号に応じて出力側の端子間がオン、オフするソリッドステートリレーであって、
上記出力側に、入力信号に応じてオン、オフする点弧用トライアックチップと、その点弧用トライアックチップのオン電流に応じてオン、オフする電力用トライアックチップとを備え、
上記出力側の双方向に関してそれぞれ、上記点弧用トライアックチップの繰り返しピークオフ電圧よりも上記電力用トライアックチップの繰り返しピークオフ電圧が低いことを特徴とするソリッドステートリレー。 A solid-state relay that turns on and off between terminals on the output side according to the input signal.
On the output side, a triac chip for firing that is turned on and off according to an input signal, and a triac chip for power that is turned on and off according to the on-current of the firing triac chip,
A solid-state relay, wherein a repetitive peak-off voltage of the power triac chip is lower than a repetitive peak-off voltage of the firing triac chip with respect to the output side bidirectional.

請求項１に記載のソリッドステートリレーにおいて、
上記出力側の双方向に関してそれぞれ、上記点弧用トライアックチップの繰り返しピークオフ電圧よりも上記電力用トライアックチップの繰り返しピークオフ電圧が５０Ｖ以上低いことを特徴とするソリッドステートリレー。 The solid state relay according to claim 1,
A solid-state relay, wherein a repetitive peak-off voltage of the power triac chip is 50 V or more lower than a repetitive peak-off voltage of the firing triac chip in each of the bidirectional directions on the output side.

請求項１または２に記載のソリッドステートリレーのテストを行うソリッドステートリレーのテスト方法であって、
上記ソリッドステートリレーの製品についての繰り返しピークオフ電圧を検査して、上記出力側の双方向に関してそれぞれ、上記繰り返しピークオフ電圧の定格値からその定格値の１．３倍までの基準範囲を外れた製品を排除し、
上記基準範囲内にある製品を許容することを特徴とするソリッドステートリレーのテスト方法。 A test method for a solid state relay that tests the solid state relay according to claim 1 or 2,
Check the repeated peak-off voltage for the product of the above-mentioned solid state relay, and for each of the output side bidirectional products that are out of the reference range from the rated value of the repeated peak-off voltage to 1.3 times the rated value. Eliminate,
A test method for a solid-state relay, characterized by allowing a product within the above-mentioned reference range.