JP2013146008A - Drive circuit and power integrated circuit device - Google Patents
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Abstract
Description
この発明は、ソレノイドなどの誘導性負荷に流れる電流をオン・オフ制御する駆動回路およびその駆動回路を形成したパワー集積回路装置に関する。 The present invention relates to a drive circuit that controls on / off of a current flowing through an inductive load such as a solenoid and a power integrated circuit device in which the drive circuit is formed.
自動車エレクトロニクスは著しい進展を見せている。特に安全を確保するための技術開発が進んでいる。制御、保護、自己診断などの回路とパワーデバイスを１チップ化したインテリジェントパワーＭＯＳＦＥＴが自動車のソレノイドバルブなどインダクタンス負荷を駆動するために多用されている。非特許文献１に記載されているインテリジェントパワーＭＯＳＦＥＴ（駆動回路）を従来の駆動回路５００として、図７にその回路ブロック図を示す。 Automotive electronics is making significant progress. In particular, technological development for ensuring safety is in progress. Intelligent power MOSFETs, in which control, protection, self-diagnosis circuits and power devices are integrated on a single chip, are often used to drive inductance loads such as automobile solenoid valves. FIG. 7 shows a circuit block diagram of an intelligent power MOSFET (driving circuit) described in Non-Patent Document 1 as a conventional driving circuit 500.
図７は、インダクタンス負荷の電流をオン・オフ制御する従来の駆動回路５００の回路図である。図７には、この駆動回路５００に接続する、例えば、ソレノイドバルブ１４（インダクタンス負荷）、スイッチ１３、主電源１２も示した。 FIG. 7 is a circuit diagram of a conventional drive circuit 500 that controls on / off of the current of the inductance load. FIG. 7 also shows, for example, a solenoid valve 14 (inductance load), a switch 13, and a main power source 12 that are connected to the drive circuit 500.
この駆動回路５００は、出力段ＭＯＳＦＥＴ１と、ゲート抵抗２と、制御回路３を備える。また遮断用ＭＯＳＦＥＴ４と、ダイナミッククランプダイオード５と、逆流防止ダイオード６を備える。ダイナミッククランプダイオード５は直列接続された複数のツェナーダイオードにより構成されている。さらにプルダウンデプレッションＭＯＳＦＥＴ７（非特許文献１の図２に示した電流源に相当する）と、入力プルダウン抵抗８と、ＧＮＤ（接地）端子９、入力端子１０および出力端子１１を備える。 The drive circuit 500 includes an output stage MOSFET 1, a gate resistor 2, and a control circuit 3. Further, it includes a cutoff MOSFET 4, a dynamic clamp diode 5, and a backflow prevention diode 6. The dynamic clamp diode 5 is composed of a plurality of Zener diodes connected in series. Furthermore, a pull-down depletion MOSFET 7 (corresponding to the current source shown in FIG. 2 of Non-Patent Document 1), an input pull-down resistor 8, a GND (ground) terminal 9, an input terminal 10, and an output terminal 11 are provided.
入力端子１０には入力プルダウン抵抗８の一端と、制御回路３の高電位側と、ゲート抵抗２の一端が接続する。ゲート抵抗２の他端には遮断用ＭＯＳＦＥＴ４のドレインと、プルダウンデプレッションＭＯＳ７のドレインと、逆流防止ダイオード６のカソードおよび出力段ＭＯＳＦＥＴ１のゲートが接続する。また制御回路３の出力側に遮断用ＭＯＳＦＥＴのゲートが接続する。 One end of the input pull-down resistor 8, the high potential side of the control circuit 3, and one end of the gate resistor 2 are connected to the input terminal 10. The other end of the gate resistor 2 is connected to the drain of the blocking MOSFET 4, the drain of the pull-down depletion MOS 7, the cathode of the backflow prevention diode 6 and the gate of the output stage MOSFET 1. Further, the gate of the blocking MOSFET is connected to the output side of the control circuit 3.
出力端子１１には出力段ＭＯＳＦＥＴ１のドレインと、ダイナミッククランプダイオード５のカソードが接続し、ダイナミッククランプダイオード５のアノードと逆流防止ダイオードのアノードが接続する。 The drain of the output stage MOSFET 1 and the cathode of the dynamic clamp diode 5 are connected to the output terminal 11, and the anode of the dynamic clamp diode 5 and the anode of the backflow prevention diode are connected.
ＧＮＤ端子には、出力段ＭＯＳＦＥＴ１のソースと、プルダウンデプレッションＭＯＳ７のソースと、遮断用ＭＯＳＦＥＴ４のソースと、制御回路３の低電位側および入力プルダウン抵抗８の他端が接続する。 The GND terminal is connected to the source of the output stage MOSFET 1, the source of the pull-down depletion MOS 7, the source of the blocking MOSFET 4, the low potential side of the control circuit 3 and the other end of the input pull-down resistor 8.
つぎに、この駆動回路５００の動作を説明する。スイッチ１３を導通させ、ソレノイドバルブ１４と出力段ＭＯＳＦＥＴ１に主電源の電圧を印加する（電源投入）。この電源投入時にはソレノイドバルブ１４は動作しない。入力端子１０に出力段ＭＯＳＦＥＴ１のゲートしきい値電圧Ｖｔｈ（例えば１．５Ｖ程度）の数倍の電圧（例えば５Ｖ程度）を印加する。この電圧はゲート抵抗２を介して出力段ＭＯＳＦＥＴ１のゲートに正規のゲート電圧（例えば、５Ｖ程度）として印加される。そうすると出力段ＭＯＳＦＥＴ１が導通してソレノイドバルブ１４に電流が流れて、ソレノイドバルブ１４が動作を開始する。 Next, the operation of the drive circuit 500 will be described. The switch 13 is turned on to apply the voltage of the main power source to the solenoid valve 14 and the output stage MOSFET 1 (power on). When this power is turned on, the solenoid valve 14 does not operate. A voltage (for example, about 5 V) that is several times the gate threshold voltage Vth (for example, about 1.5 V) of the output stage MOSFET 1 is applied to the input terminal 10. This voltage is applied as a normal gate voltage (for example, about 5 V) to the gate of the output stage MOSFET 1 through the gate resistor 2. Then, the output stage MOSFET 1 is turned on, current flows through the solenoid valve 14, and the solenoid valve 14 starts operating.
しかし、課題でも説明するように、正規のゲート電圧が印加されない状態で、電源投入時にソレノイドバルブ１４が誤動作する。本発明の駆動回路ではこの誤動作を防止することを狙いとしている。 However, as described in the problem, the solenoid valve 14 malfunctions when the power is turned on in a state where the normal gate voltage is not applied. The drive circuit of the present invention aims to prevent this malfunction.
前記の制御回路３はコンパレータと抵抗とダイオードなどで構成された回路が内蔵され、入力端子１０から入力される出力段ＭＯＳＦＥＴ１のゲート電圧を電源としている。この制御回路３は出力段ＭＯＳＦＥＴ１のゲートしきい値電圧Ｖｔｈ（例えば、１．５Ｖ程度）以下の所定の電圧（例えば、１Ｖ程度）から動作するように設計されている。 The control circuit 3 includes a circuit composed of a comparator, a resistor, a diode, and the like, and uses the gate voltage of the output stage MOSFET 1 input from the input terminal 10 as a power source. The control circuit 3 is designed to operate from a predetermined voltage (for example, about 1 V) that is lower than the gate threshold voltage Vth (for example, about 1.5 V) of the output stage MOSFET 1.
この制御回路３は、前記の所定の電圧（例えば、１Ｖ程度）以上で、さらに出力段ＭＯＳＦＥＴ１のゲートしきい値電圧Ｖｔｈ（例えば、１．５Ｖ程度）以上の制御回路３で決められた電圧（制御回路のしきい値電圧Ｈと称し、例えば、Ｈ＝２．５Ｖ程度である）以下では遮断用ＭＯＳＦＥＴ４がオンするゲート信号を出力するように設計されている。一方、制御回路のしきい値電圧Ｈを超えた電圧では遮断用ＭＯＳＦＥＴ４がオフするゲート信号を出力するように設計されている。 This control circuit 3 has a voltage (V) determined by the control circuit 3 that is equal to or higher than the predetermined voltage (for example, about 1 V) and further equal to or higher than the gate threshold voltage Vth (for example, about 1.5 V) of the output stage MOSFET 1. In the following, it is designed to output a gate signal for turning on the blocking MOSFET 4 (referred to as a threshold voltage H of the control circuit, for example, about H = 2.5 V). On the other hand, when the voltage exceeds the threshold voltage H of the control circuit, it is designed to output a gate signal for turning off the blocking MOSFET 4.
入力端子１０に制御回路のしきい値電圧Ｈを超える信号Ｖ１が印加された場合、電圧Ｖ１をゲート抵抗２とプルダウンデプレッションＭＯＳＦＥＴ７のインピーダンスで分圧した電圧が、出力段ＭＯＳＦＥＴ１のゲートにゲート電圧として印加される。このゲート電圧が出力段ＭＯＳＦＥＴ１のゲートしきい値電圧Ｖｔｈ以上の場合は出力段ＭＯＳＦＥＴ１が導通する。 When the signal V1 exceeding the threshold voltage H of the control circuit is applied to the input terminal 10, a voltage obtained by dividing the voltage V1 by the impedance of the gate resistor 2 and the pull-down depletion MOSFET 7 is used as the gate voltage at the gate of the output stage MOSFET 1. Applied. When this gate voltage is equal to or higher than the gate threshold voltage Vth of the output stage MOSFET 1, the output stage MOSFET 1 becomes conductive.
プルダウンデプレッションＭＯＳＦＥＴ７の電圧、電流特性は、ゲートがＧＮＤ電極に接続しており、ドレイン電流は数十μＡ程度で飽和する様に設計されている。そのため、数十μＡ程度以下ではドレイン電圧は低い電圧となる。一方、ドレイン電流が数十μＡ程度以上ではドレイン電圧に依存せずにドレイン電流は一定になり、プルダウンデプレッションＭＯＳＦＥＴ７のインピーダンスは大きくなる。出力段ＭＯＳＦＥＴ１の通常動作においては、プルダウンデプレッションＭＯＳＦＥＴ７のインピーダンスはゲート抵抗２に比べて極めて大きくなるため、入力端子１０の電圧Ｖ１はゲート抵抗２で殆ど低下せずにほぼそのまま出力段ＭＯＳＦＥＴ１のゲートにゲート電圧として印加される。 The voltage and current characteristics of the pull-down depletion MOSFET 7 are designed so that the gate is connected to the GND electrode and the drain current is saturated at about several tens of μA. For this reason, the drain voltage is low at about several tens of μA or less. On the other hand, when the drain current is about several tens of μA or more, the drain current becomes constant without depending on the drain voltage, and the impedance of the pull-down depletion MOSFET 7 increases. In the normal operation of the output stage MOSFET 1, the impedance of the pull-down depletion MOSFET 7 becomes extremely larger than that of the gate resistance 2, so that the voltage V 1 of the input terminal 10 is almost not decreased by the gate resistance 2 and is almost directly applied to the gate of the output stage MOSFET 1. Applied as a gate voltage.
一方、入力端子１０に制御回路のしきい値電圧Ｈ以下の信号が印加された場合は、制御回路３から出力される信号で遮断用ＭＯＳＦＥＴ４が導通し、出力段ＭＯＳＦＥＴ１のゲート電圧を低下させる。このゲート電圧が出力段ＭＯＳＦＥＴ１のゲートしきい値電圧Ｖｔｈ（例えば，１．５Ｖ程度）より低下すると出力段ＭＯＳＦＥＴ１は遮断する。 On the other hand, when a signal equal to or lower than the threshold voltage H of the control circuit is applied to the input terminal 10, the blocking MOSFET 4 is turned on by the signal output from the control circuit 3, and the gate voltage of the output stage MOSFET 1 is lowered. When this gate voltage falls below the gate threshold voltage Vth (for example, about 1.5 V) of the output stage MOSFET 1, the output stage MOSFET 1 is cut off.
前記したように、出力段ＭＯＳＦＥＴ１のゲートしきい値電圧Ｖｔｈ以下の電圧でも制御回路３は正常に動作できるように設計されている。これにより、制御回路のしきい値電圧Ｈ（例えば、２．５Ｖ程度）を超える電圧が入力端子１０から制御回路３に入力されると、その電圧は出力段ＭＯＳＦＥＴ１のゲートしきい値電圧Ｖｔｈ（例えば、１．５Ｖ程度）以上であるので、出力段ＭＯＳＦＥＴ１は導通する。 As described above, the control circuit 3 is designed so that it can operate normally even with a voltage equal to or lower than the gate threshold voltage Vth of the output stage MOSFET 1. Thus, when a voltage exceeding the threshold voltage H (for example, about 2.5 V) of the control circuit is input from the input terminal 10 to the control circuit 3, the voltage is set to the gate threshold voltage Vth ( For example, the output stage MOSFET 1 becomes conductive.
一方、制御回路のしきい値電圧Ｈ（例えば、２．５Ｖ程度）以下の電圧が入力端子１０から制御回路３に入力されると、この電圧は出力段ＭＯＳＦＥＴ１のゲートしきい値電圧Ｖｔｈ（例えば、１．５Ｖ程度）以上であるが、制御回路３からの信号で遮断用ＭＯＳＦＥＴ４が導通するので出力段ＭＯＳＦＥＴ１は遮断する。 On the other hand, when a voltage equal to or lower than the threshold voltage H (for example, about 2.5 V) of the control circuit is input from the input terminal 10 to the control circuit 3, this voltage is applied to the gate threshold voltage Vth (for example, the output stage MOSFET 1). However, the output MOSFET 1 is cut off because the blocking MOSFET 4 is turned on by a signal from the control circuit 3.
つまり、入力端子１０の電圧Ｖ１が制御回路のしきい値電圧Ｈ（例えば２．５Ｖ程度）を超えると出力段ＭＯＳＦＥＴ１は導通し、制御回路のしきい値電圧Ｈ以下では出力段ＭＯＳＦＥＴ１は導通しない。このことから、出力段ＭＯＳＦＥＴ１の本来のゲートしきい値電圧Ｖｔｈ（例えば、１．５Ｖ程度）が、見かけ上、制御回路のしきい値電圧Ｈ（例えば、２．５Ｖ程度）に上昇したことになる。 That is, when the voltage V1 of the input terminal 10 exceeds the threshold voltage H (for example, about 2.5 V) of the control circuit, the output stage MOSFET 1 is turned on, and when the voltage V1 is lower than the control circuit threshold voltage H, the output stage MOSFET 1 is not turned on. . From this, the original gate threshold voltage Vth (for example, about 1.5 V) of the output stage MOSFET 1 is apparently increased to the threshold voltage H (for example, about 2.5 V) of the control circuit. Become.
つぎに、電源投入時ではなく、出力段ＭＯＳＦＥＴ１が遮断したときについて説明する。
図７において、ダイナミッククランプダイオード５は、出力段ＭＯＳＦＥＴ１を遮断した場合にソレノイドバルブ１４のインダクタンスにより発生する高電圧から出力段ＭＯＳＦＥＴ１を保護するためのものである。
Next, not when the power is turned on but when the output stage MOSFET 1 is cut off will be described.
In FIG. 7, the dynamic clamp diode 5 is for protecting the output stage MOSFET 1 from a high voltage generated by the inductance of the solenoid valve 14 when the output stage MOSFET 1 is shut off.
このダイナミッククランプダイオード５にクランプ電圧を超える高電圧が印加された場合、ダイナミッククランプダイオード５−逆流防止ダイオード６−ゲート抵抗２−入力プルダウン抵抗８−ＧＮＤ端子９の経路でサージ電流が流れる。このサージ電流によりゲート抵抗２及び入力プルダウン抵抗に電圧降下が発生する。この電圧降下により出力段ＭＯＳＦＥＴ１のゲート電圧を持ち上げられる。ゲート電圧が出力段ＭＯＳＦＥＴ１のゲートしきい値電圧Ｖｔｈを超えると、出力段ＭＯＳＦＥＴ１は導通する。この導通によりソレノイドバルブ１４のインダクタンスに蓄えられたエネルギーは処理される。なお、入力端子１０に接続されるドライブ回路がオフ時に低インピーダンスでＧＮＤ電位にプルダウンする場合はゲート電圧を持ち上げるのはゲート抵抗２の電圧降下となる。 When a high voltage exceeding the clamp voltage is applied to the dynamic clamp diode 5, a surge current flows through the path of the dynamic clamp diode 5, the backflow prevention diode 6, the gate resistor 2, the input pull-down resistor 8, and the GND terminal 9. This surge current causes a voltage drop in the gate resistor 2 and the input pull-down resistor. With this voltage drop, the gate voltage of the output stage MOSFET 1 can be raised. When the gate voltage exceeds the gate threshold voltage Vth of the output stage MOSFET 1, the output stage MOSFET 1 becomes conductive. By this conduction, the energy stored in the inductance of the solenoid valve 14 is processed. Note that when the drive circuit connected to the input terminal 10 is pulled down to the GND potential with a low impedance when the drive circuit is off, the gate voltage rises when the gate voltage is raised.
この駆動回路５００では、制御回路３の電源は入力端子１０から入力される電圧Ｖ１（信号電圧）を用いている。そのため、この制御回路３は個別の制御用電源を必要とせず、駆動回路５００は見かけ上３端子のＭＯＳＦＥＴと同等の動作をする。ここで、ＧＮＤ端子９はＭＯＳＦＥＴのソース端子、入力端子１０はゲート端子、出力端子１１はドレイン端子にそれぞれ相当する。また、制御回路３と同様に電圧Ｖ１を電源とする図示しない電流制限回路、過電流保護回路などを駆動回路に付加することにより、保護機能などを持つ３端子の高機能ＭＯＳＦＥＴとして使用することができる。 In the drive circuit 500, the power supply of the control circuit 3 uses the voltage V1 (signal voltage) input from the input terminal 10. Therefore, the control circuit 3 does not require a separate control power supply, and the drive circuit 500 apparently operates in the same manner as a three-terminal MOSFET. Here, the GND terminal 9 corresponds to the source terminal of the MOSFET, the input terminal 10 corresponds to the gate terminal, and the output terminal 11 corresponds to the drain terminal. Similarly to the control circuit 3, a current limiting circuit (not shown) that uses the voltage V 1 as a power source, an overcurrent protection circuit, and the like can be added to the drive circuit to be used as a three-terminal high-performance MOSFET having a protection function and the like. it can.
また、特許文献１では、プラズマディスプレイパネルを駆動する表示駆動装置において、ＥＳＤ（静電気放電）が出力端子に接地電位に対してプラス電荷で繰り返し印加されてもローサイド側の出力トランジスタのゲートに電荷が蓄積されることなく、素子が破壊するのを防止することが記載されている。 Further, in Patent Document 1, in a display driving device for driving a plasma display panel, even when ESD (electrostatic discharge) is repeatedly applied to the output terminal with a positive charge with respect to the ground potential, a charge is applied to the gate of the output transistor on the low side. It is described that the device is prevented from being destroyed without being accumulated.
図７において、出力段ＭＯＳＦＥＴ１が遮断した状態で主電源１２に接続されたスイッチ１３を閉じて導通させると、ソレノイドバルブ１４と出力段ＭＯＳＦＥＴ１の接続点の電圧に急峻な電圧変化（以下ｄＶ／ｄｔ、と称す）が発生する。この急峻なｄＶ／ｄｔを有する電圧の印加により、ソレノイドバルブ１４と出力段ＭＯＳＦＥＴ１のドレイン−ゲート間容量２０を介してサージ電流（容量２０の変位電流）が流れる。このサージ電流はプルダウンデプレッションＭＯＳ７を経由してＧＮＤ端子に流れる。またこのサージ電流はゲート抵抗２を通して入力プルダウン抵抗８へ一部流れ、さらにＧＮＤ端子９へ流れる。また、ゲート抵抗２に流れたサージ電流の一部は入力端子１０を介してＧＮＤへ流れる。 In FIG. 7, when the switch 13 connected to the main power supply 12 is closed and turned on in the state where the output stage MOSFET 1 is cut off, a sudden voltage change (hereinafter referred to as dV / dt) occurs at the voltage at the connection point between the solenoid valve 14 and the output stage MOSFET 1. ) Occurs. By applying a voltage having this steep dV / dt, a surge current (displacement current of the capacitor 20) flows through the solenoid valve 14 and the drain-gate capacitor 20 of the output stage MOSFET 1. This surge current flows through the pull-down depletion MOS 7 to the GND terminal. The surge current partially flows to the input pull-down resistor 8 through the gate resistor 2 and further flows to the GND terminal 9. Further, a part of the surge current flowing through the gate resistor 2 flows to the GND via the input terminal 10.
プルダウンデプレッションＭＯＳ７に流れる電流は数十μＡオーダと小さく、それ以外のサージ電流はゲート抵抗２とプルダウン抵抗８へ流れてゆく。このゲート抵抗２とプルダウン抵抗８に流れるサージ電流でゲート抵抗２及びプルダウン抵抗８に電圧降下が発生する。この電圧降下で出力段ＭＯＳＦＥＴ１のゲートが持上げられ、出力段ＭＯＳＦＥＴ１が導通する。本来、電源投入時（スイッチ１３を閉じて導通させたとき）に、ソレノイドバルブ１４が動作するような電流が出力段ＭＯＳＦＥＴ１を通して流れない設計になっている。そのため、電源投入時に出力段ＭＯＳＦＥＴ１が導通しソレノイドバルブ１４が動作するということは、駆動回路５００が誤動作しているということである。 The current flowing through the pull-down depletion MOS 7 is as small as several tens of μA, and the other surge current flows to the gate resistor 2 and the pull-down resistor 8. A voltage drop occurs in the gate resistor 2 and the pull-down resistor 8 due to the surge current flowing through the gate resistor 2 and the pull-down resistor 8. This voltage drop raises the gate of the output stage MOSFET 1 and the output stage MOSFET 1 becomes conductive. Originally, when the power is turned on (when the switch 13 is closed and turned on), a current that causes the solenoid valve 14 to operate does not flow through the output stage MOSFET 1. Therefore, when the power stage is turned on, the output stage MOSFET 1 is turned on and the solenoid valve 14 is operated, which means that the drive circuit 500 is malfunctioning.
また、特許文献１では、ＥＳＤのサージ電圧が出力トランジスタのコレクタ（もしくはドレイン）−ゲート間容量を介して出力トランジスタのゲートに入力されることにより生じる出力トランジスタの誤動作に対し、誤オン防止回路を構成するコンデンサ（寄生容量もしくは正規の容量）の一端を出力トランジスタのゲートに接続し、当該コンデンサを介してＥＳＤのサージ電圧が出力トランジスタのゲートに入力されたことを検出して誤動作を防止することが記載されている。すなわち、誤オン防止回路を構成する遮断用ＭＯＳＦＥＴのソース，ドレインを出力トランジスタのゲート，ＧＮＤにそれぞれ接続するとともに、遮断用ＭＯＳＦＥＴのゲートを前記のコンデンサの他端に接続する構成とすることにより、ＥＳＤのサージ電圧により出力トランジスタのゲートが急上昇したら遮断用ＭＯＳＦＥＴがオンするようにして出力トランジスタの誤オンを防止するのである。 Further, in Patent Document 1, an erroneous turn-on prevention circuit is provided for a malfunction of an output transistor caused by an ESD surge voltage being input to the gate of the output transistor via a collector (or drain) -gate capacitance of the output transistor. Connect one end of the capacitor (parasitic capacitance or regular capacitance) to the output transistor gate, and detect that ESD surge voltage is input to the output transistor gate through the capacitor to prevent malfunction. Is described. That is, by connecting the source and drain of the blocking MOSFET constituting the false ON prevention circuit to the gate and GND of the output transistor, respectively, and connecting the gate of the blocking MOSFET to the other end of the capacitor, If the gate of the output transistor suddenly rises due to the ESD surge voltage, the blocking MOSFET is turned on to prevent the output transistor from being erroneously turned on.
しかしながら特許文献１のこの構成によると、遮断用ＭＯＳＦＥＴがオンすると出力トランジスタのゲート電圧が急速に減少し、これに伴い遮断用ＭＯＳＦＥＴのゲート電圧も急速に減少し、遮断用ＭＯＳＦＥＴのゲート電圧が遮断用ＭＯＳＦＥＴのしきい値電圧に達すると遮断用ＭＯＳＦＥＴがオフして出力トランジスタのゲート電圧が下がらなくなる。出力トランジスタのゲート電圧は遮断用ＭＯＳＦＥＴのゲート電圧より高いので（遮断用ＭＯＳＦＥＴのゲート電圧は出力トランジスタのゲート電圧を前記コンデンサと遮断用ＭＯＳＦＥＴのゲート容量で分圧した値である。）、出力トランジスタのゲート電圧は遮断用ＭＯＳＦＥＴのしきい値電圧より高い電圧となる。従い、出力トランジスタのゲート電圧が中途半端なものになり、出力トランジスタが半オン状態となって誤動作が解消しきれなくなりうるという課題がある。 However, according to this configuration of Patent Document 1, when the blocking MOSFET is turned on, the gate voltage of the output transistor rapidly decreases, and accordingly, the gate voltage of the blocking MOSFET also decreases rapidly, and the gate voltage of the blocking MOSFET is blocked. When the threshold voltage of the power MOSFET is reached, the cutoff MOSFET is turned off and the gate voltage of the output transistor does not decrease. Since the gate voltage of the output transistor is higher than the gate voltage of the cutoff MOSFET (the gate voltage of the cutoff MOSFET is a value obtained by dividing the gate voltage of the output transistor by the gate capacitance of the capacitor and the cutoff MOSFET). The gate voltage is higher than the threshold voltage of the cutoff MOSFET. Accordingly, there is a problem that the gate voltage of the output transistor becomes halfway, and the output transistor becomes in a half-on state, and malfunctions cannot be completely eliminated.
この発明の目的は、前記課題を解決して、電源投入時に発生する出力トランジスタの半オン状態を含む誤動作を防止できる駆動回路およびそのパワー集積回路装置を提供することにある。 An object of the present invention is to solve the above-described problems and provide a drive circuit and a power integrated circuit device thereof that can prevent malfunction including a half-on state of an output transistor that occurs when power is turned on.
前記の目的を達成するために、特許請求の範囲の請求項１に記載の発明によれば、負荷を駆動する駆動回路において、基準電位に接続された第１の主端子及び負荷に接続される第２の主端子と制御端子を備えた出力段ＭＯＳデバイスと、該出力段ＭＯＳデバイスの前記制御端子を制御する制御手段と、前記出力段ＭＯＳデバイスの前記制御端子と一端が接続するゲート抵抗と、前記出力段ＭＯＳデバイスの前記制御端子と前記第１の主端子を短絡させることにより前記出力段ＭＯＳデバイスを遮断する誤オン防止ＭＯＳデバイスと、前記出力段ＭＯＳデバイスの前記第２の主端子に一端が接続する電圧変動検出用素子と、該電圧変動検出用素子の他端および前記誤オン防止ＭＯＳデバイスの制御端子に一端が接続するプルダウン抵抗と、前記出力段ＭＯＳデバイスの前記第２の主端子に接続する出力端子と、前記ゲート抵抗の他端に接続する入力端子と、前記出力段ＭＯＳデバイスの前記第１の主端子と前記プルダウン抵抗の他端が接続するＧＮＤ端子とを備えた構成とする。 In order to achieve the above object, according to the first aspect of the present invention, in the drive circuit for driving the load, the first main terminal connected to the reference potential and the load are connected. An output stage MOS device having a second main terminal and a control terminal; control means for controlling the control terminal of the output stage MOS device; a gate resistor connected at one end to the control terminal of the output stage MOS device; A false ON prevention MOS device that shuts off the output stage MOS device by short-circuiting the control terminal of the output stage MOS device and the first main terminal, and the second main terminal of the output stage MOS device. A voltage fluctuation detecting element having one end connected thereto, a pull-down resistor having one end connected to the other end of the voltage fluctuation detecting element and a control terminal of the erroneous ON prevention MOS device; An output terminal connected to the second main terminal of the power stage MOS device, an input terminal connected to the other end of the gate resistor, the first main terminal of the output stage MOS device, and the other end of the pull-down resistor Are connected to the GND terminal.
また、特許請求の範囲の請求項２記載の発明によれば、請求項１に記載の発明において、前記出力段ＭＯＳデバイスがＭＯＳＦＥＴであり、前記第２の主端子がドレイン端子であり、前記第１の主端子がソース端子であるとよい。 According to a second aspect of the present invention, in the first aspect of the present invention, the output stage MOS device is a MOSFET, the second main terminal is a drain terminal, and the first One main terminal may be a source terminal.
また、特許請求の範囲の請求項３記載の発明によれば、請求項１に記載の発明において、前記出力段ＭＯＳデバイスがＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）であり、前記第２の主端子がコレクタ端子であり、前記第１の主端子がエミッタ端子であるとよい。 According to a third aspect of the present invention, in the first aspect, the output stage MOS device is an IGBT (Insulated Gate Bipolar Transistor), and the second main terminal is a collector. It is preferable that the first main terminal is an emitter terminal.
また、特許請求の範囲の請求項４記載の発明によれば、請求項１または２に記載の発明において、前記制御手段が、前記入力端子に印加される入力電圧で駆動され、該入力電圧より低い電圧で動作する制御回路と、該制御回路の出力でオン・オフする遮断用ＭＯＳデバイスと、を備えるとよい。 According to the invention described in claim 4 of the scope of claims, in the invention described in claim 1 or 2, the control means is driven by an input voltage applied to the input terminal. A control circuit that operates at a low voltage and a cutoff MOS device that is turned on / off by the output of the control circuit may be provided.
また、特許請求の範囲の請求項５記載の発明によれば、請求項１〜４に記載の発明において、前記制御手段が、前記遮断用ＭＯＳデバイスと並列接続され、ゲートとソースが短絡されているデプレッションＭＯＳＦＥＴを備えるとよい。 Further, according to the invention described in claim 5, the control means is connected in parallel to the blocking MOS device, and the gate and the source are short-circuited. A depletion MOSFET may be provided.
また、特許請求の範囲の請求項６記載の発明によれば、請求項１に記載の発明において、前記電圧変動検出用素子がｐｎダイオードであり、前記電圧変動検出用素子の前記一端がカソードであり、前記電圧変動検出用素子の前記他端がアノードであるとよい。 According to a sixth aspect of the present invention, in the first aspect, the voltage fluctuation detecting element is a pn diode, and the one end of the voltage fluctuation detecting element is a cathode. It is preferable that the other end of the voltage fluctuation detecting element is an anode.
また、特許請求の範囲の請求項７記載の発明によれば、請求項１に記載の発明において、前記電圧変動検出用素子が、半導体基板上に形成されたＭＯＳコンデンサであり、前記電圧変動検出用素子の一端が前記半導体基板であり、前記電圧変動検出用素子の他端がＭＯＳコンデンサのポリシリコンを含む導電電極であるとよい。 According to a seventh aspect of the present invention, in the first aspect, the voltage fluctuation detecting element is a MOS capacitor formed on a semiconductor substrate, and the voltage fluctuation detection is performed. One end of the working element may be the semiconductor substrate, and the other end of the voltage variation detecting element may be a conductive electrode containing polysilicon of a MOS capacitor.
また、特許請求の範囲の請求項８記載の発明によれば、前記請求項１〜６のいずれか一項に記載された駆動回路を形成したパワー集積回路装置において、半導体基板の第１主面側に形成した第１導電型の第１半導体領域と、該第１半導体領域の表面層に形成した複数の第２導電型の第２半導体領域と、該第２半導体領域の表面層に形成した第１導電型の第３半導体領域と、前記複数の第２導電型の第２半導体領域のうちの１つの第２半導体領域内の前記第３半導体領域と前記１つの第２半導体領域に隣接した別の第２半導体領域内の前記第３半導体領域に挟まれた前記第１半導体領域及び第２導電型の第２半導体領域の表面上にゲート絶縁膜を介して形成されるゲート電極と、前記第３半導体領域と前記第２半導体領域に接続された第１主電極と、前記半導体基板の第２主面側に形成される第２主電極とを備える出力段ＭＯＳデバイスと、前記第１半導体領域の表面層に前記第２半導体領域と離して形成した第２導電型の第４半導体領域と、該第４半導体領域上に形成した第３主電極とを備える電圧変動検出用ダイオードと、前記第１半導体領域表面に前記第２半導体領域及び第４半導体領域と離して形成した少なくとも１つの第５領域内に形成した制御回路および遮断用ＭＯＳデバイスと抵抗とで構成される制御手段を具備する構成とする。 According to an eighth aspect of the present invention, in the power integrated circuit device in which the drive circuit according to any one of the first to sixth aspects is formed, the first main surface of the semiconductor substrate is formed. A first conductivity type first semiconductor region formed on the side, a plurality of second conductivity type second semiconductor regions formed in a surface layer of the first semiconductor region, and a surface layer of the second semiconductor region Adjacent to the third semiconductor region and the one second semiconductor region in the second semiconductor region of the first conductivity type third semiconductor region and one of the plurality of second conductivity type second semiconductor regions. A gate electrode formed on a surface of the first semiconductor region and the second conductivity type second semiconductor region sandwiched between the third semiconductor regions in another second semiconductor region via a gate insulating film; A first main power connected to the third semiconductor region and the second semiconductor region And an output stage MOS device comprising a second main electrode formed on the second main surface side of the semiconductor substrate, and a second conductivity formed on the surface layer of the first semiconductor region apart from the second semiconductor region. A voltage fluctuation detecting diode comprising a fourth semiconductor region of a type and a third main electrode formed on the fourth semiconductor region; and spaced apart from the second and fourth semiconductor regions on the surface of the first semiconductor region And a control means formed of at least one fifth region formed by the control circuit, the MOS device for blocking, and a resistor.
また、特許請求の範囲の請求項９記載の発明によれば、前記請求項１〜請求項５もしくは請求項７のいずれか一項に記載された駆動回路を形成したパワー集積回路装置において、半導体基板の第１主面側に形成した第１導電型の第１半導体領域と、該第１半導体領域の表面層に形成した複数の第２導電型の第２半導体領域と、該第２半導体領域の表面層に形成した第１導電型の第３半導体領域と、前記複数の第２導電型の第２半導体領域のうちの１つの第２半導体領域内の前記第３半導体領域と前記１つの第２半導体領域に隣接した別の第２半導体領域内の前記第３半導体領域とに挟まれた前記第１半導体領域及び第２導電型の第２半導体領域の表面上にゲート絶縁膜を介して形成されるゲート電極と、前記第３半導体領域と前記第２半導体領域に接続した第１主電極と、前記半導体基板の第２主面側に形成される第２主電極とを備える出力段ＭＯＳデバイスと、前記第１半導体領域上に形成されたコンデンサ用絶縁層と、該コンデンサ用絶縁層上に形成されたコンデンサ電極とを備える電圧変動検出用コンデンサと、前記半導体基板に形成した制御回路および遮断用ＭＯＳデバイスと抵抗とで構成される制御手段と、を具備する構成とする。 According to a ninth aspect of the present invention, in a power integrated circuit device in which the drive circuit according to any one of the first to fifth aspects or the seventh aspect is formed, a semiconductor A first conductive type first semiconductor region formed on the first main surface side of the substrate, a plurality of second conductive type second semiconductor regions formed in a surface layer of the first semiconductor region, and the second semiconductor region A third semiconductor region of the first conductivity type formed in the surface layer of the first semiconductor region, the third semiconductor region in one second semiconductor region of the second semiconductor regions of the second conductivity type, and the one of the first semiconductor regions. Formed on the surface of the first semiconductor region and the second conductivity type second semiconductor region sandwiched between the third semiconductor regions in another second semiconductor region adjacent to the two semiconductor regions via a gate insulating film Gate electrode, the third semiconductor region and the second semiconductor An output-stage MOS device comprising a first main electrode connected to the region and a second main electrode formed on the second main surface side of the semiconductor substrate; and an insulating layer for a capacitor formed on the first semiconductor region And a voltage fluctuation detecting capacitor comprising a capacitor electrode formed on the capacitor insulating layer, and a control means comprising a control circuit, a breaking MOS device and a resistor formed on the semiconductor substrate. The configuration is as follows.
また、特許請求の範囲の請求項１０記載の発明によれば、請求項６または７に記載の発明において、前記半導体基板がシリコンもしくはＳｉＣを含むワイドギャップ基板であるとよい。 According to the invention described in claim 10 of the claims, in the invention described in claim 6 or 7, the semiconductor substrate may be a wide gap substrate containing silicon or SiC.
この発明によれば、電源投入時に急峻なｄＶ／ｄｔの電圧がインダクタンス負荷と出力段パワーデバイスに印加された場合、出力段パワーＭＯＳＦＥＴがオフ状態を維持する回路を駆動回路に追加することで、電源投入時の誤動作を防止できる駆動回路およびそのパワー集積回路装置を提供することができる。 According to the present invention, when a steep dV / dt voltage is applied to the inductance load and the output stage power device when the power is turned on, a circuit that maintains the output stage power MOSFET in the off state is added to the drive circuit. It is possible to provide a drive circuit and its power integrated circuit device that can prevent malfunction when power is turned on.
実施の形態を以下の実施例で説明する。従来と同一部位には同一の符号を付した。また、実施例２および実施例３では、第１導電型をｎ型、第２導電型をｐ型としたが逆の場合もある。
＜実施例１＞
図１は、この発明の第１実施例の駆動回路１００の回路図である。図１の駆動回路１００は、図７の駆動回路５００に、ｄＶ／ｄｔ検出用ダイオード１８、誤オン防止ＭＯＳＦＥＴ１５、放電抵抗１６およびゲート保護ツェナーダイオード１７で構成される補助制御回路３ａを追加した回路である。ここで、ｄＶ／ｄｔ検出用ダイオード１８はサージ電圧などによる急峻なｄＶ／ｄｔ（電圧変化）を検出する素子である。
Embodiments will be described in the following examples. The same parts as those in the prior art are denoted by the same reference numerals. In the second and third embodiments, the first conductivity type is n-type and the second conductivity type is p-type.
<Example 1>
FIG. 1 is a circuit diagram of a drive circuit 100 according to the first embodiment of the present invention. The drive circuit 100 of FIG. 1 is a circuit obtained by adding an auxiliary control circuit 3a including a dV / dt detection diode 18, an erroneous ON prevention MOSFET 15, a discharge resistor 16 and a gate protection Zener diode 17 to the drive circuit 500 of FIG. It is. Here, the dV / dt detection diode 18 is an element that detects steep dV / dt (voltage change) due to a surge voltage or the like.
この駆動回路１００は、出力段ＭＯＳＦＥＴ１と、ゲート抵抗２と、制御回路３を備える。また遮断用ＭＯＳＦＥＴ４と、ダイナミッククランプダイオード５と、逆流防止ダイオード６を備える。ダイナミッククランプダイオード５は一つのツェナーダイオードもしくは直列接続された複数のツェナーダイオードにより構成されている（図１は、直列接続された複数のツェナーダイオードの場合を示している）。さらにプルダウンデプレッションＭＯＳＦＥＴ７と、入力プルダウン抵抗８と、ＧＮＤ（接地）端子９、入力端子１０および出力端子１１を備える。 The drive circuit 100 includes an output stage MOSFET 1, a gate resistor 2, and a control circuit 3. Further, it includes a cutoff MOSFET 4, a dynamic clamp diode 5, and a backflow prevention diode 6. The dynamic clamp diode 5 is composed of one Zener diode or a plurality of Zener diodes connected in series (FIG. 1 shows the case of a plurality of Zener diodes connected in series). Furthermore, a pull-down depletion MOSFET 7, an input pull-down resistor 8, a GND (ground) terminal 9, an input terminal 10 and an output terminal 11 are provided.
入力端子１０には入力プルダウン抵抗８の一端と、制御回路３の高電位側と、ゲート抵抗２の一端が接続する。ゲート抵抗２の他端には遮断用ＭＯＳＦＥＴ４のドレインと、プルダウンデプレッションＭＯＳ７のドレインと、逆流防止ダイオード６のカソードおよび出力段ＭＯＳＦＥＴ１のゲートが接続する。また制御回路３の出力側に遮断用ＭＯＳＦＥＴ４のゲートが接続する。 One end of the input pull-down resistor 8, the high potential side of the control circuit 3, and one end of the gate resistor 2 are connected to the input terminal 10. The other end of the gate resistor 2 is connected to the drain of the blocking MOSFET 4, the drain of the pull-down depletion MOS 7, the cathode of the backflow prevention diode 6 and the gate of the output stage MOSFET 1. The gate of the blocking MOSFET 4 is connected to the output side of the control circuit 3.
出力端子１１には出力段ＭＯＳＦＥＴ１のドレインとダイナミッククランプダイオード５のカソードが接続し、ダイナミッククランプダイオード５のアノードと逆流防止ダイオードのアノードとが接続する。 The drain of the output stage MOSFET 1 and the cathode of the dynamic clamp diode 5 are connected to the output terminal 11, and the anode of the dynamic clamp diode 5 and the anode of the backflow prevention diode are connected.
ＧＮＤ端子には、出力段ＭＯＳＦＥＴ１のソースと、プルダウンデプレッションＭＯＳ７のソースと、遮断用ＭＯＳＦＥＴ４のソースと、制御回路３の低電位側および入力プルダウン抵抗８の他端が接続する。 The GND terminal is connected to the source of the output stage MOSFET 1, the source of the pull-down depletion MOS 7, the source of the blocking MOSFET 4, the low potential side of the control circuit 3 and the other end of the input pull-down resistor 8.
さらに、出力端子１１にカソードが接続するｄＶ／ｄｔ検出用ダイオード１８と、ｄＶ／ｄｔ検出用ダイオード１８のアノードと一端が接続する放電抵抗１６およびカソードが接続するゲート保護ツェナーダイオード１７、および出力段ＭＯＳＦＥＴ１のゲートとＧＮＤ端子にドレインとソースがそれぞれ接続される誤オン防止ＭＯＳＦＥＴ１５とを備える。前記の放電抵抗１６の一端，ゲート保護ツェナーダイオード１７のカソードおよびｄＶ／ｄｔ検出用ダイオード１８のアノードは誤オン防止ＭＯＳＦＥＴ１５のゲートに接続される。前記の放電抵抗１６の他端およびゲート保護ツェナーダイオード１７のアノードはＧＮＤ端子９に接続する。前記のように、ｄＶ／ｄｔ検出用ダイオード１８、誤オン防止ＭＯＳＦＥＴ１５、放電抵抗１６およびゲート保護ツェナーダイオード１７は補助制御回路３ａを構成する。 Furthermore, a dV / dt detection diode 18 whose cathode is connected to the output terminal 11, a discharge resistor 16 whose anode and one end are connected to the anode of the dV / dt detection diode 18, a gate protection Zener diode 17 whose cathode is connected, and an output stage A false ON prevention MOSFET 15 having a drain and a source connected to the gate and the GND terminal of the MOSFET 1 is provided. One end of the discharge resistor 16, the cathode of the gate protection Zener diode 17, and the anode of the dV / dt detection diode 18 are connected to the gate of the erroneous ON prevention MOSFET 15. The other end of the discharge resistor 16 and the anode of the gate protection Zener diode 17 are connected to the GND terminal 9. As described above, the dV / dt detection diode 18, the erroneous ON prevention MOSFET 15, the discharge resistor 16, and the gate protection Zener diode 17 constitute the auxiliary control circuit 3a.
図１において、出力段ＭＯＳＦＥＴ１をオフ（遮断）させた状態で、スイッチ１３を導通させることにより出力段ＭＯＳＦＥＴ１のドレインに急峻なｄＶ／ｄｔを有する電圧が印加される。この急峻なｄＶ／ｄｔを有する電圧はｄＶ／ｄｔ検出用ダイオード１８のカソードに印加され、これによりｄＶ／ｄｔ検出用ダイオード１８の接合容量１８ａ（図１には図示せず）を介して電流Ｉｄｉｓ（変位電流）が流れる。 In FIG. 1, a voltage having a steep dV / dt is applied to the drain of the output stage MOSFET 1 by turning on the switch 13 with the output stage MOSFET 1 turned off (cut off). The voltage having the steep dV / dt is applied to the cathode of the dV / dt detection diode 18, thereby causing the current Idis through the junction capacitance 18 a (not shown in FIG. 1) of the dV / dt detection diode 18. (Displacement current) flows.
この電流Ｉｄｉｓにより放電抵抗１６に電圧降下が発生して誤オン防止ＭＯＳＦＥＴ１５のゲートを持ち上げ、誤オン防止ＭＯＳＦＥＴ１５を導通させる。このため、急峻なｄＶ／ｄｔを有する電圧により出力段ＭＯＳＦＥＴ１のドレイン−ゲート間容量２０を介して流れる電流はゲート抵抗２へは流れず、大部分の電流は誤オン防止ＭＯＳＦＥＴ１５を介してＧＮＤ端子に流れる。 This current Idis causes a voltage drop in the discharge resistor 16 to raise the gate of the erroneous ON prevention MOSFET 15 and make the erroneous ON prevention MOSFET 15 conductive. For this reason, a current flowing through the drain-gate capacitance 20 of the output stage MOSFET 1 due to a voltage having a steep dV / dt does not flow to the gate resistor 2, and most of the current flows to the GND terminal via the false ON prevention MOSFET 15. Flowing into.
そのため、ゲート抵抗２による電圧降下が低下し、出力段ＭＯＳＦＥＴ１のゲートの持上りが押さえられ、出力段ＭＯＳＦＥＴ１が誤オン（誤動作）することが防止される。
誤オン防止ＭＯＳＦＥＴ１５のゲート容量をｄＶ／ｄｔ検出用ダイオード１８の接合容量より小さくすることにより、誤オン防止ＭＯＳＦＥＴ１５のゲートに印加される電圧の立ち上がりが早まり、誤オン防止ＭＯＳＦＥＴ１５を十分にオンさせることができる。
Therefore, the voltage drop due to the gate resistor 2 is reduced, the lift of the gate of the output stage MOSFET 1 is suppressed, and the output stage MOSFET 1 is prevented from being erroneously turned on (malfunction).
By making the gate capacitance of the erroneous ON prevention MOSFET 15 smaller than the junction capacitance of the dV / dt detection diode 18, the rise of the voltage applied to the gate of the erroneous ON prevention MOSFET 15 is accelerated, and the erroneous ON prevention MOSFET 15 is sufficiently turned on. Can do.
また、誤オン防止ＭＯＳＦＥＴ１５のゲートしきい値電圧ＶｔｈｏをｄＶ／ｄｔ検出用ダイオード１８のゲートしきい値電圧Ｖｔｈより小さくすることにより、出力段ＭＯＳＦＥＴ１より誤オン防止ＭＯＳＦＥＴ１５を早く確実にをオンさせることができる。 Further, by making the gate threshold voltage Vtho of the erroneous ON prevention MOSFET 15 smaller than the gate threshold voltage Vth of the dV / dt detection diode 18, the erroneous ON prevention MOSFET 15 can be turned on more quickly and reliably than the output stage MOSFET 1. Can do.
また、出力段ＭＯＳＦＥＴ１のドレイン電圧に基づき誤オン防止ＭＯＳＦＥＴ１５のオン・オフを制御していて、出力段ＭＯＳＦＥＴ１のゲート電圧は出力段ＭＯＳＦＥＴ１のドレイン電圧より低い（出力段ＭＯＳＦＥＴ１のゲート電圧は、出力段ＭＯＳＦＥＴ１のドレイン電圧を、出力段ＭＯＳＦＥＴ１のドレイン−ゲート間容量２０と出力段ＭＯＳＦＥＴ１のゲート容量とで分圧した値である。）ので、出力段ＭＯＳＦＥＴ１のゲート電圧を充分下げることができ、半オン状態も防止できる。 Further, the ON / OFF of the erroneous ON prevention MOSFET 15 is controlled based on the drain voltage of the output stage MOSFET 1, and the gate voltage of the output stage MOSFET 1 is lower than the drain voltage of the output stage MOSFET 1 (the gate voltage of the output stage MOSFET 1 is the output stage). Since the drain voltage of the MOSFET 1 is divided by the drain-gate capacitance 20 of the output stage MOSFET 1 and the gate capacitance of the output stage MOSFET 1), the gate voltage of the output stage MOSFET 1 can be sufficiently lowered, and the half-on A state can also be prevented.
尚、前記プルダウンデプレッションＭＯＳ７は、誤オン防止ＭＯＳＦＥＴ１５を付加したことで、削除する場合もある。また、出力段素子はＭＯＳＦＥＴ（ＭＯＳＦＥＴ１）で説明したがＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）の場合もある。
＜実施例２＞
図２は、この発明の第２実施例であるパワー集積回路装置２００の要部断面図である。このパワー集積回路装置２００は図１の駆動回路１００が集積回路として形成されている。図２は、図１の駆動回路１００を構成する出力段ＭＯＳＦＥＴ１とｄＶ／ｄｔ検出用ダイオード１８の要部断面図を示すものである。また、図２には補助制御回路３ａを構成する各素子も示されている。
The pull-down depletion MOS 7 may be deleted due to the addition of the erroneous ON prevention MOSFET 15. The output stage element has been described as a MOSFET (MOSFET 1), but may be an IGBT (insulated gate bipolar transistor).
<Example 2>
FIG. 2 is a cross-sectional view of a main part of a power integrated circuit device 200 according to the second embodiment of the present invention. In this power integrated circuit device 200, the drive circuit 100 of FIG. 1 is formed as an integrated circuit. FIG. 2 is a cross-sectional view of the main part of the output stage MOSFET 1 and the dV / dt detection diode 18 constituting the drive circuit 100 of FIG. FIG. 2 also shows each element constituting the auxiliary control circuit 3a.
図２において、出力段ＭＯＳＦＥＴ１は、ｎ+基板２２上に形成されたｎ-層２３の表面に形成されたｐベース領域２４と、その表面に形成されたｎ+ソース領域２５を備えている。さらに、ｎ+ソース領域２５及びｎ-層２３の間に挟まれたｐベース領域２４の表面にゲート酸化膜２６を介して形成されたゲート電極１９と、ｐベース領域２４とｎ+ソース領域２５に接続されたソース電極２１を備えている。ｎ-層２３およびｎ+基板２２は、出力段ＭＯＳＦＥＴ１のドレイン領域とｄＶ／ｄｔ検出用ダイオード１８のカソード領域を兼ねた共通領域となっている。 In FIG. 2, the output stage MOSFET 1 includes a p base region 24 formed on the surface of an n − layer 23 formed on an n + substrate 22 and an n + source region 25 formed on the surface thereof. Further, the gate electrode 19 formed on the surface of the p base region 24 sandwiched between the n + source region 25 and the n − layer 23 via the gate oxide film 26, the p base region 24, and the n + source region 25. A source electrode 21 connected to is provided. The n − layer 23 and the n + substrate 22 serve as a common region serving as both the drain region of the output stage MOSFET 1 and the cathode region of the dV / dt detection diode 18.
一方、ｄＶ／ｄｔ検出用ダイオード１８は、出力段ＭＯＳＦＥＴ１と共通のｎ-層２３の表面に形成されたｐアノード領域２７とｐアノード領域２７に接続されたアノード電極２８を備えている。 On the other hand, the dV / dt detection diode 18 includes a p anode region 27 formed on the surface of the n − layer 23 common to the output stage MOSFET 1 and an anode electrode 28 connected to the p anode region 27.
また、半導体基板５１に形成される誤オン防止ＭＯＳＦＥＴ１５およびゲート保護ツェナーダイオード１７と、半導体基板５１上に絶縁膜を介して、例えばポリシリコンで形成される放電抵抗１６を備えている。 Further, an erroneous ON prevention MOSFET 15 and a gate protection Zener diode 17 formed on the semiconductor substrate 51, and a discharge resistor 16 formed of, for example, polysilicon via an insulating film on the semiconductor substrate 51 are provided.
また、半導体基板５１に形成される図示しない制御回路３と、遮断用ＭＯＳＦＥＴ４と、プルダウンデプレッションＭＯＳ７を備えている。
また、図２には図示しないが、半導体基板５１上に絶縁膜を介して、例えばポリシリコンで形成されたゲート抵抗２と、ダイナミッククランプダイオード５と、逆流防止ダイオードおよび入力プルダウン抵抗８を備えている。尚、図において、Ｇは出力段ＭＯＳＦＥＴ１のゲート端子、Ｄは出力段ＭＯＳＦＥＴ１のドレイン端子、Ｓは出力段ＭＯＳＦＥＴ１のソース端子を示す。
Further, a control circuit 3 (not shown) formed on the semiconductor substrate 51, a blocking MOSFET 4 and a pull-down depletion MOS 7 are provided.
Although not shown in FIG. 2, a gate resistor 2 made of, for example, polysilicon, a dynamic clamp diode 5, a backflow prevention diode and an input pull-down resistor 8 are provided on the semiconductor substrate 51 via an insulating film. Yes. In the figure, G represents the gate terminal of the output stage MOSFET 1, D represents the drain terminal of the output stage MOSFET 1, and S represents the source terminal of the output stage MOSFET 1.
前記のｐアノード領域２７はｐベース領域２４と共通の拡散で形成することが可能である。そのため、図１の駆動回路１００は、従来の駆動回路５００を製造する工程に新たな工程を追加することなく形成することができる。 The p anode region 27 can be formed by diffusion common to the p base region 24. Therefore, the drive circuit 100 of FIG. 1 can be formed without adding a new process to the process of manufacturing the conventional drive circuit 500.
図３は、図２のパワー集積回路装置２００の要部平面図であり、同図（ａ）はｄＶ／ｄｔ検出用ダイオード１８が制御回路３を含む回路部３２と出力段ＭＯＳＦＥＴ１に隣接して形成された図、同図（ｂ）はｄＶ／ｄｔ検出用ダイオード１８が出力段ＭＯＳＦＥＴ１を取り囲んで形成された図である。 FIG. 3 is a plan view of the main part of the power integrated circuit device 200 of FIG. 2. FIG. 3A shows the dV / dt detection diode 18 adjacent to the circuit part 32 including the control circuit 3 and the output stage MOSFET 1. FIG. 5B is a diagram in which the dV / dt detection diode 18 is formed surrounding the output stage MOSFET 1.
図３（ａ）および図３（ｂ）において、耐圧構造部３１は半導体チップ３４の外周部に形成され、出力段ＭＯＳＦＥＴ１、ｄＶ／ｄｔ検出用ダイオード１８および制御回路３を含む回路部３２を取り囲んでいる。図３（ｂ）のような配置にすることで、図３（ａ）より面積効率を高めることができる。 3A and 3B, the breakdown voltage structure 31 is formed on the outer periphery of the semiconductor chip 34 and surrounds the circuit section 32 including the output stage MOSFET 1, the dV / dt detection diode 18, and the control circuit 3. It is out. By arranging as shown in FIG. 3B, the area efficiency can be improved as compared with FIG.
図４は、図３（ｂ）のＸ−Ｘ線で切断した耐圧構造部３１の要部断面図である。耐圧構造部３１は、ｐアノード領域２７、ｐ+領域２４ａ（ｎ+領域の場合もある）、ｎ-領域２３上に形成されるフィールド酸化膜２９で構成される。
＜実施例３＞
図５は、この発明の第３実施例の駆動回路３００の回路図である。図１と異なる点は、ｄＶ／ｄｔ検出用ダイオード１８の代わりに、ｄＶ／ｄｔ検出用コンデンサ３０が接続されている点である。ｄＶ／ｄｔ検出用コンデンサ３０はｄＶ／ｄｔ検出用ダイオード１８と同様急峻なｄＶ／ｄｔの電圧を検出し、誤オン防止ＭＯＳＦＥＴ１５をオンさせることにより、出力段ＭＯＳＦＥＴ１の誤オンを防止する。
＜実施例４＞
図６は、この発明の第４実施例のパワー集積回路装置４００の要部断面図である。図６は、図５の駆動回路３００を構成する出力段ＭＯＳＦＥＴ１とｄＶ／ｄｔ検出コンデンサ３０の要部断面図である。このパワー集積回路装置４００は、図５の駆動回路３００が形成されている。
FIG. 4 is a cross-sectional view of the main part of the pressure-resistant structure section 31 cut along line XX in FIG. The breakdown voltage structure 31 includes a p anode region 27, a p + region 24 a (which may be an n + region), and a field oxide film 29 formed on the n − region 23.
<Example 3>
FIG. 5 is a circuit diagram of a drive circuit 300 according to the third embodiment of the present invention. The difference from FIG. 1 is that a dV / dt detection capacitor 30 is connected instead of the dV / dt detection diode 18. The dV / dt detection capacitor 30 detects a steep dV / dt voltage, similar to the dV / dt detection diode 18, and turns on the erroneous ON prevention MOSFET 15, thereby preventing the output stage MOSFET 1 from being erroneously turned ON.
<Example 4>
FIG. 6 is a cross-sectional view of a main part of a power integrated circuit device 400 according to the fourth embodiment of the present invention. FIG. 6 is a cross-sectional view of main parts of the output stage MOSFET 1 and the dV / dt detection capacitor 30 constituting the drive circuit 300 of FIG. The power integrated circuit device 400 includes the drive circuit 300 shown in FIG.
ｄＶ／ｄｔ検出用コンデンサ３０は、ＭＯＳゲート構造と同様な構造をしており、ポリシリコン電極４０と酸化膜４１およびｎ-領域２３を備えている。このｄＶ／ｄｔ検出用コンデンサ３０を構成する領域にはｎ+ソース領域２５が無いためＭＯＳＦＥＴは形成されないが、ｐ＋領域２４ｂは備えている。このｐ＋領域２４ｂはｄＶ／ｄｔ検出用コンデンサ３０の端部の電界を緩和するために設けるている。このｄＶ／ｄｔ検出用コンデンサ３０の構造は出力段ＭＯＳＦＥＴ１のゲート構造と同じ構造をしている。 The dV / dt detection capacitor 30 has a structure similar to a MOS gate structure, and includes a polysilicon electrode 40, an oxide film 41, and an n − region 23. Since there is no n + source region 25 in the region constituting the dV / dt detection capacitor 30, no MOSFET is formed, but the p + region 24b is provided. The p + region 24b is provided for relaxing the electric field at the end of the dV / dt detection capacitor 30. The dV / dt detection capacitor 30 has the same structure as the gate structure of the output stage MOSFET 1.
そのため、出力段ＭＯＳＦＥＴ１と同一共通の工程で形成することができるので、新規の工程を追加することなくこの駆動回路３００を形成することができる。
また、実施例４においてもｄＶ／ｄｔ検出コンデンサ３０を構成するポリシリコン電極４０、酸化膜４１、ｐ＋領域２４ｂなどは出力段ＭＯＳＦＥＴ１と同一共通の工程で形成することができるので、新規の工程を追加することなくこの駆動回路を形成することができる。
Therefore, since it can be formed by the same process as that of the output stage MOSFET 1, the drive circuit 300 can be formed without adding a new process.
Also in the fourth embodiment, since the polysilicon electrode 40, the oxide film 41, the p + region 24b, etc. constituting the dV / dt detection capacitor 30 can be formed in the same process as the output stage MOSFET 1, a new process is performed. This drive circuit can be formed without adding.
また、図６のパワー集積回路装置４００の要部平面図は、図３の要部平面図と同じであり、図３と異なるのは、ｄＶ／ｄｔ検出用ダイオード１８がｄＶ／ｄｔ検出用コンデンサ３０に代わる点である。 6 is the same as the plan view of the main part of FIG. 3, except that the dV / dt detection diode 18 is a dV / dt detection capacitor. This is an alternative to 30.
また、前記実施例２および実施例４で用いた半導体基板はシリコン基板であるが、ＳｉＣやＧａＮなどのワイドギャップ基板を用いても勿論よい。 The semiconductor substrate used in the second and fourth embodiments is a silicon substrate, but a wide gap substrate such as SiC or GaN may naturally be used.
１ 出力段ＭＯＳＦＥＴ
２ ゲート抵抗
３ 制御回路
３ａ 補助制御回路
４ 遮断用ＭＯＳＦＥＴ
５ ダイナミッククランプダイオード
６ 逆流防止ダイオード
７ プルダウンデプレッションＭＯＳ
８ 入力プルダウン抵抗
９ ＧＮＤ端子
１０ 入力端子
１１ 出力端子
１２ 主電源
１３ スイッチ
１４ ソレノイドバルブ（インダクタンス負荷）
１５ 誤オン防止ＭＯＳＦＥＴ
１６ 放電抵抗
１７ ゲート保護ツェナーダイオード
１８ ｄＶ／ｄｔ検出用ダイオード
１９ ゲート電極
２０ 出力段ＭＯＳＦＥＴ１のドレインーゲート間容量
２１ ソース電極
２２ ｎ+基板
２３ ｎ-層
２４ ｐベース領域
２４ａ ｐ+領域（またはｎ+領域）
２４ｂ ｐ+領域
２５ ｎ+ソース領域
２６ ゲート酸化膜
２７ ｐアノード領域
２８ アノード電極
２９ フィールド酸化膜
３０ ｄＶ／ｄｔ検出用コンデンサ
３１ 耐圧構造部
３２ 回路部
４０ ポリシリコン電極
４１ 酸化膜
５１ 半導体基板
１００，３００，５００ 駆動回路
２００，４００ パワー集積回路装置
Ｇ 出力段ＭＯＳＦＥＴのゲート端子
Ｄ 出力段ＭＯＳＦＥＴのドレイン端子
Ｓ 出力段ＭＯＳＦＥＴのソース端子
1 Output MOSFET
2 Gate resistance 3 Control circuit 3a Auxiliary control circuit 4 Breaking MOSFET
5 Dynamic clamp diode 6 Backflow prevention diode 7 Pull-down depletion MOS
8 Input pull-down resistor 9 GND terminal 10 Input terminal 11 Output terminal 12 Main power supply 13 Switch 14 Solenoid valve (inductance load)
15 False ON prevention MOSFET
16 discharge resistance 17 gate protection Zener diode 18 dV / dt detection diode 19 gate electrode 20 drain-gate capacitance of output stage MOSFET 1 21 source electrode 22 n + substrate 23 n − layer 24 p base region 24a p + region (or n + Area)
24b p + region 25 n + source region 26 gate oxide film 27 p anode region 28 anode electrode 29 field oxide film 30 dV / dt detection capacitor 31 breakdown voltage structure portion 32 circuit portion 40 polysilicon electrode 41 oxide film 51 semiconductor substrate 100, 300,500 Drive circuit 200,400 Power integrated circuit device G Gate terminal of output stage MOSFET D Drain terminal of output stage MOSFET S Source terminal of output stage MOSFET
Claims (10)
半導体基板の第１主面側に形成した第１導電型の第１半導体領域と、該第１半導体領域の表面層に形成した複数の第２導電型の第２半導体領域と、該第２半導体領域の表面層に形成した第１導電型の第３半導体領域と、前記複数の第２導電型の第２半導体領域のうちの１つの第２半導体領域内の前記第３半導体領域と前記１つの第２半導体領域に隣接した別の第２半導体領域内の前記第３半導体領域に挟まれた前記第１半導体領域及び第２導電型の第２半導体領域の表面上にゲート絶縁膜を介して形成されるゲート電極と、前記第３半導体領域と前記第２半導体領域に接続された第１主電極と、前記半導体基板の第２主面側に形成される第２主電極とを備える出力段ＭＯＳデバイスと、
前記第１半導体領域の表面層に前記第２半導体領域と離して形成した第２導電型の第４半導体領域と、該第４半導体領域上に形成した第３主電極とを備える電圧変動検出用ダイオードと、
前記第１半導体領域表面に前記第２半導体領域及び第４半導体領域と離して形成した少なくとも１つの第５領域内に形成した制御回路および遮断用ＭＯＳデバイスと抵抗とで構成される制御手段を具備することを特徴とするパワー集積回路装置。 In the power integrated circuit device in which the drive circuit according to any one of claims 1 to 6 is formed,
A first conductive type first semiconductor region formed on the first main surface side of the semiconductor substrate, a plurality of second conductive type second semiconductor regions formed in a surface layer of the first semiconductor region, and the second semiconductor A third semiconductor region of a first conductivity type formed in a surface layer of the region; a third semiconductor region in one second semiconductor region of the plurality of second semiconductor regions of the second conductivity type; Formed on the surface of the first semiconductor region and the second conductivity type second semiconductor region sandwiched between the third semiconductor regions in another second semiconductor region adjacent to the second semiconductor region via a gate insulating film Output stage MOS comprising: a gate electrode to be formed; a first main electrode connected to the third semiconductor region and the second semiconductor region; and a second main electrode formed on the second main surface side of the semiconductor substrate The device,
For voltage fluctuation detection, comprising: a fourth semiconductor region of a second conductivity type formed on the surface layer of the first semiconductor region apart from the second semiconductor region; and a third main electrode formed on the fourth semiconductor region. A diode,
Control means comprising a control circuit formed in at least one fifth region formed on the surface of the first semiconductor region apart from the second semiconductor region and the fourth semiconductor region, and a blocking MOS device and a resistor. A power integrated circuit device.
半導体基板の第１主面側に形成した第１導電型の第１半導体領域と、該第１半導体領域の表面層に形成した複数の第２導電型の第２半導体領域と、該第２半導体領域の表面層に形成した第１導電型の第３半導体領域と、前記複数の第２導電型の第２半導体領域のうちの１つの第２半導体領域内の前記第３半導体領域と前記１つの第２半導体領域に隣接した別の第２半導体領域内の前記第３半導体領域とに挟まれた前記第１半導体領域及び第２導電型の第２半導体領域の表面上にゲート絶縁膜を介して形成されるゲート電極と、前記第３半導体領域と前記第２半導体領域に接続した第１主電極と、前記半導体基板の第２主面側に形成される第２主電極とを備える出力段ＭＯＳデバイスと、
前記第１半導体領域上に形成されたコンデンサ用絶縁層と、該コンデンサ用絶縁層上に形成されたコンデンサ電極とを備える電圧変動検出用コンデンサと、
前記半導体基板に形成した制御回路および遮断用ＭＯＳデバイスと抵抗とで構成される制御手段と、
を具備することを特徴とするパワー集積回路装置。 In the power integrated circuit device in which the drive circuit according to any one of claims 1 to 5 or claim 7 is formed,
A first conductive type first semiconductor region formed on the first main surface side of the semiconductor substrate, a plurality of second conductive type second semiconductor regions formed in a surface layer of the first semiconductor region, and the second semiconductor A third semiconductor region of a first conductivity type formed in a surface layer of the region; a third semiconductor region in one second semiconductor region of the plurality of second semiconductor regions of the second conductivity type; A gate insulating film is interposed on the surface of the first semiconductor region and the second conductivity type second semiconductor region sandwiched between the third semiconductor region in another second semiconductor region adjacent to the second semiconductor region. An output stage MOS comprising a gate electrode to be formed, a first main electrode connected to the third semiconductor region and the second semiconductor region, and a second main electrode formed on the second main surface side of the semiconductor substrate The device,
A capacitor for voltage fluctuation detection comprising a capacitor insulating layer formed on the first semiconductor region, and a capacitor electrode formed on the capacitor insulating layer;
Control means comprising a control circuit and a MOS device for blocking formed on the semiconductor substrate and a resistor;
A power integrated circuit device comprising:
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