JP2011176091A - Protective circuit for semiconductor element - Google Patents
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Abstract
Description
この発明は、半導体素子の保護回路、特に、出力トランジスタとして用いられる横方向二重拡散MOSトランジスタ(LDMOS:Lateral Diffused Metal Oxide Semiconductor)を保護する回路に関する。 The present invention relates to a protection circuit for a semiconductor device, and more particularly to a circuit for protecting a lateral double diffused MOS transistor (LDMOS) used as an output transistor.
図7を参照して、電源電圧が10V以上であるような回路でも使用可能な高耐圧MOS(HVMOS)について説明する。図7は、HVMOSを説明するための概略図であって、主要部の切断端面を示している。 With reference to FIG. 7, a description will be given of a high voltage MOS (HVMOS) that can be used even in a circuit having a power supply voltage of 10 V or more. FIG. 7 is a schematic diagram for explaining the HVMOS, and shows a cut end face of a main part.
P型のシリコン基板20上にN型埋込層25が形成され、N型埋込層25が形成されたシリコン基板20上に、N型エピタキシャル層30が形成されている。N型エピタキシャル層30には、P型ウェル32が形成されている。P型ウェル32上には、フィールド酸化膜40が形成されていて、ゲート領域42、ドレイン領域44及びソース領域46を規定している。
An N-type buried
ゲート領域42では、N型エピタキシャル層30上に、ゲート酸化膜52及びゲート電極54が順次に形成されている。
In the
ドレイン領域44及びソース領域46では、N型の拡散層34及び36が形成されている。また、ゲート領域42とドレイン領域44の間、及び、ゲート領域42とソース領域46の間の、フィールド酸化膜40の下には、ドレイン領域44の拡散層(ドレイン)34の電界緩和のために、N型の低濃度拡散層35及び37が形成されている。
In the
HVMOS10では、ゲート長を長くすることにより、空乏層がドレイン34からソース領域46の拡散層(ソース)36に到達するのを防ぎ、これによりドレイン耐圧を確保する。HVMOS10では、ドレイン耐圧の確保のため、ゲート長が長く、また、低濃度拡散層35及び37が設けられているために、オン抵抗が高くなる。
In the
これに対し、LDMOSは、HVMOSと同様の高耐圧でありながら、低オン抵抗化が容易である。このため、LDMOSは、DC/DCコンバータや、スイッチング素子などのPower MOSデバイスに用いられる。図8を参照して、LDMOSについて説明する。図8は、LDMOSを説明するための概略図であって、主要部の切断端面を示している。 On the other hand, the LDMOS has a high breakdown voltage similar to that of the HVMOS, but can be easily reduced in on-resistance. For this reason, the LDMOS is used for a Power MOS device such as a DC / DC converter or a switching element. The LDMOS will be described with reference to FIG. FIG. 8 is a schematic diagram for explaining an LDMOS, and shows a cut end face of a main part.
P型のシリコン基板20上にN型埋込層25が形成され、N型埋込層25が形成されたシリコン基板20上に、N型エピタキシャル層30が形成されている。N型エピタキシャル層30上には、フィールド酸化膜60が形成されていて、ドレイン領域62及びソース領域64を規定している。
An N-type buried
ソース領域64のドレイン領域62側には、N型エピタキシャル層30上に、ゲート酸化膜52及びゲート電極54が順次に形成されている。また、ソース領域64では、ゲート電極54が形成されていない領域66と、この領域66に隣接する、ゲート電極54及びフィールド酸化膜60の下部の一部領域とに、P型ボディ33が形成されている。P型ボディ33には、N型の拡散層であるソース38と、P型ボディ33の電位取り出しのためのP型コンタクト39とが形成されている。また、ドレイン領域62には、N型の拡散層であるドレイン34が形成されている。
A
このLDMOS11では、P型ボディ33とソース38の拡散による広がりの差を利用してチャネルを形成する。このため、短いチャネルの形成が可能になるので、低オン抵抗化が容易である。
In the
また、LDMOS11では、N型エピタキシャル層30の部分が、HVMOS10の低濃度拡散層35及び37と同様にドレインの電界を緩和する。このN型エピタキシャル層30の不純物濃度は、HVMOS10の低濃度拡散層35及び37と同程度であるが、N型エピタキシャル層30の厚みが数μmから数十μm程度あるので、HVMOS10の低濃度拡散層35及び37に比べて抵抗値が低く抑えられる。
Further, in the
LDMOSでは、大電流駆動と低オン抵抗のために、5000μm〜30000μmの大ゲート幅を用いることが多い。また、アクティブ余裕を設計基準の最小値とするなどして、寄生抵抗となる部分を低減し、低オン抵抗にしている。 In LDMOS, a large gate width of 5000 μm to 30000 μm is often used for large current driving and low on-resistance. In addition, by reducing the active margin to the minimum value of the design standard, the portion that becomes parasitic resistance is reduced, and the on-resistance is reduced.
しかしながら、LDMOSは5000μm〜30000μmとゲート幅を大きくしても、静電気放電(ESD:Electro Static Discharge)耐量が低いという短所を有している。図9(A)及び(B)を参照して、ESD耐量の例として人体帯電モデル(HBM:Human Being Model)耐量とゲート幅の関係について説明する。図9(B)は、図9(A)のゲート幅Wが2000μm以下の部分を拡大して示したものである。 However, LDMOS has a disadvantage that it has a low electrostatic discharge (ESD) resistance even when the gate width is increased to 5000 μm to 30000 μm. With reference to FIGS. 9A and 9B, a relationship between a human body model (HBM) tolerance and a gate width will be described as an example of an ESD tolerance. FIG. 9B is an enlarged view of the portion of FIG. 9A where the gate width W is 2000 μm or less.
図9(A)及び(B)では、横軸にゲート幅W[μm]を取って示し、縦軸にHBM耐量[V]を取って示している。ここで、HBM耐量は、HBM試験において、ドレインとソース間にリークが発生した時若しくは、ドレインとソース間が短絡した時の電圧としている。図9(A)及び(B)では、LDMOSのHBM耐量(図9中、■で示す。)と、印加電圧が6V以下であるような低耐圧MOS(LVMOS)のHBM耐量(図9中、●で示す。)を示している。 9A and 9B, the horizontal axis indicates the gate width W [μm], and the vertical axis indicates the HBM tolerance [V]. Here, the HBM tolerance is a voltage when leakage occurs between the drain and the source or when the drain and the source are short-circuited in the HBM test. 9 (A) and 9 (B), the LDMOS HBM tolerance (indicated by ■ in FIG. 9) and the low breakdown voltage MOS (LVMOS) HBM tolerance (in FIG. 9, the applied voltage is 6V or less). Indicated by ●.
LVMOS(●)は、HBM耐量のゲート幅Wに対する依存度が大きく、470V/100μm程度である。このため、ゲート幅Wを大きくすれば、HBM耐量が向上する。 LVMOS (●) has a large dependence on the gate width W of the HBM resistance, and is about 470 V / 100 μm. For this reason, if the gate width W is increased, the HBM resistance is improved.
これに対し、LDMOS(■)では、HBM耐量のゲート幅Wに対する依存度が小さく、4V/100μm程度である。このため、ゲート幅Wを増加させることによる、ESD耐量の向上は困難である。そこで、LDMOSを用いる場合は、ESD耐量の向上のため、保護素子を付加するのが一般的である(例えば、特許文献1及び2参照)。 On the other hand, in LDMOS (■), the dependency of the HBM resistance on the gate width W is small and is about 4 V / 100 μm. For this reason, it is difficult to improve the ESD tolerance by increasing the gate width W. Therefore, when LDMOS is used, a protection element is generally added to improve ESD tolerance (see, for example, Patent Documents 1 and 2).
図10を参照して、保護素子を付加する構成として、特許文献1に開示されている、LDMOSにサイリスタを組み込むことによりESD耐量を向上させる構造について説明する。図10は、LDMOSにサイリスタを組み込む構成を説明するための概略図であって、主要部の切断端面を示している。 With reference to FIG. 10, a structure disclosed in Patent Document 1 for improving ESD resistance by incorporating a thyristor into an LDMOS will be described as a configuration in which a protection element is added. FIG. 10 is a schematic diagram for explaining a configuration in which a thyristor is incorporated in an LDMOS, and shows a cut end surface of a main part.
図8を参照して説明した従来のLDMOSでは、ESDサージが印加されると、ドレイン34−P型ボディ33−ソース38で構成される寄生NPNがオン状態になる。寄生NPNがオン状態になった後は、ドレイン34の端部で局所的電界集中が発生し、その部分への電流集中が起こる。このため、ESD耐量のゲート幅に対する依存度が小さくなり、所望のESD耐量を得るのが困難である。
In the conventional LDMOS described with reference to FIG. 8, when an ESD surge is applied, a parasitic NPN composed of the drain 34-P-type body 33-
これに対し、図10に示す構造では、ドレイン領域62にサイリスタのアノード31となるP型の領域を設けていて、いわゆるサイリスタを組み込んだ構造となっている。このサイリスタが組み込まれたLDMOS12では、寄生NPNがオン状態になると、サイリスタがオン状態となる。この結果、大電流を流すことができるので、ESD耐量が向上する。
In contrast, the structure shown in FIG. 10 has a structure in which a so-called thyristor is incorporated in the
図11を参照して、保護素子としてNMOS(保護NMOS)を付加する構造について説明する。図11は、LDMOSに保護NMOSを付加した構成を説明するための回路図である。 With reference to FIG. 11, a structure in which an NMOS (protective NMOS) is added as a protective element will be described. FIG. 11 is a circuit diagram for explaining a configuration in which a protective NMOS is added to an LDMOS.
保護NMOS107は、出力トランジスタであるLDMOS110のドレインに接続されている出力端子120と、LDMOS110のソースに接続されている接地端子122との間にLDMOS110と並列に設けられている。この構造では、LDMOS110と保護NMOS107とは、互いに分離して構成されていて、メタル配線で接続される。
The
図12を参照して、図11を参照して説明したLDMOSに保護NMOSを付加した構成での動作を説明する。図12は、LDMOSに保護NMOSを付加した構成での動作を説明するための電流−電圧(IV)特性図である。図12では、横軸に出力端子に印加される電圧[V]を取って示し、縦軸にLDMOS(図12中、■で示す。)あるいは保護NMOS(図12中、◆で示す。)を流れる電流[A]を取って示している。 With reference to FIG. 12, the operation in the configuration in which a protective NMOS is added to the LDMOS described with reference to FIG. 11 will be described. FIG. 12 is a current-voltage (IV) characteristic diagram for explaining the operation in the configuration in which the protective NMOS is added to the LDMOS. In FIG. 12, the horizontal axis represents the voltage [V] applied to the output terminal, and the vertical axis represents LDMOS (indicated by ▪ in FIG. 12) or protective NMOS (indicated by ◆ in FIG. 12). The flowing current [A] is shown.
この場合、保護NMOSの寄生バイポーラ動作点電圧Vt1を、電源電圧の最大値VDDMAXよりも高く、かつ、LDMOSのバイポーラ動作点電圧Vt3よりも低く設定しておけば、電源電圧の最大値VDDMAXよりも高いESD電圧が出力端子120に印加された場合に、LDMOS110がバイポーラ動作を開始する前に、保護NMOS107がバイポーラ動作を開始するので、LDMOS110の破壊を防ぐことができる。
In this case, if the parasitic bipolar operating point voltage Vt1 of the protective NMOS is set higher than the maximum value VDDMAX of the power supply voltage and lower than the bipolar operating point voltage Vt3 of the LDMOS, it is lower than the maximum value VDDMAX of the power supply voltage. When a high ESD voltage is applied to the
図13を参照して、特許文献2に開示されている、サイリスタとトリガー素子を用いる構造について説明する。図13は、サイリスタとトリガー素子を用いる構造を説明するための回路図である。 A structure using a thyristor and a trigger element disclosed in Patent Document 2 will be described with reference to FIG. FIG. 13 is a circuit diagram for explaining a structure using thyristors and trigger elements.
この構造では、出力トランジスタ111のソースと接地端子(GND)122の間に抵抗素子106を備えている。ドレインとソースの間に電流が流れると、ソースの電位が、抵抗素子106での電圧降下の分だけ高くなる。このソースの電位上昇により、トリガー素子108がオン状態となり、これによりサイリスタ109にトリガーがかかる。この結果、出力トランジスタ111が保護される。
In this structure, the
しかしながら、図10、11及び13を参照して説明した従来技術の構成は、それぞれ解決すべき課題を有している。 However, the prior art configurations described with reference to FIGS. 10, 11 and 13 each have problems to be solved.
図14(A)及び(B)を参照して、LDMOSの素子面積について説明する。図14(A)及び(B)は、LDMOSの素子面積について説明するための上面図である。図14(A)は、図8を参照して説明したLDMOSに対応し、図14(B)は、図10を参照して説明したLDMOSに対応する。 With reference to FIGS. 14A and 14B, the element area of the LDMOS will be described. FIGS. 14A and 14B are top views for explaining the element area of the LDMOS. 14A corresponds to the LDMOS described with reference to FIG. 8, and FIG. 14B corresponds to the LDMOS described with reference to FIG.
図14(B)に示す構成は、ドレイン領域にサイリスタ動作用のアノード31を付け加えたことにより、図14(A)に示す構成に比べて、LDMOSの素子面積が増大する。なお、このアノード31は、ドレイン34と同サイズである。従って、ゲート幅が大きいLDMOSでは、このアノード31を付加したことによる、素子面積の増大の影響も大きくなる。
In the configuration shown in FIG. 14B, the element area of the LDMOS increases as compared with the configuration shown in FIG. 14A by adding the
また、図11を参照して説明した構成では、保護NMOS107のバイポーラ動作点電圧Vt1が、ESDデザインウインドウ(EDW:ESD Design Window)内に収める必要がある。ここで、EDWは保護NMOSのバイポーラ動作点電圧Vt1のとりうる範囲を示すものであり、電源電圧の最大値VDDMAX以上、LDMOSのバイポーラ動作点電圧Vt3以下の範囲である。
In the configuration described with reference to FIG. 11, the bipolar operating point voltage Vt1 of the
バイポーラ動作点電圧Vt1が、電源電圧の最大値VDDMAXよりも小さいと、電源電圧の最大値VDDMAX近傍まで電圧を上昇させると、保護NMOSがバイポーラ動作を起こし、他の素子に適切な電圧を印加することができない場合がある。一方、バイポーラ動作点電圧Vt1が、LDMOS110のバイポーラ動作点電圧Vt3よりも大きいと、保護NMOS107がバイポーラ動作を開始する前に、LDMOS110がESDサージに応答してバイポーラ動作を開始してしまい、LDMOS110の破壊を招くことになる。このため、保護NMOS107のバイポーラ動作点電圧Vt1をEDW内に収める必要がある。
When the bipolar operating point voltage Vt1 is smaller than the maximum value VDDMAX of the power supply voltage, when the voltage is raised to the vicinity of the maximum value VDDMAX of the power supply voltage, the protective NMOS causes a bipolar operation and applies an appropriate voltage to other elements. It may not be possible. On the other hand, if the bipolar operating point voltage Vt1 is larger than the bipolar operating point voltage Vt3 of the
ここで、例えばN型エピタキシャル層30の不純物濃度を高めることで、LDMOSのオン抵抗を低くすることができるが、この場合、ドレイン耐圧Vt2も低くなる。従って、LDMOSを出力トランジスタとして用いる場合など、低オン抵抗化が必要なときは、ドレイン耐圧Vt2は可能な限り小さくするのが良い。このため、EDWの幅は3〜4V程度になることもある。
Here, for example, by increasing the impurity concentration of the N-
しかしながら、保護NMOS107のバイポーラ動作点電圧Vt1や、LDMOS110のバイポーラ動作点電圧Vt3の、製造の際に生じるばらつきを吸収するためには、EDWは10V程度必要となる。
However, EDW needs to be about 10V in order to absorb the variations that occur during manufacturing of the bipolar operating point voltage Vt1 of the
従って、図11を参照して説明した構成を採用するには困難が伴う。 Therefore, it is difficult to adopt the configuration described with reference to FIG.
また、図13を参照して説明した構成では、サイリスタ109にトリガーをかけるために、出力トランジスタ111のソースと接地端子122の間に抵抗素子106を挿入している。
In the configuration described with reference to FIG. 13, the
しかしながら、低オン抵抗を特徴とするLDMOSを出力トランジスタとして用いる場合、LDMOSのソースと接地端子の間に設けられた抵抗素子によりオン抵抗が増大することになるので、現実的ではない。 However, when an LDMOS characterized by low on-resistance is used as an output transistor, the on-resistance is increased by a resistance element provided between the source and ground terminal of the LDMOS, which is not realistic.
この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、出力トランジスタとして用いられるLDMOSの保護回路であって、LDMOSの特性を悪化させることがなく、かつ、回路素子サイズの増大や各素子の製造時のばらつきの影響を抑えることができる、半導体素子の保護回路を提供することにある。 The present invention has been made in view of the above-mentioned problems, and an object of the present invention is an LDMOS protection circuit used as an output transistor, which does not deteriorate the characteristics of the LDMOS and is a circuit element. An object of the present invention is to provide a semiconductor element protection circuit capable of suppressing the influence of an increase in size and variations in manufacturing of each element.
上述した目的を達成するために、この発明の保護回路は、LDMOSの基板電流(バックゲートの出力)をトリガーとして用い、LDMOSの第1主電極領域(ドレイン)に接続される出力端子に印加されるESDサージを、直列に接続された高耐圧MOS及び低耐圧MOSを経て接地端子に流す。 In order to achieve the above object, the protection circuit of the present invention is applied to the output terminal connected to the first main electrode region (drain) of the LDMOS using the LDMOS substrate current (back gate output) as a trigger. The ESD surge is caused to flow to the ground terminal through the high voltage MOS and the low voltage MOS connected in series.
このために、第1の発明に係る保護回路は、LDMOSのドレインに接続される出力端子と、LDMOSの第2主電極領域(ソース)に接続される接地端子の間に、LDMOSと並列に設けられ、高耐圧MOS、低耐圧MOS及び抵抗素子を備えて構成される。 For this purpose, the protection circuit according to the first invention is provided in parallel with the LDMOS between the output terminal connected to the drain of the LDMOS and the ground terminal connected to the second main electrode region (source) of the LDMOS. A high breakdown voltage MOS, a low breakdown voltage MOS, and a resistance element.
高耐圧MOSのドレインは、出力端子に接続され、ソース及びバックゲートが低耐圧MOSのドレインに接続され、制御電極(ゲート)が、抵抗素子を経て接地端子に接続される。また、低耐圧MOSのソース、ゲート及びバックゲートが接地端子に接続され、LDMOSのバックゲートが高耐圧MOSのゲートに接続されている。 The drain of the high voltage MOS is connected to the output terminal, the source and the back gate are connected to the drain of the low voltage MOS, and the control electrode (gate) is connected to the ground terminal via the resistance element. The source, gate, and back gate of the low breakdown voltage MOS are connected to the ground terminal, and the back gate of the LDMOS is connected to the gate of the high breakdown voltage MOS.
上述した保護回路の好適実施形態によれば、高耐圧MOSのドレインが、出力端子にダイオードを経て接続される仮想出力端子に接続されるのが良い。 According to the preferred embodiment of the protection circuit described above, the drain of the high voltage MOS is preferably connected to a virtual output terminal connected to the output terminal via a diode.
また、第2の発明に係る保護回路は、LDMOSのドレインに接続される出力端子と、前記LDMOSのソースに接続される接地端子の間に、当該LDMOSと並列に設けられ、トリガー用LDMOS、高耐圧MOS、低耐圧MOS及び抵抗素子を備えて構成される。 The protection circuit according to the second aspect of the present invention is provided in parallel with the LDMOS between the output terminal connected to the drain of the LDMOS and the ground terminal connected to the source of the LDMOS. It comprises a breakdown voltage MOS, a low breakdown voltage MOS and a resistance element.
高耐圧MOSのドレインが出力端子に接続され、ソース及びバックゲートが低耐圧MOSのドレインに接続され、ゲートが、抵抗素子を経て接地端子に接続される。また、低耐圧MOSのソース、ゲート及びバックゲートが接地端子に接続され、トリガー用LDMOSのドレインが出力端子に接続され、トリガー用LDMOSのバックゲートが高耐圧MOSのゲートに接続されている。 The drain of the high voltage MOS is connected to the output terminal, the source and the back gate are connected to the drain of the low voltage MOS, and the gate is connected to the ground terminal via the resistance element. The source, gate and back gate of the low breakdown voltage MOS are connected to the ground terminal, the drain of the trigger LDMOS is connected to the output terminal, and the back gate of the trigger LDMOS is connected to the gate of the high breakdown voltage MOS.
上述した保護回路の好適実施形態によれば、高耐圧MOSのドレイン及びトリガー用LDMOSのドレインが、出力端子にダイオードを経て接続される仮想出力端子に接続されるのが良い。 According to the preferred embodiment of the protection circuit described above, the drain of the high voltage MOS and the drain of the trigger LDMOS are preferably connected to a virtual output terminal connected to the output terminal via a diode.
この発明のLDMOSを保護する保護回路によれば、LDMOSの特性を悪化させることがなく、回路素子サイズの増大や各素子の製造時のばらつきの影響を抑えることができる。 According to the protection circuit for protecting an LDMOS of the present invention, it is possible to suppress the influence of an increase in circuit element size and variations in manufacturing of each element without deteriorating the characteristics of the LDMOS.
以下、図を参照して、この発明の実施の形態について説明するが、各構成要素の形状、大きさ及び配置関係については、この発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成要素の材質及び数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されるものではなく、この発明の構成の範囲を逸脱せずにこの発明の効果を達成できる多くの変更又は変形を行うことができる。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, the shape, size, and arrangement relationship of each component are merely schematically shown to the extent that the present invention can be understood. In the following, a preferred configuration example of the present invention will be described. However, the material and numerical conditions of each component are merely preferred examples. Therefore, the present invention is not limited to the following embodiments, and many changes or modifications that can achieve the effects of the present invention can be made without departing from the scope of the configuration of the present invention.
(第1実施形態)
図1を参照して、第1実施形態の保護回路として、出力トランジスタとして用いられるLDMOSを保護する回路について説明する。図1は、第1実施形態の保護回路の回路図である。
(First embodiment)
A circuit for protecting an LDMOS used as an output transistor will be described as a protection circuit of the first embodiment with reference to FIG. FIG. 1 is a circuit diagram of a protection circuit according to the first embodiment.
第1実施形態の保護回路130は、LDMOS110のドレインに接続される出力端子120と、LDMOS110のソースに接続される接地端子122との間に、LDMOS110と並列に設けられる。
The
保護回路130は、高耐圧MOS(HVMOS)140、低耐圧MOS(LVMOS)142及び抵抗素子144を備えて構成される。HVMOS140とLVMOS142は、出力端子120と接地端子122の間に直列に設けられている。すなわち、HVMOS140の第1主電極領域であるドレインが出力端子120に接続され、HVMOS140の第2主電極領域であるソースがLVMOS142のドレインに接続され、LVMOS142のソースが接地端子122に接続されている。
The
HVMOS140の制御電極であるゲートは、抵抗素子144を経て接地端子122に接続されている。また、HVMOS140のバックゲートは、HVMOS140のソースに接続されている。すなわち、HVMOS140のソース及びバックゲートが、LVMOS142のドレインに接続されている。ここで、バックゲートは、基板電流を取り出す電極(基板電極)である。
A gate which is a control electrode of the
LVMOS142のゲート及びバックゲートは、LVMOS142のソースに接続されている。すなわち、LVMOS142のソース、ゲート及びバックゲートが接地端子122に接続されている。
The gate and back gate of the
LDMOS110に印加される最大電圧を、VDDMAXとする。また、LDMOS110のドレイン耐圧をVt2とし、バイポーラ動作点電圧をVt3とする。VDDMAXが、24V程度であるとき、Vt2及びVt3は、それぞれ32V及び40Vに設定される。
The maximum voltage applied to the
ここで、LDMOS110に保護回路130が設けられていない場合における、出力端子120にVDDMAXを超えるESD電圧が印加されたときの動作を説明する。印加電圧がLDMOS110のドレイン耐圧Vt2を超えると、ドレインから、バックゲート等に向けて電流が流れる。さらに、出力端子120に印加される電圧が、バイポーラ動作点電圧Vt3に達するとLDMOS110の寄生バイポーラがオン状態になる。ここで、LDMOSの寄生バイポーラがオン状態になり、それによりESDサージが流れると、ドレイン端部で局所的な電流集中が起こり、LDMOS110の破壊に繋がる。
Here, an operation when an ESD voltage exceeding VDDMAX is applied to the
これに対し、この実施形態では、出力端子120に所定の電圧以上の電圧が印加された場合に、ESDサージを、保護回路130を経て接地端子122に流すことにより、LDMOS110を保護する。
In contrast, in this embodiment, when a voltage equal to or higher than a predetermined voltage is applied to the
ここで、HVMOS140及びLVMOS142の耐圧の和をVDDMAXよりも高く設定する。このように設定しておけば、通常の動作時には、保護回路130に電流が流れない。
Here, the sum of the breakdown voltages of the
この構成で、出力端子120にLDMOS110のドレイン耐圧Vt2を超える電圧が印加されると、LDMOS110のドレインから、バックゲートに向けて電流が流れる。この電流は、抵抗素子144を経て接地端子122に送られる。LDMOS110のバックゲートがHVMOS140のゲートに接続されているので、バックゲートに電流が流れると、抵抗素子144における電圧降下の分だけ、HVMOS140のゲートの電位が上昇する。
With this configuration, when a voltage exceeding the drain breakdown voltage Vt2 of the
例えば、抵抗素子144の抵抗値を10kΩとした場合、バックゲートに流れる電流が100μAのとき、HVMOS140のゲートの電位が1Vになる。従って、HVMOS140の閾値電圧が1Vであれば、HVMOS140がオン状態になる。
For example, when the resistance value of the
このゲート電位の上昇によりHVMOS140がオン状態になると、出力端子120と接地端子122の間の電位がLVMOS142のドレイン−ソース間に印加されることになる。この結果、LVMOS142の寄生NPNがオン状態になり、ESD電流がLVMOS142を経て接地端子122に流れる。
When the
この第1実施形態の保護回路によれば、LDMOSの特性を悪化させることがなく、回路素子サイズの増大や各素子の製造時のばらつきの影響を抑えて、出力トランジスタであるLDMOSを保護することができる。 According to the protection circuit of the first embodiment, it is possible to protect the LDMOS as an output transistor without deteriorating the characteristics of the LDMOS and suppressing the influence of an increase in circuit element size and variations in manufacturing of each element. Can do.
(第2実施形態)
図2を参照して、第2実施形態の保護回路として、出力トランジスタとして用いられるLDMOSを保護する回路について説明する。図2は、第2実施形態の保護回路の回路図である。
(Second Embodiment)
With reference to FIG. 2, a circuit for protecting an LDMOS used as an output transistor will be described as a protection circuit of the second embodiment. FIG. 2 is a circuit diagram of the protection circuit of the second embodiment.
第2実施形態の保護回路131は、トリガー用LDMOS146をさらに備える点が第1実施形態の保護回路と異なっている。HVMOS140、LVMOS142及び抵抗素子144の接続関係と、それぞれの構成は、第1実施形態と同様であるので説明を省略する。
The
トリガー用LDMOS146のドレインは、出力端子120に接続され、トリガー用LDMOS146のバックゲートが、HVMOS140のゲートに接続されている。また、トリガー用LDMOS146のソース及びゲートがHVMOS140のゲートに接続される。
The drain of the
出力トランジスタであるLDMOS(出力用LDMOS)110とトリガー用LDMOS146とは、同様に構成することができるが、トリガー用LDMOS146のドレイン耐圧が、VDDMAXより高く、かつ、出力用LDMOS110のドレイン耐圧Vt2よりも低く設定されている。
The output transistor LDMOS (output LDMOS) 110 and the
このように構成すると、出力端子にESDサージが印加されると、出力用LDMOS110が印加されたESDサージに対して動作する前に、トリガー用LDMOS146のバックゲートに電流が流れ、その結果、第1実施形態と同様に、HVMOS140のゲートの電位が上昇する。このゲート電位の上昇により、HVMOS140がオン状態になり、その後、LVMOS142の寄生NPNがオン状態になるので、ESD電流が保護回路131を経て接地端子122に流れる。
With this configuration, when an ESD surge is applied to the output terminal, a current flows through the back gate of the
なお、この構成では、トリガー用LDMOS146のドレイン耐圧がEDW内に入っている必要がある。しかし、トリガー用LDMOS146と出力用LDMOS110とは、同様の構成であるので、製造時のばらつきを同様に受ける。すなわち、トリガー用LDMOSの耐圧が設定値よりも低くなる場合は、出力用LDMOSの耐圧も同程度低くなるのが一般的である。従って、トリガー用LDMOSの製造時のばらつきを考慮して、ドレイン耐圧を設計しておけばよい。
In this configuration, the drain breakdown voltage of the
この第2実施形態の保護回路によれば、第1実施形態の保護回路と同様の効果が得られる。さらに、出力用LDMOSのドレイン耐圧Vt2よりも低い電圧で動作するので、出力用LDMOSの破壊を防ぐことができる。 According to the protection circuit of the second embodiment, the same effect as that of the protection circuit of the first embodiment can be obtained. Further, since the operation is performed at a voltage lower than the drain withstand voltage Vt2 of the output LDMOS, it is possible to prevent the output LDMOS from being destroyed.
(第3実施形態)
図3を参照して、第3実施形態の保護回路として、出力トランジスタとして用いられるLDMOSを保護する回路について説明する。図3は、第3実施形態の保護回路の回路図である。
(Third embodiment)
With reference to FIG. 3, a circuit for protecting an LDMOS used as an output transistor will be described as a protection circuit of the third embodiment. FIG. 3 is a circuit diagram of the protection circuit of the third embodiment.
第3実施形態の保護回路132は、トリガー用LDMOS146のソース及びゲートがそれぞれ、異なる抵抗素子148及び150を経て接地端子122に接続される点が第2実施形態と異なっている。すなわち、第3実施形態では、トリガー用LDMOS146のゲート、ソース及びバックゲートには、それぞれ別の抵抗素子144、148及び150が、独立して設けられている。この構成では、トリガー用LDMOSのゲート、ソース及びバックゲートに対して、それぞれに適した抵抗値の抵抗素子を設けることができる。
The
例えば、トリガー用LDMOS146のバックゲートは、100Ωの抵抗素子144を介して接地端子122に接続されている。トリガー用LDMOS146のソースは、1kΩの抵抗素子148を介して接地端子122に接続されている。また、トリガー用LDMOS146のゲートは、1kΩの抵抗素子150を介して接地端子122に接続されている。
For example, the back gate of the
このように、ソース及びゲートに接続される抵抗素子148及び150の抵抗値を、バックゲートに接続される抵抗素子144の抵抗値よりも大きくすると、トリガー用LDMOS146がESDサージに対して動作した場合に、ESDサージ電流の多くが、バックゲートに流れるようになり、ソースやゲートに流れる電流が小さくなる。この結果、トリガー用LDMOS146のESDサージによる破壊を防ぐことができる。
As described above, when the resistance value of the
また、一般に、LDMOSのドレイン耐圧は、ゲート膜耐圧よりも大きい。このため、ESDサージによる電界がドレイン耐圧を超えた場合に、ゲート酸化膜を破壊する恐れがある。しかし、バックゲートに接続される抵抗素子の抵抗値よりもソースに接続される抵抗素子の抵抗値を大きくし、ゲートに接続される抵抗素子の抵抗値をさらに大きくすることにより、ゲート酸化膜の破壊を防ぐことができる。 In general, the drain breakdown voltage of the LDMOS is larger than the gate film breakdown voltage. For this reason, when the electric field due to the ESD surge exceeds the drain breakdown voltage, the gate oxide film may be destroyed. However, the resistance value of the resistance element connected to the source is made larger than the resistance value of the resistance element connected to the back gate, and the resistance value of the resistance element connected to the gate is further increased, whereby the gate oxide film Destruction can be prevented.
(第4実施形態)
図4を参照して、第4実施形態の保護回路として、出力トランジスタとして用いられるLDMOSを保護する回路について説明する。図4は、第4実施形態の保護回路の回路図である。
(Fourth embodiment)
With reference to FIG. 4, a circuit for protecting an LDMOS used as an output transistor will be described as a protection circuit of the fourth embodiment. FIG. 4 is a circuit diagram of a protection circuit according to the fourth embodiment.
第4実施形態の保護回路133は、トリガー用LDMOSのソース及びゲートを互いに接続している点が第2実施形態や第3実施形態の保護回路と異なっている。HVMOS140、LVMOS142及び抵抗素子144の接続関係と、それぞれの構成は、第1〜3実施形態と同様であるので説明を省略する。
The
この構成では、トリガー用LDMOS146にESDサージが印加された際に、ドレインとバックゲート間のダイオード逆方向耐圧により動作する。この場合、ダイオードの逆方向電流が、HVMOS140をオン状態にするので、ゲート酸化膜の破壊など、ESDサージによるトリガー用LDMOSの破壊を防ぐことができる。また、第3実施形態の保護回路に比べて、ソース及びゲートに設ける抵抗素子が不要となるので、保護回路の面積を縮小することができる。
In this configuration, when an ESD surge is applied to the
(第5実施形態)
図5を参照して、第5実施形態の保護回路として、出力トランジスタとして用いられるLDMOSを保護する回路について説明する。図5は、第5実施形態の保護回路を説明するための回路図である。
(Fifth embodiment)
With reference to FIG. 5, a circuit for protecting an LDMOS used as an output transistor will be described as a protection circuit of a fifth embodiment. FIG. 5 is a circuit diagram for explaining the protection circuit of the fifth embodiment.
第5実施形態の保護回路130は、第1実施形態の保護回路と同様に構成されるが、HVMOS140のドレインが、抵抗素子128を介して仮想出力端子124に接続されている点が異なっている。この仮想出力端子124は、出力端子120にダイオード126を経て接続される。このダイオード126では、出力端子120から仮想出力端子124に向かう方向が、順方向となっている。
The
出力端子120にESD電圧が印加されると、ダイオード126の順方向に電流が流れ、仮想出力端子124がESD電圧と同電位になる。この後の動作は、第1実施形態と同様である。
When an ESD voltage is applied to the
このように構成すると、複数のLDMOSを備える回路に対して、1つの保護回路を設けて、各LDMOSのドレインを仮想出力端子にダイオードを経て接続する構成にすることができる。 If comprised in this way, it can be set as the structure which provides one protection circuit with respect to the circuit provided with several LDMOS, and connects the drain of each LDMOS to a virtual output terminal via a diode.
図6を参照して、第5実施形態の保護回路の変形例について説明する。図6は、第5実施形態の変形例を説明するための回路図である。 A modification of the protection circuit of the fifth embodiment will be described with reference to FIG. FIG. 6 is a circuit diagram for explaining a modification of the fifth embodiment.
この構成では、複数のLDMOS110a及び110bのドレインが、それぞれ出力端子120a及び120bに接続されている。また、各出力端子120a及び120bは、それぞれダイオード126a及び126bを経て、1つの仮想出力端子124に接続されている。2つのLDMOS110a及び110bに対して、1つの保護回路130が設けられている。この構成によれば、出力端子120a及び120bのいずれかにESD電圧が印加された場合であっても、保護回路130が動作する。
In this configuration, the drains of the plurality of
従って、第5実施形態の構成によれば、複数のLDMOSに対して1つの保護回路を用意すれば良く、チップサイズの縮小化を図ることができる。なお、ここでは、保護回路として図1を参照して説明した第1実施形態の保護回路を備える構成例について説明したが、これに限定されるものではない。保護回路として、第2〜4の実施形態の保護回路を用いても良い。 Therefore, according to the configuration of the fifth embodiment, it is sufficient to prepare one protection circuit for a plurality of LDMOS, and the chip size can be reduced. In addition, although the example of a structure provided with the protection circuit of 1st Embodiment demonstrated with reference to FIG. 1 as a protection circuit was demonstrated here, it is not limited to this. As the protection circuit, the protection circuits of the second to fourth embodiments may be used.
10 HVMOS
11、12、110 LDMOS
20 シリコン基板
25 N型埋込層
30 N型エピタキシャル層
31 アノード
32 P型ウェル
33 P型ボディ
34 拡散層(ドレイン)
35、37 低濃度拡散層
36、38 拡散層(ソース)
39 P型コンタクト
40、60 フィールド酸化膜
42 ゲート領域
44、62 ドレイン領域
46、64 ソース領域
52 ゲート酸化膜
54 ゲート電極
66 領域
106、128、144、148、150 抵抗素子
107 保護NMOS
108 トリガー素子
109 サイリスタ
111 出力トランジスタ
120 出力端子
122 接地端子
124 仮想出力端子
126 ダイオード
130、131、132、133 保護回路
140 HVMOS
142 LVMOS
146 トリガー用LDMOS
10 HVMOS
11, 12, 110 LDMOS
20 Silicon substrate
25 N-type buried layer
30 N-
32 P-type well 33 P-
35, 37 Low-
39 P-
108
142 LVMOS
146 LDMOS for trigger
Claims (11)
高耐圧MOSトランジスタ、低耐圧MOSトランジスタ及び抵抗素子を備え、
前記高耐圧MOSトランジスタの第1主電極領域が前記出力端子に接続され、
前記高耐圧MOSトランジスタの第2主電極領域及び基板電極が、前記低耐圧MOSトランジスタの第1主電極領域に接続され、
前記高耐圧MOSトランジスタの制御電極が、前記抵抗素子を経て接地端子に接続され、
前記低耐圧MOSトランジスタの第2主電極領域、制御電極及び基板電極が、接地端子に接続され、
前記横方向二重拡散MOSトランジスタの基板電極が、前記高耐圧MOSトランジスタの制御電極に接続される
ことを特徴とする保護回路。 Between the output terminal connected to the first main electrode region of the lateral double diffusion MOS transistor and the ground terminal connected to the second main electrode region of the lateral double diffusion MOS transistor, A protection circuit provided in parallel with the double diffusion MOS transistor,
High breakdown voltage MOS transistor, low breakdown voltage MOS transistor and resistance element,
A first main electrode region of the high voltage MOS transistor is connected to the output terminal;
A second main electrode region and a substrate electrode of the high voltage MOS transistor are connected to the first main electrode region of the low voltage MOS transistor;
The control electrode of the high voltage MOS transistor is connected to a ground terminal through the resistance element,
A second main electrode region, a control electrode and a substrate electrode of the low breakdown voltage MOS transistor are connected to a ground terminal;
A protection circuit, wherein a substrate electrode of the lateral double diffusion MOS transistor is connected to a control electrode of the high voltage MOS transistor.
トリガー用横方向二重拡散MOSトランジスタ、高耐圧MOSトランジスタ、低耐圧MOSトランジスタ及び抵抗素子を備え、
前記高耐圧MOSトランジスタの第1主電極領域が前記出力端子に接続され、
前記高耐圧MOSトランジスタの第2主電極領域及び基板電極が、前記低耐圧MOSトランジスタの第1主電極領域に接続され、
前記高耐圧MOSトランジスタの制御電極が、前記抵抗素子を経て接地端子に接続され、
前記低耐圧MOSトランジスタの第2主電極領域、制御電極及び基板電極が、接地端子に接続され、
前記トリガー用横方向二重拡散MOSトランジスタの第1主電極領域が前記出力端子に接続され、
前記トリガー用横方向二重拡散MOSトランジスタの基板電極が前記高耐圧MOSトランジスタの制御電極に接続される
ことを特徴とする保護回路。 Between the output terminal connected to the first main electrode region of the lateral double diffusion MOS transistor and the ground terminal connected to the second main electrode region of the lateral double diffusion MOS transistor, A protection circuit provided in parallel with the double diffusion MOS transistor,
It has a lateral double diffusion MOS transistor for trigger, a high voltage MOS transistor, a low voltage MOS transistor and a resistance element,
A first main electrode region of the high voltage MOS transistor is connected to the output terminal;
A second main electrode region and a substrate electrode of the high voltage MOS transistor are connected to the first main electrode region of the low voltage MOS transistor;
The control electrode of the high voltage MOS transistor is connected to a ground terminal through the resistance element,
A second main electrode region, a control electrode and a substrate electrode of the low breakdown voltage MOS transistor are connected to a ground terminal;
A first main electrode region of the trigger lateral double diffusion MOS transistor is connected to the output terminal;
A protection circuit, wherein a substrate electrode of the trigger lateral double diffusion MOS transistor is connected to a control electrode of the high voltage MOS transistor.
ことを特徴とする請求項2に記載の保護回路。 The protection circuit according to claim 2, wherein the second main electrode region and the control electrode of the lateral double diffusion MOS transistor for trigger are connected to the control electrode of the high voltage MOS transistor.
ことを特徴とする請求項2に記載の保護回路。 3. The protection circuit according to claim 2, wherein the second main electrode region and the control electrode of the lateral double-diffused MOS transistor for trigger are connected to the ground terminal through different resistance elements.
ことを特徴とする請求項2に記載の保護回路。 3. The protection circuit according to claim 2, wherein the second main electrode region and the control electrode of the trigger lateral double diffusion MOS transistor are connected to each other.
高耐圧MOSトランジスタ、低耐圧MOSトランジスタ及び抵抗素子を備え、
前記高耐圧MOSトランジスタの第1主電極領域が、仮想出力端子であって、前記出力端子にダイオードを経て接続されている当該仮想出力端子に接続され、
前記高耐圧MOSトランジスタの第2主電極領域及び基板電極が、前記低耐圧MOSトランジスタの第1主電極領域に接続され、
前記高耐圧MOSトランジスタの制御電極が、前記抵抗素子を経て接地端子に接続され、
前記低耐圧MOSトランジスタの第2主電極領域、制御電極及び基板電極が、接地端子に接続され、
前記横方向二重拡散MOSトランジスタの基板電極が、前記高耐圧MOSトランジスタの制御電極に接続される
ことを特徴とする保護回路。 Between the output terminal connected to the first main electrode region of the lateral double diffusion MOS transistor and the ground terminal connected to the second main electrode region of the lateral double diffusion MOS transistor, A protection circuit provided in parallel with the double diffusion MOS transistor,
High breakdown voltage MOS transistor, low breakdown voltage MOS transistor and resistance element,
The first main electrode region of the high voltage MOS transistor is a virtual output terminal, and is connected to the virtual output terminal connected to the output terminal via a diode,
A second main electrode region and a substrate electrode of the high voltage MOS transistor are connected to the first main electrode region of the low voltage MOS transistor;
The control electrode of the high voltage MOS transistor is connected to a ground terminal through the resistance element,
A second main electrode region, a control electrode and a substrate electrode of the low breakdown voltage MOS transistor are connected to a ground terminal;
A protection circuit, wherein a substrate electrode of the lateral double diffusion MOS transistor is connected to a control electrode of the high voltage MOS transistor.
トリガー用横方向二重拡散MOSトランジスタ、高耐圧MOSトランジスタ、低耐圧MOSトランジスタ及び抵抗素子を備え、
前記高耐圧MOSトランジスタの第1主電極領域が、仮想出力端子であって、前記出力端子にダイオードを経て接続される当該仮想出力端子に接続され、
前記高耐圧MOSトランジスタの第2主電極領域及び基板電極が前記低耐圧MOSトランジスタの第1主電極領域に接続され、
前記高耐圧MOSトランジスタの制御電極が、前記抵抗素子を経て接地端子に接続され、
前記低耐圧MOSトランジスタの第2主電極領域、制御電極及び基板電極が、接地端子に接続され、
前記トリガー用横方向二重拡散MOSトランジスタの第1主電極領域が、前記仮想出力端子に接続され、
前記トリガー用横方向二重拡散MOSトランジスタの基板電極が前記高耐圧MOSトランジスタの制御電極に接続される
ことを特徴とする保護回路。 Between the output terminal connected to the first main electrode region of the lateral double diffusion MOS transistor and the ground terminal connected to the second main electrode region of the lateral double diffusion MOS transistor, A protection circuit provided in parallel with the double diffusion MOS transistor,
It has a lateral double diffusion MOS transistor for trigger, a high voltage MOS transistor, a low voltage MOS transistor and a resistance element,
The first main electrode region of the high voltage MOS transistor is a virtual output terminal, and is connected to the virtual output terminal connected to the output terminal via a diode,
A second main electrode region and a substrate electrode of the high voltage MOS transistor are connected to the first main electrode region of the low voltage MOS transistor;
The control electrode of the high voltage MOS transistor is connected to a ground terminal through the resistance element,
A second main electrode region, a control electrode and a substrate electrode of the low breakdown voltage MOS transistor are connected to a ground terminal;
A first main electrode region of the trigger lateral double diffusion MOS transistor is connected to the virtual output terminal;
A protection circuit, wherein a substrate electrode of the trigger lateral double diffusion MOS transistor is connected to a control electrode of the high voltage MOS transistor.
ことを特徴とする請求項7に記載の保護回路。 8. The protection circuit according to claim 7, wherein the second main electrode region and the control electrode of the lateral double diffusion MOS transistor for trigger are connected to the control electrode of the high voltage MOS transistor.
ことを特徴とする請求項7に記載の保護回路。 8. The protection circuit according to claim 7, wherein the second main electrode region and the control electrode of the lateral double diffusion MOS transistor for trigger are connected to the ground terminal through different resistance elements.
ことを特徴とする請求項7に記載の保護回路。 8. The protection circuit according to claim 7, wherein the second main electrode region and the control electrode of the trigger lateral double diffusion MOS transistor are connected to each other.
前記複数の前記出力端子が、それぞれダイオードを経て1つの前記仮想出力端子に接続される
ことを特徴とする請求項6〜10のいずれか一項に記載の保護回路。 A plurality of the output terminals respectively connected to the lateral double-diffused MOS transistor and the first main electrode region of the lateral double-diffused MOS transistor;
The protection circuit according to claim 6, wherein each of the plurality of output terminals is connected to one virtual output terminal via a diode.
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