JP2018113470A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】微細化を図ったトレンチゲート型のＲＣ−ＩＧＢＴにおいて、良好なダイオード特性を実現することができる半導体装置および半導体装置の製造方法を提供すること。【解決手段】ＩＧＢＴ部２１おいて、エミッタ電極８は、第１コンタクトホール９ａに埋め込まれたコンタクトプラグ１４を介してｎ+型エミッタ領域６およびｐ+型コンタクト領域７に電気的に接続される。ｐ型ベース領域２、トレンチ３、エミッタ電極８および層間絶縁膜９は、ＩＧＢＴ部２１からＦＷＤ部２２にわたって設けられている。ＦＷＤ部２２において、エミッタ電極８は、第２コンタクトホール９ｂに埋め込まれたコンタクトプラグを介してｐ型ベース領域２に直接接続される。【選択図】図１２

Description

この発明は、半導体装置および半導体装置の製造方法に関する。
従来、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）や還流ダイオード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）等の６００Ｖ、１２００Ｖ、１７００Ｖ耐圧クラスの電力用半導体装置の特性改善が進められている。このような電力用半導体装置の用途は、高効率で省電力なインバータ等の電力変換装置であり、モータ制御に不可欠である。また、このような用途で用いられる電力用半導体装置は、低損失（省電力）化、高速高効率化、および地球環境に対する悪影響の少ない各種特性が急速に市場から要求されている。
このような要求に対して、ＩＧＢＴでは、低コストでかつ低オン電圧など電気的損失の低い半導体デバイスを製造する方法が提案されている。具体的には、まず、ウエハプロセス中のウエハ割れを防止するために、通常採用される厚い半導体ウエハでウエハプロセスを開始する。そして、ウエハプロセスのできるだけ後半で、半導体ウエハを、ＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造が形成されたおもて面に対して反対側の裏面から研削していき、半導体ウエハの厚さを所望の特性を得られる程度に可能な限り薄くする。その後、ウエハの研削後の裏面から所望の不純物濃度で不純物をイオン注入して活性化することで、ウエハの裏面側にコレクタ層を形成する。
近年、上述したように半導体ウエハの厚さを薄くすることで低損失な特性を低コストで実現する方法による半導体デバイスの開発・製造が特に電力用半導体装置では主流となりつつある。また、特にＩＧＢＴでは、さらに低損失化を図るために、半導体ウエハの研削後の裏面から不純物をイオン注入することにより、ドリフト層のコレクタ側の、ウエハ裏面からコレクタ層よりも深い位置にフィールドストップ（ＦＳ：Ｆｉｅｌｄ Ｓｔｏｐ）層を形成する工程が不可欠となっている。フィールドストップ層は、ドリフト層よりも不純物濃度が高く、かつドリフト層と同導電型の半導体層であり、オフ時にベース領域とドリフト層との間のｐｎ接合から伸びる空乏層がコレクタ層に達しないように抑制する機能を有する。
また、電力変換装置全体（ＩＧＢＴを含む関連チップ）の小型化を図るために、ＩＧＢＴと当該ＩＧＢＴに逆並列に接続されたＦＷＤとを同一半導体チップに内蔵して一体化した構造の逆導通型ＩＧＢＴ（ＲＣ−ＩＧＢＴ：Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ−ＩＧＢＴ）の開発も進んでいる。従来のＲＣ−ＩＧＢＴの構成について、フィールドストップ層を備えたＩＧＢＴ（ＦＳ−ＩＧＢＴ）と、このＦＳ−ＩＧＢＴに逆並列に接続されたＦＷＤとを同一半導体チップに内蔵して一体化した構成を例に説明する。図１７は、従来のフィールドストップ構造のＲＣ−ＩＧＢＴの構成を示す断面図である。
図１７に示すように、従来のＲＣ−ＩＧＢＴでは、ＩＧＢＴ部１２１において、ｎ-型ドリフト層１０１となるｎ-型半導体基板のおもて面側に、トレンチゲート型のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造１２０が設けられている。ＭＯＳゲート構造１２０は、ｐ型ベース領域１０２、トレンチ１０３、ゲート酸化膜１０４、ゲート電極１０５、ｎ+型エミッタ領域１０６およびｐ+型コンタクト領域１０７からなる。エミッタ電極１０８は、ｎ+型エミッタ領域１０６およびｐ+型コンタクト領域１０７に接する。エミッタ電極１０８は、一般的にＡｌ（アルミニウム）−Ｓｉ（シリコン）で形成される。
ｐ型ベース領域１０２、トレンチ１０３、エミッタ電極１０８および層間絶縁膜１０９は、ＩＧＢＴ部１２１からＦＷＤ部１２２にわたって設けられている。ＦＷＤ部１２２において、ｐ型ベース領域１０２およびエミッタ電極１０８は、それぞれＦＷＤのｐ型アノード領域およびアノード電極を兼ねる。上述したようにエミッタ電極１０８の電極材料としてＡｉ−Ｓｉを用いることで、ＩＧＢＴ部１２１においてｐ型ベース領域１０２との良好なオーミックコンタクト（オーミック性（直線性）を示す電気的接触）を実現することができる。また、エミッタ電極１０８の電極材料としてＡｉ−Ｓｉを用いることで、ＦＷＤ部１２２においてもｐ型ベース領域１０２（ｐ型アノード領域）との良好なオーミックコンタクトが実現される。
ｎ-半導体基板の裏面側には、ｎ型フィールドストップ層１１０、ｐ+型コレクタ領域１１１およびｎ+型カソード領域１１２が設けられている。ｐ+型コレクタ領域１１１は、ＩＧＢＴ部１２１に設けられている。ｎ+型カソード領域１１２は、ｐ+型コレクタ領域１１１と並んで（並列に）、ＦＷＤ部１２２に設けられている。ｐ+型コレクタ領域１１１およびｎ+型カソード領域１１２は、ｎ-型半導体基板の裏面からｎ型フィールドストップ層１１０よりも浅い位置に配置されている。コレクタ電極１１３は、カソード電極を兼ねており、ｐ+型コレクタ領域１１１およびｎ+型カソード領域１１２に接する。
このようなＲＣ−ＩＧＢＴとして、ゲート絶縁膜を介してゲート電極が埋め込まれた第１トレンチの他に、ｐ型ベース領域の内部に達する第２トレンチが形成され、第２トレンチ内にエミッタ電極が埋め込まれた装置が提案されている（例えば、下記特許文献１（第００５４段落、第１図）参照。）。下記特許文献１では、第２トレンチの内壁に沿ってチタン（Ｔｉ）やタングステン（Ｗ）等を用いてバリアメタルが形成されている。さらに、下記特許文献１では、エミッタ電極は、バリアメタルを介して、ＩＧＢＴ部のｎ+型エミッタ領域およびｐ+型コンタクト領域と、ＦＷＤ部のｐ型ベース領域（ｐ型アノード領域）とに電気的に接続されている。
また、別のＲＣ−ＩＧＢＴとして、ＦＷＤ部やＩＧＢＴ部内のＦＷＤ動作部のコンタクトホールの幅を、ＩＧＢＴ動作部のコンタクトホールの幅よりも広くした装置が提案されている（例えば、下記特許文献２参照。）。下記特許文献２では、ＩＧＢＴ部内のＦＷＤ動作部におけるｐ型不純物の面密度を低くし、ＦＷＤ部へのホールの注入を抑制してリカバリ特性を改善している。また、従来のダイオードとして、アルミニウムにシリコンを１％含有させた合金（ＡｌＳｉ１％）でアノード電極を形成した装置が提案されている（例えば、下記特許文献３（第００３６段落）参照。）。
特開２００９−０２７１５２号公報 特開２０１３−０２１３０４号公報 特開２００７−０５９８０１号公報
従来のＲＣ−ＩＧＢＴでは、上述したようにアルミニウム−シリコンからなるエミッタ電極１０８をコンタクトホールに埋め込むことで、ＦＷＤ部においてアノード領域として機能する不純物濃度の低いｐ型ベース領域１０２とのオーミックコンタクトを実現している。しかしながら、ＩＧＢＴでは、デザインルール（設計基準）が微細化されるにしたがい、コンタクトホールに埋め込む電極材料としてタングステンが用いられる。タングステンとシリコンとはコンタクト（電気的接触）が良好でないため、一般的なＩＧＢＴでは、タングステン層と半導体部との間にチタン層等が形成される。
従来のＲＣ−ＩＧＢＴでは、同一半導体チップにＩＧＢＴ部とＦＷＤ部とを一体的に形成するため、ＩＧＢＴ部を微細化してチタン層と半導体部とのコンタクトを形成した場合、微細化していないＦＷＤ部においてもチタン層と半導体部とのコンタクトが形成される。ＦＷＤ部では、チタン層によって半導体部（ｐ型ベース領域）とのコンタクトを形成した場合、ｐ型ベース領域とのコンタクトが劣化し、順方向電圧（Ｖｆ）特性が悪化するという問題がある。
この発明は、上述した従来技術による問題点を解消するため、デザインルールの微細化を図ったＲＣ−ＩＧＢＴにおいて、良好なダイオード特性を実現することができる半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、第１導電型のドリフト層となる半導体基板に第１素子領域および第２素子領域を備えた半導体装置であって、次の特徴を有する。前記第１素子領域には、絶縁ゲート型バイポーラトランジスタが設けられている。前記第２素子領域には、ダイオードが設けられている。前記半導体基板のおもて面に、前記第１素子領域から前記第２素子領域にわたって複数のトレンチが設けられている。前記複数のトレンチの少なくとも一部のトレンチの内部に、ゲート絶縁膜を介してゲート電極が設けられている。
隣り合う前記トレンチの間に、第２導電型のベース領域が設けられている。前記第１素子領域において前記ベース領域の内部に、第１導電型のエミッタ領域が選択的に設けられている。前記第１素子領域において前記ベース領域の内部に、第２導電型の第１コンタクト領域が選択的に設けられている。前記第１コンタクト領域は、前記ベース領域よりも不純物濃度が高い。前記第２素子領域において前記ベース領域の内部に、第２導電型の第２コンタクト領域が選択的に設けられている。前記第２コンタクト領域は、前記ベース領域よりも不純物濃度が高い。前記ゲート電極を覆う層間絶縁膜が設けられている。
第１コンタクトホールは、前記第１素子領域において前記層間絶縁膜を深さ方向に貫通して前記エミッタ領域および前記第１コンタクト領域を露出する。第２コンタクトホールは、前記第２素子領域において前記層間絶縁膜を深さ方向に貫通して前記ベース領域および前記第２コンタクト領域を露出する。第１コンタクトプラグは、前記第１コンタクトホールに埋め込まれ、前記エミッタ領域および前記第１コンタクト領域に接する。第２コンタクトプラグは、前記第２コンタクトホールに埋め込まれ、前記ベース領域および前記第２コンタクト領域に接する。
第１電極は、前記コンタクトプラグおよび前記第２コンタクトプラグに接する。前記第１素子領域において前記半導体基板の裏面に、第２導電型のコレクタ領域が設けられている。前記第２素子領域において前記半導体基板の裏面に、第１導電型のカソード領域が設けられている。第２電極は、前記コレクタ領域および前記カソード領域に接する。
また、この発明にかかる半導体装置は、上述した発明において、前記第１コンタクトプラグは、少なくとも、前記エミッタ領域および前記第１コンタクト領域に接するチタン層と、前記第１電極に接するタングステン層と、からなる。前記第２コンタクトプラグは、少なくとも、前記ベース領域および前記第２コンタクト領域に接するチタン層と、前記第１電極に接するタングステン層と、からなることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１電極は、アルミニウムを主成分とする金属からなることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２コンタクトホールの、前記第１素子領域と前記第２素子領域とが並ぶ方向における幅は、前記第１コンタクトホールの、前記第１素子領域と前記第２素子領域とが並ぶ方向における幅と等しいことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２素子領域の隣り合う前記トレンチ間の間隔は、前記第１素子領域の隣り合う前記トレンチ間の間隔と等しいことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１素子領域と前記第２素子領域との境界にある前記トレンチと、当該トレンチに隣り合う前記第１素子領域の前記トレンチと、の間の前記ベース領域の内部に、前記第２コンタクト領域が設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記トレンチの平面形状は、前記第１素子領域と前記第２素子領域とが並ぶ方向に対して直交する方向に延びるストライプ状であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１コンタクト領域は、前記第１素子領域と前記第２素子領域とが並ぶ方向において、前記エミッタ領域に接していることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、第１導電型のドリフト層となる半導体基板に第１素子領域および第２素子領域を備えた半導体装置の製造方法であって、次の特徴を有する。
前記第１素子領域には、絶縁ゲート型バイポーラトランジスタが設けられている。前記第２素子領域には、ダイオードが設けられている。前記絶縁ゲート型バイポーラトランジスタのおもて面素子構造として、複数のトレンチ、ゲート電極、第２導電型のベース領域、第１導電型のエミッタ領域および第２導電型の第１コンタクト領域を有する。
前記複数のトレンチは、前記半導体基板のおもて面に、前記第１素子領域から前記第２素子領域にわたって設けられている。前記ゲート電極は、前記複数のトレンチの少なくとも一部のトレンチの内部にゲート絶縁膜を介して設けられている。前記ベース領域は、隣り合う前記トレンチの間に設けられている。前記エミッタ領域および前記第１コンタクト領域は、それぞれ前記第１素子領域において前記ベース領域の内部に選択的に設けられている。
前記第１コンタクト領域は、前記ベース領域よりも不純物濃度が高い。前記ダイオードのおもて面素子構造として、前記トレンチ、前記ゲート電極および前記ベース領域を有する。
まず、前記半導体基板のおもて面側に、前記絶縁ゲート型バイポーラトランジスタおよび前記ダイオードの前記おもて面素子構造を形成する第１形成工程を行う。
次に、前記おもて面素子構造を覆う層間絶縁膜を形成する第２形成工程を行う。
次に、前記第１素子領域において前記層間絶縁膜を貫通して前記エミッタ領域および前記第１コンタクト領域を露出する第１コンタクトホールを形成するとともに、前記第２素子領域において前記層間絶縁膜を深さ方向に貫通して前記ベース領域を露出する第２コンタクトホールを形成する第３形成工程を行う。
次に、前記第２コンタクトホールに露出する前記ベース領域の内部に、前記ベース領域よりも不純物濃度の高い第２導電型の第２コンタクト領域を選択的に形成する第４形成工程を行う。
次に、前記第１コンタクトホールおよび前記第２コンタクトホールに埋め込むように、前記半導体基板のおもて面に金属層を堆積させる堆積工程を行う。
次に、前記金属層をエッチバックして前記層間絶縁膜の表面の前記金属層を除去し、前記第１コンタクトホールの内部の前記金属層を前記エミッタ領域および前記第１コンタクト領域との第１コンタクトプラグとして残すとともに、前記第２コンタクトホールの内部の前記金属層を前記ベース領域との第２コンタクトプラグとして残す除去工程を行う。
次に、前記第１コンタクトプラグおよび前記第２コンタクトプラグに接する第１電極を形成する電極形成工程を行う。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３形成工程では、前記第１コンタクトホールおよび前記第２コンタクトホールの、前記第１素子領域と前記第２素子領域とが並ぶ方向における幅を等しくすることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３形成工程において、前記第１素子領域と前記第２素子領域との境界にある前記トレンチと、当該トレンチに隣り合う前記第１素子領域の前記トレンチと、の間の前記第１コンタクトホールに露出する前記ベース領域の内部に前記第２コンタクト領域のみを形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第４形成工程では、フッ化ホウ素をイオン注入して前記第２コンタクト領域を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記トレンチの平面形状は、前記第１素子領域と前記第２素子領域とが並ぶ方向に対して直交する方向に延びるストライプ状に形成されることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２素子領域の隣り合う前記トレンチ間の間隔は、前記第１素子領域の隣り合う前記トレンチ間の間隔と等しく形成されていることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記堆積工程では、前記金属層として、少なくともチタン層およびタングステン層を順に堆積することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記電極形成工程では、アルミニウムを主成分とする前記第１電極を形成することを特徴とする。
上述した発明によれば、第１，２素子領域のコンタクトを構成する電極材料をそれぞれ拡散領域（半導体部）に対して最適化することで、第１素子領域を微細化したとしても、第１，２素子領域ともにオーミックコンタクトを実現することができる。
また、本発明によれば、第１素子領域のコンタクトホール（第１コンタクトホール）に金属層を埋め込む際に、第２素子領域のコンタクトホール（第２コンタクトホール）に金属層が十分に充填されない。このため、金属層のエッチバックによって、第１コンタクトホールに金属層が埋め込まれたままの状態で、第２コンタクトホールに半導体部（アノード領域として機能するベース領域）を露出させることができる。この状態でエミッタ電極を堆積することで、第１素子領域において金属層（コンタクトプラグ）を介してエミッタ電極と半導体部とが電気的に接続され、第２素子領域においてエミッタ電極と半導体部とが直接接続される。
したがって、第１，２素子領域のコンタクトをそれぞれ異なる電極材料で形成することができ、第１，２素子領域ともにオーミックコンタクトを実現することができる。第１素子領域を微細化するにあたって、第２素子領域においてベース領域とのコンタクトを劣化させる金属を用いずにコンタクトを形成することができ、順方向電圧特性が悪化することを防止することができる。
本発明にかかる半導体装置および半導体装置の製造方法によれば、デザインルールの微細化を図ったＲＣ−ＩＧＢＴにおいて、良好なダイオード特性を実現することができるという効果を奏する。
図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。 図２は、実施の形態１にかかる半導体装置の製造方法の概要を示すフローチャートである。 図３は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図４は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図５は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図６は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図７は、実施の形態２にかかる半導体装置の製造方法の概要を示すフローチャートである。 図８は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 図９は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 図１０は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 図１１は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 図１２は、実施の形態３にかかる半導体装置の構造を示す断面図である。 図１３は、実施の形態３にかかる半導体装置の製造方法の概要を示すフローチャートである。 図１４は、実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 図１５は、実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 図１６は、実施例にかかる半導体装置の順方向電圧特性を示す特性図である。 図１７は、従来のフィールドストップ構造のＲＣ−ＩＧＢＴの構成を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。図１に示すように、実施の形態１にかかる半導体装置は、ｎ-型ドリフト層１となる同一のｎ-型半導体基板（半導体チップ）上に、ＩＧＢＴを配置したＩＧＢＴ部（第１素子領域）２１と、ＦＷＤを配置したＦＷＤ部（第２素子領域）２２とを備える。ＩＧＢＴ部２１のＩＧＢＴとして、例えばｎ型フィールドストップ層１０を備えたＦＳ−ＩＧＢＴを配置した場合を例に説明する。ＦＷＤ部２２のＦＷＤは、ＩＧＢＴ部２１のＦＳ−ＩＧＢＴに逆並列に接続されている。すなわち、実施の形態１にかかる半導体装置は、ＦＳ−ＩＧＢＴとＦＷＤとを同一半導体チップに内蔵して一体化したＲＣ−ＩＧＢＴである。
具体的には、ＩＧＢＴ部２１において、ｎ-型半導体基板のおもて面の表面層には、ｐ型ベース領域２が設けられている。ｎ-型半導体基板のおもて面から深さ方向にｐ型ベース領域２を貫通してｎ-型ドリフト層１に達するトレンチ３が設けられている。トレンチ３は、例えば、ＩＧＢＴ部２１とＦＷＤ部２２とが並ぶ方向（図１では紙面横方向、以下、第１方向とする）と直交する方向（図１では紙面奥行き方向、以下、第２方向とする）に延びるストライプ状の平面レイアウトで配置されている。ｐ型ベース領域２は、トレンチ３によって複数の領域（メサ部）に分離されている。トレンチ３の内部には、ゲート絶縁膜４を介してゲート電極５が設けられている。
ｐ型ベース領域２の、隣り合うトレンチ３に挟まれたメサ部には、ｎ+型エミッタ領域６が選択的に設けられている。ｎ+型エミッタ領域６は、トレンチ３の側壁のゲート絶縁膜４を挟んでゲート電極５に対向する位置に配置されている。また、ｐ型ベース領域２の、隣り合うトレンチ３に挟まれたメサ部には、ｐ+型コンタクト領域７が選択的に設けられている。ｐ+型コンタクト領域７は、ｎ+型エミッタ領域６よりもメサ部中央部側に配置され、かつｎ+型エミッタ領域６に接する。これらｐ型ベース領域２、トレンチ３、ゲート絶縁膜４、ゲート電極５、ｎ+型エミッタ領域６およびｐ+型コンタクト領域７によってトレンチゲート型のＭＯＳゲート構造２０が構成されている。ｎ-型半導体基板のおもて面には、ゲート電極５を覆うように層間絶縁膜９が設けられている。
深さ方向に層間絶縁膜９を貫通してｎ+型エミッタ領域６およびｐ+型コンタクト領域７を露出する第１コンタクトホール９ａが設けられている。第１コンタクトホール９ａには、コンタクトプラグ（電極を取り出す部分）１４が埋め込まれている。コンタクトプラグ１４は、ｎ-型半導体基板のおもて面側からチタン（Ｔｉ）層１５、窒化チタン（ＴｉＮ）層１６およびタングステン（Ｗ）層１７を順に積層してなる。
チタン層１５は、第１コンタクトホール９ａの側壁からｎ-型半導体基板のおもて面（ｎ+型エミッタ領域６およびｐ+型コンタクト領域７の表面）に沿って設けられている。チタン層１５は、コンタクト（電気的接触）が良好でない半導体部（シリコン部）とタングステン層１７とのバリアメタル層として機能する。また、チタン層１５は、ｎ+型エミッタ領域６およびｐ+型コンタクト領域７に接し、ｐ+型コンタクト領域７との良好なオーミックコンタクト（オーミック性（直線性）を示す電気的接触）を実現する。
また、第１コンタクトホール９ａの内部において、チタン層１５の内側にはチタン層１５に沿って窒化チタン層１６が設けられている。窒化チタン層１６の内側には、タングステン層１７が設けられている。層間絶縁膜９およびコンタクトプラグ１４上には、エミッタ電極（第１電極）８が設けられている。
エミッタ電極８は、例えば、チタン層１５、窒化チタン層１６およびタングステン層１７すべてに接する。エミッタ電極８は、第１コンタクトホール９ａに埋め込まれたコンタクトプラグ１４を介してｎ+型エミッタ領域６およびｐ+型コンタクト領域７に電気的に接続されている。すなわち、コンタクトプラグ１４は、エミッタ電極として機能する。エミッタ電極８は、例えばＡｌ（アルミニウム）−Ｓｉ（シリコン）からなる。上述したＩＧＢＴ部２１のデザインルールは微細化されている。例えば、ＩＧＢＴ部２１は、デザインルール（設計基準）の最小寸法（最も微細なパターン寸法）で構成されてもよい。
一方、ＦＷＤ部２２はＩＧＢＴ部２１よりも大きなデザインルールで構成されている。具体的には、上述したｐ型ベース領域２、トレンチ３（トレンチ３内部のゲート絶縁膜４およびゲート電極５も含む）、エミッタ電極８および層間絶縁膜９は、ＩＧＢＴ部２１からＦＷＤ部２２にわたって設けられている。
ＦＷＤ部２２において、ｐ型ベース領域２およびエミッタ電極８は、それぞれＦＷＤのｐ型アノード領域およびアノード電極を兼ねる。ｐ型アノード領域として機能するｐ型ベース領域２は、深さ方向に層間絶縁膜９を貫通する第２コンタクトホール９ｂに露出されている。
ＦＷＤ部２２のトレンチ３のピッチ（隣り合うトレンチ３間の間隔）Ｗ１２は、ＩＧＢＴ部２１のトレンチ３のピッチＷ１１よりも広い（Ｗ１１＜Ｗ１２）。第２コンタクトホール９ｂの幅（第１方向の幅）Ｗ２２は、第１コンタクトホール９ａの幅Ｗ２１よりも広い（Ｗ２１＜Ｗ２２）。
第２コンタクトホール９ｂにはエミッタ電極８が埋め込まれており、エミッタ電極８は第２コンタクトホール９ｂの内部においてｐ型ベース領域２に接する。ＦＷＤ部２２にはコンタクトプラグ１４は設けられていない。ＦＷＤ部２２のｐ型ベース領域２（ｐ型アノード領域）にチタン層１５が接しないことで、ｐ型ベース領域２とのコンタクトが劣化することを防止することができる。また、ＦＷＤ部２２のｐ型ベース領域２は、上述したように電極材料としてＡｉ−Ｓｉを用いたエミッタ電極８に接する。このため、ＦＷＤ部２２においてもエミッタ電極８とｐ型ベース領域２との良好なオーミックコンタクトが得られる。
ｎ-型半導体基板のおもて面側において、ＩＧＢＴ部２１とＦＷＤ部２２との境界には、中間領域２３が設けられている。中間領域２３は、コンタクトホールの幅が第１コンタクトホール９ａと同じ幅Ｗ２１である点でＩＧＢＴ部２１と共通している。中間領域２３は、ＩＧＢＴ部２１と同様に第１コンタクトホール９ａを備える。一方、ＩＧＢＴ部２１と異なり、中間領域２３にはｎ+型エミッタ領域６が設けられていない。また、ＦＷＤ部２２と異なり、中間領域２３の第１コンタクトホール９ａにはコンタクトプラグ１４が設けられている。すなわち、中間領域２３においては、ＦＷＤ部２２よりもコンタクト抵抗が高い分、ＦＷＤ部２２の電導度変調は生じにくく、アノード注入効率はＦＷＤ部２２よりも低くなる。これにより、中間領域２３は、ＦＷＤ部２２が動作するときに、ＦＷＤ部２２よりもキャリア濃度を低くでき、ＩＧＢＴ部２１への動作の干渉を減らすことができる。
ｎ-半導体基板の裏面の表面層には、ＩＧＢＴ部２１からＦＷＤ部２２にわたってｎ型フィールドストップ層１０が設けられている。ｎ型フィールドストップ層１０は、オフ時にｐ型ベース領域２とｎ-型ドリフト層１との間のｐｎ接合から伸びる空乏層が後述するｐ+型コレクタ領域１１に達しないように抑制する機能を有する。
また、ｎ-型半導体基板の裏面の表面層には、ｎ-型半導体基板の裏面からｎ型フィールドストップ層１０よりも浅い位置に、ｐ+型コレクタ領域１１およびｎ+型カソード領域１２が設けられている。ｎ-型半導体基板の、ｐ型ベース領域２、ｎ型フィールドストップ層１０、ｐ+型コレクタ領域１１およびｎ+型カソード領域１２以外の部分がｎ-型ドリフト層１となる。
ｐ+型コレクタ領域１１は、ＩＧＢＴ部２１に設けられている。ｎ+型カソード領域１２は、ＦＷＤ部２２に設けられている。ｎ+型カソード領域１２は、ｎ-型半導体基板の裏面に水平な方向に、ｐ+型コレクタ領域１１と並んで（並列に）設けられている。ｐ+型コレクタ領域１１およびｎ+型カソード領域１２は、ｎ-型半導体基板の裏面からｎ型フィールドストップ層１０よりも浅い位置に配置されている。コレクタ電極（第２電極）１３は、カソード電極を兼ねており、ｐ+型コレクタ領域１１およびｎ+型カソード領域１２に接する。
特に限定しないが、実施の形態１にかかるＲＣ−ＩＧＢＴの各部の寸法は、例えば次の値をとる。ＩＧＢＴ部２１において、トレンチ３のピッチＷ１１は例えば２．３μｍ程度とし、第１コンタクトホール９ａの幅（第１方向の幅）Ｗ２１は例えば０．５μｍ程度としてもよい。ＦＷＤ部２２において、トレンチ３のピッチＷ１２は、例えば２．３μｍよりも大きく、好ましくは所定の耐圧を下回らない程度に広く、例えば４．６μｍ程度としてもよい。第２コンタクトホール９ｂの幅Ｗ２２は、後述するように第１コンタクトホール９ａにコンタクトプラグ１４を完全に埋め込んだときに、コンタクトプラグ１４によって第２コンタクトホール９ｂが完全に充填されないように広く設定される。具体的には、第２コンタクトホール９ｂの幅Ｗ２２は、例えば１．０μｍ程度としてもよい。
次に、実施の形態１にかかる半導体装置の製造方法について説明する。図２は、実施の形態１にかかる半導体装置の製造方法の概要を示すフローチャートである。図３〜６は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
まず、一般的な方法により、ｎ-型ドリフト層１となるｎ-型半導体基板（半導体ウエハ）のおもて面側におもて面素子構造を形成し、ｎ-型半導体基板のおもて面を覆う層間絶縁膜９を形成する（ステップＳ１）。おもて面素子構造とは、ＩＧＢＴ部２１のトレンチゲート型のＭＯＳゲート構造２０と、ＦＷＤ部２２のｐ型ベース領域２、トレンチ３、ゲート絶縁膜４およびゲート電極５である。ＦＷＤ部２２のトレンチ３のピッチＷ１２は、上述したようにＩＧＢＴ部２１のトレンチ３のピッチＷ１１よりも広くする（Ｗ１１＜Ｗ１２）。
次に、フォトリソグラフィにより、層間絶縁膜９上に、第１，２コンタクトホール９ａ，９ｂの形成領域が開口したレジストマスク３１を形成する。ここまでの状態が図３に示されている。
次に、このレジストマスク３１をマスクとして層間絶縁膜９をエッチングし、第１，２コンタクトホール９ａ，９ｂを形成する（ステップＳ２）。このとき、上述したように、第２コンタクトホール９ｂの幅Ｗ２２を、第１コンタクトホール９ａの幅Ｗ２１よりも広くする（Ｗ２１＜Ｗ２２）。これにより、第１コンタクトホール９ａにｎ+型エミッタ領域６およびｐ+型コンタクト領域７が露出され、第２コンタクトホール９ｂにＦＷＤ部２２のｐ型ベース領域２が露出される。次に、レジストマスクを除去する。ここまでの状態が図４に示されている。
次に、例えばスパッタリングなどの物理気相成長（ＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によりチタン層１５および窒化チタン層１６を順に堆積（形成）する。そして、さらに例えば化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によりタングステン層１７を堆積することで、チタン層１５、窒化チタン層１６およびタングステン層１７からなるコンタクトプラグ１４を形成する（ステップＳ３）。
ステップＳ３においては、コンタクトプラグ１４が第１コンタクトホール９ａに完全に埋め込まれるように、チタン層１５、窒化チタン層１６およびタングステン層１７を順に堆積する。このとき、第１コンタクトホール９ａに埋め込まれた部分におけるコンタクトプラグ１４の表面は、層間絶縁膜９上のコンタクトプラグ１４の表面とほぼ同じ高さとなる。すなわち、ＩＧＢＴ部２１においてコンタクトプラグ１４の表面はほぼ平坦となる。
一方、上述したように第２コンタクトホール９ｂの幅Ｗ２２は第１コンタクトホール９ａの幅Ｗ２１よりも広いため、第２コンタクトホール９ｂにはコンタクトプラグ１４が完全に埋め込まれていない。すなわち、ＦＷＤ部２２においてコンタクトプラグ１４の表面には、第２コンタクトホール９ｂに対応する部分に凹部が生じた状態となる。ここまでの状態が図５に示されている。
次に、アニール（熱処理）により半導体ウエハ全体を加熱する。これにより、コンタクトプラグ１４と半導体部との電気的な密着性が向上され、チタン層１５とｐ+型コンタクト領域７とのオーミックコンタクトが形成される。次に、層間絶縁膜９が露出されるまでコンタクトプラグ１４をエッチバックする（ステップＳ４）。ステップＳ４においては、第１コンタクトホール９ａにほぼ完全に充填された状態でコンタクトプラグ１４が残る。
一方、上述したように第２コンタクトホール９ｂにはコンタクトプラグ１４が完全に埋め込まれていない。ＦＷＤ部２２において第２コンタクトホール９ｂにコンタクトプラグ１４が埋め込まれないようにするには、少なくとも第２コンタクトホール９ｂの幅Ｗ２２を、層間絶縁膜９の厚さよりも長くするとよい。
タングステン層１７は、コンタクトホールの幅を層間絶縁膜９の厚さとほぼ等しくするか、層間絶縁膜９の厚さ以下とすることで、コンタクトホールを埋め込むことができる。そのため、第２コンタクトホール９ｂの幅Ｗ２２を、層間絶縁膜９の厚さよりも広くすれば、タングステン層１７が完全に埋め込まれなくなる。さらに、タングステン層１７の堆積厚さを、第２コンタクトホール９ｂの幅Ｗ２２よりも薄くするとよい。これらにより、タングステン層１７およびバリアメタル（窒化チタン層１６およびチタン層１５）をエッチバックすると、第２コンタクトホール９ｂにはｎ-型半導体基板の表面が露出するようになる。
一方、ＩＧＢＴ部２１では、第１コンタクトホール９ａの側壁からｎ-型半導体基板のおもて面に沿ってコンタクトプラグ１４が形成され、その厚さは層間絶縁膜９上のコンタクトプラグ１４の厚さとほぼ等しい。以上により、第２コンタクトホール９ｂの内部のコンタクトプラグ１４は層間絶縁膜９上のコンタクトプラグ１４とともに除去され、第２コンタクトホール９ｂに半導体部（ｐ型アノード領域として機能するｐ型ベース領域２の表面）が露出される。ここまでの状態が図６に示されている。
なお、タングステン層１７およびバリアメタルのエッチバックの条件により、ＦＷＤ部２２の第２コンタクトホール９ｂの側壁には、図６に示すように、タングステン層１７およびバリアメタルの残渣が残ることがある。この残渣は、ＦＷＤ部２２のコンタクト抵抗に影響の無い程度ならば、残っていても構わない。
次に、例えばスパッタリングにより、第２コンタクトホール９ｂに埋め込むように、層間絶縁膜９およびコンタクトプラグ１４上におもて面電極として例えばアルミニウムを主成分とするエミッタ電極８を例えば５μｍの厚さで形成する（ステップＳ５）。このとき、第２コンタクトホール９ｂにｐ型ベース領域２が露出されているため、第２コンタクトホール９ｂの内部においてエミッタ電極８とｐ型ベース領域２とが接する。次に、アニールにより半導体ウエハ全体を加熱する。これにより、エミッタ電極８と半導体部との電気的な密着性が向上され、エミッタ電極８とｐ型ベース領域２とのオーミックコンタクトが形成される。
次に、例えばポリイミド（ｐｏｌｙｉｍｉｄｅ）からなる表面保護膜（不図示）を形成してｎ-型半導体基板のおもて面側を保護する（ステップＳ６）。表面保護膜は、例えばＩＧＢＴ部２１およびＦＷＤ部２２が配置される活性領域の周囲を囲むエッジ終端構造部を覆う。活性領域は、オン状態のときに電流が流れる領域である。エッジ終端構造部は、ｎ-型ドリフト層１のおもて面側の電界を緩和し耐圧を保持する領域である。エミッタ電極８は、活性領域に露出され電極パッドとして機能する。
次に、一般的な方法により、ｎ-型半導体基板の裏面側に裏面素子構造を形成し、裏面電極としてコレクタ電極１３を形成する（ステップＳ７）。裏面素子構造とは、ｎ型フィールドストップ層１０、ｐ+型コレクタ領域１１およびｎ+型カソード領域１２である。その後、半導体ウエハを個々のチップ状に切断（ダイシング）することで、図１に示すＲＣ−ＩＧＢＴが完成する。
以上、説明したように、実施の形態１によれば、ＩＧＢＴ部およびＦＷＤ部のコンタクトを構成する電極材料をそれぞれ拡散領域（半導体部）に対して最適化することで、ＩＧＢＴ部を微細化したとしても、ＩＧＢＴ部およびＦＷＤ部ともにオーミックコンタクトを実現することができる。
また、実施の形態１によれば、ＦＷＤ部のコンタクトホール（第２コンタクトホール）の幅をＩＧＢＴ部のコンタクトホール（第１コンタクトホール）の幅よりも広くすることで、第１コンタクトホールにコンタクトプラグを埋め込む際に、第２コンタクトホールにコンタクトプラグが十分に充填されない。このため、コンタクトプラグのエッチバックによって、第１コンタクトホールにコンタクトプラグが埋め込まれたままの状態で、第２コンタクトホールに半導体部（アノード領域として機能するｐ型ベース領域）を露出させることができる。この状態でエミッタ電極を堆積することで、ＩＧＢＴ部においてコンタクトプラグを介してエミッタ電極と半導体部とが電気的に接続され、ＦＷＤ部においてエミッタ電極と半導体部とが直接接続される。したがって、ＩＧＢＴ部およびＦＷＤ部のコンタクトをそれぞれ異なる電極材料で形成することができ、ＩＧＢＴ部およびＦＷＤ部ともにオーミックコンタクトを実現することができる。
具体的には、ＩＧＢＴ部においては、チタン層、窒化チタン層およびタングステン層を順に積層したコンタクトプラグと、アルミニウムを主成分とする金属層とからなる積層構造でエミッタ電極が形成される。ＦＷＤ部においては、アルミニウムを主成分とする金属層からなる単層構造でアノード電極が形成される。したがって、ＩＧＢＴ部を微細化するにあたって、チタンを用いてＩＧＢＴ部のコンタクトを形成したとしても、製品（半導体装置）完成後のＦＷＤ部にはｐ型ベース領域とのコンタクトを劣化させるチタン層は形成されない。このため、ＦＷＤ部においてｐ型ベース領域とのコンタクトが劣化することを防止することができ、順方向電圧（Ｖｆ）特性が悪化することを防止することができる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の製造方法について、図７〜１１を参照して説明する。図７は、実施の形態２にかかる半導体装置の製造方法の概要を示すフローチャートである。図８〜１１は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態２にかかる半導体装置の製造方法が実施の形態１にかかる半導体装置の製造方法と異なる点は、第１，２コンタクトホール９ａ，９ｂを異なるマスクを用いて形成する点である。実施の形態２にかかる半導体装置の製造方法は、図１に示すＲＣ−ＩＧＢＴを作製（製造）するための別の一例である。
具体的には、まず、実施の形態１と同様に、ｎ-型ドリフト層１となるｎ-型半導体基板（半導体ウエハ）のおもて面側に、おもて面素子構造および層間絶縁膜９を形成する（ステップＳ１１）。次に、フォトリソグラフィにより、層間絶縁膜９上に、第１コンタクトホール９ａの形成領域が開口したレジストマスク３２を形成する。ここまでの状態が図８に示されている。
次に、このレジストマスク３２をマスクとして層間絶縁膜９をエッチングし、第１コンタクトホール９ａを形成する（ステップＳ１２）。これにより、第１コンタクトホール９ａにｎ+型エミッタ領域６およびｐ+型コンタクト領域７が露出される。次に、レジストマスク３２を除去する。ここまでの状態が図９に示されている。
次に、チタン層１５、窒化チタン層１６およびタングステン層１７を順に堆積し、第１コンタクトホール９ａに、チタン層１５、窒化チタン層１６およびタングステン層１７からなるコンタクトプラグ１４を形成する（ステップＳ１３）。チタン層１５、窒化チタン層１６およびタングステン層１７の形成方法は実施の形態１と同様である。ここまでの状態が図１０に示されている。
次に、実施の形態１と同様に、アニールにより半導体ウエハ全体を加熱して、チタン層１５とｐ+型コンタクト領域７とのオーミックコンタクトを形成する。次に、実施の形態１と同様に、層間絶縁膜９が露出されるまでコンタクトプラグ１４をエッチバックする（ステップＳ１４）。これによって、第１コンタクトホール９ａにコンタクトプラグ１４が残る。
次に、フォトリソグラフィにより、層間絶縁膜９およびコンタクトプラグ１４上に、第２コンタクトホール９ｂの形成領域が開口したレジストマスク３３を形成する。ここまでの状態が図１１に示されている。
次に、このレジストマスク３３をマスクとして層間絶縁膜９をエッチングして、第２コンタクトホール９ｂを形成する（ステップＳ１５）。これによって、図６に示すように、第１コンタクトホール９ａにコンタクトプラグ１４が埋め込まれた状態で、第２コンタクトホール９ｂにＦＷＤ部２２のｐ型ベース領域２が露出される。次に、レジストマスク３３を除去した後、実施の形態１と同様に、おもて面電極の形成以降の工程（ステップＳ１６〜Ｓ１８、ダイシング）を順に行うことで、図１に示すＲＣ−ＩＧＢＴが完成する。
以上、説明したように、実施の形態２によれば、ＩＧＢＴ部の第１コンタクトホールへのコンタクトプラグの形成時にはまだＦＷＤ部に第２コンタクトホールを形成していないため、ＦＷＤ部の第２コンタクトホールにコンタクトプラグが形成されない。このため、、実施の形態１と同様に製品完成後においてＦＷＤ部のアノード領域にチタン層が接触しないため、実施の形態１と同様の効果を得ることができる。
（実施の形態３）
実施の形態３にかかる半導体装置の製造方法について説明する。図１２は、実施の形態３にかかる半導体装置の構造を示す断面図である。実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ＩＧＢＴ部２１およびＦＷＤ部２２ともにデザインルールを微細化している点である。具体的には、例えば、ＩＧＢＴ部２１およびＦＷＤ部２２を同一のデザインルールで微細化してもよい。すなわち、ＩＧＢＴ部２１からＦＷＤ部２２にわたって同じピッチ（Ｗ１１＝Ｗ１２）でトレンチ３を設け、かつ第１，２コンタクトホール９ａ，９ｂの幅（第１方向の幅）Ｗ２１，Ｗ２２を等しくしてもよい（Ｗ２１＝Ｗ２２）。ＩＧＢＴ部２１およびＦＷＤ部２２の寸法は、例えば、実施の形態１のＩＧＢＴ部２１と同様であってもよい。
また、ＦＷＤ部２２において、第２コンタクトホール９ｂには、第１コンタクトホール９ａのコンタクトプラグ（第１コンタクトプラグ）１４と同様に、コンタクトプラグ（第２コンタクトプラグ）１４が埋め込まれている。第２コンタクトプラグ１４は、チタン層１５、窒化チタン層１６およびタングステン層１７を順に積層してなる。
ｐ型アノード領域として機能するｐ型ベース領域２の内部には、第２ｐ+型コンタクト領域１８が設けられている。第２ｐ+型コンタクト領域１８は、チタン層１５に接してチタン層１５との良好なオーミックコンタクトを実現する。第２ｐ+型コンタクト領域１８は、例えば、ｐ+型コンタクト領域（以下、第１ｐ+型コンタクト領域とする）７が設けられていないすべてのメサ部に設けられていてもよい。
エミッタ電極８は、第２コンタクトプラグ１４を介して第２ｐ+型コンタクト領域１８に電気的に接続されている。すなわち、第１コンタクトプラグ１４はエミッタ電極として機能し、第２コンタクトプラグ１４はアノード電極として機能する。
次に、実施の形態３にかかる半導体装置の製造方法について説明する。図１３は、実施の形態３にかかる半導体装置の製造方法の概要を示すフローチャートである。図１４，１５は、実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。
まず、実施の形態１と同様に、おもて面素子構造および層間絶縁膜９の形成（ステップＳ２１）、第１，２コンタクトホール９ａ，９ｂの形成（ステップＳ２２）を順に行う。このとき、例えば、ＩＧＢＴ部２１のトレンチ３のピッチＷ１１と、ＦＷＤ部２２のトレンチ３のピッチＷ１２とを等しくし（Ｗ１１＝Ｗ１２）、第１，２コンタクトホール９ａ，９ｂの幅Ｗ２１，Ｗ２２を等しくする（Ｗ２１＝Ｗ２２）。ここまでの状態が図１４に示されている。
次に、フォトリソグラフィにより、第２ｐ+型コンタクト領域１８の形成領域が開口したレジストマスク３４を形成する。すなわち、レジストマスク３４は、ｎ+型エミッタ領域６および第１ｐ+型コンタクト領域７を覆った状態で、ＦＷＤ部２２のｐ型ベース領域２を選択的に露出する。次に、ｐ型不純物のイオン注入３５により、レジストマスク３４の開口部に露出するｐ型ベース領域２の表面層に第２ｐ+型コンタクト領域１８を選択的に形成する（ステップＳ２３）。
第２ｐ+型コンタクト領域１８を形成するためのイオン注入３５は、例えば、イオン種をフッ化ホウ素（ＢＦ2）とし、加速エネルギーを３０ｋｅＶとしてもよい。第２ｐ+型コンタクト領域１８の深さは、例えば０．５μｍ以下程度であってもよい。ここまでの状態が図１５に示されている。
次に、レジストマスク３４を除去した後、例えば６５０℃程度の温度で３０分間程度の熱処理により第２ｐ+型コンタクト領域１８を活性化させる。次に、実施の形態１と同様に、コンタクトプラグ１４の形成（ステップＳ２４）、エッチバック（ステップＳ２５）を順に行う。このとき、ステップＳ２４において第１，２コンタクトホール９ａ，９ｂともにコンタクトプラグ１４を完全に埋め込み、ステップＳ２５において第１，２コンタクトホール９ａ，９ｂにほぼ完全に充填された状態でコンタクトプラグ１４を残す。
その後、実施の形態１と同様に、おもて面電極の形成から、裏面素子構造および裏面電極の形成までの工程を順に行うことで（ステップＳ２６〜Ｓ２８）、図１２に示すＲＣ−ＩＧＢＴが完成する。
以上、説明したように、実施の形態３によれば、ｐ型アノード領域として機能するｐ型ベース領域の内部に第２ｐ+型コンタクト領域を設けることで、ＦＷＤ部の第２コンタクトホールにＩＧＢＴ部の第１コンタクトホールと同様にコンタクトプラグを埋め込んだとしても、ＦＷＤ部においてオーミックコンタクトを得ることができる。このため、ＩＧＢＴ部と同様にＦＷＤ部を微細化したとしても実施の形態１，２と同様の効果を得ることができ、ＩＧＢＴ部およびＦＷＤ部が微細化されることでさらなる小型化を図ることができる。
（実施例）
次に、本発明にかかるＲＣ−ＩＧＢＴの順方向電圧（Ｖｆ）特性について検証した。図１６は、実施例にかかる半導体装置の順方向電圧特性を示す特性図である。上述した実施の形態１にかかる半導体装置の製造方法にしたがい、微細化されたデザインルールで構成されたＲＣ−ＩＧＢＴを作製（製造）した（以下、実施例とする）。すなわち、実施例は、ＩＧＢＴ部においてコンタクトプラグを介してエミッタ電極と半導体部とを電気的に接続し、ＦＷＤ部においてエミッタ電極と半導体部とを直接接続した構成となっている。
実施例の順方向電圧特性を図１６に示す。また、図１６には、比較として、ＩＧＢＴ部およびＦＷＤ部ともにコンタクトプラグを介してエミッタ電極と半導体部とを電気的に接続したＲＣ−ＩＧＢＴ（以下、従来例とする）の順方向電圧特性を示す。従来例の、ＦＷＤ部のコンタクト以外の構成は、実施例と同様である。
図１６に示す結果より、実施例においては、従来例よりも順方向電圧Ｖｆを低減させることができることが確認された。すなわち、ＩＧＢＴと同一半導体チップに一体化されたＦＷＤにおいても半導体部とのコンタクトにチタン層を形成しないことで、アノード領域として機能する不純物濃度の低いｐ型ベース領域とのコンタクトの劣化を防止することができることが確認された。
以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した実施の形態３において、ＩＧＢＴ部の第１ｐ+型コンタクト領域と同時にＦＷＤ部の第２ｐ+型コンタクト領域を形成してもよい。
また、上述した実施の形態１，２において、ＦＷＤ部のｐ型ベース領域（アノード領域）の内部に実施の形態３のように第２ｐ+型コンタクト領域が設けられていてもよい。その場合、例えば、第１コンタクトホールにコンタクトプラグを埋め込む前にイオン注入により第２ｐ+型コンタクト領域を形成してもよいし、ＩＧＢＴ部の第１ｐ+型コンタクト領域と同時にＦＷＤ部の第２ｐ+型コンタクト領域を形成してもよい。
また、上述した各実施の形態では、トレンチの内部にゲート絶縁膜を介してゲート電極を設けた場合を例に説明しているが、トレンチの内部に絶縁膜を介して埋め込まれた導電体はゲート電極に限らない。例えば、複数のトレンチのうちの一部のトレンチの内部に埋め込まれた導電体を、エミッタ電極またはエミッタ電極と同電位のアノード電極と電気的に接続して、導電体とエミッタ電極を同電位としてもよい。このようにゲート電極とは異なる導電体を埋め込んだトレンチは、ダミートレンチと呼ばれることがある。また、上述した各実施の形態において各部の寸法は要求される仕様等に応じて種々設定される。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、チップの厚さ（ドリフト層の厚さ）を薄くすることで低損失を実現し、かつ高耐圧を実現したＲＣ−ＩＧＢＴに有用であり、特にデザインルールを微細化したＲＣ−ＩＧＢＴに適している。
１ ｎ-型ドリフト層
２ ｐ型ベース領域
３ トレンチ
４ ゲート絶縁膜
５ ゲート電極
６ ｎ+型エミッタ領域
７ ｐ+型コンタクト領域（第１ｐ+型コンタクト領域）
８ エミッタ電極
９ 層間絶縁膜
９ａ 第１コンタクトホール
９ｂ 第２コンタクトホール
１０ ｎ型フィールドストップ層
１１ ｐ+型コレクタ領域
１２ ｎ+型カソード領域
１３ コレクタ電極
１４ コンタクトプラグ
１５ チタン層
１６ 窒化チタン層
１７ タングステン層
１８ 第２ｐ+型コンタクト領域
２０ ＭＯＳゲート構造
２１ ＩＧＢＴ部
２２ ＦＷＤ部
２３ 中間領域
３１〜３４ レジストマスク
３５ イオン注入
Ｗ１１ ＩＧＢＴ部のトレンチのピッチ
Ｗ１２ ＦＷＤ部のトレンチのピッチ
Ｗ２１ 第１コンタクトホールの幅
Ｗ２２ 第２コンタクトホールの幅

Claims (16)

  1. 第１導電型のドリフト層となる半導体基板に、絶縁ゲート型バイポーラトランジスタが設けられた第１素子領域と、ダイオードが設けられた第２素子領域と、を備えた半導体装置であって、
    前記半導体基板のおもて面に、前記第１素子領域から前記第２素子領域にわたって設けられた複数のトレンチと、
    前記複数のトレンチの少なくとも一部のトレンチの内部に、ゲート絶縁膜を介して設けられたゲート電極と、
    隣り合う前記トレンチの間に設けられた第２導電型のベース領域と、
    前記第１素子領域において前記ベース領域の内部に選択的に設けられた第１導電型のエミッタ領域と、
    前記第１素子領域において前記ベース領域の内部に選択的に設けられた、前記ベース領域よりも不純物濃度の高い第２導電型の第１コンタクト領域と、
    前記第２素子領域において前記ベース領域の内部に選択的に設けられた、前記ベース領域よりも不純物濃度の高い第２導電型の第２コンタクト領域と、
    前記ゲート電極を覆う層間絶縁膜と、
    前記第１素子領域において前記層間絶縁膜を深さ方向に貫通して前記エミッタ領域および前記第１コンタクト領域を露出する第１コンタクトホールと、
    前記第２素子領域において前記層間絶縁膜を深さ方向に貫通して前記ベース領域および前記第２コンタクト領域を露出する第２コンタクトホールと、
    前記第１コンタクトホールに埋め込まれ、前記エミッタ領域および前記第１コンタクト領域に接する第１コンタクトプラグと、
    前記第２コンタクトホールに埋め込まれ、前記ベース領域および前記第２コンタクト領域に接する第２コンタクトプラグと、
    前記第１コンタクトプラグおよび前記第２コンタクトプラグに接する第１電極と、
    前記第１素子領域において前記半導体基板の裏面に設けられた第２導電型のコレクタ領域と、
    前記第２素子領域において前記半導体基板の裏面に設けられた第１導電型のカソード領域と、
    前記コレクタ領域および前記カソード領域に接する第２電極と、
    を備えることを特徴とする半導体装置。
  2. 前記第１コンタクトプラグは、少なくとも、前記エミッタ領域および前記第１コンタクト領域に接するチタン層と、前記第１電極に接するタングステン層と、からなり、
    前記第２コンタクトプラグは、少なくとも、前記ベース領域および前記第２コンタクト領域に接するチタン層と、前記第１電極に接するタングステン層と、からなることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１電極は、アルミニウムを主成分とする金属からなることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第２コンタクトホールの、前記第１素子領域と前記第２素子領域とが並ぶ方向における幅は、前記第１コンタクトホールの、前記第１素子領域と前記第２素子領域とが並ぶ方向における幅と等しいことを特徴とする請求項１〜３いずれか一つに記載の半導体装置。
  5. 前記第２素子領域の隣り合う前記トレンチ間の間隔は、前記第１素子領域の隣り合う前記トレンチ間の間隔と等しいことを特徴とする請求項１〜４いずれか一つに記載の半導体装置。
  6. 前記第１素子領域と前記第２素子領域との境界にある前記トレンチと、当該トレンチに隣り合う前記第１素子領域の前記トレンチと、の間の前記ベース領域の内部に、前記第２コンタクト領域が設けられていることを特徴とする請求項１〜５いずれか一つに記載の半導体装置。
  7. 前記トレンチの平面形状は、前記第１素子領域と前記第２素子領域とが並ぶ方向に対して直交する方向に延びるストライプ状であることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
  8. 前記第１コンタクト領域は、前記第１素子領域と前記第２素子領域とが並ぶ方向において、前記エミッタ領域に接していることを特徴とする請求項１〜７いずれか一つに記載の半導体装置。
  9. 第１導電型のドリフト層となる半導体基板に、絶縁ゲート型バイポーラトランジスタが設けられた第１素子領域と、ダイオードが設けられた第２素子領域と、を備え、前記絶縁ゲート型バイポーラトランジスタのおもて面素子構造として、前記半導体基板のおもて面に、前記第１素子領域から前記第２素子領域にわたって設けられた複数のトレンチと、前記複数のトレンチの少なくとも一部のトレンチの内部に、ゲート絶縁膜を介して設けられたゲート電極と、隣り合う前記トレンチの間に設けられた第２導電型のベース領域と、前記第１素子領域において前記ベース領域の内部に選択的に設けられた第１導電型のエミッタ領域と、前記第１素子領域において前記ベース領域の内部に選択的に設けられた、前記ベース領域よりも不純物濃度の高い第２導電型の第１コンタクト領域と、を有し、前記ダイオードのおもて面素子構造として、前記トレンチ、前記ゲート電極および前記ベース領域を有する半導体装置の製造方法であって、
    前記半導体基板のおもて面側に、前記絶縁ゲート型バイポーラトランジスタおよび前記ダイオードの前記おもて面素子構造を形成する第１形成工程と、
    前記おもて面素子構造を覆う層間絶縁膜を形成する第２形成工程と、
    前記第１素子領域において前記層間絶縁膜を深さ方向に貫通して前記エミッタ領域および前記第１コンタクト領域を露出する第１コンタクトホールを形成するとともに、前記第２素子領域において前記層間絶縁膜を深さ方向に貫通して前記ベース領域を露出する第２コンタクトホールを形成する第３形成工程と、
    前記第２コンタクトホールに露出する前記ベース領域の内部に、前記ベース領域よりも不純物濃度の高い第２導電型の第２コンタクト領域を選択的に形成する第４形成工程と、
    前記第１コンタクトホールおよび前記第２コンタクトホールに埋め込むように、前記半導体基板のおもて面に金属層を堆積させる堆積工程と、
    前記金属層をエッチバックして前記層間絶縁膜の表面の前記金属層を除去し、前記第１コンタクトホールの内部の前記金属層を前記エミッタ領域および前記第１コンタクト領域との第１コンタクトプラグとして残すとともに、前記第２コンタクトホールの内部の前記金属層を前記ベース領域および第２コンタクト領域との第２コンタクトプラグとして残す除去工程と、
    前記第１コンタクトプラグおよび前記第２コンタクトプラグに接する第１電極を形成する電極形成工程と、
    を含むことを特徴とする半導体装置の製造方法。
  10. 前記第３形成工程では、前記第１コンタクトホールおよび前記第２コンタクトホールの、前記第１素子領域と前記第２素子領域とが並ぶ方向における幅を等しくすることを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記第３形成工程において、前記第１素子領域と前記第２素子領域との境界にある前記トレンチと、当該トレンチに隣り合う前記第１素子領域の前記トレンチと、の間の前記第１コンタクトホールに露出する前記ベース領域の内部に前記第２コンタクト領域のみを形成することを特徴とする請求項９または１０に記載の半導体装置の製造方法。
  12. 前記第４形成工程では、フッ化ホウ素をイオン注入して前記第２コンタクト領域を形成することを特徴とする請求項９〜１１のいずれか一つに記載の半導体装置の製造方法。
  13. 前記トレンチの平面形状は、前記第１素子領域と前記第２素子領域とが並ぶ方向に対して直交する方向に延びるストライプ状に形成されることを特徴とする請求項９〜１２のいずれか一つに記載の半導体装置の製造方法。
  14. 前記第２素子領域の隣り合う前記トレンチ間の間隔は、前記第１素子領域の隣り合う前記トレンチ間の間隔と等しく形成されていることを特徴とする請求項１３に記載の半導体装置の製造方法。
  15. 前記堆積工程では、前記金属層として、少なくともチタン層およびタングステン層を順に堆積することを特徴とする請求項９〜１４のいずれか一つに記載の半導体装置の製造方法。
  16. 前記電極形成工程では、アルミニウムを主成分とする前記第１電極を形成することを特徴とする請求項９〜１５のいずれか一つに記載の半導体装置の製造方法。
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