JP2018037533A - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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Abstract

【課題】的確に膜厚制御が行われたSiC半導体装置およびその製造方法を提供する。【解決手段】p型ベース領域3の膜厚を測定する際に、p型ベース領域3およびn-型ドリフト層2を成長させたn+型基板1に対してp型ベース領域3側から赤外光を照射する。そして、p型ベース領域3とn-型ドリフト層2との界面の反射光ではなく、n-型ドリフト層2とn+型基板1との界面の反射光およびp型ベース領域3の表面からの反射光の干渉光を測定する。このように、p型ベース領域3とn-型ドリフト層2との合計膜厚である二層膜厚T2を測定する。二層膜厚T2からn-型ドリフト層2である一層膜厚を差し引く演算することで、p型ベース領域3の膜厚を算出する。【選択図】図5

Description

本発明は、炭化珪素(以下、SiCという)半導体装置およびその製造方法に関するものである。
半導体装置の製造の際には、各部の膜厚が適正な値となるように、膜厚測定が行われている。その膜厚測定には、フーリエ変換赤外分光法(Fourier Transform Infrared Spectroscopy、以下、略してFTIRという)が用いられている(例えば、特許文献1参照)。FTIRでは、例えば膜厚測定の対象となる薄膜に対して赤外光を照射すると共に、下地と薄膜との界面や薄膜の表面からの反射光の干渉光を測定し、干渉光をフーリエ変換することで各反射光のスペクトルを得て、薄膜の膜厚測定を行う。
国際公開第2013/061417号パンフレット
しかしながら、FTIRではある程度決まった膜厚範囲でないと膜厚測定を行うことができないため、SiC半導体装置のように、イオン注入層やエピタキシャル層が複数存在する構成においては、各層の膜厚を的確に測定することが困難である。特に、エピタキシャル膜を下地となるSiCの上に形成する場合、下地となるSiCとエピタキシャル膜の不純物濃度の差が少ないことから、エピタキシャル膜の膜厚を測定することができなかった。また、膜厚評価目的で付加的にエピタキシャル膜のないモニタ基板を用いる場合にも測定対象となる薄膜の目標膜厚が薄いと、センターバースト領域と重なって正確なスペクトルを得ることができず、さらに高精度な膜厚測定を行うことが困難になる。このため、所望の膜厚に制御されたSiC半導体装置を得ることができなかった。
本発明は上記点に鑑みて、的確に膜厚制御が行われたSiC半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、請求項1に記載のSiC半導体装置の製造方法では、炭化珪素にて形成された下地層(1)上に、4〜14μmの厚みの第1エピタキシャル膜(2)が形成された構造を用意することと、第1エピタキシャル膜の表面側から赤外光を照射し、第1エピタキシャル膜と下地層との界面からの反射光と第1エピタキシャル膜の表面からの反射光とに基づいて、フーリエ変換赤外分光法によって第1エピタキシャル膜の膜厚となる第1膜厚(T1)を測定することと、第1エピタキシャル膜の上に0.5〜2.0μmの厚みの第2エピタキシャル膜(3)を形成することと、第2エピタキシャル膜の表面側から赤外光を照射し、第1エピタキシャル膜と下地層との界面からの反射光と第2エピタキシャル膜の表面からの反射光とに基づいて、フーリエ変換赤外分光法によって第1エピタキシャル膜と第2エピタキシャル膜の合計膜厚となる第2膜厚(T2)を測定することと、第2膜厚から第1膜厚を差し引くことで第2エピタキシャル膜の膜厚を算出することと、を含んでいる。
このように、4〜14μmの厚みの第1エピタキシャル膜の上に0.5〜2.0μmの厚みの第2エピタキシャル膜を形成する場合、高い精度で第1膜厚を測定しつつ、第2膜厚を測定できる。このため、第2膜厚から第1膜厚を差し引くことで第2エピタキシャル膜の膜厚を精度良く算出することが可能となる。したがって、的確に膜厚制御が行われたSiC半導体装置を製造することができる。
請求項5に記載のSiC半導体装置の製造方法では、炭化珪素にて形成された下地層(1)上に、4〜14μmの厚みの第1エピタキシャル膜(2〜4)が形成された構造を用意することと、第1エピタキシャル膜の表面側から赤外光を照射し、第1エピタキシャル膜と下地層との界面からの反射光と第1エピタキシャル膜の表面からの反射光とに基づいて、フーリエ変換赤外分光法によって第1エピタキシャル膜の膜厚となる第1膜厚(T3)を測定することと、第1エピタキシャル膜の上に0.5〜2.0μmの厚みの第2エピタキシャル膜(50)を成長させることと、第2エピタキシャル膜の表面側から赤外光を照射し、第1エピタキシャル膜と下地層との界面からの反射光と第2エピタキシャル膜の表面からの反射光とに基づいて、フーリエ変換赤外分光法によって第1エピタキシャル膜と第2エピタキシャル膜の合計膜厚となる第2膜厚(T4)を測定することと、第2膜厚から第1膜厚を差し引くことで第2エピタキシャル膜の膜厚を算出することと、算出された膜厚分、第2エピタキシャル膜をエッチバックして除去することと、を含んでいる。
このように、第2エピタキシャル膜をエッチバックする場合にも、第2エピタキシャル膜の膜厚を精度良く測定できることが必要である。この場合にも、4〜14μmの厚みの第1エピタキシャル膜の上に0.5〜2.0μmの厚みの第2エピタキシャル膜を形成する場合、高い精度で第1膜厚を測定しつつ、第2膜厚を測定できる。このため、第2膜厚から第1膜厚を差し引くことで第2エピタキシャル膜の膜厚を精度良く算出することが可能となる。したがって、的確に第2エピタキシャル膜の膜厚分をエッチバックでき、的確に膜厚制御が行われたSiC半導体装置を製造することができる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
第1実施形態にかかるMOSFETを備えたSiC半導体装置の断面図である。 図1に示すSiC半導体装置の製造工程を示した断面図である。 図2に続くSiC半導体装置の製造工程を示した断面図である。 -型ドリフト層の膜厚測定の様子を示した断面図である。 p型ベース領域の膜厚測定の様子を示した断面図である。 平均膜厚と繰り返し精度σとの関係を示した図である。 第3実施形態にかかるMOSFETを備えたSiC半導体装置の製造工程の一部を示した断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
(第1実施形態)
第1実施形態について説明する。本実施形態にかかるSiC半導体装置は、図1に示すように、MOSFETが形成されたものである。MOSFETは、SiC半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることでSiC半導体装置が構成されているが、ここではMOSFETのみ図示してある。
SiC半導体装置には、SiCからなるn+型基板1が半導体基板として用いられている。n+型基板1の主表面上にSiCからなるn-型ドリフト層2、p型ベース領域3およびn+型ソース領域4が順にエピタキシャル成長させられている。
+型基板1は、例えばn型不純物濃度が1.0×1019/cm3とされ、表面が(0001)Si面とされている。n-型ドリフト層2は、例えばn型不純物濃度が0.5〜2.0×1016/cm3とされ、厚さが5〜14μmとされている。
また、p型ベース領域3は、チャネル領域が形成される部分で、p型不純物濃度が例えば2.0×1017/cm3程度とされ、厚みが0.5〜2μmで構成されている。n+型ソース領域4は、n-型ドリフト層2よりも高不純物濃度とされ、表層部におけるn型不純物濃度が例えば2.5×1018〜1.0×1019/cm3、厚さ0.5〜2μm程度で構成されている。なお、n-型ドリフト層2、p型ベース領域3およびn+型ソース領域4の膜厚については任意に設定してあるが、これらの合計膜厚が5〜16μmの範囲内となるようにしている。
+型ソース領域4やp型ベース領域3を貫通してn-型ドリフト層2に達するようにp型ディープ層5が形成されている。p型ディープ層5は、p型ベース領域3よりもp型不純物濃度が高くされている。具体的には、p型ディープ層5は、n-型ドリフト層2に複数本が等間隔に配置され、互いに交点なく離れて配置されることで、上面レイアウトがストライプ状とされている。例えば、各p型ディープ層5は、p型不純物濃度が例えば1.0×1017〜1.0×1019cm3、幅0.7μm、深さがp型ベース領域3とn+型ソース領域4の合計膜厚よりも0.4μm以上深くなるように構成されている。
また、p型ベース領域3およびn+型ソース領域4を貫通してn-型ドリフト層2に達するように、例えば幅が0.8μm、深さがp型ベース領域3とn+型ソース領域4の合計膜厚よりも0.2〜0.4μm深くされたゲートトレンチ6が形成されている。このゲートトレンチ6の側面と接するように上述したp型ベース領域3およびn+型ソース領域4が配置されている。ゲートトレンチ6は、図1の紙面左右方向を幅方向、紙面法線方向を長手方向、紙面上下方向を深さ方向とするライン状のレイアウトで形成されている。また、図1には1本しか示していないが、ゲートトレンチ6は、複数本が紙面左右方向に等間隔に配置され、それぞれp型ディープ層5の間に挟まれるように配置されていてストライプ状とされている。
さらに、p型ベース領域3のうちゲートトレンチ6の側面に位置している部分を、縦型MOSFETの作動時にn+型ソース領域4とn-型ドリフト層2との間を繋ぐチャネル領域として、チャネル領域を含むゲートトレンチ6の内壁面にゲート絶縁膜7が形成されている。そして、ゲート絶縁膜7の表面にはドープドPoly−Siにて構成されたゲート電極8が形成されており、これらゲート絶縁膜7およびゲート電極8によってゲートトレンチ6内が埋め尽くされている。
また、n+型ソース領域4およびp型ディープ層5の表面やゲート電極8の表面には、層間絶縁膜10を介して第1電極に相当するソース電極9などが形成されている。ソース電極9は、複数の金属、例えばNi/Al等にて構成されている。そして、複数の金属のうち少なくともn型SiC、具体的にはn+型ソース領域4やn型ドープの場合のゲート電極8と接触する部分はn型SiCとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともp型SiC、具体的にはp型ディープ層5と接触する部分はp型SiCとオーミック接触可能な金属で構成されている。なお、ソース電極9は、層間絶縁膜10上に形成されることで電気的に絶縁されている。そして、層間絶縁膜10に形成されたコンタクトホールを通じて、ソース電極9はn+型ソース領域4およびp型ディープ層5と電気的に接触させられている。
さらに、n+型基板1の裏面側にはn+型基板1と電気的に接続された第2電極に相当するドレイン電極11が形成されている。このような構造により、nチャネルタイプの反転型のトレンチゲート構造のMOSFETが構成されている。このようなMOSFETが複数セル配置されることでセル領域が構成されている。そして、このようなMOSFETが形成されたセル領域を囲むように図示しないガードリングなどによる外周耐圧構造が構成されることでSiC半導体装置が構成されている。
このように構成されたSiC半導体装置では、n+型基板1の上に形成されるn-型ドリフト層2については5〜14μmと比較的厚いことから、周知のFTIRによる膜厚測定を行うことが可能となる。すなわち、n-型ドリフト層2を成長させたn+型基板1に対してn-型ドリフト層2側から赤外光を照射し、n-型ドリフト層2とn+型基板1との界面およびn-型ドリフト層2の表面からの反射光の干渉光を測定する。そして、その干渉光をフーリエ変換することで各反射光のスペクトルを得て、n-型ドリフト層2の膜厚測定を行うことができる。
ところが、n-型ドリフト層2の上に形成されるp型ベース領域3およびn+型ソース領域4については、0.5〜2.0μmと非常に膜厚が薄い。このため、p型ベース領域3については、下地となるn-型ドリフト層2とp型ベース領域3との界面やp型ベース領域3の表面からの反射によって膜厚を測定することができない。同様に、n+型ソース領域4については、下地となるp型ベース領域3とn+型ソース領域4との界面やn+型ソース領域4の表面からの反射によって膜厚を測定することができない。
しかしながら、後述する手法によってp型ベース領域3とn+型ソース領域4の膜厚を測定することで、これらを小さな膜厚バラツキで形成できている。このため、n+型ソース領域4の表面から形成されるゲートトレンチ6のp型ベース領域3の底面からの突き出し量を正確に設定でき、例えば0.2〜0.4μmの範囲内に収めることが可能となる。ゲートトレンチ6の突き出し量は、大きすぎるとn+型基板1からの距離が短くなって逆バイアスに対する耐圧低下に繋がることから、上記範囲内に収められることで、逆バイアスに対する信頼性を確保できる。よって、p型ベース領域3の厚みを的確に設定できることで低オン抵抗が図れ、かつ、ゲートトレンチ6の突き出し量を的確に設定できることで高逆バイアス信頼性を確保することも可能となる。
次に、本実施形態にかかるnチャネルタイプの反転型のトレンチゲート構造のMOSFETを備えたSiC半導体装置の製造方法について、図2および図3に示す製造工程中の断面図を参照して説明する。
〔図2(a)に示す工程〕
まず、半導体基板として、n+型基板1を用意する。そして、このn+型基板1の主表面上にSiCからなるn-型ドリフト層2、p型ベース領域3およびn+型ソース領域4を順にエピタキシャル成長させる。このとき、n-型ドリフト層2、p型ベース領域3およびn+型ソース領域4を成膜する際に、それぞれの膜厚を計測する工程を行っている。
まず、n-型ドリフト層2を5〜14μmの膜厚で成膜したのちn-型ドリフト層2の膜厚(以下、一層膜厚T1という)の測定工程を行う。具体的には、図4に示すように、n-型ドリフト層2を成長させたn+型基板1に対してn-型ドリフト層2側から赤外光を照射し、n-型ドリフト層2とn+型基板1との界面およびn-型ドリフト層2の表面からの反射光の干渉光を測定する。そして、その干渉光をフーリエ変換することで各反射光のスペクトルを得て、一層膜厚T1の測定を行うことができる。このとき、n-型ドリフト層2を5〜14μmの膜厚で形成していることから、FTIRによって一層膜厚T1を的確に測定することができ、所望の膜厚になっていることを的確に確認することができる。
続いて、n-型ドリフト層2の上にp型ベース領域3を0.5〜2μm成膜したのちp型ベース領域3の膜厚測定工程を行う。具体的には、図5に示すように、p型ベース領域3およびn-型ドリフト層2を成長させたn+型基板1に対してp型ベース領域3側から赤外光を照射する。そして、p型ベース領域3とn-型ドリフト層2との界面の反射光ではなく、n-型ドリフト層2とn+型基板1との界面の反射光およびp型ベース領域3の表面からの反射光の干渉光を測定する。このようにすれば、p型ベース領域3とn-型ドリフト層2との合計膜厚(以下、二層膜厚T2という)を測定することが可能となる。したがって、二層膜厚T2から先ほど測定した一層膜厚T1を差し引いたT2−T1を演算することで、p型ベース領域3の膜厚を算出することができる。
ここで、FTIRの膜厚測定については、繰り返し精度が求められる。繰り返し精度とは、下地上に薄膜を成膜ときに、繰り返し薄膜の膜厚測定を行ったときの測定結果のバラツキが少なくなることを意味している。繰り返し精度が高く、測定結果のバラツキが小さければ、薄膜を成膜したときの膜厚測定精度が高い。
この繰り返し精度の膜厚依存性について調べたところ、図6に示す結果が得られた。具体的には、面内における平均膜厚がおよそ2μm、6μm、10μm、16μm、22μmとなるエピタキシャル膜を成膜した基板を用意し、FTIRにて繰り返しエピタキシャル膜の膜厚測定を行った。その結果、平均膜厚が2μmや20μmの場合には、繰り返し精度が0.02μm程度となったが、5〜16μmの間においては繰り返し精度が0.01以下となった。特に、平均膜厚が5〜10μmの間においては、繰り返し精度が0.005μm以下という高い精度となった。
この結果より、測定対象となるエピタキシャル膜の膜厚が少なくとも5〜16μmの範囲内であれば、高い繰り返し精度を得ることが可能と言え、エピタキシャル膜を成膜したときの膜厚測定精度を0.01μmに抑えることが可能になることが判る。そして、n-型ドリフト層2を5〜14μmの膜厚に設定することで、一層膜厚T1の測定精度を最大でも0.01μmに抑えることができる。
さらに、n-型ドリフト層2の上にp型ベース領域3を成膜したとき、p型ベース領域3が0.5〜2μmの膜厚であることから、二層膜厚T2が14.5〜16μmとなる。このため、二層膜厚T2の膜厚測定精度についても最大でも0.01μmに抑えることができる。したがって、二層膜厚T2の膜厚測定精度が最大0.01μm、一層膜厚T1の膜厚測定精度が最大0.01μmであることから、二層膜厚T2から一層膜厚T1を差し引いて得られるp型ベース領域3の膜厚測定精度は最大でも0.02μmとなる。
よって、このような手法によってp型ベース領域3の膜厚の測定工程を行うことで、p型ベース領域3の膜厚を0.02μm以下の膜厚測定精度で評価することが可能となり、p型ベース領域3を所望の膜厚とすることが可能となる。
さらに、n-型ドリフト層2の膜厚を5〜10μmの範囲内とし、かつ、n-型ドリフト層2とp型ベース領域3の合計膜厚も5〜10μmの範囲内となるようにすれば、一層膜厚T1と二層膜厚T2の膜厚測定精度がそれぞれ最大でも0.005μmとなる。したがって、この場合には、p型ベース領域3の膜厚を0.01μm以下の膜厚測定精度で評価することが可能となり、より高い精度でp型ベース領域3を所望の膜厚とすることが可能となる。
この後、p型ベース領域3の上にn+型ソース領域4を0.5〜2.0μm成膜する。そして、n+型ソース領域4の膜厚測定工程を行う。この場合にも、n+型ソース領域4側から赤外光を照射し、n+型ソース領域4とp型ベース領域3との界面の反射光ではなく、n-型ドリフト層2とn+型基板1との界面の反射光およびn+型ソース領域4の表面からの反射光の干渉光を測定する。このようにすれば、n+型ソース領域4とp型ベース領域3およびn-型ドリフト層2との合計膜厚(以下、三層膜厚T3という)を測定することが可能となる。したがって、三層膜厚T3から先ほど測定した二層膜厚T2を差し引いたT3−T2を演算することで、n+型ソース領域4の膜厚を算出することができる。
このとき、三層膜厚T3が5〜16μmの範囲内となるように、n-型ドリフト層2やp型ベース領域3およびn+型ソース領域4それぞれの膜厚を設定すれば、n+型ソース領域4の膜厚を0.02μm以下の膜厚測定精度で評価することが可能となる。したがって、n+型ソース領域4を所望の膜厚とすることが可能となる。
さらに、二層膜厚T2を5〜10μmの範囲内とし、かつ、三層膜厚T3も5〜10μmの範囲内となるようにすれば、二層膜厚T2と三層膜厚T3のバラツキがそれぞれ最大でも0.005μmとなる。したがって、この場合には、n+型ソース領域4の膜厚を0.01μm以下の膜厚測定精度で評価することが可能となり、より高い精度でn+型ソース領域4を所望の膜厚とすることが可能となる。
このようにして、n-型ドリフト層2、p型ベース領域3およびn+型ソース領域4を成膜することで、これらを高精度制御された膜厚で形成することが可能となる。
〔図2(b)に示す工程〕
次に、n+型ソース領域4の表面に図示しないマスクを配置し、マスクのうちのp型ディープ層5の形成予定領域を開口させる。そして、マスクを用いてRIE(Reactive Ion Etching)などの異方性エッチングを行うことにより、所定幅のトレンチ5aを形成する。
〔図2(c)に示す工程〕
マスクを除去した後、p型層50を成膜する。このとき、埋込エピにより、トレンチ5a内にp型層50が埋め込まれることになるが、トレンチ5aを幅が狭いライン状で形成していることから、トレンチ5a内にp型層50を確実に埋め込むことが可能になる。
〔図2(d)に示す工程〕
ドライエッチングによってp型層50のうちn+型ソース領域4の表面より上に形成された部分が取り除かれるようにエッチバックする。これにより、p型ディープ層5が形成される。
〔図3(a)に示す工程〕
+型ソース領域4などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ6の形成予定領域を開口させる。そして、マスクを用いてRIEなどの異方性エッチングを行うことで、ゲートトレンチ6を形成する。
このとき、上記したようにp型ベース領域3やn+型ソース領域4を高精度制御された膜厚で形成できていることから、ゲートトレンチ6を形成したときに、p型ベース領域3の低部からの突き出し量を正確に設定することが可能となる。例えば、上記したようにp型ベース領域3を0.5〜2μmとし、n+型ソース領域4を0.5〜2μmとしている。このため、ゲートトレンチ6の深さをp型ベース領域3とn+型ソース領域4の合計膜厚よりも0.2〜0.4μm深くするという設定としてエッチングを行えば、ゲートトレンチ6のp型ベース領域3の底部の突き出し量を0.2〜0.4μmに的確に調整できる。
〔図3(b)に示す工程〕
マスクを除去した後、例えば熱酸化を行うことによって、ゲート絶縁膜7を形成し、ゲート絶縁膜7によってゲートトレンチ6の内壁面上およびn+型ソース領域4の表面上を覆う。そして、p型不純物もしくはn型不純物がドープされたPoly−Siをデポジションした後、これをエッチバックし、少なくともゲートトレンチ6内にPoly−Siを残すことでゲート電極8を形成する。
〔図3(c)に示す工程〕
ゲート電極8およびゲート絶縁膜7の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜10を形成する。そして、層間絶縁膜10の表面上に図示しないマスクを形成したのち、マスクのうち各ゲート電極8の間に位置する部分、つまりp型ディープ層5と対応する部分およびその近傍を開口させる。この後、マスクを用いて層間絶縁膜10をパターニングすることでp型ディープ層5およびn+型ソース領域4を露出させるコンタクトホールを形成する。
〔図3(d)に示す工程〕
層間絶縁膜10の表面上に例えば複数の金属の積層構造により構成される電極材料を形成する。そして、電極材料をパターニングすることで、ソース電極9を形成する。
この後の工程については図示しないが、n+型基板1の裏面側にドレイン電極11を形成するなどの工程を行うことで、本実施形態にかかるSiC半導体装置が完成する。
以上説明したように、本実施形態のようにしてp型ベース領域3やn+型ソース領域4を形成することで、これらを高精度制御された膜厚で形成することができる。これにより、的確に膜厚制御が行われたSiC半導体装置とすることが可能となる。
そして、p型ベース領域3の厚みを的確に設定できることにより、p型ベース領域3を必要以上に厚く形成することが無くなり、低オン抵抗を図ることができる。さらに、p型ベース領域3やn+型ソース領域4の膜厚を的確に設定できることで、ゲートトレンチ6の突き出し量を的確に設定することが可能となって、高逆バイアス信頼性を確保することが可能となる。
(第2実施形態)
第2実施形態について説明する。本実施形態は、第1実施形態に対して膜厚測定の対象を変更したものであり、その他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
上記第1実施形態では、p型ベース領域3やn+型ソース領域4の膜厚測定について説明したが、ここではエッチバック時のp型ディープ層5の膜厚測定、換言すればエッチバック量の測定について、第1実施形態と同様のFTIRを用いる。
すなわち、第1実施形態で説明した図2(c)に示す工程において、トレンチ5aを形成した後、p型層50を成膜することでトレンチ5a内にp型層50を埋め込むようにしているが、このときにn+型ソース領域4上にもp型層50が形成されることになる。このときのn+型ソース領域4上におけるp型層50の膜厚測定にFTIRを用いる。このp型層50の膜厚を的確に測定することで、p型層50のエッチバック量を正確に規定することができる。
具体的には、図2(a)に示す工程において、n+型基板1の主表面上にn-型ドリフト層2、p型ベース領域3およびn+型ソース領域4を順にエピタキシャル成長させたときに、三層膜厚T3を測定する。このとき、予めn+型基板1の主表面上にn-型ドリフト層2、p型ベース領域3およびn+型ソース領域4を順にエピタキシャル成長させたトリプルエピ基板を用意しても良い。そして、図2(b)および図2(c)に示す工程を行う。これにより、トレンチ5a内を埋め込むようにp型層50が形成され、かつ、n+型ソース領域4の上にもp型層50が形成される。ここで、p型層50の膜厚測定工程を行う。
まず、図2(c)中に記載したように、n-型ドリフト層2、p型ベース領域3、n+型ソース領域4およびp型層50の合計膜厚(以下、四層膜厚T4という)を測定する。そして、四層膜厚T4から三層膜厚T3を差し引いたT4−T3を演算することで、p型層50の膜厚を算出することができる。
また、このとき、三層膜厚T3が5〜16μmの範囲内となるようにしつつ、四層膜厚T4も5〜16μmの範囲となるように、n-型ドリフト層2、p型ベース領域3、n+型ソース領域4およびp型層50それぞれの膜厚を設定する。これにより、p型層50の膜厚を0.02μm以下の膜厚測定精度で評価することが可能となる。さらに、三層膜厚T3を5〜10μmの範囲内とし、かつ、四層膜厚T4も5〜10μmの範囲内となるようにすれば、三層膜厚T3と四層膜厚T4のバラツキがそれぞれ最大でも0.005μmとなる。したがって、この場合には、p型層50の膜厚を0.01μm以下の膜厚測定精度で評価することが可能となる。
このため、p型層50をエッチバックする際にはエッチング時間などのエッチング条件に基づいて高い精度でn+型ソース領域4の表面からp型層50のみをその膜厚分だけ除去することが可能となる。
さらに、エッチバック時に、エッチング表面に対して赤外光を照射し、FTIRによりn-型ドリフト層2とn+型基板1との界面からエッチング表面までの膜厚(以下、エッチング表面膜厚T5という)を測定することもできる。その場合、エッチング表面膜厚T5から三層膜厚T3を差し引いたT5−T3を演算することで、p型層50の残り量を把握できる。したがって、エッチバック時の測定によってp型層50の残渣が確認されるようであれば、再びエッチバックを行うということを繰り返すようにすれば、より高い精度でエッチバックを行うことが可能となり、より的確にp型層50のみを除去することが可能となる。
これにより、エッチバック後におけるn+型ソース領域4の厚み変動を抑制でき、その結果、n+型ソース領域4の表面からゲートトレンチ6を形成するときに、p型ベース領域3の底部からのゲートトレンチ6の突き出し量を的確に設定することができる。
(第3実施形態)
第3実施形態について説明する。本実施形態は、第1実施形態に対して膜厚測定の前にイオン注入層が形成されている点が異なっているがその他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
上記第1実施形態では、トレンチ5aに対してp型層50を成膜し、エッチバックすることによってp型ディープ層5を形成したが、p型ディープ層5をイオン注入によって形成することもできる。ただし、p型ディープ層5をイオン注入によって形成する場合、SiCではイオン注入の飛程が短くなることから、例えばエピタキシャル膜を成膜する毎にイオン注入を行うようにするのが好ましい。
具体的には、図7(a)に示すように、n-型ドリフト層2を形成した後に、p型ディープ層5の形成予定領域が開口する図示しないマスクを配置してイオン注入を行うことで、p型ディープ層5のうちの下層部5bを形成する。その後、図7(b)に示すように、p型ベース領域3を形成し、さらにn+型ソース領域4を形成する。このとき、第1実施形態で説明した方法によって、p型ベース領域3を形成した後にp型ベース領域3の膜厚測定工程を行ったり、n+型ソース領域4を形成した後にn+型ソース領域4の膜厚測定工程を行う。これにより、p型ベース領域3やn+型ソース領域4の膜厚を的確に測定することが可能となる。
そして、図7(c)に示すように、n+型ソース領域4の上にp型ディープ層5の形成予定領域が開口する図示しないマスクを配置してイオン注入を行うことで、p型ディープ層5のうちのコンタクト部5cを形成する。このとき、コンタクト部5cについては、少なくともp型ベース領域3に接するように形成されていれば、同じ導電型であることから、下層部5bと導通させられるため、下層部5bと接していなくても良い。
このように、p型ディープ層5をイオン注入によって形成することもできる。この場合、p型ベース領域3やn+型ソース領域4の膜厚測定工程を行う際に、その下にイオン注入層が形成された状態となっている。このようなイオン注入層が形成されている構造だと膜厚測定が行えなくなる場合もあるが、上記方法によれば、イオン注入層が形成されているか否かに関係なく、的確にp型ベース領域3の膜厚やn+型ソース領域4の膜厚を測定することができる。したがって、p型ディープ層5の少なくとも一部をイオン注入によって形成したイオン注入層などが存在していても、的確な膜厚測定を行うことが可能となり、上記第1実施形態と同様の効果を得ることができる。
(他の実施形態)
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
例えば、上記第1実施形態では、下地層としてn+型基板1、第1エピタキシャル膜としてn-型ドリフト層2、第2エピタキシャル膜としてp型ベース領域3を例に挙げた。しかしながら、これは単なる一例を挙げたに過ぎず、下地層の上に第1エピタキシャル膜と第2エピタキシャル膜とが積層される構造において、第2エピタキシャル膜の膜厚を測定する際に上記したFTIRによる膜厚測定工程を行うことができる。さらに、第3エピタキシャル膜としてn+型ソース領域4を例に挙げたが、これも一例を挙げたに過ぎない。このような第3エピタキシャル膜の膜厚を測定する場合も、上記したFTIRによる膜厚測定工程を行うことができる。なお、第1、第3実施形態の場合、一層膜厚T1が第1膜厚、二層膜厚T2が第2膜厚、三層膜厚T3が第3膜厚に相当する。
また、上記第2実施形態では、下地としてn+型基板1、第1エピタキシャル膜としてn-型ドリフト層2とp型ベース領域3およびn+型ソース領域4の積層膜、第2エピタキシャル膜としてp型層50を例に挙げた。しかしながら、これについても単なる一例を挙げたに過ぎず、下地層の上に第1エピタキシャル膜を形成し、この上に第2エピタキシャル膜を積層する構造において、第2エピタキシャル膜の膜厚を測定する場合に上記したFTIRによる膜厚測定工程を行うことができる。なお、第2実施形態の場合、三層膜厚T3が第1膜厚、四層膜厚T4が第2膜厚に相当する。
また、上記第1実施形態では、n-型ドリフト層2やp型ベース領域3およびn+型ソース領域4の形成後にFTIRによる膜厚測定を行うようにしている。これに対して、n-型ドリフト層2やp型ベース領域3およびn+型ソース領域4を成膜するためのエピタキシャル成長装置内にFTIRによる膜厚測定機構を備えるようにすれば、これらの成膜中に各膜厚を測定することも可能となる。これにより、より的確に膜厚制御を行うことが可能となる。同様に、上記第2実施形態では、p型層50のエッチバック後にFTIRによる膜厚測定を行うようにしている。これに対して、p型層50をエッチバックするためのエッチング装置内にFTIRによる膜厚測定機構を備えるようにすれば、p型層50の成膜中にその膜厚を測定することも可能となる。これにより、より的確に膜厚制御を行うことが可能となる。
また、上記第1実施形態等では、SiC半導体装置に備えられる素子としてMOSFETを例に挙げて説明したが、MOSFETに限らず他の素子を形成するものであっても良い。さらに、第1導電型をn型、第2導電型をp型としたnチャネルタイプのMOSFETを例に挙げて説明したが、各構成要素の導電型を反転させたpチャネルタイプのMOSFETとしても良い。また、上記説明では、半導体素子としてMOSFETを例に挙げて説明したが、同様の構造のIGBTに対しても本発明を適用することができる。IGBTは、上記各実施形態に対してn+型基板1の導電型をn型からp型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。さらに、縦型のMOSFETとしてトレンチゲート構造のものを例に挙げて説明したが、トレンチゲート構造のものに限らず、プレーナ型のものであっても良い。
1 n+型基板
2 n-型ドリフト層
3 p型ベース領域
4 n+型ソース領域
5 p型ディープ層
5a トレンチ
6 ゲートトレンチ
7 ゲート絶縁膜
8 ゲート電極
50 p型層

Claims (10)

  1. 炭化珪素にて形成された下地層(1)上に、4〜14μmの厚みの第1エピタキシャル膜(2)が形成された構造を用意することと、
    前記第1エピタキシャル膜の表面側から赤外光を照射し、前記第1エピタキシャル膜と前記下地層との界面からの反射光と前記第1エピタキシャル膜の表面からの反射光とに基づいて、フーリエ変換赤外分光法によって前記第1エピタキシャル膜の膜厚となる第1膜厚(T1)を測定することと、
    前記第1エピタキシャル膜の上に0.5〜2.0μmの厚みの第2エピタキシャル膜(3)を形成することと、
    前記第2エピタキシャル膜の表面側から赤外光を照射し、前記第1エピタキシャル膜と前記下地層との界面からの反射光と前記第2エピタキシャル膜の表面からの反射光とに基づいて、フーリエ変換赤外分光法によって前記第1エピタキシャル膜と前記第2エピタキシャル膜の合計膜厚となる第2膜厚(T2)を測定することと、
    前記第2膜厚から前記第1膜厚を差し引くことで前記第2エピタキシャル膜の膜厚を算出し、該第2エピタキシャル膜の膜厚を制御することと、を含む炭化珪素半導体装置の製造方法。
  2. 前記第1エピタキシャル膜に対してイオン注入を行うことでイオン注入層(5b)を形成することを含み、
    前記イオン注入層を形成することの後に、前記第2エピタキシャル膜を形成することを行う請求項1に記載の炭化珪素半導体装置の製造方法。
  3. 前記第1エピタキシャル膜が形成された構造を用意することとして、前記下地層として、第1または第2導電型の基板(1)を用い、該基板の上に前記第1エピタキシャル膜として、前記基板よりも低不純物濃度とされる第1導電型のドリフト層(2)を形成することと、
    前記第2エピタキシャル膜を形成することとして、前記ドリフト層の上に第2導電型のベース領域(3)を形成することと、
    前記ベース領域の上層部に、前記ドリフト層よりも高不純物濃度の第1導電型の炭化珪素で構成されるソース領域(4)を形成することと、
    前記ソース領域の表面から前記ベース領域よりも深いゲートトレンチ(6)と、該ゲートトレンチの内壁面に形成されるゲート絶縁膜(7)と、前記ゲート絶縁膜の上に形成されるゲート電極(8)と、を有して構成されるトレンチゲート構造を形成することと、
    前記ソース領域および前記ベース領域に電気的に接続されるソース電極(9)を形成することと、
    前記基板の裏面側に、ドレイン電極(11)を形成することと、を含んでいる請求項1または2に記載の炭化珪素半導体装置の製造方法。
  4. 前記ソース領域を形成することは、前記ベース領域の上に前記ソース領域をエピタキシャル成長させることであり、
    前記ソース領域を第3エピタキシャル膜として、
    前記第3エピタキシャル膜の表面側から赤外光を照射し、前記第1エピタキシャル膜と前記下地層との界面からの反射光と前記第3エピタキシャル膜の表面からの反射光とに基づいて、フーリエ変換赤外分光法によって前記第1エピタキシャル膜と前記第2エピタキシャル膜および前記第3エピタキシャル膜の合計膜厚となる第3膜厚(T3)を測定することと、
    前記第3膜厚から前記第2膜厚を差し引くことで前記第3エピタキシャル膜の膜厚を算出することと、を含む請求項3に記載の炭化珪素半導体装置の製造方法。
  5. 炭化珪素にて形成された下地層(1)上に、4〜14μmの厚みの第1エピタキシャル膜(2〜4)が形成された構造を用意することと、
    前記第1エピタキシャル膜の表面側から赤外光を照射し、前記第1エピタキシャル膜と前記下地層との界面からの反射光と前記第1エピタキシャル膜の表面からの反射光とに基づいて、フーリエ変換赤外分光法によって前記第1エピタキシャル膜の膜厚となる第1膜厚(T3)を測定することと、
    前記第1エピタキシャル膜の上に0.5〜2.0μmの厚みの第2エピタキシャル膜(50)を成長させることと、
    前記第2エピタキシャル膜の表面側から赤外光を照射し、前記第1エピタキシャル膜と前記下地層との界面からの反射光と前記第2エピタキシャル膜の表面からの反射光とに基づいて、フーリエ変換赤外分光法によって前記第1エピタキシャル膜と前記第2エピタキシャル膜の合計膜厚となる第2膜厚(T4)を測定することと、
    前記第2膜厚から前記第1膜厚を差し引くことで前記第2エピタキシャル膜の膜厚を算出することと、
    算出された膜厚分、前記第2エピタキシャル膜をエッチバックして除去することと、を含む炭化珪素半導体装置の製造方法。
  6. 前記第2エピタキシャル膜を成長させることの前に、前記第1エピタキシャル膜に対してトレンチ(5a)を形成することを含み、前記第2エピタキシャル膜を成長させることでは前記トレンチ内に前記第2エピタキシャル膜を埋め込み、
    前記第2エピタキシャル膜をエッチバックして除去することでは、算出された膜厚分、前記第2エピタキシャル膜をエッチバックして除去することで、前記トレンチ内にのみ第2エピタキシャル膜を残す請求項5に記載の炭化珪素半導体装置の製造方法。
  7. 前記第1エピタキシャル膜が形成された構造を用意することとして、前記下地層として、第1または第2導電型の基板(1)を用い、該基板の上に前記第1エピタキシャル膜として、前記基板よりも低不純物濃度とされる第1導電型のドリフト層(2)と、第2導電型のベース領域(3)と、前記ドリフト層よりも高不純物濃度の第1導電型の炭化珪素で構成されるソース領域(4)とを順にエピタキシャル成長させることを含み、
    前記トレンチを形成することとして、前記ソース領域から前記ベース領域を貫通して前記ドリフト層に達するように前記トレンチを形成し、
    前記第2エピタキシャル膜を成長させることとして、前記第二エピタキシャル膜として第2導電型層(50)をエピタキシャル成長させたのち、前記エッチバックして除去することとして、前記トレンチ内に前記第2導電型層を残すことで第2導電型のディープ層(5)を形成することを含み、
    さらに、前記ソース領域の表面から前記ベース領域よりも深いゲートトレンチ(6)と、該ゲートトレンチの内壁面に形成されるゲート絶縁膜(7)と、前記ゲート絶縁膜の上に形成されるゲート電極(8)と、を有して構成されるトレンチゲート構造を形成することと、
    前記ソース領域および前記ベース領域に電気的に接続されるソース電極(9)を形成することと、
    前記基板の裏面側に、ドレイン電極(11)を形成することと、を含んでいる請求項6に記載の炭化珪素半導体装置の製造方法。
  8. 下地層を構成する第1または第2導電型の炭化珪素にて構成された基板(1)と、
    前記基板の上に形成され、第1導電型の炭化珪素のエピタキシャル膜によって構成されたドリフト層(2)と、
    前記ドリフト層(2)の上に形成され、第2導電型の炭化珪素のエピタキシャル膜によって構成されたベース領域(3)と、
    前記ベース領域の上層部に形成され、前記ドリフト層よりも高不純物濃度の第1導電型の炭化珪素で構成されたソース領域(4)と、
    前記ソース領域の表面から前記ベース領域よりも深くまで形成されたゲートトレンチ(6)内に形成され、該ゲートトレンチの内壁面に形成されたゲート絶縁膜(7)と、前記ゲート絶縁膜の上に形成されたゲート電極(8)と、を有して構成されたトレンチゲート構造と、
    前記ソース領域に電気的に接続されるソース電極(9)と、
    前記基板の裏面と電気的に接続されるドレイン電極(11)とを有する縦型MOSFETを備え、
    前記ドリフト層の膜厚が5〜14μmとされていると共に前記ベース領域の膜厚が0.5〜2.0μmとされ、前記ゲートトレンチの前記ベース領域の底部からの突き出し量が0.2〜0.4μmとされている炭化珪素半導体装置。
  9. 前記ソース領域がエピタキシャル膜によって構成されており、前記ドリフト層と前記ベース領域および前記ソース領域の合計膜厚(T3)が5〜16μmとされている請求項8に記載の炭化珪素半導体装置。
  10. 前記ドリフト層には、前記ゲートトレンチよりも深いトレンチ(5a)が形成されており、該トレンチ内に第2導電型のディープ層(5)が配置されている請求項8または9に記載の炭化珪素半導体装置。
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