TWI434362B - 金屬氧化物半導體測試結構、其形成方法以及用於進行晶圓驗收測試之方法 - Google Patents

Description

金屬氧化物半導體測試結構、其形成方法以及用於進行晶圓驗收測試之方法

本發明大致上關於一種新穎的金屬氧化物半導體測試結構、其製造的方法以及用於進行晶圓驗收測試之方法。特別是，本發明係關於一種新穎的金屬氧化物半導體測試結構以及使用此金屬氧化物半導體測試結構來進行晶圓驗收測試之方法，可以完全獨立於摻雜井和摻雜區域的干擾之外，來專門讀取從基材到磊晶層的信號。

溝渠式閘極金屬氧化物半導體(trench gate MOS)是在半導體裝置中所使用的一種金屬氧化物半導體結構。為了確保製造過程會符合預先設定的標準，所以會對一些未完成的半導體裝置進行電氣性能方面的測試。例如，在位於基材上與位在磊晶層上的摻雜井以及摻雜區域中形成溝渠式閘極時，應該要在從晶圓的某一面進行背面拋光前，先進行晶圓驗收測試(wafer acceptance test,WAT)。

如果是在最外層的摻雜井層和最外層的基材上直接進行晶圓驗收測試(WAT)時，測試結果是摻雜井、摻雜區域、磊晶層和基材整體測試結果的總和。換句話說，這樣並不能獲得在不受摻雜井和摻雜區域的干擾下，磊晶層和基材單獨的測試結果。

目前已知有一種測試結構，可以在不會受到摻雜井和摻雜區域的干擾情況下，來取得磊晶層和基材的數據。設計一個與摻雜井、摻雜區域、磊晶層和基材相鄰的額外重摻雜井，又電連接至摻雜井、摻雜區域、磊晶層和基材，並直接接觸摻雜井、摻雜區域、磊晶層和基材。將一個信號施加在汲極上，並從重摻雜井讀取信號，於是得到不受摻雜井和摻雜區域干擾情況下的磊晶層和基材的數據。然而，這些專門設計的額外重摻雜井，佔有相當大的面積。此外，由於額外設計的重摻雜井仍然是與摻雜井和摻雜區域電連接的，所以所得到的數據仍然不是完全獨立於摻雜井和摻雜區域的干擾之外。

本發明在第一方面先提出了一種金屬氧化物半導體測試結構。一方面，本發明金屬氧化物半導體測試結構的製造過程，可以與目前金屬氧化物半導體結構的製造過程相容。在另一個方面，本發明金屬氧化物半導體的測試結構，是能夠完全獨立於相鄰的摻雜井和摻雜區域的干擾之外。在第三方面，本發明的金屬氧化物半導體測試結構不會在金屬氧化物半導體結構上佔去過大的面積。

本發明的金屬氧化物半導體測試結構包括基材、切割道區域、磊晶層、摻雜井、摻雜區域、溝渠式閘極、測試通孔、隔離和導電材料。切割道區域位在基材上，基材為第一導電類型，具有第一面以及與第一面相對之第二面。第一導電類型的磊晶層位於第一面上，第二導電類型的摻雜井位於磊晶層上，而第一導電類型的摻雜區域位於摻雜井上。具有第一深度的溝渠式閘極位於摻雜區域、摻雜井和在切割道區域中。導電材料填入具有第二深度的測試通孔中。隔離覆蓋測試通孔的內壁。導電材料位於摻雜井、摻雜區域、磊晶層與切割道區域中，又電連接至磊晶層，使得測試通孔得以一起測試磊晶層和基材。

在本發明的一實施例中，磊晶層完全覆蓋基材。

在本發明的另一實施例中，摻雜井完全覆蓋磊晶層。

在本發明的另一實施例中，摻雜區域完全覆蓋摻雜井。

在本發明的另一實施例中，溝渠式閘極與測試通孔之寬度實質上相同。

在本發明的另一實施例中，第二深度大於第一深度。

在本發明的另一實施例中，導電材料是經摻雜的多晶矽。

本發明的第二方面又提出了一種形成了金屬氧化物半導體測試結構方法。首先，提供基材、切割道區域、磊晶層，摻雜井與摻雜區域。第一導電類型的基材，具有第一面以及與第一面相對之第二面。切割道區域是位在基材上，第一導電類型的磊晶層位於第一面上，第二導電類型的摻雜井位於磊晶層上，第一導電類型的摻雜區域位於摻雜井上。其次，

進行蝕刻步驟，以形成穿過摻雜區域與摻雜井之閘極溝渠和測試通孔。接下來，進行氧化步驟，以形成覆蓋閘極溝渠內壁之閘極隔離，以及形成覆蓋測試通孔內壁之隔離。繼續，進行一回蝕刻步驟，而專門移除位於測試通孔底部之隔離。然後，進行一穿透步驟，以加深測試通孔而深入磊晶層中。接著，以一導電材料填入測試通孔與閘極溝渠中，以形成一溝渠式閘極和一測試結構，其中導電材料電連接到磊晶層，使得測試結構得以一起測試磊晶層和基材。

在本發明的一實施例中，溝渠式閘極與測試通孔之寬度實質上相同。

本發明的第三方面，又提出了一種進行晶圓驗收測試的方法。首先，提供一種金屬氧化物半導體測試結構。包括基材、切割道區域、磊晶層、摻雜井、摻雜區域、溝渠式閘極、測試通孔、隔離和導電材料。切割道區域位在基材上，基材為第一導電類型，具有第一面以及與第一面相對之第二面。第一導電類型的磊晶層位於第一面上，第二導電類型的摻雜井位於磊晶層上，而第一導電類型的摻雜區域位於摻雜井上。具有第一深度的溝渠式閘極位於摻雜區域、摻雜井和在切割道區域中。導電材料填入具有第二深度的測試通孔中。隔離覆蓋測試通孔的內壁。導電材料又位於摻雜井、摻雜區域、磊晶層、與切割道區域中，而電連接至磊晶層，使得測試通孔得以一起測試磊晶層和基材。其次，在第二面上施加一信號。然後，在不受摻雜區域與摻雜井影響之情況下，自填充測試通孔之導電材料測量信號。

在本發明的一實施例中，磊晶層完全覆蓋基材。

在本發明的另一實施例中，信號是電子信號。

在本發明的另一實施例中，溝渠式閘極與測試通孔之寬度實質上相同。

在本發明的另一實施例中，第二深度大於第一深度。

本發明在第一方面，首先提供了一種方法，可以用來形成金屬氧化物半導體的測試結構。請參考第1-5圖，其繪示形成本發明金屬氧化物半導體測試結構的方法。首先，如第1圖所示，提供基材101、切割道區域103、磊晶層110、摻雜井120以及摻雜區域130。基材101通常是一種半導體材料，例如Si，並具有第一導電類型，例如P型或是N型，舉例而言，P型。基材101進一步具有第一面105以及與第一面105相對又平行之第二面106。切割道區域103可以是位於基材101上多個地區(圖未示)其中之一者。

磊晶層110、摻雜井120和摻雜區域130均位於基材101的第一面105上。例如，磊晶層110具有第一導電類型，舉例而言，N+類型，位於第一面105上並直接接觸第一面105。具有第二導電類型的摻雜井120位於磊晶層110上，並直接接觸磊晶層110。具有第一導電類型的摻雜區域130是位於摻雜井120上。第二導電類型可以是P型或N型，舉例而言，P型。

其次，如第2圖所示，進行蝕刻步驟，而形成閘極溝渠141和測試通孔146。閘極溝渠141和測試通孔146，分別穿透摻雜區域130和摻雜井120。例如，蝕刻步驟可能是一種乾蝕刻步驟，並在圖案化遮罩111的存在下進行。圖案化遮罩111可以經由傳統的黃光方法所形成。在本發明的一實施例中，閘極溝渠141和測試通孔146可以具有大致上相同的寬度W。在本發明的另一實施例中，在蝕刻步驟後，閘極溝渠141可以有第一深度，而測試通孔146可以有第二深度。可以在蝕刻步驟完成後，即可剝除圖案化遮罩111。

再來，如第3圖所示，進行氧化步驟。氧化步驟可能形成閘極絕緣142，其覆蓋閘極溝渠141的內壁，並同時形成隔離147，而覆蓋測試通孔146的內壁。氧化步驟可以是一種乾式氧化法。閘極絕緣142的厚度可以是大約50奈米(nm)左右，而隔離147的厚度可以是大約50奈米左右。

然後，如第4圖所示，再進行回蝕刻步驟。此回蝕刻步驟是專門用來移除覆蓋測試通孔146內壁部分的隔離147。一旦移除了測試通孔146內壁底部的隔離147，下方的摻雜井120或是磊晶層110便會再次暴露出來。回蝕刻步驟可以是一種突破(break through)蝕刻步驟。在回蝕刻步驟後，第二深度便會大於第一深度。

下一步，如第5圖所示，進行一穿透步驟。此穿透步驟是用來移除測試通孔146底部下方的摻雜井120，而使得測試通孔146可以更加深入到磊晶層110中。一旦穿透步驟完成後，測試通孔146即會曝露出深埋在摻雜區域130和摻雜井120下方的磊晶層110。穿透步驟可以是對於矽和氧化物之間具有高選擇性蝕刻比之步驟。在穿透步驟後，第二深度即大於第一深度。

隨後，如第6圖所示，使用導電材料148，例如經摻雜矽，來填入測試通孔146和閘極溝渠141中。一旦測試通孔146和閘極溝渠141填入導電材料148之後，閘極溝渠141即成為一溝渠式閘極143，而測試通孔146便成為測試結構149。在測試通孔146電性隔離147的存在下，測試結構149能夠專門接觸並與基材101和磊晶層110電連接在一起。由於基材101和磊晶層110位於摻雜區域130與摻雜井120的下方，所以不會受到相鄰的摻雜區域130以及摻雜井120可能的干擾。

在經過上述步驟後，便會得到如第6圖所示的金屬氧化物半導體測試結構100。本發明的金屬氧化物半導體測試結構100至少包括基材101、切割道區域103、磊晶層110、摻雜井120、摻雜區域130、溝渠式閘極143、測試通孔146、隔離147和導電材料148。基材101通常是一種半導體材料，例如矽，並具有第一導電類型，例如P型或是N型，舉例而言，P型。基材101進一步具有第一面105以及與第一面105相對又平行之第二面106。切割道區域103可以是位於基材101上多個地區(圖未示)其中之一者。磊晶層110可以為第一導電類型，例如N+類型，位於第一面105上並直接接觸第一面105。較佳者，磊晶層110會完全覆蓋基材101。

一方面，具有第二導電類型的摻雜井120位於磊晶層110之上，並直接接觸磊晶層110。第二導電類型可以是P型或N型，例如是P型。較佳者，摻雜井120會完全覆蓋磊晶層110。在另一方面，摻雜區域130可以具有第一導電類型，例如N+型，並位於摻雜井120之上。較佳者，摻雜區域130會完全覆蓋摻雜井120。

又另一方面，具有第一深度的溝渠式閘極143則位於摻雜區域130、摻雜井120和切割道區域103中。導電材料148填入閘極溝渠141中而形成溝渠式的閘極143。導電材料148可以包括經摻雜的矽。在本發明的一實施例中，閘極溝渠141與測試通孔146之寬度可以實質上相同。在本發明的另一實施例中，測試通孔146具有第二深度而導電材料148填入測試通孔146中。測試通孔146是位在摻雜區域130、在摻雜井120、在磊晶層110和在切割道區域103中。此外，還有隔離147覆蓋測試通孔146的內壁。本發明的特徵之一在於，第二深度會大於第一深度。

本發明的另一個特點在於，填入測試通孔146的導電材料148會電連接到磊晶層110，同時又與相鄰的摻雜區域130和摻雜井120絕緣，使得測試通孔146得以在隔離147的保護下，與磊晶層110和基材101電連接在一起，而不受到相鄰的摻雜區域130以及摻雜井120可能的干擾。

本發明金屬氧化物半導體測試結構100，可用於晶圓驗收測試中。晶圓驗收測試是專門用來測試位於切割道區域103中、儘管在摻雜區域130和摻雜井120的存在下、深深埋在摻雜區域130和摻雜井120下方的基材101和磊晶層110。

首先，如第6圖所示，提供金屬氧化物半導體測試結構100。本發明的金屬氧化物半導體測試結構100至少包括基材101、切割道區域103、磊晶層110、摻雜井120以及摻雜區域130、溝渠式閘極143、測試通孔146、隔離147和導電材料148。本發明金屬氧化物半導體測試結構100的細節，請參考上面的描述，此處則不多加贅述。

其次，如第7圖所示，將信號150施加於第二面106。信號150通常是一種電子信號，例如電壓信號或電流信號。

然後，如第8圖所示，從填充測試通孔146的導電材料148來測量信號150。由於在隔離147的存在下，摻雜區域130和摻雜井120均與導電材料148電性隔離，所以晶圓驗收測試就可以專門讀取從基材101傳到磊晶層110的信號150，而對金屬氧化物半導體測試結構100進行測試，而完全不會受到摻雜區域130和摻雜井120的影響。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

101．．．基材

103．．．切割道區域

105．．．第一面

106．．．第二面

110．．．磊晶層

111．．．圖案化遮罩

120．．．摻雜井

130．．．摻雜區域

141．．．閘極溝渠

142．．．閘極絕緣

143．．．溝渠式閘極

146．．．測試通孔

147．．．隔離

148．．．導電材料

149．．．測試結構

150．．．信號

第1-5圖繪示形成本發明金屬氧化物半導體測試結構的方法。

第6圖繪示形成本發明金屬氧化物半導體測試結構。

第7圖繪示將信號施加於本發明金屬氧化物半導體測試結構的第二面。

第8圖繪示從填充測試通孔的導電材料來測量信號。

101．．．基材

105．．．第一面

106．．．第二面

110．．．磊晶層

120．．．摻雜井

130．．．摻雜區域

142．．．閘極絕緣

146．．．測試通孔

147．．．隔離

148．．．導電材料

150．．．信號

Claims (19)

1. 一種金屬氧化物半導體測試結構，包括：一第一導電類型的一基材，具有一第一面以及與該第一面相對之一第二面；一切割道區域，位於該基材上；該第一導電類型的一磊晶層，位於該第一面上；一第二導電類型的一摻雜井，位於該磊晶層上；該第一導電類型的一摻雜區域，位於該摻雜井上；一第一深度的一溝渠式閘極，位於該摻雜井、該摻雜區域以及該切割道區域中；一第二深度的一測試通孔，位於該摻雜區域、該摻雜井、該磊晶層以及該切割道區域中；一隔離，覆蓋該測試通孔之一內壁；以及一導電材料，填入該測試通孔中並電連接該磊晶層，使得該測試通孔得以一起測試該磊晶層和該基材。
2. 如請求項1的金屬氧化物半導體測試結構，其中該磊晶層完全覆蓋該基材。
3. 如請求項1的金屬氧化物半導體測試結構，其中該摻雜井完全覆蓋該磊晶層。
4. 如請求項1的金屬氧化物半導體測試結構，其中該摻雜區域完全 覆蓋該摻雜井。
5. 如請求項1的金屬氧化物半導體測試結構，其中該第一導電類型是N型。
6. 如請求項1的金屬氧化物半導體測試結構，其中該第一導電類型是P型。
7. 如請求項1的金屬氧化物半導體測試結構，其中該溝渠式閘極與該測試通孔之寬度實質上相同。
8. 如請求項1的金屬氧化物半導體測試結構，其中該第二深度大於該第一深度。
9. 如請求項1的金屬氧化物半導體測試結構，其中該導電材料為經摻雜的多晶矽。
10. 一種形成金屬氧化物半導體測試結構的方法，包括：提供一基材、一切割道區域、一磊晶層、一摻雜區域和一摻雜井，該基材為一第一導電類型，並具有一第一面以及與該第一面相對之一第二面，該切割道區域位於該基材上，該第一導電類型的該磊晶層位於該第一面上，該第二導電類型的該摻雜井位於該磊晶層上，以及該第一導電類型的該摻雜區域位於該摻雜井上； 進行一蝕刻步驟，以形成穿過該摻雜區域與該摻雜井之一閘極溝渠和一測試通孔；進行一氧化步驟，以形成覆蓋該閘極溝渠一內壁之一閘極隔離，以及形成覆蓋該測試通孔一內壁之一隔離；進行一回蝕刻步驟，而專門移除位於該測試通孔底部之該隔離；進行一穿透步驟，以加深該測試通孔而深入該磊晶層；以一導電材料填入該測試通孔與該閘極溝渠中，以形成一溝渠式閘極和一測試結構，其中該導電材料電連接到該磊晶層，使得該測試結構得以一起測試該磊晶層和該基材。
11. 如請求項10形成金屬氧化物半導體測試結構的方法，其中該第一導電類型是N型。
12. 如請求項10形成金屬氧化物半導體測試結構的方法，其中該第一導電類型是P型。
13. 如請求項10形成金屬氧化物半導體測試結構的方法，其中該溝渠式閘極與該測試通孔之寬度實質上相同。
14. 一種進行晶圓驗收測試(WAT)的方法，包括：提供一金屬氧化物半導體測試結構，包括：一第一導電類型的一基材，具有一第一面以及與該第一面相對之一第二面； 一切割道區域，位於該基材上；該第一導電類型的一磊晶層，位於該第一面上；一第二導電類型的一摻雜井，位於該磊晶層中；該第一導電類型的一摻雜區域，位於該摻雜井上；一第一深度的一溝渠式閘極，位於該摻雜井、該摻雜區域以及該切割道區域中；一第二深度的一測試通孔，位於該摻雜區域、該摻雜井、該磊晶層以及該切割道區域中；一隔離，覆蓋該測試通孔之一內壁；以及一導電材料，填入該測試通孔中並電連接該磊晶層；在該第二面上施加一信號；以及在不受該摻雜區域與該摻雜井影響之情況下，自填充該測試通孔之該導電材料測量該信號。
15. 如請求項14進行晶圓驗收測試(WAT)的方法，其中該第一導電類型是N型。
16. 如請求項14進行晶圓驗收測試(WAT)的方法，其中該第一導電類型是P型。
17. 如請求項14進行晶圓驗收測試(WAT)的方法，其中該信號是一電子信號。
18. 如請求項14進行晶圓驗收測試(WAT)的方法，其中該溝渠式閘極與該測試通孔之寬度實質上相同。
19. 如請求項14進行晶圓驗收測試(WAT)的方法，其中該第二深度大於該第一深度。