JP2018007070A - 差動増幅器 - Google Patents

Abstract

【課題】同相入力電圧の変化に対する応答特性の変化を確実に抑制でき、安定性、信頼性の高い差動増幅器を提供する。【解決手段】フォールデットカスコード回路１０３を構成するＭＯＳトランジスタと共にカレントミラー回路を構成し、かつ、ミラー元となる第９のトランジスタ９が、正電源電圧と負電源電圧との間に、ミラー元用抵抗器である第５の抵抗器３５、及び、ミラー元用定電流源としての第２の定電流源２２と共に、正電源電圧側から第５の抵抗器３５、第９のトランジスタ９、第２の定電流源２２の順に直列接続されて設けられると共に、テール電流供給回路を構成するテール電流用カレントミラー回路の第２の出力トランジスタとなる第１００のトランジスタ１５が、第９のトランジスタ９と第５の抵抗器３５の相互の接続点と負電源電圧との間にミラー電流を出力可能に設けられてなるものである。【選択図】図１

Description

本発明は、コンパレータやオペアンプに用いられる差動増幅器に係り、特に、同相入力電圧に対する応答特性の向上等を図ったものに関する。

コンパレータやオペアンプは、同相入力電圧が広いこと、同相入力電圧に対してトランスコンダクタンスなどの諸特性が変動しないことが理想とされる。
このような観点から、同相入力電圧を負電源電圧から正電源電圧まで印加可能とし、同相入力電圧に対するトランスコンダクタンスｇｍの変動抑圧を可能とした回路構成のコンパレータやオペアンプは、様々なものが提案、実用化されている（例えば、非特許文献１、特許文献１、２等参照）。

図２０には、このような従来のコンパレータの回路構成例が示されており、以下、この従来回路について同図を参照しつつ説明する。
このコンパレータは、トランジスタＭ１，Ｍ２により構成された第１の差動対ＤＥＦ１と、トランジスタＭ３，Ｍ４及び第１の定電流源ＣＳ１により構成された第２の差動対ＤＥＦ２と、トランジスタＭ５〜Ｍ８を用いて構成されたフォールデットカスコード回路ＣＡＳと、トランジスタＭ１１，Ｍ１２により構成されたテール電流供給回路ＴＡＩとに大別されて構成されたものとなっている。

このコンパレータにおいては、第１の差動対ＤＥＦ１を構成するトランジスタＭ１，Ｍ２には、ＮＭＯＳＦＥＴ（ＮチャンネルＭＯＳ電界効果トランジスタ）が、第２の差動対ＤＥＦ２を構成するトランジスタＭ３，Ｍ４には、ＰＭＯＳＦＥＴ（ＰチャンネルＭＯＳ電界効果トランジスタ）が、それぞれ用いられている。
フォールデットカスコード回路ＣＡＳは、第１の差動対ＤＥＦ１と第２の差動対ＤＥＦ２繋ぐ機能を有するもので、トランジスタＭ５，Ｍ６には、ＰＭＯＳＦＥＴが、トランジスタＭ７，Ｍ８には、ＮＭＯＳＦＥＴが、それぞれ用いられている。

このフォールデットカスコード回路ＣＡＳにおいて、トランジスタＭ５，Ｍ６は、ＰＭＯＳＦＥＴを用いたトランジスタＭ９をミラー元とし、カレントミラー比１：１のカレントミラー回路を構成している。
なお、抵抗器Ｒ１、Ｒ２、Ｒ５の抵抗値を、便宜的に、それぞれＲ１、Ｒ２、Ｒ５とすると、これらの抵抗値は、Ｒ１＝Ｒ２＝Ｒ５と設定されている。

テール電流供給回路ＴＡＩは、ＮＭＯＳＦＥＴを用いたトランジスタＭ１１，Ｍ１２によるカレントミラー回路により構成されており、トランジスタＭ１１がミラー元となっており、そのカレントミラー比は、１：１に設定されたものとなっている。
このテール電流供給回路ＴＡＩは、同相入力電圧に応じて第１の差動対ＤＥＦ１にテール電流を流すための切り替え機能を果たすものとなっている。

次に、上述の構成を有する従来回路におけるトランスコンダクタンスｇｍの一定性について説明する。
同相入力電圧が負電源電圧ＶＳＳと基準電圧Ｖref1との間にある場合、第１の定電流源ＣＳ１の電流Ｉ１は、第２の差動対ＤＥＦ２に流れ、このときの第２の差動対ＤＥＦ２におけるｇｍは、下記する式１により与えられる。
なお、Ｖref1は、ＰＭＯＳＦＥＴを用いたトランジスタＭ１０のゲートに印加される基準電圧である。

ｇｍ_P＝（２×Ｉ１×ｋ´_P×Ｗ_P／Ｌ_P）^１／２・・・式１

ここで、ｋ´_Pは、トランジスタＭ３，Ｍ４の移動度と単位面積当たりのゲート酸化膜容量の積であり、Ｗ_Pは、トランジスタＭ３，Ｍ４のゲート幅であり、Ｌ_Pは、とトランジスタＭ３，Ｍ４のゲート長である。

次に、同相入力電圧が、基準電圧Ｖref1と正電源電圧ＶＤＤとの間にある場合のｇｍを考えると以下の如くとなる。
まず、電流Ｉ１は、トランジスタＭ３，Ｍ４に流れずにトランジスタＭ１０に流れる。トランジスタＭ１０に流れた電流Ｉ１は、トランジスタＭ１１，Ｍ１２により第１の差動対ＤＥＦ１のテール電流となる。
したがって、このときの第１の差動対ＤＥＦ１のｇｍは、下記する式２により与えられる。

ｇｍ_N＝（２×Ｉ１×ｋ´_N×Ｗ_N／Ｌ_N）^１／２・・・式２

ここで、ｋ´_Nは、トランジスタＭ１，Ｍ２の移動度と単位面積当たりのゲート酸化膜容量の積であり、Ｗ_Nは、トランジスタＭ１，Ｍ２のゲート幅であり、Ｌ_Nは、とトランジスタＭ１，Ｍ２のゲート長である。
この場合、Ｗ_P、Ｌ_P、Ｗ_N、Ｌ_Nを適切に選択することで、ｇｍ_P＝ｇｍ_Nとすることができる。つまり、同相入力電圧に対して、第１及び第２の差動対ＤＥＦ１，ＤＥＦ２のｇｍを一定に保つことができる。

特許第３８０９１１３号公報 特開２００６−３５２３４５号公報 Ron Hogervorst著、DESIGN OF LOW-VOLTAGE, LOW-POWER OPERATIONAL AMPLIFIER CELLS、KLUWER ACADEMIC PUBLISHER出版

しかしながら、図２０に示された従来回路においては、同相入力電圧の変化によってコンパレータやオペアンプの応答特性が変化する問題がある。
このような同相入力電圧の変化による応答特性の変化が生ずるのは、以下のよな理由によるものである。

なお、コンパレータの応答特性は伝搬遅延時間、オペアンプの応答時間はスルーレートを指標とするものとする。
まず、図２０の回路を用いたコンパレータの伝搬遅延時間を求める。
かかるコンパレータの伝搬遅延時間は、出力トランジスタであるトランジスタＭ１３のゲート電位が変化する応答時間が主であることを前提とする。

同相入力電圧が、負電源電圧ＶＳＳと基準電圧Ｖref1との間にある場合、すなわち、第２の差動対ＤＥＦ２が動作している状態における応答時間を考えると、トランジスタＭ１３の応答時間ｔ_M13Pは、下記する式３により表される。

ｔ_M13P＝ΔＶx×Ｃx／Ｉ_M6＝ΔＶx×Ｃx／Ｉ₂・・・式３

ここで、ΔＶxは、トランジスタＭ１３のドレイン電流をオン・オフするのに必要なトランジスタＭ１３のゲート電圧変動量、Ｃxは、トランジスタＭ１３のゲートと負電源電圧ＶＳＳとの間の寄生容量（図２０参照）、Ｉ_M6は、トランジスタＭ６に流れる電流である。

先に述べたように、抵抗値Ｒ５＝Ｒ２であり、トランジスタＭ６とＭ９のカレントミラー比は１：１である。
したがって、電流Ｉ_M6の大きさは、第２の定電流源ＣＳ２の電流値Ｉ２と同じとなる。

次に、同相入力電圧が、基準電圧Ｖref1と正電源電圧ＶＤＤとの間にある場合、すなわち、第１の差動対ＤＥＦ１が動作している状態における応答時間を考えると、トランジスタＭ１３の応答時間ｔ_M13Nは、下記する式４により表される。

ｔ_M13N＝ΔＶx×Ｃx／Ｉ_M6・・・式４

第１の差動対ＤＥＦ１が動作している場合、トランジスタＭ６を流れる電流と第２の定電流源ＣＳ２の出力電流Ｉ２は、Ｉ_M6＝Ｉ２とならない。
そして、トランジスタＭ６を流れる電流は、下記する式５を満たすように定められる。

Ｒ５×Ｉ２＋（２×Ｉ２×Ｌ_PP／ｋ´_PP×Ｗ_PP）^１／２＝Ｒ２×（Ｉ_M6＋Ｉ１／２）＋（２×Ｉ_M6×Ｌ_PP／ｋ´_PP×Ｗ_PP）^１／２・・・式５

ここで、ｋ´_PPは、トランジスタＭ６，Ｍ９の移動度と単位面積当たりのゲート酸化膜容量の積、Ｗ_PPは、トランジスタＭ６，Ｍ９のゲート幅、Ｌ_PPは、トランジスタＭ６，Ｍ９のゲート長である。
先に述べたように、抵抗値はＲ５＝Ｒ２であり、トランジスタＭ６とＭ９のカレントミラー比は１：１であるので、式５を満たすには以下の条件（式６）が必要となる。

Ｉ_M6＜Ｉ２・・・式６

したがって、式３と式４より、下記する式７を得る。

ｔ_M13P＜ｔ_M13N・・・式７

つまり、同相入力電圧が負電源電圧ＶＳＳと基準電圧Ｖref1との間にあるときより、同相入力電圧が基準電圧Ｖref1と正電源電圧ＶＤＤとの間にあるときの方が応答時間は長くなる。

図１７には、同相入力電圧の変化に対する電流Ｉ_M6の変化例を示す特性線が、図１８には、同相入力電圧の変化に対する図２０に示された回路構成を有するコンパレータにおける伝搬遅延時間の変化例を示す特性線が、それぞれ示されており、以下、これらの図について説明する。
図１７においては、同相入力電圧が負電源電圧ＶＳＳと基準電圧Ｖref1との間にある場合（第２差動対の動作領域）より、同相入力電圧が基準電圧Ｖref1と正電源電圧ＶＤＤとの間にある場合（第１差動対の動作領域）の方が電流Ｉ_M6は小さいことが確認できる。

また、図１８においては、同相入力電圧が負電源電圧ＶＳＳと基準電圧Ｖref1との間にある場合（第２差動対の動作領域）より、同相入力電圧が基準電圧Ｖref1と正電源電圧ＶＤＤとの間にある場合（第１差動対の動作領域）の方が伝搬遅延時間が長いことが確認できる。
このように従来の差動増幅器を用いたコンパレータは、同相入力電圧の変化によって応答特性が変化するという問題がある。

次に、オペアンプにおける同相入力電圧に対するスルーレートの変化について図２１に示された従来のオペアンプの回路構成例を参照しつつ説明する。
なお、図２０に示された回路を構成する構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この図２１に示された回路は、図２０に示された回路における寄生容量Ｃxを削除し、トランジスタＭ１３のゲートと出力端子ＯＵＴとの間に位相補償容量Ｃcを追加したもので、他は、図２０に示された回路と基本的に同一である。
なお、寄生容量Ｃxを削除したのは、一般的には位相補償容量ＣcはＣxより十分大きく、寄生容量Ｃxの影響を無視できるためである。

オペアンプのスルーレートを求める。
まず、同相入力電圧が負電源電圧ＶＳＳと基準電圧Ｖref1との間にある場合、すなわち、第２の差動対ＤＥＦ２が動作状態にある場合のスルーレートは下記する式８で表される。

ＳＲ_P＝Ｃc／Ｉ_M6＝Ｃc／Ｉ_M2・・・式８

先に述べたように、抵抗値はＲ５＝Ｒ２であり、トランジスタＭ６とＭ９は、カレントミラー比が１：１である。したがって、トランジスタＭ６を流れる電流Ｉ_M6の大きさは、第２の定電流源ＣＳ２の電流値Ｉ２と同一となる。

次に、同相入力電圧が基準電圧Ｖref1と正電源電圧ＶＤＤとの間にある場合、すなわち、第２の差動対ＤＥＦ２が動作状態にある場合のスルーレートは下記する式９で表される。

ＳＲ_N＝Ｃc／Ｉ_M6・・・式９

先に、式６で示されたように、Ｉ_M6＜Ｉ２の関係があるため、スルーレートＳＲ_PとスルーレートＳＲ_Nの間には、下記する式１０の関係が成立する。

ＳＲ_P＞ＳＲ_N・・・式１０

したがって、同相入力電圧が負電源電圧ＶＳＳと基準電圧Ｖref1との間にある場合より、同相入力電圧が正電源電圧ＶＤＤと基準電圧Ｖref1との間にある場合の方がスルーレートは小さくなる。
図１９には、スルーレートの変化例が示されており、同図によれば、同相入力電圧が負電源電圧ＶＳＳと基準電圧Ｖref1との間にある場合より、同相入力電圧が正電源電圧ＶＤＤと基準電圧Ｖref1との間にある場合の方がスルーレートが小さいことが確認できる。
このように、従来の差動増幅器を用いたオペアンプは、同相入力電圧の変化によって応答特性が変化するという問題がある。

本発明は、上記実状に鑑みてなされたもので、同相入力電圧の変化に対する応答特性の変化を確実に抑制し、安定性、信頼性の高い差動増幅器を提供するものである。

上記本発明の目的を達成するため、本発明に係る差動増幅器は、
第１及び第２のＭＯＳトランジスタを用いてなる第１の差動対と、第３及び第４のＭＯＳトランジスタを用いてなる第２の差動対とによって構成される入力段と、前記第１の差動対の差動出力を出力可能とするフォールデットカスコード回路と、前記第１の差動対へテール電流を供給するテール電流供給回路とを具備してなる差動増幅器において、
前記フォールデットカスコード回路を構成するＭＯＳトランジスタと共にカレントミラー回路を構成し、かつ、当該カレントミラー回路におけるミラー元となるダイオード接続されたミラー元用ＭＯＳトランジスタが、正電源電圧と負電源電圧との間に、ミラー元用抵抗器、及び、ミラー元用定電流源と共に、前記正電源電圧側から前記ミラー元用抵抗器、前記ミラー元用ＭＯＳトランジスタ、前記ミラー元用定電流源の順に直列接続されて設けられると共に、
前記テール電流供給回路を構成するテール電流用カレントミラー回路の第２の出力トランジスタとなるミラー出力増設用ＭＯＳトランジスタが、前記ミラー元用ＭＯＳトランジスタと前記ミラー元用抵抗器の相互の接続点と負電源電圧との間にミラー電流を出力可能に設けられてなるものである。

本発明によれば、同相入力電圧を負電源電圧から正電源電圧までの間の所望の大きさで印加しても、同相入力電圧によるスルーレートの変動や伝搬遅延時間の変動を招くことなく、応答特性の安定した差動増幅器を提供することができるという効果を奏するものである。

本発明の実施の形態における差動増幅器の第１の基本実施回路例を示す回路図である。 本発明の実施の形態における差動増幅器の第２の基本実施回路例を示す回路図である。 本発明の実施の形態における差動増幅器の第３の基本実施回路例を示す回路図である。 本発明の実施の形態における差動増幅器の第４の基本実施回路例を示す回路図である。 本発明の実施の形態における差動増幅器の第５の基本実施回路例を示す回路図である。 本発明の実施の形態における差動増幅器の第１の基本実施回路をオペアンプに適用した第１の適用回路例を示す回路図である。 本発明の実施の形態における差動増幅器の第２の基本実施回路をオペアンプに適用した第２の適用回路例を示す回路図である。 本発明の実施の形態における差動増幅器の第３の基本実施回路をオペアンプに適用した第３の適用回路例を示す回路図である。 本発明の実施の形態における差動増幅器の第４の基本実施回路をオペアンプに適用した第４の適用回路例を示す回路図である。 本発明の実施の形態における差動増幅器の第５の基本実施回路をオペアンプに適用した第５の適用回路例を示す回路図である。 第１の基本実施回路の同相入力電圧変化に対する第６のトランジスタの電流変化を示す特性線図である。 第１の基本実施回路の同相入力電圧変化に対する伝搬遅延時間の変化を示す特性線図である。 第１の基本実施回路の同相入力電圧変化に対するスルーレートの変化を示す特性線図である。 第２の基本実施回路の同相入力電圧変化に対する第６のトランジスタの電流変化を示す特性線図である。 第２の基本実施回路の同相入力電圧変化に対する伝搬遅延時間の変化を示す特性線図である。 第２の基本実施回路の同相入力電圧変化に対するスルーレートの変化を示す特性線図である。 従来回路における同相入力電圧変化に対する第６のトランジスタの電流変化を示す特性線図である。 従来回路における同相入力電圧変化に対する伝搬遅延時間の変化を示す特性線図である。 従来回路における同相入力電圧変化に対するスルーレートの変化を示す特性線図である。 従来の差動増幅器を用いたコンパレータの回路構成例を示す回路図である。 従来の差動増幅器を用いたオペアンプの回路構成例を示す回路図である。

以下、本発明の実施の形態について、図１乃至図１６を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における差動増幅器の第１の基本実施例における回路構成について、図１を参照しつつ説明する。
この第１の基本実施例における差動増幅器Ａは、第１及び第２のトランジスタ（図１においては、それぞれ「Ｍ１」、「Ｍ２」と表記）１，２により構成された第１の差動対１０１と、第３及び第４のトランジスタ（図１においては、それぞれ「Ｍ３」、「Ｍ４」と表記）３，４、及び、第１の定電流源（図１においては「ＣＳ１」と表記）２１により構成された第２の差動対１０２と、第５乃至第８のトランジスタ（図１においては、それぞれ「Ｍ５」、「Ｍ６」、「Ｍ７」、「Ｍ８」と表記）５〜８を用いて構成されたフォールデットカスコード回路１０３と、第１０乃至第１２のトランジスタ（図１においては、それぞれ「Ｍ１０」、「Ｍ１１」、「Ｍ１２」と表記）１０，１１，１２により構成されたテール電流供給回路１０４とに大別されて構成されたものとなっている。

第１の差動対１０１を構成する第１及び第２のトランジスタ１，２には、ＮＭＯＳＦＥＴ（ＮチャンネルＭＯＳ電界効果トランジスタ）が用いられている。
第１のトランジスタ１のドレインは、第１の抵抗器（図１においては「Ｒ１」と表記）３１を介して、第２のトランジスタ２のドレインは、第２の抵抗器（図１においては「Ｒ２」と表記）３２を介して共に、正電源電圧ＶＤＤが印加されるようになっている一方、各々のソースは、相互に接続されて第１２のトランジスタ１２のドレインに接続されている。

また、第１のトランジスタ１のゲートは、反転入力端子（図１においては「ＩＮＭ」と表記）４１に、第２のトランジスタ２のゲートは、非反転入力端子（図１においては「ＩＮＰ」と表記）４２に、それぞれ接続されている。

第２の差動対１０２を構成する第３及び第４のトランジスタ３，４には、ＰＭＯＳＦＥＴ（ＰチャンネルＭＯＳ電界効果トランジスタ）が用いられている。
第３及び第４のトランジスタ３，４のソースは相互に接続され、その接続点と正電源電圧端子４３との間には、第１の定電流源（図１においては「ＣＳ１」と表記）２１が接続されている。

また、第３のトランジスタ３のドレインは、第３の抵抗器（図１においては「Ｒ３」と表記）３３を介して、また、第４のトランジスタ４のドレインは、第４の抵抗器（図１においては「Ｒ４」と表記）３４を介して、共に、負電源電圧端子４４に接続されて負電源電圧ＶＳＳが印加されるようになっている。
さらに、第３のトランジスタ３のゲートは、先の第１のトランジスタ１のゲートに、第４のトランジスタ４のゲートは、先の第２のトランジスタ２のゲートに、それぞれ接続されている。

フォールデットカスコード回路１０３は、第１の差動対１０１と第２の差動対１０２繋ぐ機能を有するもので、第５及び第６のトランジスタ５，６には、ＰＭＯＳＦＥＴが、第７及び第８のトランジスタ７，８には、ＮＭＯＳＦＥＴが、それぞれ用いられている。
第５及び第６のトランジスタ５，６は、各々のゲートが相互に接続される一方、第５のトランジスタ５のソースは、第１のトランジスタ１のドレインに、第６のトランジスタ６のソースは、第２のトランジスタ２のソースに、それぞれ接続されている。

また、第７及び第８のトランジスタ７，８は、各々のゲートと第７のトランジスタ７のドレインとが相互に接続されると共に、さらに、第５のトランジスタ５のドレインに接続されている。
また、第８のトランジスタ８のドレインは、第６のトランジスタ６のドレインに接続されている。
一方、第７のトランジスタ７のソースは、第３のトランジスタ３のドレインに、第８のトランジスタ８のソースは、第４のトランジスタ４のドレインに、それぞれ接続されている。

フォールデットカスコード回路１０３における第５及び第６のトランジスタ５，６は、ＰＭＯＳＦＥＴを用いた第９のトランジスタ（図１においては「Ｍ９」と表記）９をミラー元とし、カレントミラー比１：１のカレントミラー回路を構成している。
すなわち、ミラー元用ＭＯＳトランジスタとしての第９のトランジスタ９は、そのゲートとドレインが相互に接続されてダイオード接続状態とされると共に、その接続点は、第５及び第６のトランジスタ５，６のゲートに接続されている。

そして、第９のトランジスタ９のソースは、ミラー元用抵抗器としての第５の抵抗器（図１においては「Ｒ５」と表記）３５を介して正電源電圧端子４３に接続されて正電源電圧ＶＤＤが印加されるようになっている一方、ドレインと負電源電圧端子４４との間には、ミラー元用定電流源としての第２の定電流源（図１においては「ＣＳ２」と表記）２２が接続されている。
なお、第１、第２、及び、第５の抵抗器３１，３２，３５の抵抗値を、便宜的に、それぞれＲ１、Ｒ２、Ｒ５とすると、これらの抵抗値は、Ｒ１＝Ｒ２＝Ｒ５と設定されている。

さらに、第９のトランジスタ９のソースには、第１００のトランジスタ（図１においては「Ｍ１００」と表記）１５のドレインが接続されている。
ミラー出力増設用ＭＯＳトランジスタとしての第１００のトランジスタ１５には、ＮＭＯＳＦＥＴが用いられており、そのソースには、負電源電圧ＶＳＳが印加されるようになっている一方、ゲートは、次述するテール電流供給回路１０４を構成する第１１及び第１２のトランジスタ１１，１２のゲートに接続されている。

テール電流供給回路１０４を構成する第１０のトランジスタ１０には、ＰＭＯＳＦＥＴが、第１１及び第１２のトランジスタ１１，１２には、共にＮＭＯＳＦＥＴが、それぞれ用いられており、次述するようにカレントミラー回路を構成するものとなっている。
まず、第１０のトランジスタ１０のゲートは、基準電圧端子４５に接続されて基準電圧Ｖref1が外部から印加されるようになっている一方、ソースは、第３及び第４のトランジスタ３，４のソースに接続されている。
また、第１０のトランジスタ１０のドレインは、第１１のトランジスタ１１のドレインに接続されている。

第１１及び第１２のトランジスタ１１，１２は、各々のゲートと第１１のトランジスタ１１のドレインとが相互に接続される一方、ソースには、共に、負電源電圧ＶＳＳが印加されるようになっている。
そして、第１１のトランジスタ１１がカレントミラー元となっており、そのカレントミラー比は１：１に設定されている。
先の第１００のトランジスタ１５は、上述の第１１及び第１２のトランジスタ１１，１２により構成されるカレントミラー回路における第２の出力トランジスタとしてミラー電流を出力するものとなっている。

また、第１の定電流源２１に流れる電流Ｉ１と第２の定電流源２２に流れる電流Ｉ２との関係は、Ｉ１：Ｉ２＝１：０．５に設定されている。
さらに、第１１のトランジスタ１１と第１００のトランジスタ１５のカレントミラー比は、１：０．５に設定されており、第１００のトランジスタ１５を流れる電流をＩ_M100とすると、Ｉ１：Ｉ_M100＝１：０．５となる。

また、フォールデットカスコード回路１０３の第５及び第６のトランジスタ５，６の相互に接続されたゲートには、出力トランジスタである第１３のトランジスタ（図１においては「Ｍ１３」と表記）１３のゲートが接続されている。
第１３のトランジスタ１３には、ＮＭＯＳＦＥＴが用いられており、そのドレインと正電源電圧端子４３との間には、第３の定電流源（図１においては「ＣＳ３」と表記）２３が直列接続されて設けられると共に、ドレインには、出力端子４６が接続される一方、ソースには負電源電圧ＶＳＳが印加されるようになっている。

次に、かかる構成における回路動作について説明する。
従来同様、コンパレータの応答特性は、伝搬遅延時間を指標とし、この伝搬遅延時間は、第１３のトランジスタ１３のゲート電位が変動する応答時間が主であるとの前提の下、以下説明する。
同相入力電圧が、負電源電圧ＶＳＳと基準電圧Ｖref1との間にある場合、換言すれば、第２の差動対１０２が動作している場合の応答時間を考えると、次のようになる。

まず、第１３のトランジスタ１３の応答時間ｔ_M13Pは、下記する式１１により表される。

ｔ_M13P＝ΔＶx×Ｃx／Ｉ_M6＝ΔＶx×Ｃx／Ｉ₂・・・式１１

ここで、ΔＶxは、第１３のトランジスタ１３のドレイン電流をオン・オフするのに必要なゲート電圧変動量であり、Ｃxは、第１３のトランジスタ１３のゲートと負電源電圧ＶＳＳとの間の寄生容量であり、Ｉ_M6は、第６のトランジスタ６に流れる電流である。

先に述べたように、抵抗値Ｒ５＝Ｒ２であり、第６のトランジスタ６と第９のトランジスタ９のカレントミラー比は１：１である。したがって、電流Ｉ_M6の大きさは、第２の定電流源２２の電流値Ｉ₂と同じとなる。

次に、同相入力電圧が、基準電圧Ｖref1と正電源電圧ＶＤＤとの間にある場合、換言すれば、第１の差動対１０１が動作している場合の応答時間を考えると、次のようになる。
まず、この場合の第１３のトランジスタ１３の応答時間ｔ_M13Nは、下記する式１２により表される。

ｔ_M13N＝ΔＶx×Ｃx／Ｉ_M6・・・式１２

ここで、第１００のトランジスタ１５の動作に注目すると、第１００のトランジスタ１５は、第１１のトランジスタ１１が動作しているため、電流Ｉ_M100が流れる。したがって、電流Ｉ_M6の大きさは、下記する式１３を満たすように定められる。

Ｒ５×（Ｉ２＋Ｉ_M100）＋（２×Ｉ２×Ｌ_PP／ｋ´_PP×Ｗ_PP）^１／２＝Ｒ２×（Ｉ_M6＋Ｉ１／２）＋（２×Ｉ_M6×Ｌ_PP／ｋ´_PP×Ｗ_PP）^１／２・・・式１３

ここで、ｋ´_PPは、第６のトランジスタ６と第９のトランジスタ９の移動度と単位面積当たりのゲート酸化膜容量の積であり、Ｗ_PPは、第６及び第９のトランジスタ６，９のゲート幅であり、Ｌ_PPは、第６及び第９のトランジスタ６，９のゲート幅である。
また、電流Ｉ_M100の大きさは、前述したように下記する式１４の通りである。

Ｉ_M100＝Ｉ１／２・・・式１４

したがって、式１３が成立する条件は、Ｉ_M6＝Ｉ₂となる。よって、同相入力電圧が基準電圧Ｖref1と正電源電圧ＶＤＤとの間にある場合、すなわち、第１の差動対１０１が動作している場合の応答時間は、下記する式１５の通り、第２の差動対１０２が動作している場合の応答時間と同じとなる。

ｔ_M13N＝ΔＶx×Ｃx／Ｉ_M6＝ΔＶx×Ｃx／Ｉ₂＝ｔ_M13P・・・式１５

図１１には、この第１の基本実施回路における第６のトランジスタ６の電流Ｉ_M6の同相入力電圧依存性を示す特性線図が、図１２には、同じく第１の基本実施回路における伝搬遅延時間の同相入力電圧依存性を示す特性線図が、それぞれ示されており、以下、これらの図について説明する。

図１１においては、第１の基本実施回路の場合、同相入力電圧の変化に対して第６のトランジスタ６の電流Ｉ_M6がほぼ一定を保つことが確認できる。
また、図１２においては、第６のトランジスタ６の電流Ｉ_M6がほぼ一定を保つことができる結果、伝搬遅延時間の同相入力電圧による変動が確実に抑制されていることが確認できる。

すなわち、第１の基本実施回路を用いたコンパレータに用いた場合、同相入力電圧の負電源電圧から正電源電圧まで印加可能とし、同相入力電圧の変化による応答特性の変化が抑制されたものとなるということができる。
なお、上述した第１の基本実施回路例においては、トランジスタとしてＭＯＳＦＥＴを用いたが、これに限定される必要はなく、例えば、バイポーラトランジスタであっても良い。

次に、上述の第１の基本実施回路例における差動増幅器をオペアンプに適用した場合の第１の適用回路例について、図６を参照しつつ説明する。
なお、図１に示された回路における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。

この第１の適用回路例におけるオペアンプが、図１に示された第１の基本実施例の回路と異なる点は、出力端子４６と第１３のトランジスタ１３のゲートとの間に、位相補償コンデンサ（図６においては「Ｃc」と表記）２４を接続する一方、図１における寄生容量Ｃxを削除したことである。なお、以下の説明においては、必要に応じて、「Ｃc」の表記を便宜的に位相補償コンデンサ２４の容量値とする。
なお、寄生容量Ｃxを削除したのは、一般的に、位相補償コンデンサ２４の容量ＣcはＣxより十分大きく、寄生容量Ｃxの影響を無視できるためである。

次に、オペアンプの応答特性について説明する。
オペアンプの応答特性の指標となるスルーレートＳＲは、下記する式１６で表される。

ＳＲ＝Ｃc／Ｉ_M6・・・式１６

ここで、第６のとトランジスタ６の電流Ｉ_M6は、先に図１１で説明したように同相入力電圧に対する変動が抑制されている。
したがって、この図６に示されたオペアンプは、応答特性の一例が図１３に示されたように、同相入力電圧が変化しても従来と異なり、スルーレートＳＲの変動が十分抑制されたものとなる。
なお、図１に示された第１の基本実施回路例同様、この図６に示された回路においても、トランジスタがＭＯＳＦＥＴに限定される必要はなく、例えば、バイポーラトランジスタであっても良い。

次に、第２の基本実施回路例について、図２を参照しつつ説明する。
なお、図１に示された回路における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の基本実施回路は、図１に示された第１の基本実施回路の第１００のトランジスタ１５に代えて、第１０１のトランジスタ（図２においては「Ｍ１０１」と表記）１６、及び、第１０１の抵抗器（図２においては「Ｒ１０１」と表記）３６が次述するように設けられた構成を有するものである。

まず、図１に示された回路において、第９のトランジスタ９のソースは、第５の抵抗器３５を介して正電源電圧端子４３に接続されていたが、図２に示された第２の基本実施回路においては、第５の抵抗器３５と正電源電圧端子４３との間に、第１０１の抵抗器（抵抗制御用抵抗器）３６が直列接続されて増設されたものとなっている。

次に、第１０１のトランジスタ（抵抗制御用ＭＯＳトランジスタ）１６には、ＰＭＯＳＦＥＴが用いられており、そのソースには正電原電圧ＶＤＤが印加されるようになっている一方、ドレインは、第１０１の抵抗器３６と第５の抵抗器３５の接続点に接続されている。
そして、第１０１のトランジスタのゲートは、第３及び第４のトランジスタ３，４のソースに接続されている。

この第２の基本実施回路において、第１の定電流源２１に流れる電流Ｉ１と第２の定電流源２２に流れる電流Ｉ２との関係は、第１の基本実施回路例と同様に、Ｉ１：Ｉ２＝１：０．５に設定されものとする。
また、第２、第５、及び、第１０１の抵抗器３２，３５，３６の抵抗値は、Ｒ２＝Ｒ５＝Ｒ１０１に設定される。ここで、Ｒ２は、第２の抵抗器３２の抵抗値、Ｒ５は第５の抵抗器３５の抵抗値、Ｒ１０１は第１０１の抵抗器３６の抵抗値とする。

また、第１の基本実施回路例同様、第６のトランジスタ６と第９のトランジスタ９のカレントミラー比、第１１及び第１２のトランジスタ１１，１２のカレントミラー比は、いずれも１：１である。
そして、第１０１のトランジスタ１６にドレイン電流が流れなくなる際の、ゲート電位Ｖg_M101は、下記する式１７を満足するように設定されるものとする。

Ｖg_M101＝Ｖref1＋Ｖgs_M10・・・式１７

ここで、Ｖgs_M10は、電流Ｉ1が第１０のトランジスタ１０に流れる際の、第１０トランジスタ１０のゲートとソースとの間の電位差である。
かかる前提の下、この第２の基本実施例における回路の動作を説明する。
従来同様、コンパレータの応答特性は、伝搬遅延時間を指標とし、この伝搬遅延時間は、第１３のトランジスタ１３のゲート電位が変動する応答時間が主であるものとの前提の下で、以下の説明することとする。

最初に、同相入力電圧が負電源電圧ＶＳＳと基準電圧Ｖref1との間にある場合、換言すれば、第２の差動対１０２が動作している場合の応答時間を考える。
第１３のトランジスタ１３の応答時間ｔ_M13Pは、下記する式１８により表される。

ｔ_M13P＝ΔＶx×Ｃx／Ｉ_M6・・・式１８

ここで、ΔＶxは、第１３のトランジスタ１３のドレイン電流をオン・オフするのに必要なゲート電圧変動量であり、Ｃxは、第１３のトランジスタ１３のゲートと負電源電圧ＶＳＳとの間の寄生容量であり、Ｉ_M6は、第６のトランジスタ６に流れる電流である。
このとき、第１０のトランジスタ１０には、電流Ｉ１は流れていない。
したがって、第１０１のトランジスタ１６のゲート電位は、先の式１７で表される電位より低い。よって、第１０１のトランジスタ１６にはドレイン電流が流れており、ドレインとソース間の抵抗は小さい状態にある。

そのため、正電源電圧ＶＤＤと第９のトランジスタ９のソースとの間の電圧降下は、下記する式１９より表される。

ＶＤＤ−ＶS_M9≒Ｉ２×Ｒ５・・・式１９

なお、ＶS_M9は、第９のトランジスタ９のソース電位である。
ここで、先に述べたように、第２の抵抗器３２の抵抗値Ｒ２と第５の抵抗器３５の抵抗値Ｒ５は、Ｒ２＝Ｒ５であり、第６のトランジスタ６と第９のトランジスタ９のカレントミラー比は、１：１であるので、第１３のトランジスタ１３の応答時間ｔ_M13Pは、下記する式２０により表される。

ｔ_M13P＝ΔＶx×Ｃx／Ｉ_M6＝ΔＶx×Ｃx／Ｉ₂・・・式２０

次に、同相入力電圧が、基準電圧Ｖref1と正電源電圧ＶＤＤとの間にある場合、換言すれば、第１の差動対１０１が動作している場合の応答時間を考える。
第１３のトランジスタ１３の応答時間ｔ_M13Nは、下記する式２１により表される。

ｔ_M13N＝ΔＶx×Ｃx／Ｉ_M6・・・式２１

ここで、第１０１のトランジスタ１６は、先の式１７を満たした状態である。したがって、第１０１のトランジスタのドレイン電流は流れず、ドレインとソース間は、ハイインピーダンス状態となる。そのため、第９のトランジスタ９のソース電位ＶS_M9は、下記する式２２により表される。

ＶS_M9＝ＶＤＤ−Ｉ２×（Ｒ１０１＋Ｒ５）・・・式２２

一方、第２の抵抗器３２における電圧降Ｖ_R2は、下記する式２３により表される。

Ｖ_R2＝ＶＤＤ−（Ｉ_M6＋Ｉ１／２）×Ｒ２・・・式２３

先に述べたように、Ｒ２＝Ｒ５＝Ｒ１０１、Ｉ１：Ｉ２＝１：０．５であるのでの、式２２と式２３が等しくなる場合には、下記する式２４が成立する。

Ｉ_M6＝Ｉ２・・・式２４

したがって、第１３のトランジスタ１３の応答時間ｔ_M13Nは、下記する式２５により表され、その値は、第２の差動対１０２が動作している場合の応答時間と同一となる。

ｔ_M13N＝ΔＶx×Ｃx／Ｉ_M6＝ΔＶx×Ｃx／Ｉ₂＝ｔ_M13P・・・式２５

図１４には、この第２の基本実施回路における第６のトランジスタ６の電流Ｉ_M6の同相入力電圧依存性を示す特性線図が、図１５には、同じく第２の基本実施回路における伝搬遅延時間の同相入力電圧依存性を示す特性線図が、それぞれ示されており、以下、これらの図について説明する。

図１４においては、第２の基本実施回路の場合、同相入力電圧の変化に対して第６のトランジスタ６の電流Ｉ_M6がほぼ一定を保つことが確認できる。
また、図１５においては、第６のトランジスタ６の電流Ｉ_M6がほぼ一定を保つことができる結果、伝搬遅延時間の同相入力電圧による変動が確実に抑制されていることが確認できる。

すなわち、第２の基本実施回路を用いたコンパレータに用いた場合、同相入力電圧の負電源電圧から正電源電圧まで印加可能とし、同相入力電圧の変化による応答特性の変化が抑制されたものとなるということができる。
先の図１に示された第１の基本実施回路においては、第１００のトランジスタ１５に電流Ｉ_M100を流す構成であったのに対して、この第２の基本実施回路は、電流消費を伴う第１００のトランジスタ１５が不要なため、第１の基本実施回路に比してより低消費電力化が可能なものとなっている。

次に、上述の第２の基本実施回路例をオペアンプに適用した場合の第２の適用回路例について、図７を参照しつつ説明する。
なお、図１、図２に示された回路における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の適用回路例におけるオペアンプが、図２に示された第２の基本実施例回路例と異なる点は、出力端子４６と第１３のトランジスタ１３のゲートとの間に、位相補償コンデンサ２４を接続する一方、図２における寄生容量Ｃxを削除したことである。

オペアンプの応答特性は、スルレートを指標として、下記する式２６により表される。

ＳＲ＝Ｃc／Ｉ_M6・・・式２６

ここで、電流Ｉ_M6は、先に図１４に示されたように同相入力電圧に対する変動た抑制されている。
したがって、この第２の適用回路例におけるオペアンプは、図１６に示されたように、スルーレートの同相入力電圧に対する変動が従来と異なり確実に抑制されるものとなっている。
つまり、同相入力電圧を負電源電圧から正電源電圧まで印加可能とし、同相入力電圧の変化に対する応答特性の変化が、従来と異なり、確実に抑制可能なオペアンプであるということができる。

なお、この第２の適用回路例には、先に、図６に示された第１の適用回路例と異なり、電流消費を伴う第１００のトランジスタ１５が不要な構成であるため、第１の適用回路に比してより低消費電力化が可能なものとなっている。

次に、第３の基本実施回路について、図３を参照しつつ説明する。
なお、図１、図２に示された回路における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の基本実施回路は、図１に示された第１の基本実施回路の第１００のトランジスタ１５に代えて、第１０２のトランジスタ（図３においては「Ｍ１０２」と表記）１７、及び、第１０２の抵抗器（図３においては「Ｒ１０２」と表記）３７が次述するように設けられた構成を有するものである。

まず、図１に示された回路において、第９のトランジスタ９のソースは、第５の抵抗器３５を介して正電源電圧端子４３に接続されていたが、図３に示された第３の基本実施回路例においては、第５の抵抗器３５と第９のトランジスタ９のソースとの間に、第１０２の抵抗器（抵抗制御用抵抗器）３７が直列接続されて増設されたものとなっている。

また、第１０２のトランジスタ（抵抗制御用ＭＯＳトランジスタ）１７には、ＰＭＯＳＦＥＴが用いられており、そのソースは、第１０２の抵抗器１０７と第５の抵抗器３５の接続点に接続される一方、ドレインは、第９のトランジスタ９のソースに接続されている。
そして、第１０２のトランジスタ１７のゲートは、第３及び第４のトランジスタ３，４のソースに接続されている。

また、第１の基本実施回路例同様、第１の定電流源２１に流れる電流Ｉ1と第２の定電流源２２に流れる電流Ｉ２との関係は、Ｉ１：Ｉ２＝１：０．５に設定されている。
さらに、第１の基本実施回路例同様、第６のトランジスタ６と第９のトランジスタ９のカレントミラー比、第１１及び第１２のトランジスタ１１，１２のカレントミラー比は、いずれも１：１である。

また、第２、第５、及び、第１０２の抵抗器３２，３５，３７の抵抗値は、Ｒ２＝Ｒ５＝Ｒ１０２に設定される。ここで、Ｒ２は、第２の抵抗器３２の抵抗値、Ｒ５は第５の抵抗器３５の抵抗値、Ｒ１０２は第１０２の抵抗器３７の抵抗値とする。

そして、第１０２のトランジスタ１７にドレイン電流が流れなくなる際の、ゲート電位Ｖg_M102は、下記する式２７を満足するように設定されるものとする。

Ｖg_M102＝Ｖref1＋Ｖgs_M10・・・式２７

ここで、Ｖgs_M10は、電流Ｉ１が第１０のトランジスタ１０に流れる際の、第１０のトランジスタ１０のゲートとソースとの間の電位差である。
この第３の基本実施回路の動作は、図２に示された第２の基本実施回路の動作と基本的に同様である。
したがって、第６のトランジスタ６の電流Ｉ_M6の同相入力電圧依存性は、先の図１４に示された特性線と同様となり、第３の基本実施回路における伝搬遅延時間の同相入力電圧依存性は、図１５に示された特性線と同様となる。

よって、この第３の基本実施回路をコンパレータに用いた場合、同相入力電圧の負電源電圧から正電源電圧まで印加可能とし、同相入力電圧の変化による応答特性の変化が抑制されたものとなるということができる。
先の図１に示された第１の基本実施回路においては、第１００のトランジスタ１５に電流Ｉ_M100を流す構成であったのに対して、この第３の基本実施回路は、電流消費を伴う第１００のトランジスタ１５が不要なため、第１の基本実施回路に比してより低消費電力化が可能なものとなっている。

次に、上述の第３の基本実施回路例をオペアンプに適用した場合の第３の適用回路例について、図８を参照しつつ説明する。
なお、図１、図２、図３に示された回路における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。

この第３の適用回路例におけるオペアンプは、出力端子４６と第１３のトランジスタ１３のゲートとの間に、位相補償コンデンサ２４を接続する一方、図３における寄生容量Ｃxを削除した点が、図３に示された第３の基本実施回路例と異なるものである。

回路動作は、先に図７に示された第２の適用回路例と基本的に同様である。
すなわち、この第３の適用回路におけるオペアンプは、図１６に示されたように、スルーレートの同相入力電圧に対する変動が従来と異なり確実に抑制されるものとなっている。
つまり、同相入力電圧を負電源電圧から正電源電圧まで印加可能とし、同相入力電圧の変化に対する応答特性の変化が、従来と異なり、確実に抑制可能なオペアンプであるということができる。

なお、この第３の適用回路例には、先に、図６に示された第１の適用回路例と異なり、電流消費を伴う第１００のトランジスタ１５が不要な構成であるため、第１の適用回路に比してより低消費電力化が可能なものとなっている。

次に、第４の基本実施回路について、図４を参照しつつ説明する。
なお、図１、図２、図３に示された回路における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第４の基本実施回路は、図１に示された第１の基本実施回路の第１００のトランジスタ１５に代えて、第１０３のトランジスタ（図４においては「Ｍ１０３」と表記）１８、及び、第１０３の抵抗器（図４においては「Ｒ１０３」と表記）３８が次述するように設けられた構成を有するものである。

まず、第１０３のトランジスタ（抵抗制御用ＭＯＳトランジスタ）１８には、ＰＭＯＳＦＥＴが用いられており、そのソースには、正電源電圧ＶＤＤが印加されるようになっている一方、ドレインは、第１０３の抵抗器（抵抗制御用抵抗器）３８を介して第９のトランジスタ９のソースに接続されている。
そして、第１０３のトランジスタ１８のゲートは、第３及び第４のトランジスタ３，４のソースに接続されている。

かかる構成において、第１の基本実施回路例同様、第６のトランジスタ６と第９のトランジスタ９のカレントミラー比、第１１及び第１２のトランジスタ１１，１２のカレントミラー比は、いずれも１：１である。
また、第１の定電流源２１に流れる電流Ｉ１と第２の定電流源２２に流れる電流Ｉ２との関係は、Ｉ１：Ｉ２＝１：０．５に設定されている。

そして、第２、第５、及び、第１０３の抵抗器３２，３５，３８の抵抗値は、２×Ｒ２＝Ｒ５＝Ｒ１０３に設定される。ここで、Ｒ２は、第２の抵抗器３２の抵抗値、Ｒ５は第５の抵抗器３５の抵抗値、Ｒ１０３は第１０３の抵抗器３８の抵抗値とする。

かかる前提の下、第１０３のトランジスタ１８にドレイン電流が流れなくなる際の、ゲート電位Ｖg_M103は、下記する式２８を満足するように設定されるものとする。

Ｖg_M103＝Ｖref1＋Ｖgs_M10・・・式２８

ここで、Ｖgs_M10は、電流Ｉ1が第１０のトランジスタ１０に流れる際の、第１０トランジスタ１０のゲートとソースとの間の電位差である。
かかる前提の下、この第４の基本実施回路の動作を説明する。
従来同様、コンパレータの応答特性は、伝搬遅延時間を指標とし、この伝搬遅延時間は、第１３のトランジスタ１３のゲート電位が変動する応答時間が主であるものとの前提の下で、以下の説明することとする。

最初に、同相入力電圧が負電源電圧ＶＳＳと基準電圧Ｖref1との間にある場合、換言すれば、第２の差動対１０２が動作している場合の応答時間を考える。
第１３のトランジスタ１３の応答時間ｔ_M13Pは、下記する式２９により表される。

ｔ_M13P＝ΔＶx×Ｃx／Ｉ_M6・・・式２９

ここで、ΔＶxは、第１３のトランジスタ１３のドレイン電流をオン・オフするのに必要なゲート電圧変動量であり、Ｃxは、第１３のトランジスタ１３のゲートと負電源電圧ＶＳＳとの間の寄生容量であり、Ｉ_M6は、第６のトランジスタ６に流れる電流である。
このとき、第１０のトランジスタ１０には、電流Ｉ１は流れていない。
したがって、第１０３のトランジスタ１８のゲート電位は、先の式２８で表される電位より低い。よって、第１０３のトランジスタ１８にはドレイン電流が流れており、ドレインとソース間の抵抗は小さい状態にある。
そのため、正電源電圧ＶＤＤと第９のトランジスタ９のソースとの間の電圧降下は、下記する式３０より表される。

ＶＤＤ−ＶS_M9≒Ｉ２×（Ｒ５//Ｒ１０３）・・・式３０

なお、ＶS_M9は、第９のトランジスタ９のソース電位である。
また、（Ｒ５//Ｒ１０３）は、第５の抵抗器３５と第１０３の抵抗器３８の並列抵抗値を意味する。
ここで、先に述べたように、第２の抵抗器３２の抵抗値Ｒ２、第５の抵抗器３５の抵抗値Ｒ５、第１０３の抵抗器３８の抵抗値Ｒ１０３の関係は、（２×Ｒ２）＝Ｒ５＝Ｒ１０３であり、第６のトランジスタ６と第９のトランジスタ９のカレントミラー比は、１：１であるので、第１３のトランジスタ１３の応答時間ｔ_M13Pは、下記する式３１により表される。

ｔ_M13P＝ΔＶx×Ｃx／Ｉ_M6＝ΔＶx×Ｃx／Ｉ₂・・・式３１

次に、同相入力電圧が、基準電圧Ｖref1と正電源電圧ＶＤＤとの間にある場合、換言すれば、第１の差動対１０１が動作している場合の応答時間を考える。
第１３のトランジスタ１３の応答時間ｔ_M13Nは、下記する式３２により表される。

ｔ_M13N＝ΔＶx×Ｃx／Ｉ_M6・・・式３２

ここで、第１０３のトランジスタ１８は、先の式２８を満たした状態である。したがって、第１０３のトランジスタ１８のドレイン電流は流れず、ドレインとソース間は、ハイインピーダンス状態となる。そのため、第９のトランジスタ９のソース電位ＶS_M9は、下記する式３３により表される。

ＶS_M9＝ＶＤＤ−Ｉ２×Ｒ５・・・式３３

一方、第２の抵抗器３２における電圧降Ｖ_R2は、下記する式３４により表される。

Ｖ_R2＝ＶＤＤ−（Ｉ_M6＋Ｉ１／２）×Ｒ２・・・式３４

先に述べたように、（２×Ｒ２）＝Ｒ５、Ｉ１：Ｉ２＝１：０．５であるのでの、式３３と式３４が等しくなる場合には、下記する式３５が成立する。

Ｉ_M6＝Ｉ２・・・式３５

したがって、第１３のトランジスタ１３の応答時間ｔ_M13Nは、下記する式３６により表され、その値は、第２の差動対１０２が動作している場合の応答時間と同一となる。

ｔ_M13N＝ΔＶx×Ｃx／Ｉ_M6＝ΔＶx×Ｃx／Ｉ_M2＝ｔ_M13P・・・式３６

この第４の基本実施回路における第６のトランジスタ６の電流Ｉ_M6の同相入力電圧依存性は、先の第２の基本実施回路同様、図１４に示された特性線となり、また、伝搬遅延時間の同相入力電圧依存性も、先の第２の基本実施回路同様、図１５に示された特性線となる。
よって、この第４の基本実施回路をコンパレータに用いた場合、同相入力電圧の負電源電圧から正電源電圧まで印加可能とし、同相入力電圧の変化による応答特性の変化が抑制されたものとなるということができる。

なお、先の図１に示された第１の基本実施回路においては、第１００のトランジスタ１５に電流Ｉ_M100を流す構成であったのに対して、この第４の基本実施回路は、電流消費を伴う第１００のトランジスタ１５が不要なため、第１の基本実施回路に比してより低消費電力化が可能なものとなっている。

次に、上述の第４の基本実施回路をオペアンプに適用した場合の第４の適用回路例について、図９を参照しつつ説明する。
なお、図１、図２、図３、図４に示された回路における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第４の適用回路例におけるオペアンプは、出力端子４６と第１３のトランジスタ１３のゲートとの間に、位相補償コンデンサ２４を接続する一方、図４における寄生容量Ｃxを削除した点が、図４に示された第４の基本実施例回路例と異なるものである。

オペアンプの応答特性について説明する。オペアンプの応答特性は、スルレートを指標として、下記する式３７により表される。

ＳＲ＝Ｃc／Ｉ_M6・・・式３７

ここで、電流Ｉ_M6は、先に図１４に示されたように同相入力電圧に対する変動た抑制されている。
したがって、この第４の適用回路例におけるオペアンプは、図１６に示されたように、スルーレートの同相入力電圧に対する変動が従来と異なり確実に抑制されるものとなっている。

つまり、この第４の適用回路例におけるオペアンプは、同相入力電圧を負電源電圧から正電源電圧まで印加可能とし、同相入力電圧の変化に対する応答特性の変化が、従来と異なり、確実に抑制可能なものであるということができる。
なお、この第４の適用回路例には、先に、図６に示された第１の適用回路例と異なり、電流消費を伴う第１００のトランジスタ１５が不要な構成であるため、第１の適用回路に比してより低消費電力化が可能なものとなっている。

次に、第５の基本実施回路例について、図５を参照しつつ説明する。
なお、図１乃至図４のいずれかに示された回路における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第５の基本実施回路は、図１に示された第１の基本実施回路の第１００のトランジスタ１５に代えて、第１０４のトランジスタ（図５においては「Ｍ１０４」と表記）１９、及び、第１０４の抵抗器（図５においては「Ｒ１０４」と表記）３９が次述するように設けられた構成を有するものである。

まず、第１０４のトランジスタ（抵抗制御用ＭＯＳトランジスタ）１９には、ＰＭＯＳＦＥＴが用いられており、そのソースには、第１０４の抵抗器（抵抗制御用抵抗器）３９を介して正電源電圧ＶＤＤが印加されるようになっている一方、ドレインは、第９のトランジスタ９のソースに接続されている。

かかる構成において、第１の基本実施例同様、第６のトランジスタ６と第９のトランジスタ９のカレントミラー比、第１１及び第１２のトランジスタ１１，１２のカレントミラー比は、いずれも１：１である。
また、第１の定電流源２１に流れる電流Ｉ１と第２の定電流源２２に流れる電流Ｉ２との関係は、Ｉ１：Ｉ２＝１：０．５に設定されている。

そして、第２、第５、及び、第１０４の抵抗器３２，３５，３９の抵抗値は、（２×Ｒ２）＝Ｒ５＝Ｒ１０４に設定される。ここで、Ｒ２は、第２の抵抗器３２の抵抗値、Ｒ５は第５の抵抗器３５の抵抗値、Ｒ１０４は第１０４の抵抗器３９の抵抗値とする。

かかる前提の下、第１０４のトランジスタ１９にドレイン電流が流れなくなる際の、ゲート電位Ｖg_M104は、下記する式３８を満足するように設定されるものとする。

Ｖg_M104＝Ｖref1＋Ｖgs_M10・・・式３８

ここで、Ｖgs_M10は、電流Ｉ１が第１０のトランジスタ１０に流れる際の、第１０トランジスタ１０のゲートとソースとの間の電位差である。

この第５の基本実施回路の回路動作は、図４に示された第４の基本実施回路の動作と基本的に同様である。
したがって、第６のトランジスタ６の電流Ｉ_M6の同相入力電圧依存性は、先の図１４に示された特性線と同様となり、第５の基本実施回路における伝搬遅延時間の同相入力電圧依存性は、図１５に示された特性線と同様となる。

よって、この第４の基本実施回路をコンパレータに用いた場合、同相入力電圧の負電源電圧から正電源電圧まで印加可能とし、同相入力電圧の変化による応答特性の変化が抑制されたものとなるということができる。
先の図１に示された第１の基本実施例の回路においては、第１００のトランジスタ１５に電流Ｉ_M100を流す構成であったのに対して、この第３の基本実施回路は、電流消費を伴う第１００のトランジスタ１５が不要なため、第１の基本実施回路に比してより低消費電力化が可能なものとなっている。

次に、上述の第５の基本実施回路例をオペアンプに適用した場合の第５の適用回路例について、図１０を参照しつつ説明する。
なお、図１乃至図５のいずれかに示された回路における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第５の適用回路例におけるオペアンプは、出力端子４６と第１３のトランジスタ１３のゲートとの間に、位相補償コンデンサ２４を接続する一方、図５における寄生容量Ｃxを削除した点が、図３に示された第３の基本実施回路例と異なるものである。

回路動作は、先に図９に示された第４の適用回路例と基本的に同様である。
すなわち、この第５の適用回路におけるオペアンプは、図１６に示されたように、スルーレートの同相入力電圧に対する変動が従来と異なり確実に抑制されるものとなっている。

つまり、この第５の適用回路例におけるオペアンプは、同相入力電圧を負電源電圧から正電源電圧まで印加可能とし、同相入力電圧の変化に対する応答特性の変化が、従来と異なり、確実に抑制可能なものであるということができる。
なお、この第５の適用回路例には、先に、図６に示された第１の適用回路例と異なり、電流消費を伴う第１００のトランジスタ１５が不要な構成であるため、第１の適用回路に比してより低消費電力化が可能なものとなっている。

同相入力電圧の変化に対する応答特性の変化が極力小さく、さらなる安定性、信頼性が所望される差動増幅器に適用できる。

１０１…第１の差動対
１０２…第２の差動対
１０３…フォールデットカスコード回路
１０４…テール電流供給回路

Claims (5)

1. 第１及び第２のＭＯＳトランジスタを用いてなる第１の差動対と、第３及び第４のＭＯＳトランジスタを用いてなる第２の差動対とによって構成される入力段と、前記第１の差動対の差動出力を出力可能とするフォールデットカスコード回路と、前記第１の差動対へテール電流を供給するテール電流供給回路とを具備してなる差動増幅器において、
   前記フォールデットカスコード回路を構成するＭＯＳトランジスタと共にカレントミラー回路を構成し、かつ、当該カレントミラー回路におけるミラー元となるダイオード接続されたミラー元用ＭＯＳトランジスタが、正電源電圧と負電源電圧との間に、ミラー元用抵抗器、及び、ミラー元用定電流源と共に、前記正電源電圧側から前記ミラー元用抵抗器、前記ミラー元用ＭＯＳトランジスタ、前記ミラー元用定電流源の順に直列接続されて設けられると共に、
   前記テール電流供給回路を構成するテール電流用カレントミラー回路の第２の出力トランジスタとなるミラー出力増設用ＭＯＳトランジスタが、前記ミラー元用ＭＯＳトランジスタと前記ミラー元用抵抗器の相互の接続点と負電源電圧との間にミラー電流を出力可能に設けられてなることを特徴とする差動増幅器。
2. 第１及び第２のＭＯＳトランジスタを用いてなる第１の差動対と、第３及び第４のＭＯＳトランジスタを用いてなる第２の差動対とによって構成される入力段と、前記第１の差動出力を出力可能とするフォールデットカスコード回路と、前記第１の差動対へテール電流を供給するテール電流供給回路とを具備してなる差動増幅器において、
   前記フォールデットカスコード回路を構成するＭＯＳトランジスタと共にカレントミラー回路を構成し、かつ、当該カレントミラー回路におけるミラー元となるダイオード接続されたミラー元用ＭＯＳトランジスタが、正電源電圧と負電源電圧との間に、抵抗制御用抵抗器、ミラー元用抵抗器、及び、ミラー元用定電流源と共に、前記正電源電圧側から前記抵抗制御用抵抗器、前記ミラー元用抵抗器、前記ミラー元用ＭＯＳトランジスタ、前記ミラー元用定電流源の順に直列接続されて設けられる一方、
   前記抵抗制御用抵抗器と並列接続されると共に、前記第２の差動対の動作の有無に応じて動作制御されるよう設けられた抵抗制御用ＭＯＳトランジスタとを備えてなることを特徴とする差動増幅器。
3. 第１及び第２のＭＯＳトランジスタを用いてなる第１の差動対と、第３及び第４のＭＯＳトランジスタを用いてなる第２の差動対とによって構成される入力段と、前記第１の差動出力を出力可能とするフォールデットカスコード回路と、前記第１の差動対へテール電流を供給するテール電流供給回路とを具備してなる差動増幅器において、
   前記フォールデットカスコード回路を構成するＭＯＳトランジスタと共にカレントミラー回路を構成し、かつ、当該カレントミラー回路におけるミラー元となるダイオード接続されたミラー元用ＭＯＳトランジスタが、正電源電圧と負電源電圧との間に、ミラー元用抵抗器、抵抗制御用抵抗器、及び、ミラー元用定電流源と共に、前記正電源電圧側から前記ミラー元用抵抗器、前記抵抗制御用抵抗器、前記ミラー元用ＭＯＳトランジスタ、前記ミラー元用定電流源の順に直列接続されて設けられる一方、
   前記抵抗制御用抵抗器と並列接続されると共に、前記第２の差動対の動作の有無に応じて動作制御されるよう設けられた抵抗制御用ＭＯＳトランジスタとを備えてなることを特徴とする差動増幅器。
4. 第１及び第２のＭＯＳトランジスタを用いてなる第１の差動対と、第３及び第４のＭＯＳトランジスタを用いてなる第２の差動対とによって構成される入力段と、前記第１の差動出力を出力可能とするフォールデットカスコード回路と、前記第１の差動対へテール電流を供給するテール電流供給回路とを具備してなる差動増幅器において、
   前記フォールデットカスコード回路を構成するＭＯＳトランジスタと共にカレントミラー回路を構成し、かつ、当該カレントミラー回路におけるミラー元となるダイオード接続されたミラー元用ＭＯＳトランジスタが、正電源電圧と負電源電圧との間に、ミラー元用抵抗器、及び、ミラー元用定電流源と共に、前記正電源電圧側から前記ミラー元用抵抗器、前記ミラー元用ＭＯＳトランジスタ、ミラー元用定電流源の順に直列接続されて設けられる一方、
   前記ミラー元用抵抗器と前記ミラー元用ＭＯＳトランジスタの相互の接続点に一端が接続された抵抗制御用抵抗器と、前記抵抗制御用抵抗器の他端と正電源電圧との間に直列接続されて、前記第２の差動対の動作の有無に応じて動作制御されるよう設けられた抵抗制御用ＭＯＳトランジスタとを備えてなることを特徴とする差動増幅器。
5. 第１及び第２のＭＯＳトランジスタを用いてなる第１の差動対と、第３及び第４のＭＯＳトランジスタを用いてなる第２の差動対とによって構成される入力段と、前記第１の差動出力を出力可能とするフォールデットカスコード回路と、前記第１の差動対へテール電流を供給するテール電流供給回路とを具備してなる差動増幅器において、
   前記フォールデットカスコード回路を構成するＭＯＳトランジスタと共にカレントミラー回路を構成し、かつ、当該カレントミラー回路におけるミラー元となるダイオード接続されたミラー元用ＭＯＳトランジスタが、正電源電圧と負電源電圧との間に、ミラー元用抵抗器、及び、ミラー元用定電流源と共に、前記正電源電圧側から前記ミラー元用抵抗器、前記ミラー元用ＭＯＳトランジスタ、ミラー元用定電流源の順に直列接続されて設けられる一方、
   正電源電圧に一端が接続された抵抗制御用抵抗器が設けられると共に、前記抵抗制御用抵抗器の他端と、前記ミラー元用抵抗器と前記ミラー元用ＭＯＳトランジスタの相互の接続点との間に直列接続されて、前記第２の差動対の動作の有無に応じて動作制御されるよう設けられた抵抗制御用ＭＯＳトランジスタとを備えてなることを特徴とする差動増幅器。

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