JP2018007070A - Differential amplifier - Google Patents
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Abstract
Description
本発明は、コンパレータやオペアンプに用いられる差動増幅器に係り、特に、同相入力電圧に対する応答特性の向上等を図ったものに関する。 The present invention relates to a differential amplifier used for a comparator or an operational amplifier, and more particularly to a differential amplifier that improves response characteristics to an in-phase input voltage.
コンパレータやオペアンプは、同相入力電圧が広いこと、同相入力電圧に対してトランスコンダクタンスなどの諸特性が変動しないことが理想とされる。
このような観点から、同相入力電圧を負電源電圧から正電源電圧まで印加可能とし、同相入力電圧に対するトランスコンダクタンスｇｍの変動抑圧を可能とした回路構成のコンパレータやオペアンプは、様々なものが提案、実用化されている（例えば、非特許文献１、特許文献１、２等参照）。
It is ideal that the comparator and the operational amplifier have a wide common-mode input voltage and that characteristics such as transconductance do not vary with respect to the common-mode input voltage.
From this point of view, various types of comparators and operational amplifiers having a circuit configuration that can apply the common-mode input voltage from the negative power supply voltage to the positive power supply voltage and suppress the variation of the transconductance gm with respect to the common-mode input voltage are proposed, It has been put into practical use (for example, see Non-Patent
図２０には、このような従来のコンパレータの回路構成例が示されており、以下、この従来回路について同図を参照しつつ説明する。
このコンパレータは、トランジスタＭ１，Ｍ２により構成された第１の差動対ＤＥＦ１と、トランジスタＭ３，Ｍ４及び第１の定電流源ＣＳ１により構成された第２の差動対ＤＥＦ２と、トランジスタＭ５〜Ｍ８を用いて構成されたフォールデットカスコード回路ＣＡＳと、トランジスタＭ１１，Ｍ１２により構成されたテール電流供給回路ＴＡＩとに大別されて構成されたものとなっている。
FIG. 20 shows an example of the circuit configuration of such a conventional comparator. Hereinafter, this conventional circuit will be described with reference to FIG.
The comparator includes a first differential pair DEF1 formed by transistors M1 and M2, a second differential pair DEF2 formed by transistors M3 and M4 and a first constant current source CS1, and transistors M5 to M8. And a tail current supply circuit TAI composed of transistors M11 and M12, and a folded cascode circuit CAS composed of the transistors M11 and M12.
このコンパレータにおいては、第１の差動対ＤＥＦ１を構成するトランジスタＭ１，Ｍ２には、ＮＭＯＳＦＥＴ（ＮチャンネルＭＯＳ電界効果トランジスタ）が、第２の差動対ＤＥＦ２を構成するトランジスタＭ３，Ｍ４には、ＰＭＯＳＦＥＴ（ＰチャンネルＭＯＳ電界効果トランジスタ）が、それぞれ用いられている。
フォールデットカスコード回路ＣＡＳは、第１の差動対ＤＥＦ１と第２の差動対ＤＥＦ２繋ぐ機能を有するもので、トランジスタＭ５，Ｍ６には、ＰＭＯＳＦＥＴが、トランジスタＭ７，Ｍ８には、ＮＭＯＳＦＥＴが、それぞれ用いられている。
In this comparator, an NMOSFET (N-channel MOS field effect transistor) is provided for the transistors M1 and M2 constituting the first differential pair DEF1, and a transistor M3 and M4 constituting the second differential pair DEF2 is provided for the transistors M1 and M4. PMOSFETs (P-channel MOS field effect transistors) are used respectively.
The folded cascode circuit CAS has a function of connecting the first differential pair DEF1 and the second differential pair DEF2. The transistors M5 and M6 have PMOSFETs, the transistors M7 and M8 have NMOSFETs, respectively. It is used.
このフォールデットカスコード回路ＣＡＳにおいて、トランジスタＭ５，Ｍ６は、ＰＭＯＳＦＥＴを用いたトランジスタＭ９をミラー元とし、カレントミラー比１：１のカレントミラー回路を構成している。
なお、抵抗器Ｒ１、Ｒ２、Ｒ５の抵抗値を、便宜的に、それぞれＲ１、Ｒ２、Ｒ５とすると、これらの抵抗値は、Ｒ１＝Ｒ２＝Ｒ５と設定されている。
In this folded cascode circuit CAS, the transistors M5 and M6 constitute a current mirror circuit having a current mirror ratio of 1: 1, with the transistor M9 using a PMOSFET as a mirror source.
If the resistance values of the resistors R1, R2, and R5 are R1, R2, and R5, respectively, for convenience, these resistance values are set to R1 = R2 = R5.
テール電流供給回路ＴＡＩは、ＮＭＯＳＦＥＴを用いたトランジスタＭ１１，Ｍ１２によるカレントミラー回路により構成されており、トランジスタＭ１１がミラー元となっており、そのカレントミラー比は、１：１に設定されたものとなっている。
このテール電流供給回路ＴＡＩは、同相入力電圧に応じて第１の差動対ＤＥＦ１にテール電流を流すための切り替え機能を果たすものとなっている。
The tail current supply circuit TAI is configured by a current mirror circuit including transistors M11 and M12 using NMOSFETs, the transistor M11 is a mirror source, and the current mirror ratio is set to 1: 1. It has become.
The tail current supply circuit TAI fulfills a switching function for causing a tail current to flow through the first differential pair DEF1 in accordance with the common-mode input voltage.
次に、上述の構成を有する従来回路におけるトランスコンダクタンスｇｍの一定性について説明する。
同相入力電圧が負電源電圧ＶＳＳと基準電圧Ｖref1との間にある場合、第１の定電流源ＣＳ１の電流Ｉ１は、第２の差動対ＤＥＦ２に流れ、このときの第２の差動対ＤＥＦ２におけるｇｍは、下記する式１により与えられる。
なお、Ｖref1は、ＰＭＯＳＦＥＴを用いたトランジスタＭ１０のゲートに印加される基準電圧である。
Next, the continuity of transconductance gm in the conventional circuit having the above-described configuration will be described.
When the common-mode input voltage is between the negative power supply voltage VSS and the reference voltage Vref1, the current I1 of the first constant current source CS1 flows to the second differential pair DEF2, and the second differential pair at this time Gm in DEF2 is given by
Vref1 is a reference voltage applied to the gate of the transistor M10 using PMOSFET.
ｇｍP＝（２×Ｉ１×ｋ´P×ＷP／ＬP）１／２・・・式１ gm P = (2 × I1 × k ′ P × W P / L P ) 1/2.
ここで、ｋ´Pは、トランジスタＭ３，Ｍ４の移動度と単位面積当たりのゲート酸化膜容量の積であり、ＷPは、トランジスタＭ３，Ｍ４のゲート幅であり、ＬPは、とトランジスタＭ３，Ｍ４のゲート長である。 Here, k ′ P is the product of the mobility of the transistors M3 and M4 and the gate oxide film capacitance per unit area, W P is the gate width of the transistors M3 and M4, and L P is the transistor M3. , M4 gate length.
次に、同相入力電圧が、基準電圧Ｖref1と正電源電圧ＶＤＤとの間にある場合のｇｍを考えると以下の如くとなる。
まず、電流Ｉ１は、トランジスタＭ３，Ｍ４に流れずにトランジスタＭ１０に流れる。トランジスタＭ１０に流れた電流Ｉ１は、トランジスタＭ１１，Ｍ１２により第１の差動対ＤＥＦ１のテール電流となる。
したがって、このときの第１の差動対ＤＥＦ１のｇｍは、下記する式２により与えられる。
Next, considering the gm when the common-mode input voltage is between the reference voltage Vref1 and the positive power supply voltage VDD, the following is obtained.
First, the current I1 flows through the transistor M10 without flowing through the transistors M3 and M4. The current I1 flowing through the transistor M10 becomes a tail current of the first differential pair DEF1 by the transistors M11 and M12.
Therefore, gm of the first differential pair DEF1 at this time is given by the following
ｇｍN＝（２×Ｉ１×ｋ´N×ＷN／ＬN）１／２・・・式２
gm N = (2 × I1 × k ′ N × W N / L N ) 1/2
ここで、ｋ´Nは、トランジスタＭ１，Ｍ２の移動度と単位面積当たりのゲート酸化膜容量の積であり、ＷNは、トランジスタＭ１，Ｍ２のゲート幅であり、ＬNは、とトランジスタＭ１，Ｍ２のゲート長である。
この場合、ＷP、ＬP、ＷN、ＬNを適切に選択することで、ｇｍP＝ｇｍNとすることができる。つまり、同相入力電圧に対して、第１及び第２の差動対ＤＥＦ１，ＤＥＦ２のｇｍを一定に保つことができる。
Here, k ′ N is the product of the mobility of the transistors M1 and M2 and the gate oxide film capacitance per unit area, W N is the gate width of the transistors M1 and M2, and L N is the transistor M1. , M2 gate length.
In this case, gm P = gm N can be obtained by appropriately selecting W P , L P , W N , and L N. That is, the gm of the first and second differential pairs DEF1, DEF2 can be kept constant with respect to the common-mode input voltage.
しかしながら、図２０に示された従来回路においては、同相入力電圧の変化によってコンパレータやオペアンプの応答特性が変化する問題がある。
このような同相入力電圧の変化による応答特性の変化が生ずるのは、以下のよな理由によるものである。
However, the conventional circuit shown in FIG. 20 has a problem that the response characteristics of the comparator and the operational amplifier change due to the change of the common-mode input voltage.
The change of the response characteristic due to the change of the common-mode input voltage occurs for the following reason.
なお、コンパレータの応答特性は伝搬遅延時間、オペアンプの応答時間はスルーレートを指標とするものとする。
まず、図２０の回路を用いたコンパレータの伝搬遅延時間を求める。
かかるコンパレータの伝搬遅延時間は、出力トランジスタであるトランジスタＭ１３のゲート電位が変化する応答時間が主であることを前提とする。
The response characteristic of the comparator is a propagation delay time, and the response time of the operational amplifier is a slew rate.
First, the propagation delay time of the comparator using the circuit of FIG. 20 is obtained.
The propagation delay time of such a comparator is based on the premise that the response time when the gate potential of the transistor M13 as an output transistor changes is mainly.
同相入力電圧が、負電源電圧ＶＳＳと基準電圧Ｖref1との間にある場合、すなわち、第２の差動対ＤＥＦ２が動作している状態における応答時間を考えると、トランジスタＭ１３の応答時間ｔM13Pは、下記する式３により表される。
Considering the response time when the common-mode input voltage is between the negative power supply voltage VSS and the reference voltage Vref1, that is, when the second differential pair DEF2 is operating, the response time t M13P of the transistor M13 is , Represented by the following
ｔM13P＝ΔＶx×Ｃx／ＩM6＝ΔＶx×Ｃx／Ｉ2・・・式３ t M13P = ΔVx × Cx / I M6 = ΔVx × Cx / I 2 Equation 3
ここで、ΔＶxは、トランジスタＭ１３のドレイン電流をオン・オフするのに必要なトランジスタＭ１３のゲート電圧変動量、Ｃxは、トランジスタＭ１３のゲートと負電源電圧ＶＳＳとの間の寄生容量（図２０参照）、ＩM6は、トランジスタＭ６に流れる電流である。 Here, ΔVx is a gate voltage fluctuation amount of the transistor M13 necessary for turning on and off the drain current of the transistor M13, and Cx is a parasitic capacitance between the gate of the transistor M13 and the negative power supply voltage VSS (see FIG. 20). ), I M6 is a current flowing through the transistor M6.
先に述べたように、抵抗値Ｒ５＝Ｒ２であり、トランジスタＭ６とＭ９のカレントミラー比は１：１である。
したがって、電流ＩM6の大きさは、第２の定電流源ＣＳ２の電流値Ｉ２と同じとなる。
As described above, the resistance value R5 = R2, and the current mirror ratio of the transistors M6 and M9 is 1: 1.
Accordingly, the magnitude of the current I M6 is the same as the current value I2 of the second constant current source CS2.
次に、同相入力電圧が、基準電圧Ｖref1と正電源電圧ＶＤＤとの間にある場合、すなわち、第１の差動対ＤＥＦ１が動作している状態における応答時間を考えると、トランジスタＭ１３の応答時間ｔM13Nは、下記する式４により表される。
Next, when the common-mode input voltage is between the reference voltage Vref1 and the positive power supply voltage VDD, that is, when the response time in the state where the first differential pair DEF1 is operating is considered, the response time of the transistor M13 t M13N is represented by
ｔM13N＝ΔＶx×Ｃx／ＩM6・・・式４ t M13N = ΔVx × Cx / I M6 Equation 4
第１の差動対ＤＥＦ１が動作している場合、トランジスタＭ６を流れる電流と第２の定電流源ＣＳ２の出力電流Ｉ２は、ＩM6＝Ｉ２とならない。
そして、トランジスタＭ６を流れる電流は、下記する式５を満たすように定められる。
When the first differential pair DEF1 is operating, the current flowing through the transistor M6 and the output current I2 of the second constant current source CS2 do not satisfy I M6 = I2.
The current flowing through the transistor M6 is determined so as to satisfy
Ｒ５×Ｉ２＋（２×Ｉ２×ＬPP／ｋ´PP×ＷPP）１／２＝Ｒ２×（ＩM6＋Ｉ１／２）＋（２×ＩM6×ＬPP／ｋ´PP×ＷPP）１／２・・・式５
R5 × I2 + (2 × I2 × L PP / k ′ PP × W PP ) 1/2 = R2 × (I M6 + I1 / 2) + (2 × I M6 × L PP / k ′ PP × W PP ) 1 / 2 ...
ここで、ｋ´PPは、トランジスタＭ６，Ｍ９の移動度と単位面積当たりのゲート酸化膜容量の積、ＷPPは、トランジスタＭ６，Ｍ９のゲート幅、ＬPPは、トランジスタＭ６，Ｍ９のゲート長である。
先に述べたように、抵抗値はＲ５＝Ｒ２であり、トランジスタＭ６とＭ９のカレントミラー比は１：１であるので、式５を満たすには以下の条件（式６）が必要となる。
Here, k ′ PP is the product of the mobility of the transistors M6 and M9 and the gate oxide film capacitance per unit area, W PP is the gate width of the transistors M6 and M9, and L PP is the gate length of the transistors M6 and M9. It is.
As described above, since the resistance value is R5 = R2 and the current mirror ratio of the transistors M6 and M9 is 1: 1, the following condition (Formula 6) is required to satisfy Formula 5.
ＩM6＜Ｉ２・・・式６
I M6 <I2
したがって、式３と式４より、下記する式７を得る。
Therefore,
ｔM13P＜ｔM13N・・・式７
t M13P <t M13N ...
つまり、同相入力電圧が負電源電圧ＶＳＳと基準電圧Ｖref1との間にあるときより、同相入力電圧が基準電圧Ｖref1と正電源電圧ＶＤＤとの間にあるときの方が応答時間は長くなる。 That is, the response time is longer when the common-mode input voltage is between the reference voltage Vref1 and the positive power supply voltage VDD than when the common-mode input voltage is between the negative power supply voltage VSS and the reference voltage Vref1.
図１７には、同相入力電圧の変化に対する電流ＩM6の変化例を示す特性線が、図１８には、同相入力電圧の変化に対する図２０に示された回路構成を有するコンパレータにおける伝搬遅延時間の変化例を示す特性線が、それぞれ示されており、以下、これらの図について説明する。
図１７においては、同相入力電圧が負電源電圧ＶＳＳと基準電圧Ｖref1との間にある場合（第２差動対の動作領域）より、同相入力電圧が基準電圧Ｖref1と正電源電圧ＶＤＤとの間にある場合（第１差動対の動作領域）の方が電流ＩM6は小さいことが確認できる。
FIG. 17 shows a characteristic line showing a change example of the current I M6 with respect to the change of the common mode input voltage, and FIG. 18 shows the propagation delay time in the comparator having the circuit configuration shown in FIG. 20 with respect to the change of the common mode input voltage. Characteristic lines showing examples of change are shown, and these figures will be described below.
In FIG. 17, when the common-mode input voltage is between the negative power supply voltage VSS and the reference voltage Vref1 (the operation region of the second differential pair), the common-mode input voltage is between the reference voltage Vref1 and the positive power supply voltage VDD. It can be confirmed that the current I M6 is smaller in the case of (in the operation region of the first differential pair).
また、図１８においては、同相入力電圧が負電源電圧ＶＳＳと基準電圧Ｖref1との間にある場合（第２差動対の動作領域）より、同相入力電圧が基準電圧Ｖref1と正電源電圧ＶＤＤとの間にある場合（第１差動対の動作領域）の方が伝搬遅延時間が長いことが確認できる。
このように従来の差動増幅器を用いたコンパレータは、同相入力電圧の変化によって応答特性が変化するという問題がある。
In FIG. 18, the common-mode input voltage is equal to the reference voltage Vref1 and the positive power supply voltage VDD compared to the case where the common-mode input voltage is between the negative power supply voltage VSS and the reference voltage Vref1 (operation region of the second differential pair). It can be confirmed that the propagation delay time is longer in the case of between (the operation region of the first differential pair).
Thus, the comparator using the conventional differential amplifier has a problem that the response characteristic changes due to the change of the common-mode input voltage.
次に、オペアンプにおける同相入力電圧に対するスルーレートの変化について図２１に示された従来のオペアンプの回路構成例を参照しつつ説明する。
なお、図２０に示された回路を構成する構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この図２１に示された回路は、図２０に示された回路における寄生容量Ｃxを削除し、トランジスタＭ１３のゲートと出力端子ＯＵＴとの間に位相補償容量Ｃcを追加したもので、他は、図２０に示された回路と基本的に同一である。
なお、寄生容量Ｃxを削除したのは、一般的には位相補償容量ＣcはＣxより十分大きく、寄生容量Ｃxの影響を無視できるためである。
Next, a change in the slew rate with respect to the common-mode input voltage in the operational amplifier will be described with reference to a circuit configuration example of the conventional operational amplifier shown in FIG.
Note that the same components as those constituting the circuit shown in FIG. 20 are denoted by the same reference numerals, detailed description thereof will be omitted, and different points will be mainly described below.
The circuit shown in FIG. 21 is obtained by removing the parasitic capacitance Cx in the circuit shown in FIG. 20 and adding a phase compensation capacitor Cc between the gate of the transistor M13 and the output terminal OUT. This is basically the same as the circuit shown in FIG.
The reason why the parasitic capacitance Cx is deleted is that the phase compensation capacitance Cc is generally sufficiently larger than Cx and the influence of the parasitic capacitance Cx can be ignored.
オペアンプのスルーレートを求める。
まず、同相入力電圧が負電源電圧ＶＳＳと基準電圧Ｖref1との間にある場合、すなわち、第２の差動対ＤＥＦ２が動作状態にある場合のスルーレートは下記する式８で表される。
Calculate the slew rate of the operational amplifier.
First, when the common-mode input voltage is between the negative power supply voltage VSS and the reference voltage Vref1, that is, when the second differential pair DEF2 is in the operating state, the slew rate is expressed by
ＳＲP＝Ｃc／ＩM6＝Ｃc／ＩM2・・・式８ SR P = Cc / I M6 = Cc / I M2 Equation 8
先に述べたように、抵抗値はＲ５＝Ｒ２であり、トランジスタＭ６とＭ９は、カレントミラー比が１：１である。したがって、トランジスタＭ６を流れる電流ＩM6の大きさは、第２の定電流源ＣＳ２の電流値Ｉ２と同一となる。 As described above, the resistance value is R5 = R2, and the transistors M6 and M9 have a current mirror ratio of 1: 1. Accordingly, the magnitude of the current I M6 flowing through the transistor M6 is the same as the current value I2 of the second constant current source CS2.
次に、同相入力電圧が基準電圧Ｖref1と正電源電圧ＶＤＤとの間にある場合、すなわち、第２の差動対ＤＥＦ２が動作状態にある場合のスルーレートは下記する式９で表される。
Next, when the common-mode input voltage is between the reference voltage Vref1 and the positive power supply voltage VDD, that is, when the second differential pair DEF2 is in the operating state, the slew rate is expressed by
ＳＲN＝Ｃc／ＩM6・・・式９ SR N = Cc / I M6 Formula 9
先に、式６で示されたように、ＩM6＜Ｉ２の関係があるため、スルーレートＳＲPとスルーレートＳＲNの間には、下記する式１０の関係が成立する。
Above, as shown in
ＳＲP＞ＳＲN・・・式１０ SR P > SR N Expression 10
したがって、同相入力電圧が負電源電圧ＶＳＳと基準電圧Ｖref1との間にある場合より、同相入力電圧が正電源電圧ＶＤＤと基準電圧Ｖref1との間にある場合の方がスルーレートは小さくなる。
図１９には、スルーレートの変化例が示されており、同図によれば、同相入力電圧が負電源電圧ＶＳＳと基準電圧Ｖref1との間にある場合より、同相入力電圧が正電源電圧ＶＤＤと基準電圧Ｖref1との間にある場合の方がスルーレートが小さいことが確認できる。
このように、従来の差動増幅器を用いたオペアンプは、同相入力電圧の変化によって応答特性が変化するという問題がある。
Therefore, the slew rate is smaller when the common-mode input voltage is between the positive power supply voltage VDD and the reference voltage Vref1 than when the common-mode input voltage is between the negative power supply voltage VSS and the reference voltage Vref1.
FIG. 19 shows a change example of the slew rate. According to FIG. 19, the common-mode input voltage is higher than the positive power supply voltage VDD compared to the case where the common-mode input voltage is between the negative power supply voltage VSS and the reference voltage Vref1. It can be confirmed that the slew rate is smaller when the voltage is between the reference voltage Vref1 and the reference voltage Vref1.
As described above, the operational amplifier using the conventional differential amplifier has a problem that the response characteristic is changed by the change of the common-mode input voltage.
本発明は、上記実状に鑑みてなされたもので、同相入力電圧の変化に対する応答特性の変化を確実に抑制し、安定性、信頼性の高い差動増幅器を提供するものである。 The present invention has been made in view of the above circumstances, and provides a differential amplifier with high stability and reliability by reliably suppressing a change in response characteristics with respect to a change in common-mode input voltage.
上記本発明の目的を達成するため、本発明に係る差動増幅器は、
第１及び第２のＭＯＳトランジスタを用いてなる第１の差動対と、第３及び第４のＭＯＳトランジスタを用いてなる第２の差動対とによって構成される入力段と、前記第１の差動対の差動出力を出力可能とするフォールデットカスコード回路と、前記第１の差動対へテール電流を供給するテール電流供給回路とを具備してなる差動増幅器において、
前記フォールデットカスコード回路を構成するＭＯＳトランジスタと共にカレントミラー回路を構成し、かつ、当該カレントミラー回路におけるミラー元となるダイオード接続されたミラー元用ＭＯＳトランジスタが、正電源電圧と負電源電圧との間に、ミラー元用抵抗器、及び、ミラー元用定電流源と共に、前記正電源電圧側から前記ミラー元用抵抗器、前記ミラー元用ＭＯＳトランジスタ、前記ミラー元用定電流源の順に直列接続されて設けられると共に、
前記テール電流供給回路を構成するテール電流用カレントミラー回路の第２の出力トランジスタとなるミラー出力増設用ＭＯＳトランジスタが、前記ミラー元用ＭＯＳトランジスタと前記ミラー元用抵抗器の相互の接続点と負電源電圧との間にミラー電流を出力可能に設けられてなるものである。
In order to achieve the above object of the present invention, a differential amplifier according to the present invention comprises:
An input stage configured by a first differential pair using first and second MOS transistors and a second differential pair using third and fourth MOS transistors; A differential amplifier comprising: a folded cascode circuit capable of outputting a differential output of the differential pair; and a tail current supply circuit for supplying a tail current to the first differential pair,
A current mirror circuit is formed together with the MOS transistors constituting the folded cascode circuit, and the diode-connected mirror source MOS transistor serving as the mirror source in the current mirror circuit is connected between the positive power supply voltage and the negative power supply voltage. In addition to the mirror source resistor and the mirror source constant current source, the mirror source resistor, the mirror source MOS transistor, and the mirror source constant current source are connected in series in this order from the positive power supply voltage side. And provided
A mirror output extension MOS transistor that is a second output transistor of the tail current current mirror circuit that constitutes the tail current supply circuit is connected to the connection point between the mirror source MOS transistor and the mirror source resistor. A mirror current can be output between the power supply voltage.
本発明によれば、同相入力電圧を負電源電圧から正電源電圧までの間の所望の大きさで印加しても、同相入力電圧によるスルーレートの変動や伝搬遅延時間の変動を招くことなく、応答特性の安定した差動増幅器を提供することができるという効果を奏するものである。 According to the present invention, even if the common-mode input voltage is applied in a desired magnitude between the negative power supply voltage and the positive power supply voltage, the slew rate fluctuation and the propagation delay time fluctuation due to the common-mode input voltage are not caused. There is an effect that a differential amplifier with stable response characteristics can be provided.
以下、本発明の実施の形態について、図１乃至図１６を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における差動増幅器の第１の基本実施例における回路構成について、図１を参照しつつ説明する。
この第１の基本実施例における差動増幅器Ａは、第１及び第２のトランジスタ（図１においては、それぞれ「Ｍ１」、「Ｍ２」と表記）１，２により構成された第１の差動対１０１と、第３及び第４のトランジスタ（図１においては、それぞれ「Ｍ３」、「Ｍ４」と表記）３，４、及び、第１の定電流源（図１においては「ＣＳ１」と表記）２１により構成された第２の差動対１０２と、第５乃至第８のトランジスタ（図１においては、それぞれ「Ｍ５」、「Ｍ６」、「Ｍ７」、「Ｍ８」と表記）５〜８を用いて構成されたフォールデットカスコード回路１０３と、第１０乃至第１２のトランジスタ（図１においては、それぞれ「Ｍ１０」、「Ｍ１１」、「Ｍ１２」と表記）１０，１１，１２により構成されたテール電流供給回路１０４とに大別されて構成されたものとなっている。
Hereinafter, embodiments of the present invention will be described with reference to FIGS.
The members and arrangements described below do not limit the present invention and can be variously modified within the scope of the gist of the present invention.
First, the circuit configuration of the first basic example of the differential amplifier according to the embodiment of the present invention will be described with reference to FIG.
The differential amplifier A according to the first basic embodiment includes first and second transistors (denoted as “M1” and “M2” in FIG. 1) 1 and 2, respectively. The
第１の差動対１０１を構成する第１及び第２のトランジスタ１，２には、ＮＭＯＳＦＥＴ（ＮチャンネルＭＯＳ電界効果トランジスタ）が用いられている。
第１のトランジスタ１のドレインは、第１の抵抗器（図１においては「Ｒ１」と表記）３１を介して、第２のトランジスタ２のドレインは、第２の抵抗器（図１においては「Ｒ２」と表記）３２を介して共に、正電源電圧ＶＤＤが印加されるようになっている一方、各々のソースは、相互に接続されて第１２のトランジスタ１２のドレインに接続されている。
As the first and
The drain of the
また、第１のトランジスタ１のゲートは、反転入力端子（図１においては「ＩＮＭ」と表記）４１に、第２のトランジスタ２のゲートは、非反転入力端子（図１においては「ＩＮＰ」と表記）４２に、それぞれ接続されている。
The gate of the
第２の差動対１０２を構成する第３及び第４のトランジスタ３，４には、ＰＭＯＳＦＥＴ（ＰチャンネルＭＯＳ電界効果トランジスタ）が用いられている。
第３及び第４のトランジスタ３，４のソースは相互に接続され、その接続点と正電源電圧端子４３との間には、第１の定電流源（図１においては「ＣＳ１」と表記）２１が接続されている。
As the third and
The sources of the third and
また、第３のトランジスタ３のドレインは、第３の抵抗器（図１においては「Ｒ３」と表記）３３を介して、また、第４のトランジスタ４のドレインは、第４の抵抗器（図１においては「Ｒ４」と表記）３４を介して、共に、負電源電圧端子４４に接続されて負電源電圧ＶＳＳが印加されるようになっている。
さらに、第３のトランジスタ３のゲートは、先の第１のトランジスタ１のゲートに、第４のトランジスタ４のゲートは、先の第２のトランジスタ２のゲートに、それぞれ接続されている。
The drain of the
Further, the gate of the
フォールデットカスコード回路１０３は、第１の差動対１０１と第２の差動対１０２繋ぐ機能を有するもので、第５及び第６のトランジスタ５，６には、ＰＭＯＳＦＥＴが、第７及び第８のトランジスタ７，８には、ＮＭＯＳＦＥＴが、それぞれ用いられている。
第５及び第６のトランジスタ５，６は、各々のゲートが相互に接続される一方、第５のトランジスタ５のソースは、第１のトランジスタ１のドレインに、第６のトランジスタ６のソースは、第２のトランジスタ２のソースに、それぞれ接続されている。
The folded
The gates of the fifth and
また、第７及び第８のトランジスタ７，８は、各々のゲートと第７のトランジスタ７のドレインとが相互に接続されると共に、さらに、第５のトランジスタ５のドレインに接続されている。
また、第８のトランジスタ８のドレインは、第６のトランジスタ６のドレインに接続されている。
一方、第７のトランジスタ７のソースは、第３のトランジスタ３のドレインに、第８のトランジスタ８のソースは、第４のトランジスタ４のドレインに、それぞれ接続されている。
The gates of the seventh and
The drain of the
On the other hand, the source of the
フォールデットカスコード回路１０３における第５及び第６のトランジスタ５，６は、ＰＭＯＳＦＥＴを用いた第９のトランジスタ（図１においては「Ｍ９」と表記）９をミラー元とし、カレントミラー比１：１のカレントミラー回路を構成している。
すなわち、ミラー元用ＭＯＳトランジスタとしての第９のトランジスタ９は、そのゲートとドレインが相互に接続されてダイオード接続状態とされると共に、その接続点は、第５及び第６のトランジスタ５，６のゲートに接続されている。
The fifth and
That is, the
そして、第９のトランジスタ９のソースは、ミラー元用抵抗器としての第５の抵抗器（図１においては「Ｒ５」と表記）３５を介して正電源電圧端子４３に接続されて正電源電圧ＶＤＤが印加されるようになっている一方、ドレインと負電源電圧端子４４との間には、ミラー元用定電流源としての第２の定電流源（図１においては「ＣＳ２」と表記）２２が接続されている。
なお、第１、第２、及び、第５の抵抗器３１，３２，３５の抵抗値を、便宜的に、それぞれＲ１、Ｒ２、Ｒ５とすると、これらの抵抗値は、Ｒ１＝Ｒ２＝Ｒ５と設定されている。
The source of the
If the resistance values of the first, second, and
さらに、第９のトランジスタ９のソースには、第１００のトランジスタ（図１においては「Ｍ１００」と表記）１５のドレインが接続されている。
ミラー出力増設用ＭＯＳトランジスタとしての第１００のトランジスタ１５には、ＮＭＯＳＦＥＴが用いられており、そのソースには、負電源電圧ＶＳＳが印加されるようになっている一方、ゲートは、次述するテール電流供給回路１０４を構成する第１１及び第１２のトランジスタ１１，１２のゲートに接続されている。
Further, the drain of the 100th transistor (denoted as “M100” in FIG. 1) 15 is connected to the source of the
An NMOSFET is used for the
テール電流供給回路１０４を構成する第１０のトランジスタ１０には、ＰＭＯＳＦＥＴが、第１１及び第１２のトランジスタ１１，１２には、共にＮＭＯＳＦＥＴが、それぞれ用いられており、次述するようにカレントミラー回路を構成するものとなっている。
まず、第１０のトランジスタ１０のゲートは、基準電圧端子４５に接続されて基準電圧Ｖref1が外部から印加されるようになっている一方、ソースは、第３及び第４のトランジスタ３，４のソースに接続されている。
また、第１０のトランジスタ１０のドレインは、第１１のトランジスタ１１のドレインに接続されている。
The
First, the gate of the
The drain of the
第１１及び第１２のトランジスタ１１，１２は、各々のゲートと第１１のトランジスタ１１のドレインとが相互に接続される一方、ソースには、共に、負電源電圧ＶＳＳが印加されるようになっている。
そして、第１１のトランジスタ１１がカレントミラー元となっており、そのカレントミラー比は１：１に設定されている。
先の第１００のトランジスタ１５は、上述の第１１及び第１２のトランジスタ１１，１２により構成されるカレントミラー回路における第２の出力トランジスタとしてミラー電流を出力するものとなっている。
In each of the eleventh and
The
The previous
また、第１の定電流源２１に流れる電流Ｉ１と第２の定電流源２２に流れる電流Ｉ２との関係は、Ｉ１：Ｉ２＝１：０．５に設定されている。
さらに、第１１のトランジスタ１１と第１００のトランジスタ１５のカレントミラー比は、１：０．５に設定されており、第１００のトランジスタ１５を流れる電流をＩM100とすると、Ｉ１：ＩM100＝１：０．５となる。
The relationship between the current I1 flowing through the first constant
Further, the current mirror ratio of the
また、フォールデットカスコード回路１０３の第５及び第６のトランジスタ５，６の相互に接続されたゲートには、出力トランジスタである第１３のトランジスタ（図１においては「Ｍ１３」と表記）１３のゲートが接続されている。
第１３のトランジスタ１３には、ＮＭＯＳＦＥＴが用いられており、そのドレインと正電源電圧端子４３との間には、第３の定電流源（図１においては「ＣＳ３」と表記）２３が直列接続されて設けられると共に、ドレインには、出力端子４６が接続される一方、ソースには負電源電圧ＶＳＳが印加されるようになっている。
Further, the gate of the folded
An NMOSFET is used for the
次に、かかる構成における回路動作について説明する。
従来同様、コンパレータの応答特性は、伝搬遅延時間を指標とし、この伝搬遅延時間は、第１３のトランジスタ１３のゲート電位が変動する応答時間が主であるとの前提の下、以下説明する。
同相入力電圧が、負電源電圧ＶＳＳと基準電圧Ｖref1との間にある場合、換言すれば、第２の差動対１０２が動作している場合の応答時間を考えると、次のようになる。
Next, the circuit operation in such a configuration will be described.
As in the prior art, the response characteristic of the comparator will be described below on the assumption that the propagation delay time is used as an index, and this propagation delay time is mainly the response time in which the gate potential of the
When the common-mode input voltage is between the negative power supply voltage VSS and the reference voltage Vref1, in other words, the response time when the second
まず、第１３のトランジスタ１３の応答時間ｔM13Pは、下記する式１１により表される。
First, the response time t M13P of the
ｔM13P＝ΔＶx×Ｃx／ＩM6＝ΔＶx×Ｃx／Ｉ2・・・式１１ t M13P = ΔVx × Cx / I M6 = ΔVx × Cx / I 2 Equation 11
ここで、ΔＶxは、第１３のトランジスタ１３のドレイン電流をオン・オフするのに必要なゲート電圧変動量であり、Ｃxは、第１３のトランジスタ１３のゲートと負電源電圧ＶＳＳとの間の寄生容量であり、ＩM6は、第６のトランジスタ６に流れる電流である。
Here, ΔVx is a gate voltage fluctuation amount required to turn on and off the drain current of the
先に述べたように、抵抗値Ｒ５＝Ｒ２であり、第６のトランジスタ６と第９のトランジスタ９のカレントミラー比は１：１である。したがって、電流ＩM6の大きさは、第２の定電流源２２の電流値Ｉ2と同じとなる。
As described above, the resistance value R5 = R2, and the current mirror ratio of the
次に、同相入力電圧が、基準電圧Ｖref1と正電源電圧ＶＤＤとの間にある場合、換言すれば、第１の差動対１０１が動作している場合の応答時間を考えると、次のようになる。
まず、この場合の第１３のトランジスタ１３の応答時間ｔM13Nは、下記する式１２により表される。
Next, when the common-mode input voltage is between the reference voltage Vref1 and the positive power supply voltage VDD, in other words, the response time when the first
First, the response time t M13N of the
ｔM13N＝ΔＶx×Ｃx／ＩM6・・・式１２ t M13N = ΔVx × Cx / I M6 Equation 12
ここで、第１００のトランジスタ１５の動作に注目すると、第１００のトランジスタ１５は、第１１のトランジスタ１１が動作しているため、電流ＩM100が流れる。したがって、電流ＩM6の大きさは、下記する式１３を満たすように定められる。
Here, paying attention to the operation of the
Ｒ５×（Ｉ２＋ＩM100）＋（２×Ｉ２×ＬPP／ｋ´PP×ＷPP）１／２＝Ｒ２×（ＩM6＋Ｉ１／２）＋（２×ＩM6×ＬPP／ｋ´PP×ＷPP）１／２・・・式１３
R5 × (I2 + I M100 ) + (2 × I2 × L PP / k ′ PP × W PP ) 1/2 = R2 × (I M6 + I1 / 2) + (2 × I M6 × L PP / k ′ PP × W PP ) 1/2 ...
ここで、ｋ´PPは、第６のトランジスタ６と第９のトランジスタ９の移動度と単位面積当たりのゲート酸化膜容量の積であり、ＷPPは、第６及び第９のトランジスタ６，９のゲート幅であり、ＬPPは、第６及び第９のトランジスタ６，９のゲート幅である。
また、電流ＩM100の大きさは、前述したように下記する式１４の通りである。
Here, k ′ PP is the product of the mobility of the
Further, the magnitude of the current I M100 is as shown in Equation 14 below.
ＩM100＝Ｉ１／２・・・式１４ I M100 = I1 / 2 Equation 14
したがって、式１３が成立する条件は、ＩM6＝Ｉ2となる。よって、同相入力電圧が基準電圧Ｖref1と正電源電圧ＶＤＤとの間にある場合、すなわち、第１の差動対１０１が動作している場合の応答時間は、下記する式１５の通り、第２の差動対１０２が動作している場合の応答時間と同じとなる。
Therefore, the condition for satisfying
ｔM13N＝ΔＶx×Ｃx／ＩM6＝ΔＶx×Ｃx／Ｉ2＝ｔM13P・・・式１５ t M13N = ΔVx × Cx / I M6 = ΔVx × Cx / I 2 = t M13P Equation 15
図１１には、この第１の基本実施回路における第６のトランジスタ６の電流ＩM6の同相入力電圧依存性を示す特性線図が、図１２には、同じく第１の基本実施回路における伝搬遅延時間の同相入力電圧依存性を示す特性線図が、それぞれ示されており、以下、これらの図について説明する。
FIG. 11 is a characteristic diagram showing the common-mode input voltage dependency of the current I M6 of the
図１１においては、第１の基本実施回路の場合、同相入力電圧の変化に対して第６のトランジスタ６の電流ＩM6がほぼ一定を保つことが確認できる。
また、図１２においては、第６のトランジスタ６の電流ＩM6がほぼ一定を保つことができる結果、伝搬遅延時間の同相入力電圧による変動が確実に抑制されていることが確認できる。
In FIG. 11, in the case of the first basic implementation circuit, it can be confirmed that the current I M6 of the
Also, in FIG. 12, it can be confirmed that the current I M6 of the
すなわち、第１の基本実施回路を用いたコンパレータに用いた場合、同相入力電圧の負電源電圧から正電源電圧まで印加可能とし、同相入力電圧の変化による応答特性の変化が抑制されたものとなるということができる。
なお、上述した第１の基本実施回路例においては、トランジスタとしてＭＯＳＦＥＴを用いたが、これに限定される必要はなく、例えば、バイポーラトランジスタであっても良い。
That is, when used in the comparator using the first basic implementation circuit, it is possible to apply from the negative power supply voltage of the common-mode input voltage to the positive power supply voltage, and the change in the response characteristic due to the change of the common-mode input voltage is suppressed. It can be said.
In the first basic implementation circuit example described above, a MOSFET is used as a transistor. However, the present invention is not limited to this. For example, a bipolar transistor may be used.
次に、上述の第１の基本実施回路例における差動増幅器をオペアンプに適用した場合の第１の適用回路例について、図６を参照しつつ説明する。
なお、図１に示された回路における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
Next, a first application circuit example when the differential amplifier in the first basic implementation circuit example described above is applied to an operational amplifier will be described with reference to FIG.
The same components as those in the circuit shown in FIG. 1 are denoted by the same reference numerals, detailed description thereof will be omitted, and different points will be mainly described below.
この第１の適用回路例におけるオペアンプが、図１に示された第１の基本実施例の回路と異なる点は、出力端子４６と第１３のトランジスタ１３のゲートとの間に、位相補償コンデンサ（図６においては「Ｃc」と表記）２４を接続する一方、図１における寄生容量Ｃxを削除したことである。なお、以下の説明においては、必要に応じて、「Ｃc」の表記を便宜的に位相補償コンデンサ２４の容量値とする。
なお、寄生容量Ｃxを削除したのは、一般的に、位相補償コンデンサ２４の容量ＣcはＣxより十分大きく、寄生容量Ｃxの影響を無視できるためである。
The operational amplifier in the first application circuit example is different from the circuit of the first basic embodiment shown in FIG. 1 in that a phase compensation capacitor (between the
The reason why the parasitic capacitance Cx is deleted is that the capacitance Cc of the
次に、オペアンプの応答特性について説明する。
オペアンプの応答特性の指標となるスルーレートＳＲは、下記する式１６で表される。
Next, response characteristics of the operational amplifier will be described.
The slew rate SR that is an index of the response characteristic of the operational amplifier is expressed by the following
ＳＲ＝Ｃc／ＩM6・・・式１６ SR = Cc / I M6 Equation 16
ここで、第６のとトランジスタ６の電流ＩM6は、先に図１１で説明したように同相入力電圧に対する変動が抑制されている。
したがって、この図６に示されたオペアンプは、応答特性の一例が図１３に示されたように、同相入力電圧が変化しても従来と異なり、スルーレートＳＲの変動が十分抑制されたものとなる。
なお、図１に示された第１の基本実施回路例同様、この図６に示された回路においても、トランジスタがＭＯＳＦＥＴに限定される必要はなく、例えば、バイポーラトランジスタであっても良い。
Here, the current I M6 of the sixth and
Therefore, the operational amplifier shown in FIG. 6 has an example in which the variation of the slew rate SR is sufficiently suppressed even when the common-mode input voltage changes, as shown in FIG. Become.
As in the first basic implementation circuit example shown in FIG. 1, in the circuit shown in FIG. 6, the transistor need not be limited to the MOSFET, and may be, for example, a bipolar transistor.
次に、第２の基本実施回路例について、図２を参照しつつ説明する。
なお、図１に示された回路における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の基本実施回路は、図１に示された第１の基本実施回路の第１００のトランジスタ１５に代えて、第１０１のトランジスタ（図２においては「Ｍ１０１」と表記）１６、及び、第１０１の抵抗器（図２においては「Ｒ１０１」と表記）３６が次述するように設けられた構成を有するものである。
Next, a second basic implementation circuit example will be described with reference to FIG.
The same components as those in the circuit shown in FIG. 1 are denoted by the same reference numerals, detailed description thereof will be omitted, and different points will be mainly described below.
In this second basic implementation circuit, instead of the
まず、図１に示された回路において、第９のトランジスタ９のソースは、第５の抵抗器３５を介して正電源電圧端子４３に接続されていたが、図２に示された第２の基本実施回路においては、第５の抵抗器３５と正電源電圧端子４３との間に、第１０１の抵抗器（抵抗制御用抵抗器）３６が直列接続されて増設されたものとなっている。
First, in the circuit shown in FIG. 1, the source of the
次に、第１０１のトランジスタ（抵抗制御用ＭＯＳトランジスタ）１６には、ＰＭＯＳＦＥＴが用いられており、そのソースには正電原電圧ＶＤＤが印加されるようになっている一方、ドレインは、第１０１の抵抗器３６と第５の抵抗器３５の接続点に接続されている。
そして、第１０１のトランジスタのゲートは、第３及び第４のトランジスタ３，４のソースに接続されている。
Next, a PMOSFET is used for the 101st transistor (resistance control MOS transistor) 16, and the positive voltage source voltage VDD is applied to the source thereof, while the drain is the 101st transistor. The
The gate of the 101st transistor is connected to the sources of the third and
この第２の基本実施回路において、第１の定電流源２１に流れる電流Ｉ１と第２の定電流源２２に流れる電流Ｉ２との関係は、第１の基本実施回路例と同様に、Ｉ１：Ｉ２＝１：０．５に設定されものとする。
また、第２、第５、及び、第１０１の抵抗器３２，３５，３６の抵抗値は、Ｒ２＝Ｒ５＝Ｒ１０１に設定される。ここで、Ｒ２は、第２の抵抗器３２の抵抗値、Ｒ５は第５の抵抗器３５の抵抗値、Ｒ１０１は第１０１の抵抗器３６の抵抗値とする。
In the second basic implementation circuit, the relationship between the current I1 flowing through the first constant
The resistance values of the second, fifth, and
また、第１の基本実施回路例同様、第６のトランジスタ６と第９のトランジスタ９のカレントミラー比、第１１及び第１２のトランジスタ１１，１２のカレントミラー比は、いずれも１：１である。
そして、第１０１のトランジスタ１６にドレイン電流が流れなくなる際の、ゲート電位ＶgM101は、下記する式１７を満足するように設定されるものとする。
Similarly to the first basic implementation circuit example, the current mirror ratio of the
The gate potential Vg M101 when the drain current stops flowing to the
ＶgM101＝Ｖref1＋ＶgsM10・・・式１７ Vg M101 = Vref1 + Vgs M10 Equation 17
ここで、ＶgsM10は、電流Ｉ1が第１０のトランジスタ１０に流れる際の、第１０トランジスタ１０のゲートとソースとの間の電位差である。
かかる前提の下、この第２の基本実施例における回路の動作を説明する。
従来同様、コンパレータの応答特性は、伝搬遅延時間を指標とし、この伝搬遅延時間は、第１３のトランジスタ１３のゲート電位が変動する応答時間が主であるものとの前提の下で、以下の説明することとする。
Here, Vgs M10 is a potential difference between the gate and the source of the
Under this assumption, the operation of the circuit in the second basic embodiment will be described.
As in the prior art, the response characteristic of the comparator is based on the propagation delay time, and this propagation delay time is described below on the assumption that the response time in which the gate potential of the
最初に、同相入力電圧が負電源電圧ＶＳＳと基準電圧Ｖref1との間にある場合、換言すれば、第２の差動対１０２が動作している場合の応答時間を考える。
第１３のトランジスタ１３の応答時間ｔM13Pは、下記する式１８により表される。
First, consider the response time when the common-mode input voltage is between the negative power supply voltage VSS and the reference voltage Vref1, in other words, when the second
The response time t M13P of the
ｔM13P＝ΔＶx×Ｃx／ＩM6・・・式１８ t M13P = ΔVx × Cx / I M6 Equation 18
ここで、ΔＶxは、第１３のトランジスタ１３のドレイン電流をオン・オフするのに必要なゲート電圧変動量であり、Ｃxは、第１３のトランジスタ１３のゲートと負電源電圧ＶＳＳとの間の寄生容量であり、ＩM6は、第６のトランジスタ６に流れる電流である。
このとき、第１０のトランジスタ１０には、電流Ｉ１は流れていない。
したがって、第１０１のトランジスタ１６のゲート電位は、先の式１７で表される電位より低い。よって、第１０１のトランジスタ１６にはドレイン電流が流れており、ドレインとソース間の抵抗は小さい状態にある。
Here, ΔVx is a gate voltage fluctuation amount required to turn on and off the drain current of the
At this time, the current I1 does not flow through the
Therefore, the gate potential of the
そのため、正電源電圧ＶＤＤと第９のトランジスタ９のソースとの間の電圧降下は、下記する式１９より表される。
Therefore, the voltage drop between the positive power supply voltage VDD and the source of the
ＶＤＤ−ＶSM9≒Ｉ２×Ｒ５・・・式１９
VDD−VS M9 ≈I2 ×
なお、ＶSM9は、第９のトランジスタ９のソース電位である。
ここで、先に述べたように、第２の抵抗器３２の抵抗値Ｒ２と第５の抵抗器３５の抵抗値Ｒ５は、Ｒ２＝Ｒ５であり、第６のトランジスタ６と第９のトランジスタ９のカレントミラー比は、１：１であるので、第１３のトランジスタ１３の応答時間ｔM13Pは、下記する式２０により表される。
V S M9 is the source potential of the
Here, as described above, the resistance value R2 of the
ｔM13P＝ΔＶx×Ｃx／ＩM6＝ΔＶx×Ｃx／Ｉ2・・・式２０ t M13P = ΔVx × Cx / I M6 = ΔVx × Cx / I 2 Equation 20
次に、同相入力電圧が、基準電圧Ｖref1と正電源電圧ＶＤＤとの間にある場合、換言すれば、第１の差動対１０１が動作している場合の応答時間を考える。
第１３のトランジスタ１３の応答時間ｔM13Nは、下記する式２１により表される。
Next, consider the response time when the common-mode input voltage is between the reference voltage Vref1 and the positive power supply voltage VDD, in other words, when the first
Response time t M13N of the
ｔM13N＝ΔＶx×Ｃx／ＩM6・・・式２１ t M13N = ΔVx × Cx / I M6 Equation 21
ここで、第１０１のトランジスタ１６は、先の式１７を満たした状態である。したがって、第１０１のトランジスタのドレイン電流は流れず、ドレインとソース間は、ハイインピーダンス状態となる。そのため、第９のトランジスタ９のソース電位ＶSM9は、下記する式２２により表される。
Here, the
ＶSM9＝ＶＤＤ−Ｉ２×（Ｒ１０１＋Ｒ５）・・・式２２
V S M9 = VDD−I2 × (R101 + R5)
一方、第２の抵抗器３２における電圧降ＶR2は、下記する式２３により表される。
On the other hand, the voltage drop V R2 in the
ＶR2＝ＶＤＤ−（ＩM6＋Ｉ１／２）×Ｒ２・・・式２３
V R2 = VDD- (I M6 + I1 / 2) × R2 ···
先に述べたように、Ｒ２＝Ｒ５＝Ｒ１０１、Ｉ１：Ｉ２＝１：０．５であるのでの、式２２と式２３が等しくなる場合には、下記する式２４が成立する。
As described above, since R2 = R5 = R101 and I1: I2 = 1: 0.5, when
ＩM6＝Ｉ２・・・式２４
I M6 =
したがって、第１３のトランジスタ１３の応答時間ｔM13Nは、下記する式２５により表され、その値は、第２の差動対１０２が動作している場合の応答時間と同一となる。
Therefore, the response time t M13N of the
ｔM13N＝ΔＶx×Ｃx／ＩM6＝ΔＶx×Ｃx／Ｉ2＝ｔM13P・・・式２５ t M13N = ΔVx × Cx / I M6 = ΔVx × Cx / I 2 = t M13P Equation 25
図１４には、この第２の基本実施回路における第６のトランジスタ６の電流ＩM6の同相入力電圧依存性を示す特性線図が、図１５には、同じく第２の基本実施回路における伝搬遅延時間の同相入力電圧依存性を示す特性線図が、それぞれ示されており、以下、これらの図について説明する。
FIG. 14 is a characteristic diagram showing the common-mode input voltage dependency of the current I M6 of the
図１４においては、第２の基本実施回路の場合、同相入力電圧の変化に対して第６のトランジスタ６の電流ＩM6がほぼ一定を保つことが確認できる。
また、図１５においては、第６のトランジスタ６の電流ＩM6がほぼ一定を保つことができる結果、伝搬遅延時間の同相入力電圧による変動が確実に抑制されていることが確認できる。
In FIG. 14, in the case of the second basic implementation circuit, it can be confirmed that the current I M6 of the
Further, in FIG. 15, it can be confirmed that the current I M6 of the
すなわち、第２の基本実施回路を用いたコンパレータに用いた場合、同相入力電圧の負電源電圧から正電源電圧まで印加可能とし、同相入力電圧の変化による応答特性の変化が抑制されたものとなるということができる。
先の図１に示された第１の基本実施回路においては、第１００のトランジスタ１５に電流ＩM100を流す構成であったのに対して、この第２の基本実施回路は、電流消費を伴う第１００のトランジスタ１５が不要なため、第１の基本実施回路に比してより低消費電力化が可能なものとなっている。
That is, when used in the comparator using the second basic implementation circuit, it is possible to apply from the negative power supply voltage to the positive power supply voltage of the common-mode input voltage, and the change in response characteristics due to the change of the common-mode input voltage is suppressed. It can be said.
In the first basic implementation circuit shown in FIG. 1, the current I M100 is made to flow through the
次に、上述の第２の基本実施回路例をオペアンプに適用した場合の第２の適用回路例について、図７を参照しつつ説明する。
なお、図１、図２に示された回路における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の適用回路例におけるオペアンプが、図２に示された第２の基本実施例回路例と異なる点は、出力端子４６と第１３のトランジスタ１３のゲートとの間に、位相補償コンデンサ２４を接続する一方、図２における寄生容量Ｃxを削除したことである。
Next, a second applied circuit example when the above-described second basic implementation circuit example is applied to an operational amplifier will be described with reference to FIG.
The same components as those in the circuits shown in FIGS. 1 and 2 are denoted by the same reference numerals, detailed description thereof will be omitted, and different points will be mainly described below.
The operational amplifier in the second application circuit example is different from the second basic embodiment circuit example shown in FIG. 2 in that the
オペアンプの応答特性は、スルレートを指標として、下記する式２６により表される。 The response characteristic of the operational amplifier is expressed by Equation 26 below using sulrate as an index.
ＳＲ＝Ｃc／ＩM6・・・式２６ SR = Cc / I M6 Equation 26
ここで、電流ＩM6は、先に図１４に示されたように同相入力電圧に対する変動た抑制されている。
したがって、この第２の適用回路例におけるオペアンプは、図１６に示されたように、スルーレートの同相入力電圧に対する変動が従来と異なり確実に抑制されるものとなっている。
つまり、同相入力電圧を負電源電圧から正電源電圧まで印加可能とし、同相入力電圧の変化に対する応答特性の変化が、従来と異なり、確実に抑制可能なオペアンプであるということができる。
Here, the current I M6 is suppressed from fluctuating with respect to the common-mode input voltage as shown in FIG.
Therefore, as shown in FIG. 16, in the operational amplifier in the second application circuit example, fluctuation of the slew rate with respect to the common-mode input voltage is surely suppressed unlike the conventional case.
That is, it can be said that the common-mode input voltage can be applied from the negative power supply voltage to the positive power supply voltage, and the change in the response characteristic with respect to the change in the common-mode input voltage can be reliably suppressed unlike the conventional one.
なお、この第２の適用回路例には、先に、図６に示された第１の適用回路例と異なり、電流消費を伴う第１００のトランジスタ１５が不要な構成であるため、第１の適用回路に比してより低消費電力化が可能なものとなっている。
In the second application circuit example, unlike the first application circuit example shown in FIG. 6, the
次に、第３の基本実施回路について、図３を参照しつつ説明する。
なお、図１、図２に示された回路における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の基本実施回路は、図１に示された第１の基本実施回路の第１００のトランジスタ１５に代えて、第１０２のトランジスタ（図３においては「Ｍ１０２」と表記）１７、及び、第１０２の抵抗器（図３においては「Ｒ１０２」と表記）３７が次述するように設けられた構成を有するものである。
Next, a third basic implementation circuit will be described with reference to FIG.
The same components as those in the circuits shown in FIGS. 1 and 2 are denoted by the same reference numerals, detailed description thereof will be omitted, and different points will be mainly described below.
In the third basic implementation circuit, instead of the
まず、図１に示された回路において、第９のトランジスタ９のソースは、第５の抵抗器３５を介して正電源電圧端子４３に接続されていたが、図３に示された第３の基本実施回路例においては、第５の抵抗器３５と第９のトランジスタ９のソースとの間に、第１０２の抵抗器（抵抗制御用抵抗器）３７が直列接続されて増設されたものとなっている。
First, in the circuit shown in FIG. 1, the source of the
また、第１０２のトランジスタ（抵抗制御用ＭＯＳトランジスタ）１７には、ＰＭＯＳＦＥＴが用いられており、そのソースは、第１０２の抵抗器１０７と第５の抵抗器３５の接続点に接続される一方、ドレインは、第９のトランジスタ９のソースに接続されている。
そして、第１０２のトランジスタ１７のゲートは、第３及び第４のトランジスタ３，４のソースに接続されている。
A PMOSFET is used for the 102nd transistor (resistance control MOS transistor) 17, and its source is connected to the connection point between the 102nd resistor 107 and the
The gate of the
また、第１の基本実施回路例同様、第１の定電流源２１に流れる電流Ｉ1と第２の定電流源２２に流れる電流Ｉ２との関係は、Ｉ１：Ｉ２＝１：０．５に設定されている。
さらに、第１の基本実施回路例同様、第６のトランジスタ６と第９のトランジスタ９のカレントミラー比、第１１及び第１２のトランジスタ１１，１２のカレントミラー比は、いずれも１：１である。
As in the first basic implementation example, the relationship between the current I1 flowing through the first constant
Further, as in the first basic implementation example, the current mirror ratio of the
また、第２、第５、及び、第１０２の抵抗器３２，３５，３７の抵抗値は、Ｒ２＝Ｒ５＝Ｒ１０２に設定される。ここで、Ｒ２は、第２の抵抗器３２の抵抗値、Ｒ５は第５の抵抗器３５の抵抗値、Ｒ１０２は第１０２の抵抗器３７の抵抗値とする。
The resistance values of the second, fifth, and
そして、第１０２のトランジスタ１７にドレイン電流が流れなくなる際の、ゲート電位ＶgM102は、下記する式２７を満足するように設定されるものとする。
The gate potential Vg M102 when the drain current stops flowing to the
ＶgM102＝Ｖref1＋ＶgsM10・・・式２７ Vg M102 = Vref1 + Vgs M10 Equation 27
ここで、ＶgsM10は、電流Ｉ１が第１０のトランジスタ１０に流れる際の、第１０のトランジスタ１０のゲートとソースとの間の電位差である。
この第３の基本実施回路の動作は、図２に示された第２の基本実施回路の動作と基本的に同様である。
したがって、第６のトランジスタ６の電流ＩM6の同相入力電圧依存性は、先の図１４に示された特性線と同様となり、第３の基本実施回路における伝搬遅延時間の同相入力電圧依存性は、図１５に示された特性線と同様となる。
Here, Vgs M10 is a potential difference between the gate and the source of the
The operation of the third basic implementation circuit is basically the same as that of the second basic implementation circuit shown in FIG.
Accordingly, the common-mode input voltage dependency of the current I M6 of the
よって、この第３の基本実施回路をコンパレータに用いた場合、同相入力電圧の負電源電圧から正電源電圧まで印加可能とし、同相入力電圧の変化による応答特性の変化が抑制されたものとなるということができる。
先の図１に示された第１の基本実施回路においては、第１００のトランジスタ１５に電流ＩM100を流す構成であったのに対して、この第３の基本実施回路は、電流消費を伴う第１００のトランジスタ１５が不要なため、第１の基本実施回路に比してより低消費電力化が可能なものとなっている。
Therefore, when this third basic implementation circuit is used as a comparator, it can be applied from the negative power supply voltage to the positive power supply voltage of the common-mode input voltage, and the response characteristic change due to the change of the common-mode input voltage is suppressed. be able to.
In the first basic implementation circuit shown in FIG. 1, the current I M100 is passed through the
次に、上述の第３の基本実施回路例をオペアンプに適用した場合の第３の適用回路例について、図８を参照しつつ説明する。
なお、図１、図２、図３に示された回路における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
Next, a third applied circuit example when the third basic implementation circuit example is applied to an operational amplifier will be described with reference to FIG.
The same components as those in the circuits shown in FIGS. 1, 2, and 3 are denoted by the same reference numerals, and detailed description thereof is omitted. Hereinafter, the description will focus on differences. To do.
この第３の適用回路例におけるオペアンプは、出力端子４６と第１３のトランジスタ１３のゲートとの間に、位相補償コンデンサ２４を接続する一方、図３における寄生容量Ｃxを削除した点が、図３に示された第３の基本実施回路例と異なるものである。
The operational amplifier in this third application circuit example has the point that the
回路動作は、先に図７に示された第２の適用回路例と基本的に同様である。
すなわち、この第３の適用回路におけるオペアンプは、図１６に示されたように、スルーレートの同相入力電圧に対する変動が従来と異なり確実に抑制されるものとなっている。
つまり、同相入力電圧を負電源電圧から正電源電圧まで印加可能とし、同相入力電圧の変化に対する応答特性の変化が、従来と異なり、確実に抑制可能なオペアンプであるということができる。
The circuit operation is basically the same as that of the second application circuit example shown in FIG.
That is, in the operational amplifier in the third application circuit, as shown in FIG. 16, the fluctuation of the slew rate with respect to the common-mode input voltage is surely suppressed unlike the conventional case.
That is, it can be said that the common-mode input voltage can be applied from the negative power supply voltage to the positive power supply voltage, and the change in the response characteristic with respect to the change in the common-mode input voltage can be reliably suppressed unlike the conventional one.
なお、この第３の適用回路例には、先に、図６に示された第１の適用回路例と異なり、電流消費を伴う第１００のトランジスタ１５が不要な構成であるため、第１の適用回路に比してより低消費電力化が可能なものとなっている。
In the third application circuit example, unlike the first application circuit example shown in FIG. 6, the
次に、第４の基本実施回路について、図４を参照しつつ説明する。
なお、図１、図２、図３に示された回路における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第４の基本実施回路は、図１に示された第１の基本実施回路の第１００のトランジスタ１５に代えて、第１０３のトランジスタ（図４においては「Ｍ１０３」と表記）１８、及び、第１０３の抵抗器（図４においては「Ｒ１０３」と表記）３８が次述するように設けられた構成を有するものである。
Next, a fourth basic implementation circuit will be described with reference to FIG.
The same components as those in the circuits shown in FIGS. 1, 2, and 3 are denoted by the same reference numerals, and detailed description thereof is omitted. Hereinafter, the description will focus on differences. To do.
In this fourth basic implementation circuit, instead of the
まず、第１０３のトランジスタ（抵抗制御用ＭＯＳトランジスタ）１８には、ＰＭＯＳＦＥＴが用いられており、そのソースには、正電源電圧ＶＤＤが印加されるようになっている一方、ドレインは、第１０３の抵抗器（抵抗制御用抵抗器）３８を介して第９のトランジスタ９のソースに接続されている。
そして、第１０３のトランジスタ１８のゲートは、第３及び第４のトランジスタ３，４のソースに接続されている。
First, a PMOSFET is used for the 103rd transistor (resistance control MOS transistor) 18, and the positive power supply voltage VDD is applied to the source thereof, while the drain is the 103rd transistor. The resistor (resistor for resistance control) 38 is connected to the source of the
The gate of the
かかる構成において、第１の基本実施回路例同様、第６のトランジスタ６と第９のトランジスタ９のカレントミラー比、第１１及び第１２のトランジスタ１１，１２のカレントミラー比は、いずれも１：１である。
また、第１の定電流源２１に流れる電流Ｉ１と第２の定電流源２２に流れる電流Ｉ２との関係は、Ｉ１：Ｉ２＝１：０．５に設定されている。
In this configuration, as in the first basic implementation circuit example, the current mirror ratio of the
The relationship between the current I1 flowing through the first constant
そして、第２、第５、及び、第１０３の抵抗器３２，３５，３８の抵抗値は、２×Ｒ２＝Ｒ５＝Ｒ１０３に設定される。ここで、Ｒ２は、第２の抵抗器３２の抵抗値、Ｒ５は第５の抵抗器３５の抵抗値、Ｒ１０３は第１０３の抵抗器３８の抵抗値とする。
The resistance values of the second, fifth, and
かかる前提の下、第１０３のトランジスタ１８にドレイン電流が流れなくなる際の、ゲート電位ＶgM103は、下記する式２８を満足するように設定されるものとする。
Under this assumption, it is assumed that the gate potential Vg M103 when the drain current does not flow to the
ＶgM103＝Ｖref1＋ＶgsM10・・・式２８ Vg M103 = Vref1 + Vgs M10 Equation 28
ここで、ＶgsM10は、電流Ｉ1が第１０のトランジスタ１０に流れる際の、第１０トランジスタ１０のゲートとソースとの間の電位差である。
かかる前提の下、この第４の基本実施回路の動作を説明する。
従来同様、コンパレータの応答特性は、伝搬遅延時間を指標とし、この伝搬遅延時間は、第１３のトランジスタ１３のゲート電位が変動する応答時間が主であるものとの前提の下で、以下の説明することとする。
Here, Vgs M10 is a potential difference between the gate and the source of the
Under this premise, the operation of the fourth basic implementation circuit will be described.
As in the prior art, the response characteristic of the comparator is based on the propagation delay time, and this propagation delay time is described below on the assumption that the response time in which the gate potential of the
最初に、同相入力電圧が負電源電圧ＶＳＳと基準電圧Ｖref1との間にある場合、換言すれば、第２の差動対１０２が動作している場合の応答時間を考える。
第１３のトランジスタ１３の応答時間ｔM13Pは、下記する式２９により表される。
First, consider the response time when the common-mode input voltage is between the negative power supply voltage VSS and the reference voltage Vref1, in other words, when the second
The response time t M13P of the
ｔM13P＝ΔＶx×Ｃx／ＩM6・・・式２９ t M13P = ΔVx × Cx / I M6 Equation 29
ここで、ΔＶxは、第１３のトランジスタ１３のドレイン電流をオン・オフするのに必要なゲート電圧変動量であり、Ｃxは、第１３のトランジスタ１３のゲートと負電源電圧ＶＳＳとの間の寄生容量であり、ＩM6は、第６のトランジスタ６に流れる電流である。
このとき、第１０のトランジスタ１０には、電流Ｉ１は流れていない。
したがって、第１０３のトランジスタ１８のゲート電位は、先の式２８で表される電位より低い。よって、第１０３のトランジスタ１８にはドレイン電流が流れており、ドレインとソース間の抵抗は小さい状態にある。
そのため、正電源電圧ＶＤＤと第９のトランジスタ９のソースとの間の電圧降下は、下記する式３０より表される。
Here, ΔVx is a gate voltage fluctuation amount required to turn on and off the drain current of the
At this time, the current I1 does not flow through the
Therefore, the gate potential of the
Therefore, the voltage drop between the positive power supply voltage VDD and the source of the
ＶＤＤ−ＶSM9≒Ｉ２×（Ｒ５//Ｒ１０３）・・・式３０ VDD−VS M9 ≈I2 × (R5 // R103) Equation 30
なお、ＶSM9は、第９のトランジスタ９のソース電位である。
また、（Ｒ５//Ｒ１０３）は、第５の抵抗器３５と第１０３の抵抗器３８の並列抵抗値を意味する。
ここで、先に述べたように、第２の抵抗器３２の抵抗値Ｒ２、第５の抵抗器３５の抵抗値Ｒ５、第１０３の抵抗器３８の抵抗値Ｒ１０３の関係は、（２×Ｒ２）＝Ｒ５＝Ｒ１０３であり、第６のトランジスタ６と第９のトランジスタ９のカレントミラー比は、１：１であるので、第１３のトランジスタ１３の応答時間ｔM13Pは、下記する式３１により表される。
V S M9 is the source potential of the
Further, (R5 // R103) means a parallel resistance value of the
Here, as described above, the relationship between the resistance value R2 of the
ｔM13P＝ΔＶx×Ｃx／ＩM6＝ΔＶx×Ｃx／Ｉ2・・・式３１ t M13P = ΔVx × Cx / I M6 = ΔVx × Cx / I 2 Equation 31
次に、同相入力電圧が、基準電圧Ｖref1と正電源電圧ＶＤＤとの間にある場合、換言すれば、第１の差動対１０１が動作している場合の応答時間を考える。
第１３のトランジスタ１３の応答時間ｔM13Nは、下記する式３２により表される。
Next, consider the response time when the common-mode input voltage is between the reference voltage Vref1 and the positive power supply voltage VDD, in other words, when the first
The response time t M13N of the
ｔM13N＝ΔＶx×Ｃx／ＩM6・・・式３２ t M13N = ΔVx × Cx / I M6 Equation 32
ここで、第１０３のトランジスタ１８は、先の式２８を満たした状態である。したがって、第１０３のトランジスタ１８のドレイン電流は流れず、ドレインとソース間は、ハイインピーダンス状態となる。そのため、第９のトランジスタ９のソース電位ＶSM9は、下記する式３３により表される。
Here, the
ＶSM9＝ＶＤＤ−Ｉ２×Ｒ５・・・式３３ VS M9 = VDD−I2 × R5 Expression 33
一方、第２の抵抗器３２における電圧降ＶR2は、下記する式３４により表される。
On the other hand, the voltage drop V R2 in the
ＶR2＝ＶＤＤ−（ＩM6＋Ｉ１／２）×Ｒ２・・・式３４
V R2 = VDD− (I M6 + I1 / 2) ×
先に述べたように、（２×Ｒ２）＝Ｒ５、Ｉ１：Ｉ２＝１：０．５であるのでの、式３３と式３４が等しくなる場合には、下記する式３５が成立する。
As described above, since (2 × R2) = R5 and I1: I2 = 1: 0.5, when Expression 33 and
ＩM6＝Ｉ２・・・式３５
I M6 =
したがって、第１３のトランジスタ１３の応答時間ｔM13Nは、下記する式３６により表され、その値は、第２の差動対１０２が動作している場合の応答時間と同一となる。
Therefore, the response time t M13N of the
ｔM13N＝ΔＶx×Ｃx／ＩM6＝ΔＶx×Ｃx／ＩM2＝ｔM13P・・・式３６ t M13N = ΔVx × Cx / I M6 = ΔVx × Cx / I M2 = t M13P Equation 36
この第４の基本実施回路における第６のトランジスタ６の電流ＩM6の同相入力電圧依存性は、先の第２の基本実施回路同様、図１４に示された特性線となり、また、伝搬遅延時間の同相入力電圧依存性も、先の第２の基本実施回路同様、図１５に示された特性線となる。
よって、この第４の基本実施回路をコンパレータに用いた場合、同相入力電圧の負電源電圧から正電源電圧まで印加可能とし、同相入力電圧の変化による応答特性の変化が抑制されたものとなるということができる。
The common-mode input voltage dependency of the current I M6 of the
Therefore, when this fourth basic implementation circuit is used as a comparator, it can be applied from the negative power supply voltage to the positive power supply voltage of the common-mode input voltage, and the change in response characteristics due to the change of the common-mode input voltage is suppressed. be able to.
なお、先の図１に示された第１の基本実施回路においては、第１００のトランジスタ１５に電流ＩM100を流す構成であったのに対して、この第４の基本実施回路は、電流消費を伴う第１００のトランジスタ１５が不要なため、第１の基本実施回路に比してより低消費電力化が可能なものとなっている。
In the first basic implementation circuit shown in FIG. 1, the current I M100 is made to flow through the
次に、上述の第４の基本実施回路をオペアンプに適用した場合の第４の適用回路例について、図９を参照しつつ説明する。
なお、図１、図２、図３、図４に示された回路における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第４の適用回路例におけるオペアンプは、出力端子４６と第１３のトランジスタ１３のゲートとの間に、位相補償コンデンサ２４を接続する一方、図４における寄生容量Ｃxを削除した点が、図４に示された第４の基本実施例回路例と異なるものである。
Next, a fourth applied circuit example when the above-described fourth basic implementation circuit is applied to an operational amplifier will be described with reference to FIG.
The same components as those in the circuits shown in FIG. 1, FIG. 2, FIG. 3, and FIG. 4 are assigned the same reference numerals, and detailed descriptions thereof are omitted. I will explain it mainly.
The operational amplifier in the fourth application circuit example has the point that the
オペアンプの応答特性について説明する。オペアンプの応答特性は、スルレートを指標として、下記する式３７により表される。
The response characteristics of the operational amplifier will be described. The response characteristic of the operational amplifier is expressed by the following
ＳＲ＝Ｃc／ＩM6・・・式３７ SR = Cc / I M6 Formula 37
ここで、電流ＩM6は、先に図１４に示されたように同相入力電圧に対する変動た抑制されている。
したがって、この第４の適用回路例におけるオペアンプは、図１６に示されたように、スルーレートの同相入力電圧に対する変動が従来と異なり確実に抑制されるものとなっている。
Here, the current I M6 is suppressed from fluctuating with respect to the common-mode input voltage as shown in FIG.
Therefore, as shown in FIG. 16, the operational amplifier in the fourth application circuit example reliably suppresses the fluctuation of the slew rate with respect to the common-mode input voltage unlike the conventional case.
つまり、この第４の適用回路例におけるオペアンプは、同相入力電圧を負電源電圧から正電源電圧まで印加可能とし、同相入力電圧の変化に対する応答特性の変化が、従来と異なり、確実に抑制可能なものであるということができる。
なお、この第４の適用回路例には、先に、図６に示された第１の適用回路例と異なり、電流消費を伴う第１００のトランジスタ１５が不要な構成であるため、第１の適用回路に比してより低消費電力化が可能なものとなっている。
In other words, the operational amplifier in the fourth application circuit example can apply the common-mode input voltage from the negative power supply voltage to the positive power supply voltage, and the change in the response characteristic with respect to the change in the common-mode input voltage can be surely suppressed unlike the conventional case. It can be said that it is a thing.
In the fourth application circuit example, unlike the first application circuit example shown in FIG. 6, the
次に、第５の基本実施回路例について、図５を参照しつつ説明する。
なお、図１乃至図４のいずれかに示された回路における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第５の基本実施回路は、図１に示された第１の基本実施回路の第１００のトランジスタ１５に代えて、第１０４のトランジスタ（図５においては「Ｍ１０４」と表記）１９、及び、第１０４の抵抗器（図５においては「Ｒ１０４」と表記）３９が次述するように設けられた構成を有するものである。
Next, a fifth basic implementation circuit example will be described with reference to FIG.
The same components as those in the circuit shown in any of FIGS. 1 to 4 are denoted by the same reference numerals, detailed description thereof will be omitted, and the following description will focus on differences. To do.
In the fifth basic implementation circuit, instead of the
まず、第１０４のトランジスタ（抵抗制御用ＭＯＳトランジスタ）１９には、ＰＭＯＳＦＥＴが用いられており、そのソースには、第１０４の抵抗器（抵抗制御用抵抗器）３９を介して正電源電圧ＶＤＤが印加されるようになっている一方、ドレインは、第９のトランジスタ９のソースに接続されている。
First, a PMOSFET is used for the 104th transistor (resistance control MOS transistor) 19, and the positive power supply voltage VDD is supplied to its source via the 104th resistor (resistance control resistor) 39. While being applied, the drain is connected to the source of the
かかる構成において、第１の基本実施例同様、第６のトランジスタ６と第９のトランジスタ９のカレントミラー比、第１１及び第１２のトランジスタ１１，１２のカレントミラー比は、いずれも１：１である。
また、第１の定電流源２１に流れる電流Ｉ１と第２の定電流源２２に流れる電流Ｉ２との関係は、Ｉ１：Ｉ２＝１：０．５に設定されている。
In this configuration, as in the first basic embodiment, the current mirror ratio of the
The relationship between the current I1 flowing through the first constant
そして、第２、第５、及び、第１０４の抵抗器３２，３５，３９の抵抗値は、（２×Ｒ２）＝Ｒ５＝Ｒ１０４に設定される。ここで、Ｒ２は、第２の抵抗器３２の抵抗値、Ｒ５は第５の抵抗器３５の抵抗値、Ｒ１０４は第１０４の抵抗器３９の抵抗値とする。
The resistance values of the second, fifth, and
かかる前提の下、第１０４のトランジスタ１９にドレイン電流が流れなくなる際の、ゲート電位ＶgM104は、下記する式３８を満足するように設定されるものとする。
Under this assumption, it is assumed that the gate potential Vg M104 when the drain current stops flowing through the
ＶgM104＝Ｖref1＋ＶgsM10・・・式３８ Vg M104 = Vref1 + Vgs M10 Equation 38
ここで、ＶgsM10は、電流Ｉ１が第１０のトランジスタ１０に流れる際の、第１０トランジスタ１０のゲートとソースとの間の電位差である。
Here, Vgs M10 is a potential difference between the gate and the source of the
この第５の基本実施回路の回路動作は、図４に示された第４の基本実施回路の動作と基本的に同様である。
したがって、第６のトランジスタ６の電流ＩM6の同相入力電圧依存性は、先の図１４に示された特性線と同様となり、第５の基本実施回路における伝搬遅延時間の同相入力電圧依存性は、図１５に示された特性線と同様となる。
The circuit operation of the fifth basic implementation circuit is basically the same as that of the fourth basic implementation circuit shown in FIG.
Therefore, the common-mode input voltage dependency of the current I M6 of the
よって、この第４の基本実施回路をコンパレータに用いた場合、同相入力電圧の負電源電圧から正電源電圧まで印加可能とし、同相入力電圧の変化による応答特性の変化が抑制されたものとなるということができる。
先の図１に示された第１の基本実施例の回路においては、第１００のトランジスタ１５に電流ＩM100を流す構成であったのに対して、この第３の基本実施回路は、電流消費を伴う第１００のトランジスタ１５が不要なため、第１の基本実施回路に比してより低消費電力化が可能なものとなっている。
Therefore, when this fourth basic implementation circuit is used as a comparator, it can be applied from the negative power supply voltage to the positive power supply voltage of the common-mode input voltage, and the change in response characteristics due to the change of the common-mode input voltage is suppressed. be able to.
In the circuit of the first basic embodiment shown in FIG. 1, the current I M100 is made to flow through the
次に、上述の第５の基本実施回路例をオペアンプに適用した場合の第５の適用回路例について、図１０を参照しつつ説明する。
なお、図１乃至図５のいずれかに示された回路における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第５の適用回路例におけるオペアンプは、出力端子４６と第１３のトランジスタ１３のゲートとの間に、位相補償コンデンサ２４を接続する一方、図５における寄生容量Ｃxを削除した点が、図３に示された第３の基本実施回路例と異なるものである。
Next, a fifth application circuit example in the case where the above fifth basic implementation circuit example is applied to an operational amplifier will be described with reference to FIG.
The same components as those in the circuit shown in any of FIGS. 1 to 5 are denoted by the same reference numerals, detailed description thereof will be omitted, and the following description will focus on differences. To do.
The operational amplifier in the fifth application circuit example has the point that the
回路動作は、先に図９に示された第４の適用回路例と基本的に同様である。
すなわち、この第５の適用回路におけるオペアンプは、図１６に示されたように、スルーレートの同相入力電圧に対する変動が従来と異なり確実に抑制されるものとなっている。
The circuit operation is basically the same as that of the fourth application circuit example shown in FIG.
That is, in the operational amplifier in the fifth application circuit, as shown in FIG. 16, the fluctuation of the slew rate with respect to the common-mode input voltage is surely suppressed unlike the conventional case.
つまり、この第５の適用回路例におけるオペアンプは、同相入力電圧を負電源電圧から正電源電圧まで印加可能とし、同相入力電圧の変化に対する応答特性の変化が、従来と異なり、確実に抑制可能なものであるということができる。
なお、この第５の適用回路例には、先に、図６に示された第１の適用回路例と異なり、電流消費を伴う第１００のトランジスタ１５が不要な構成であるため、第１の適用回路に比してより低消費電力化が可能なものとなっている。
That is, the operational amplifier in the fifth application circuit example can apply the common-mode input voltage from the negative power supply voltage to the positive power supply voltage, and the change in the response characteristic with respect to the change in the common-mode input voltage can be surely suppressed unlike the conventional case. It can be said that it is a thing.
In the fifth application circuit example, unlike the first application circuit example shown in FIG. 6, the
同相入力電圧の変化に対する応答特性の変化が極力小さく、さらなる安定性、信頼性が所望される差動増幅器に適用できる。 It can be applied to a differential amplifier in which a change in response characteristic with respect to a change in common-mode input voltage is as small as possible and further stability and reliability are desired.
１０１…第１の差動対
１０２…第２の差動対
１０３…フォールデットカスコード回路
１０４…テール電流供給回路
DESCRIPTION OF
Claims (5)
前記フォールデットカスコード回路を構成するＭＯＳトランジスタと共にカレントミラー回路を構成し、かつ、当該カレントミラー回路におけるミラー元となるダイオード接続されたミラー元用ＭＯＳトランジスタが、正電源電圧と負電源電圧との間に、ミラー元用抵抗器、及び、ミラー元用定電流源と共に、前記正電源電圧側から前記ミラー元用抵抗器、前記ミラー元用ＭＯＳトランジスタ、前記ミラー元用定電流源の順に直列接続されて設けられると共に、
前記テール電流供給回路を構成するテール電流用カレントミラー回路の第２の出力トランジスタとなるミラー出力増設用ＭＯＳトランジスタが、前記ミラー元用ＭＯＳトランジスタと前記ミラー元用抵抗器の相互の接続点と負電源電圧との間にミラー電流を出力可能に設けられてなることを特徴とする差動増幅器。 An input stage configured by a first differential pair using first and second MOS transistors and a second differential pair using third and fourth MOS transistors; A differential amplifier comprising: a folded cascode circuit capable of outputting a differential output of the differential pair; and a tail current supply circuit for supplying a tail current to the first differential pair,
A current mirror circuit is formed together with the MOS transistors constituting the folded cascode circuit, and the diode-connected mirror source MOS transistor serving as the mirror source in the current mirror circuit is connected between the positive power supply voltage and the negative power supply voltage. In addition to the mirror source resistor and the mirror source constant current source, the mirror source resistor, the mirror source MOS transistor, and the mirror source constant current source are connected in series in this order from the positive power supply voltage side. And provided
A mirror output extension MOS transistor that is a second output transistor of the tail current current mirror circuit that constitutes the tail current supply circuit is connected to the connection point between the mirror source MOS transistor and the mirror source resistor. A differential amplifier, characterized in that a mirror current can be output between a power supply voltage.
前記フォールデットカスコード回路を構成するＭＯＳトランジスタと共にカレントミラー回路を構成し、かつ、当該カレントミラー回路におけるミラー元となるダイオード接続されたミラー元用ＭＯＳトランジスタが、正電源電圧と負電源電圧との間に、抵抗制御用抵抗器、ミラー元用抵抗器、及び、ミラー元用定電流源と共に、前記正電源電圧側から前記抵抗制御用抵抗器、前記ミラー元用抵抗器、前記ミラー元用ＭＯＳトランジスタ、前記ミラー元用定電流源の順に直列接続されて設けられる一方、
前記抵抗制御用抵抗器と並列接続されると共に、前記第２の差動対の動作の有無に応じて動作制御されるよう設けられた抵抗制御用ＭＯＳトランジスタとを備えてなることを特徴とする差動増幅器。 An input stage configured by a first differential pair using first and second MOS transistors and a second differential pair using third and fourth MOS transistors; A differential amplifier comprising a folded cascode circuit capable of outputting a differential output of the first and a tail current supply circuit for supplying a tail current to the first differential pair,
A current mirror circuit is formed together with the MOS transistors constituting the folded cascode circuit, and the diode-connected mirror source MOS transistor serving as the mirror source in the current mirror circuit is connected between the positive power supply voltage and the negative power supply voltage. In addition to the resistance control resistor, the mirror source resistor, and the mirror source constant current source, the resistor control resistor, the mirror source resistor, and the mirror source MOS transistor from the positive power supply voltage side , While being provided in series with the constant current source for the mirror source in series,
And a resistance control MOS transistor provided in parallel with the resistance control resistor and provided to be controlled in accordance with the operation of the second differential pair. Differential amplifier.
前記フォールデットカスコード回路を構成するＭＯＳトランジスタと共にカレントミラー回路を構成し、かつ、当該カレントミラー回路におけるミラー元となるダイオード接続されたミラー元用ＭＯＳトランジスタが、正電源電圧と負電源電圧との間に、ミラー元用抵抗器、抵抗制御用抵抗器、及び、ミラー元用定電流源と共に、前記正電源電圧側から前記ミラー元用抵抗器、前記抵抗制御用抵抗器、前記ミラー元用ＭＯＳトランジスタ、前記ミラー元用定電流源の順に直列接続されて設けられる一方、
前記抵抗制御用抵抗器と並列接続されると共に、前記第２の差動対の動作の有無に応じて動作制御されるよう設けられた抵抗制御用ＭＯＳトランジスタとを備えてなることを特徴とする差動増幅器。 An input stage configured by a first differential pair using first and second MOS transistors and a second differential pair using third and fourth MOS transistors; A differential amplifier comprising a folded cascode circuit capable of outputting a differential output of the first and a tail current supply circuit for supplying a tail current to the first differential pair,
A current mirror circuit is formed together with the MOS transistors constituting the folded cascode circuit, and the diode-connected mirror source MOS transistor serving as the mirror source in the current mirror circuit is connected between the positive power supply voltage and the negative power supply voltage. In addition to the mirror source resistor, the resistance control resistor, and the mirror source constant current source, the mirror source resistor, the resistance control resistor, and the mirror source MOS transistor from the positive power supply voltage side. , While being provided in series with the constant current source for the mirror source in series,
And a resistance control MOS transistor provided in parallel with the resistance control resistor and provided to be controlled in accordance with the operation of the second differential pair. Differential amplifier.
前記フォールデットカスコード回路を構成するＭＯＳトランジスタと共にカレントミラー回路を構成し、かつ、当該カレントミラー回路におけるミラー元となるダイオード接続されたミラー元用ＭＯＳトランジスタが、正電源電圧と負電源電圧との間に、ミラー元用抵抗器、及び、ミラー元用定電流源と共に、前記正電源電圧側から前記ミラー元用抵抗器、前記ミラー元用ＭＯＳトランジスタ、ミラー元用定電流源の順に直列接続されて設けられる一方、
前記ミラー元用抵抗器と前記ミラー元用ＭＯＳトランジスタの相互の接続点に一端が接続された抵抗制御用抵抗器と、前記抵抗制御用抵抗器の他端と正電源電圧との間に直列接続されて、前記第２の差動対の動作の有無に応じて動作制御されるよう設けられた抵抗制御用ＭＯＳトランジスタとを備えてなることを特徴とする差動増幅器。 An input stage configured by a first differential pair using first and second MOS transistors and a second differential pair using third and fourth MOS transistors; A differential amplifier comprising a folded cascode circuit capable of outputting a differential output of the first and a tail current supply circuit for supplying a tail current to the first differential pair,
A current mirror circuit is formed together with the MOS transistors constituting the folded cascode circuit, and the diode-connected mirror source MOS transistor serving as the mirror source in the current mirror circuit is connected between the positive power supply voltage and the negative power supply voltage. In addition to the mirror source resistor and the mirror source constant current source, the mirror source resistor, the mirror source MOS transistor, and the mirror source constant current source are connected in series from the positive power supply voltage side. While provided
A resistance control resistor having one end connected to a connection point between the mirror source resistor and the mirror source MOS transistor, and a series connection between the other end of the resistance control resistor and a positive power supply voltage And a resistance control MOS transistor provided so as to be controlled in accordance with the operation of the second differential pair.
前記フォールデットカスコード回路を構成するＭＯＳトランジスタと共にカレントミラー回路を構成し、かつ、当該カレントミラー回路におけるミラー元となるダイオード接続されたミラー元用ＭＯＳトランジスタが、正電源電圧と負電源電圧との間に、ミラー元用抵抗器、及び、ミラー元用定電流源と共に、前記正電源電圧側から前記ミラー元用抵抗器、前記ミラー元用ＭＯＳトランジスタ、ミラー元用定電流源の順に直列接続されて設けられる一方、
正電源電圧に一端が接続された抵抗制御用抵抗器が設けられると共に、前記抵抗制御用抵抗器の他端と、前記ミラー元用抵抗器と前記ミラー元用ＭＯＳトランジスタの相互の接続点との間に直列接続されて、前記第２の差動対の動作の有無に応じて動作制御されるよう設けられた抵抗制御用ＭＯＳトランジスタとを備えてなることを特徴とする差動増幅器。 An input stage configured by a first differential pair using first and second MOS transistors and a second differential pair using third and fourth MOS transistors; A differential amplifier comprising a folded cascode circuit capable of outputting a differential output of the first and a tail current supply circuit for supplying a tail current to the first differential pair,
A current mirror circuit is formed together with the MOS transistors constituting the folded cascode circuit, and the diode-connected mirror source MOS transistor serving as the mirror source in the current mirror circuit is connected between the positive power supply voltage and the negative power supply voltage. In addition to the mirror source resistor and the mirror source constant current source, the mirror source resistor, the mirror source MOS transistor, and the mirror source constant current source are connected in series from the positive power supply voltage side. While provided
A resistance control resistor having one end connected to a positive power supply voltage is provided, and the other end of the resistance control resistor and a connection point between the mirror source resistor and the mirror source MOS transistor are connected to each other. A differential amplifier, comprising: a resistance control MOS transistor which is connected in series between the second differential pair and is controlled to operate in accordance with the operation of the second differential pair.
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Citations (6)
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|---|---|---|---|---|
| US4555673A (en) * | 1984-04-19 | 1985-11-26 | Signetics Corporation | Differential amplifier with rail-to-rail input capability and controlled transconductance |
| JPH08237051A (en) * | 1994-12-21 | 1996-09-13 | Sgs Thomson Microelectron Sa | Common-mode rail to rail amplifier with fixed mutual conductance |
| JP2005124173A (en) * | 2003-10-13 | 2005-05-12 | Samsung Electronics Co Ltd | Class ab rail-to-rail processing amplifier |
| JP2006279703A (en) * | 2005-03-30 | 2006-10-12 | Matsushita Electric Ind Co Ltd | Variable-gain amplifier, mixer using the same and quadrature modulator |
| JP2008141302A (en) * | 2006-11-30 | 2008-06-19 | Rohm Co Ltd | Amplifier circuit, liquid crystal driver, semiconductor device, and display device |
| JP2011150561A (en) * | 2010-01-22 | 2011-08-04 | Rohm Co Ltd | Semiconductor integrated circuit, differential amplifier using the same, and buffer amplifier |
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4555673A (en) * | 1984-04-19 | 1985-11-26 | Signetics Corporation | Differential amplifier with rail-to-rail input capability and controlled transconductance |
| JPH08237051A (en) * | 1994-12-21 | 1996-09-13 | Sgs Thomson Microelectron Sa | Common-mode rail to rail amplifier with fixed mutual conductance |
| JP2005124173A (en) * | 2003-10-13 | 2005-05-12 | Samsung Electronics Co Ltd | Class ab rail-to-rail processing amplifier |
| JP2006279703A (en) * | 2005-03-30 | 2006-10-12 | Matsushita Electric Ind Co Ltd | Variable-gain amplifier, mixer using the same and quadrature modulator |
| JP2008141302A (en) * | 2006-11-30 | 2008-06-19 | Rohm Co Ltd | Amplifier circuit, liquid crystal driver, semiconductor device, and display device |
| JP2011150561A (en) * | 2010-01-22 | 2011-08-04 | Rohm Co Ltd | Semiconductor integrated circuit, differential amplifier using the same, and buffer amplifier |
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