JP2017502498A - 自己整合された浮遊ゲートおよび制御ゲートを有するメモリ構造体および関連する方法 - Google Patents
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Abstract
少なくとも実質的に整合された浮遊ゲートおよび制御ゲートを有するメモリ構造体。そのようなメモリ構造体は、第１の絶縁体層と第２の絶縁体層との間に配置された制御ゲート材料と、第１の絶縁体層と第２の絶縁体層との間に配置され、少なくとも実質的に制御ゲート材料と整合された浮遊ゲート材料と、ポリ間誘電体（ＩＰＤ）層が制御ゲート材料を浮遊ゲート材料から電気的に絶縁するように、制御ゲート材料と浮遊ゲート材料との間に配置されたＩＰＤ層とを備え得、浮遊ゲート材料は、金属領域を有する。
Description
メモリ構造体は、データストレージを様々な電子デバイスに提供する集積回路である。メモリとしては、電源供給されない場合に格納情報を失う揮発性メモリ構造体（例えば、ＲＡＭ、ランダムアクセスメモリ）、および電源供給されない場合でも格納情報を保持する不揮発性メモリ構造体が挙げられ得る。そのような不揮発性メモリの一例は、フラッシュメモリである。不揮発性フラッシュメモリは様々な携帯式デバイスにおいて用いられ得、物理的な転送中に電力が提供されない場合に、ある電子デバイスから別の電子デバイスへとデータを転送するときに用いるのに有益であり得る。
図示の目的で以下の詳細な説明は、多くの具体的な事柄を含むが、当業者は以下の詳細に対する多くの変形および変更を行うことができ、これらが本明細書に含まれるものとみなされることを理解するであろう。
従って、以下の複数の実施形態は、記載される任意の請求項に対する一般性を失うことなく、またこれに限定を課することなく記載されている。また、本明細書において用いられる用語は、特定の実施形態を説明する目的のためのものであり、限定を意図するものではないことを理解されたい。別途規定されない限り、本明細書において用いられる全ての技術的および科学的用語は、本開示が属する当技術分野の当業者により一般に理解されるのと同一の意味を有する。
本明細書および添付の特許請求の範囲において用いられるように、単数形の「ａ（１つの）」、「ａｎ（１つの）」および「ｔｈｅ（その）」は、文脈が明確にそうでないことを明記しない限り、複数形への言及を含む。従って例えば、「１つの層」に言及する場合、そのような複数の層を含む。
本開示において、「備える」、「備えている」、「含む」、および「有する」等は、米国特許法におけるそれらに基づく意味を有し得、「含む」、「含んでいる」等の意味を有し得、一般に制限のない用語として解釈される。「からなっている」、「からなる」という用語は排他的な用語であり、そのような用語に関して具体的に列挙されたコンポーネント、構造体、段階等、ならびに米国特許法に準拠するもののみを含む。「本質的に〜からなっている」または「本質的に〜からなる」は一般に、米国特許法が基づく意味を有する。具体的には、そのような用語は一般に、追加の項目、材料、構成要素、段階または要素を含むことを可能にする例外である排他的な用語であり、関連して用いられる項目の基本的および新規な特性または機能に実質的に影響しない。例えば、合成物中に存在するが、合成物の性質または特性に影響しない微量元素は、たとえそのような用語の後の項目の一覧に明示的に列挙されていなくとも、「本質的に〜からなる」という文言の下で存在する場合には許容される。「備える」または「含む」のような制限のない用語を用いる場合、明示的に述べられているときと同様に「本質的に〜からなる」という文言および「からなる」という文言にも直接のサポートが与えられるべきであることを理解されたい。
本明細書および特許請求の範囲における「第１」、「第２」、「第３」および「第４」等の用語は、もしあれば、類似の要素を区別するために用いられるが、必ずしも特定のシーケンシャルまたは経時的な順序を説明するものではない。そのように用いられる用語は適切な状況において相互に交換可能であり、従って本明細書において説明される実施形態は、例えば本明細書に図示され、または違うように説明されたもの以外のシーケンスで動作することができることを理解されたい。同様に、方法が、一連の段階を備えるものとして本明細書において説明される場合、本明細書において提示される複数のそのような段階の順序は、必ずしも、そのような複数の段階が実行され得る唯一の順序なのではなく、述べられた複数の段階のあるものは場合によっては省略され得、および／または、本明細書において説明されない特定の他の複数の段階が場合によっては当該方法に追加され得る。
本明細書および特許請求の範囲における「左」、「右、」、「前面」、「背面」、「上部」、「底部」、「上方」、「下」等の用語は、もしある場合、説明の目的で用いられ、必ずしも恒久的な相対的位置を説明するものではない。そのように用いられる用語は適切な状況において相互に交換可能であり、従って本明細書において記載される実施形態は、例えば本明細書に図示され、または違うように記載されたもの以外の向きで動作することができることを理解されたい。本明細書において用いられる「結合された」という用語は、電気的もしくは非電気的に、直接的または間接的に接続されているものと定義される。互いに「隣接」するものとして本明細書において説明される複数の物体は、その文言が用いられる文脈に応じて、互いに物理的に接触するか、互いに近接しているか、または、互いに同一の一般的領域または区域にあるか、であり得る。本明細書で「一実施形態において」または「一態様において」という文言が現れても、その全てが同一の実施形態または態様を必ずしも指すわけではない。
本明細書で使用されるように、「実質的に」という用語は、動作、特性、属性、状態、構造、項目もしくは結果の範囲もしくは程度が完全であるか、またはほぼ完全であることを指す。例えば、「実質的に」包含される物体は、物体が完全に包含されているか、またはほぼ完全に包含されているかのいずれかを意味し得る。絶対的に完全なものからの丁度許容できる程度の偏差は、いくつかの場合に特定の状況に依存することがある。しかし、一般的に言うならば、完全さに近ければ、絶対的および全体としての完全さが得られたのと同一の全体として結果を有することになるであろう。「実質的に」を用いる場合、動作、特性、属性、状態、構造体、項目または結果を完全またはほぼ完全に欠いていることを指す否定的な含意で用いられるときに同様に適用される。例えば、「実質的に」粒子を含まない合成物は、粒子を完全に欠くか、または粒子をほぼ完全に欠き、完全に粒子を欠いた場合と効果が同一であるかのいずれかであろう。換言すれば、ある成分または元素を「実質的に」含まない合成物は、測定可能な効果がない限り、実際にはそのような項目を含み得る。
本明細書において用いられるように、「約」という用語は、所与の値が終点よりも「少し大きい」か、または「少し小さい」ことがあることを規定することにより、数値範囲の終点に柔軟性を提供するべく用いられる。
本明細書において用いられるように、複数の項目、構造的要素、混合物の元素、および／または材料は、利便性のために共通の一覧において提示され得る。しかし、これらの一覧は、一覧の各部材が別個の一意な部材として個別に識別されるのと同様に解釈されたい。従って、そのような一覧の個別の部材は、共通の群における表示のみに基づいて、相反する指示のない限り、同一の一覧のその他の部材の事実上の均等物として解釈されるべきではない。
濃度、量および他の数値データは、本明細書において範囲形式で表され、または提示されることがある。そのような範囲形式は、利便性および簡潔さのために専ら用いられ、従って範囲の限界として明示的に列挙された数値を含むだけではなく、各数値およびサブレンジが明示的に列挙される場合と同様に当該範囲内に包含される個々の数値またはサブレンジを全て含むものとして柔軟に解釈されるべきであることを理解されたい。例示として、「約１〜約５」の数値範囲は、明示的に列挙された値の約１〜約５のみならず、示された範囲内の個々の値およびサブレンジも含むものと解釈されるべきである。従って、この数値範囲には２、３および４のような個々の値、ならびに１〜３、２〜４および３〜５等のサブレンジ、ならびに１、２、３、４および５が個々に含まれる。
これと同一の原理は、１つの数値のみを最小値または最大値として列挙する範囲に適用される。更に、そのような解釈は、説明される範囲または特性の広さに関係なく適用されるべきである。
本明細書の全体を通して「例」を参照する場合、当該例に関して説明された特定の特徴、構造体または特性が少なくとも一実施形態に含まれることを意味する。従って、本明細書全体を通して様々な箇所で「一例において」の文言が現れても、その全てが必ずしも同一の実施形態を参照するわけではない。
［例示的な実施形態］ 技術的な実施形態の初期的な概略が以下に提供され、次に、特定の技術的な実施形態が更に詳細に説明される。この初期的な要約は、読者が本技術をより迅速に理解するのに役立つことを意図するが、本技術の重要または本質的な特徴を識別することを意図せず、特許請求される主題の範囲を限定することを意図しない。
一般に３次元ＮＡＮＤメモリは、浮遊ゲートトランジスタを含む複数のメモリセルを含む。本３次元ＮＡＮＤメモリセルは、中央のセルピラーの周囲に３次元で配置された複数のＮＡＮＤメモリ構造体を含み得る。一般にメモリ構造体は、トンネル誘電体層と呼ばれる薄い誘電体層により支持半導体基板から電気的に絶縁された浮遊ゲートを含み得る。導電性材料（制御ゲート）は、浮遊ゲートに隣接して配置され、ポリ間誘電体（ＩＰＤ）層により浮遊ゲートから電気的に絶縁されている。ポリ間誘電体は重層構造であり得、いくつかの態様において酸化ケイ素の２つの層の間に挟まれた窒化ケイ素層を含み得る。一般に浮遊ゲートは、電荷の蓄電素子として機能する導電性材料から構成される。この蓄電素子は、それが関連する特定のトランジスタのメモリ状態を規定する。浮遊ゲートは、周囲の導電性材料から電気的に絶縁されており、従ってその中に蓄えられた電荷は、デバイスへの電力が途絶えた場合でも残る。
ＮＡＮＤメモリ構造体の製造において生じ得る１つの問題は、浮遊ゲートを制御ゲートに対して整合することに関する。これらのゲートの間における不整合は、デバイスの性能および信頼性に悪い影響を与え得る。ＮＡＮＤメモリ構造体のサイズが小さくなると、浮遊ゲートと制御ゲートとの間の整合は、より困難となり得る。従って、浮遊ゲートの制御ゲートとの自己整合により、デバイスの性能および信頼性を増大させることができ、多くの場合にメモリデバイスの小さくなったサイズによりスケールダウンされ得る。
従って、図１に示される一態様において、少なくとも実質的に整合された浮遊ゲートおよび制御ゲートを有するメモリ構造体１０２が提供される。メモリ構造体は、第１の絶縁層１０８と第２の絶縁層１１０との間に配置された制御ゲート１０４および浮遊ゲート材料１０６を含む。浮遊ゲート１０６は、制御ゲート１０４と整合されるか、または少なくとも実質的に整合されている。金属領域１１２は、制御ゲート１０４と浮遊ゲート１０６との間に配置されている。ポリ間誘電体（ＩＰＤ）層１１４は、ＩＰＤ層１１４が制御ゲート１０４を浮遊ゲート１０６から電気的に絶縁するように、浮遊ゲート１０６と制御ゲート１０４との間に配置されている。更に、金属領域１１２は、ＩＰＤ層１１４と浮遊ゲート１０６との間に配置されている。トンネル誘電体１１６は、制御ゲート１０４の反対側の浮遊ゲート１０６に形成され得る。浮遊ゲート１０６は、第１の絶縁層１０８および第２の絶縁層１１０の面に沿って制御ゲート１０４と整合される。浮遊ゲート１０６が形成されるときには、関連する制御ゲート１０４の高さに自己整合され、従ってゲートの結合を制御するように浮遊ゲートを大きくする。
そのようなメモリ構造体は、単一のＮＡＮＤデバイスとして用いられ得、あるいはメモリ構造体は、複数のそのような構造体を含むデバイスに組み込まれ得る。更に、本明細書において説明される特定のアーキテクチャレイアウトは、限定的なものとみなされるべきではなく、他の複数のアーキテクチャが複数のそのようなメモリ構造体をデバイスに集積するために企図されることを理解されたい。
例えば図２に示される一態様において、少なくとも実質的に整合された浮遊ゲートおよび制御ゲートを有する３次元ＮＡＮＤメモリ構造体２０２が提供される。そのようなメモリ構造体は、セレクトゲートソース（ＳＧＳ）領域２１０の上に配置された導電材料２０６および絶縁材料２０８の交互層を有するセルスタック基板２０４を含み得る。いくつかの態様において、ＳＧＳ領域は、エッチング停止層２１２と追加の絶縁層２１４との間に配置される。セルピラー２１６は、複数の交互層２０６、２０８に対して実質的に鉛直な向きでセルスタック基板２０４内に配置され得る。セルピラーは、ＳＧＳ領域２１０を貫通して下にあるソース層２１８へと延在する。複数のＮＡＮＤメモリ構造体２２０は、セルピラー２１６の周囲に３次元構成で配置される。複数のＮＡＮＤメモリ構造体２２０は、セルスタック基板２０４の導電性材料層２０６と整合される。一態様において導電性材料層２０６は、制御ゲート材料として機能し得るが、他の態様において別個の制御ゲート材料が導電性材料層とＮＡＮＤメモリ構造体との間に配置され得る。別の態様において、複数のメモリ構造体は、セルピラーの周囲に列状に配置され得る。
トンネル誘電体材料２２２は、セルスタック基板２０４とセルピラー２１６との間に配置され、従って複数のＮＡＮＤメモリ構造体２２０をセルピラー２１６から互いに電気的に絶縁し得る。各ＮＡＮＤメモリ構造体は、複数の絶縁材料層２０８の間に配置された浮遊ゲート２２４を含み、導電性材料層２０６（すなわち、制御ゲート）と整合される。浮遊ゲート２２４および制御ゲートまたは導電性材料層２０６は、絶縁材料層２０８の縁部に沿って整合される。ポリ間誘電体（ＩＰＤ）層２２８は、ＩＰＤ層２２８が導電性材料層２０６を浮遊ゲート２２４から電気的に絶縁するように、浮遊ゲート２２４と導電性材料層２０６との間に配置されている。金属層２２６は、ＩＰＤ層２２８と浮遊ゲート材料２２４との間に配置される。
浮遊ゲートに金属を含むことにより、劣化のリスクを冒すことなくゲートサイズの顕著な低減を可能にすることが発見された。一態様において、浮遊ゲートは、最大で約７０％低減され得る。別の態様において、浮遊ゲートのサイズは、約３０〜約６０％に低減され得る。測定の観点から、いくつかの態様において浮遊ゲートは、約１０ｎｍ〜約３ｎｍに低減され得る。更なる態様において、浮遊ゲートは、約３ｎｍ〜約５ｎｍのサイズを有し得る。各サイズは、金属を浮遊ゲートに含むことにより劣化の著しいリスクを冒すことなく実現され得る。一態様において、浮遊ゲートにおける金属の量は、少なくとも１ｎｍの層になり得る。別の態様において、浮遊ゲートは、約１ｎｍ〜約３ｎｍの層になり得る。別の態様において、金属層はナノドットであってもよい。
別の態様において、整合された浮遊ゲートおよび制御ゲートを有するメモリ構造体を製造する方法が提供される。図３に示されるように、そのような方法は、第１の絶縁体層と第２の絶縁体層との間に配置された制御ゲート材料を含む基板を提供する段階３０２と、浮遊ゲート凹部を制御ゲート材料の露出面へとエッチングする段階３０４と、制御ゲート材料に沿い、第１の絶縁体層および第２の絶縁体層に沿った浮遊ゲート凹部にポリ間誘電体（ＩＰＤ）層を形成する段階３０６とを備え得る。本方法は、金属材料を浮遊ゲート凹部におけるＩＰＤ層上に堆積させる段階３０８と、金属材料の一部を浮遊ゲート凹部からエッチングして、第１の絶縁体層および第２の絶縁体層に沿ってＩＰＤ層の複数の部分を露出させる段階３１０と、ＩＰＤ層を第１の絶縁体層および第２の絶縁体層からエッチングして、第１の絶縁体層および第２の絶縁体層を露出させる段階３１２と、浮遊ゲート材料を浮遊ゲート凹部へと堆積させる段階３１４とを更に備え得、金属材料は、制御ゲートに沿ってＩＰＤ層のエッチングをマスキングする。
別の態様において、図４Ａに示されるように、メモリ構造体４０２は、製造されるプロセスで示されている。メモリ構造体４０２は、第１の絶縁体層４０６と第２の絶縁体層４０８との間に配置された制御ゲート材料４０４を含み得る。浮遊ゲート凹部４１０は、第１の絶縁体層４０６と第２の絶縁体層４０８との間の制御ゲート材料４０４へとエッチングされる。浮遊ゲート凹部４１０を形成するべく用いられるエッチングプロセスは、複数の絶縁体層の間から制御ゲート材料４０４を選択的にエッチングすることができる任意の既知の技術であるが、一方で絶縁体層の縁部４１２を少なくとも実質的に未処理のままにし得ることに留意されたい。そのような複数の技術が周知であり、それらの非限定的な例としては、緩衝酸化物エッチングまたはデキャップエッチング用のＨＦ、そしてその後に続く水酸化テトラメチルアンモニウム（ＴＭＡＨ）またはＮＨ４ＯＨ、蒸気ＨＦ／蒸気ＮＨ３等が挙げられる。
図４Ｂは、浮遊ゲート凹部４１０の露出面に沿って形成されたポリ間誘電体（ＩＰＤ）層４１４を示す。また、いくつかの態様においてＩＰＤ層４１４は、浮遊ゲート凹部４１０が形成される基板４１６（例えば、セルピラートレンチ）の側壁に沿って形成される。ＩＰＤ層は、そのような材料に有用な任意の既知の材料から製造され得る。一態様において、ＩＰＤ層は、酸化ケイ素の２つの層の間に配置された窒化ケイ素層から構成された重層構造であり得る。この３層は、当技術分野において「ＯＮＯ」または「酸化物―窒化物―酸化物」の層として既知である。ＩＰＤ層４１４は、制御ゲート材料４０４から浮遊ゲート凹部４１０へと後で堆積された複数の材料を電気的に絶縁するように配置されることに留意されたい。
金属材料４１８は、図４Ｃに示される浮遊ゲート凹部４１０におけるＩＰＤ層４１４の上に堆積された状態で示される。金属材料は、示されるように浮遊ゲート凹部４１０を完全に充填するように堆積され得、または金属材料は、ＩＰＤ層上に特定の厚さで堆積され得る。金属材料は、ＮＡＮＤメモリセルもしくは構造体を製造もしくは用いるときに有益な特性を有する任意の金属材料であり得る。一態様において、金属層は窒化金属であり得る。別の態様において、金属層材料の非限定的な例としては、ＴｉＮ、ＴｉＣＮ、ＴａＮ、ＴｉＳｉＮ、ＷＳｉｘ、ルチン、ＲｕＯｘ、ＴａＳｉＮ、ＴａＣＯＮ、ＴｉＣＯＮ、ＷＸＮＸ等が挙げられ、それらの適切な組み合わせを含み得る。なおも別の態様において、金属層はＴｉＮであり得る。金属層の厚さは、デバイスのアーキテクチャに応じて変わり得るが、一態様において、金属層は約１ｎｍ〜約６ｎｍの厚さを有し得る。別の態様において、金属材料は、制御ゲート材料４０４の厚さの約１５％〜約７０％の厚さを有し得る。更に、金属材料は、化学蒸着、物理蒸着、原子層蒸着等を含むがこれらに限定されない任意の既知の技術により形成され得る。
次に金属材料４１８の一部は、図４Ｄに示されるように、第１の絶縁体層４０６および第２の絶縁体層４０８に沿ったＩＰＤ層４１４の複数の部分を露出するべく、浮遊ゲート凹部４１０から除去される。金属材料は、金属材料を選択的に除去することができる任意のプロセスにより除去され得る。そのようなプロセスの非限定的な例としては、ＮＨ４ＯＨ／Ｈ２Ｏ２、ＮＨ４ＯＨ／Ｏ３、熱燐酸、ＨＦ／Ｏ３、ＨＦ／Ｈ２Ｏ２、ＨＦ蒸気、ＮＨ３蒸気、Ｈ２ＳＯ４／Ｈ２Ｏ２、ＨＦ／ＨＮＯ３等が挙げられ、それらの適切な組み合わせを含む。具体的な一態様において、金属材料の一部をエッチングする段階は、ＮＨ４ＯＨ／Ｈ２Ｏ２混合物を含む金属材料をエッチングする段階を更に有する。一態様において、金属材料４１８は、ＩＰＤ層４１４の一部により、第１の絶縁体層４０６および第２の絶縁体層４０８の各々から分離される。
図４Ｅに示されるように、ＩＰＤ層４１４は、浮遊ゲート凹部４１０から金属材料４１８へと再びエッチングされて、第１の絶縁体層４０６および第２の絶縁体層４０８を露出する。この場合、金属領域４１８は、ＩＰＤ層が複数の絶縁体層の縁部４１２から選択的に除去されることを可能にしつつ、制御ゲート材料４０４と金属材料４１８との間にＩＰＤ層４１４を保持する、遮断材料として機能する。ＩＰＤ層は、選択的にＩＰＤ材料を除去しつつ、第１の絶縁層４０６および第２の絶縁層４０８の金属材料４１８および縁部４１２を少なくとも実質的に未処理のままにする任意の既知のプロセスを用いて、エッチングされ得る。そのようなエッチングプロセスの非限定的な例としては、フッ化水素、熱燐酸、ＨＦ／Ｏ３、ＨＦ／Ｈ２Ｏ２、ＨＦ蒸気、ＮＨ３蒸気、Ｈ２ＳＯ４／Ｈ２Ｏ２、ＨＦ／ＨＮＯ３等が挙げられ、それらの適切な組み合わせを含み得る。具体的な一態様において、ＩＰＤ層は、フッ化水素を含む第１の絶縁体層および第２の絶縁体層からエッチングされる。
ＩＰＤ層４１４の隣接領域をエッチングした後、浮遊ゲート凹部は、浮遊ゲート４２０を形成するべく浮遊ゲート材料で充填され得る。浮遊ゲート４２０は、絶縁体層の露出された縁部４１２により、製造中に制御ゲート材料４０４に自己整合される。制御ゲート材料４０４および浮遊ゲート４２０の双方は、絶縁体層４０６、４０８の間の空間を充填し、縁部４１２に沿って整合され、従って良好な結合比を有する。そのような増大した結合により、メモリ構造体のアーキテクチャは、減少またはより小さい正確な整合を有するデバイスと比較して小さくなることを可能にする。複数のメモリ構造体がメモリセル構造体に組み込まれる複数の態様において、各メモリ構造体における制御ゲートおよび浮遊ゲートの効果的な整合により、メモリセルデバイスのサイズを大幅に低減し得る。浮遊ゲート材料は浮遊ゲートを作製するのに有用な任意の材料であり得ることに留意されたい。具体的な一態様において、浮遊ゲート材料はポリシリコンであり得る。
図４Ｅに示されるように、一態様において制御ゲート材料４０４はＩＰＤ層４１４と直接接触し、ＩＰＤ層４１４は金属材料４１８と直接接触し、金属材料４１８は浮遊ゲート４２０と直接接触する。更に、更なる態様において浮遊ゲート４２０は、ＩＰＤ層４１４と直接接触する。別の態様において、浮遊ゲート４２０は、第１の絶縁体層４０６および第２の絶縁体層４０８の各々と直接接触する。更に、一態様において浮遊ゲート４２０および制御ゲート材料４０４は、第１の絶縁体層４０６および第２の絶縁体層４０８の境界により形成された平面に沿って少なくとも実質的に整合される。
様々なエッチング技術は、エッチングされるべき材料の性質および所与のエッチングプロセスにおいて用いられる任意のエッチング停止の性質に応じて用いられ得る。一般に、様々なウェットおよびドライクリーニングの方法が、当技術分野において既知である。いくつかの例示的な態様において、従来のウェットＤＨＦ（希フッ酸）エッチングまたはクリーニングエッチングプロセスが用いられ得る。他の態様において、は、日本の東京エレクトロン株式会社（ＴＥＬ）から入手可能なＣｅｒｔａｓマシーンを用いる選択的な酸化膜エッチングを対象とするプラズマを含まないガス化学エッチングシステム、またはカリフォルニア州サンタクララ市のアプライドマテリアルズの機械を用い、ＨＦ＋ＮＨ３蒸気／ＨＦ＋ＮＨ３プラズマを用いるＳｉＣｏＮｉエッチングプロセス等、ドライエッチングまたはクリーニングプロセスが用いられ得るが、これらに限定されない。具体的な一態様において、所与の材料は、Ｃｅｒｔａｓマシーンを用いて、１０℃から１００℃の温度で０．１％〜１０％のＴＭＡＨ（水酸化テトラメチルアンモニウム）を用いてエッチングされ得る。１つの例示的なケミストリとしては、１０％より小さいＴＭＡＨ、２％より小さい非イオン界面活性剤、８〜１０の範囲のｐＨ緩衝剤、ならびに任意選択のキレート剤および／または錯化剤が挙げられる。
例えばＴｉＮ金属層の場合、ＳＣＩのケミストリが有用であり得る。ＳＣＩケミストリは周知であり、多くの場合、ＮＨ４ＯＨ、Ｈ２Ｏ２、および脱イオン水の溶液を含む。１つの例示的なケミストリとしては、７０℃、１：１：５の比率で２８％のＮＨ４ＯＨ、３０％のＨ２Ｏ２、および脱イオン水が挙げられる。別の態様において、ＡＰＭエッチングが使用され得る。ＡＰＭの組成は、０．２：１．０ｗｔ％とも表され得る。それは、０．２ｗｔ％のＮＨ４ＯＨおよび１．０ｗｔ％Ｈ２Ｏ２であり、残余のものは脱イオン水で構成されている。金属層のエッチングは、金属層に選択的であり、従って浮遊ゲート凹部におけるＩＰＤ層を露出させることに留意されたい。別の選択肢はピラニア溶液であり、通常Ｈ２Ｏ２（１部）およびＨ２ＳＯ４（１０部）で構成され、１２０℃で実行される。別の態様において、ピラニア溶液はＴｉＮもエッチングする。
別の態様において、図５に示されるように、メモリセルと呼ばれることもあり、整合された浮遊ゲートおよび制御ゲートを有する３次元ＮＡＮＤメモリ構造体またはデバイスを製造する方法が、提供される。そのような方法は、セレクトゲートソース領域上に配置された導電材料および絶縁材料の複数の交互層を有するセルスタック基板へとセルピラートレンチをエッチングする段階５０２と、導電性材料の複数の層と整合されたセルピラートレンチの複数の側壁へと複数の浮遊ゲート凹部をエッチングして、各浮遊ゲート凹部における制御ゲートを露出させる段階５０４と、制御ゲート材料および複数の絶縁材料層に沿って凹む複数の浮遊ゲートにポリ間誘電体（ＩＰＤ）層を形成する段階５０６と、金属窒化物材料を複数の浮遊ゲート凹部におけるＩＰＤ層上に堆積させる段階５０８とを備え得る。本方法は、複数の浮遊ゲート凹部から金属窒化物材料の一部をエッチングして、複数の絶縁材料層に沿ったＩＰＤ層の複数の部分を露出させる段階５１０と、複数の浮遊ゲート凹部からＩＰＤ層をエッチングして、各浮遊ゲート凹部における複数の絶縁材料層を露出させる段階５１２と、浮遊ゲート材料を複数の浮遊ゲート凹部の各々へと堆積させる段階５１４とを更に備え得、金属窒化物材料は、複数の制御ゲートに沿ってＩＰＤ層のエッチングをマスキングする。
説明されたように、トンネル誘電体は次に、トレンチの複数の側壁に沿って形成され得る。トンネル誘電体は周知であり、トンネル誘電体として機能する任意の絶縁材料であり得る。非限定的な例としては、ＳｉＯ２、ＳｉＯＮ等の酸化物および窒化物が挙げられ得る。一態様において、トンネル誘電体は、金属材料上での均一な成長を可能にするように処理された酸化物であり得る。具体的な一態様において、トンネル誘電体は、インサイチュ（ｉｎ ｓｉｔｕ）水蒸気生成（ＩＳＳＧ）により酸化されたＤＥＰポリライナ（３ＯＡ）であり得る。トンネル誘電体を形成した後、ライナ層はトンネル誘電体上に形成され得、セルピラートレンチの底部は、ライナ層およびトンネル誘電体を貫通してパンチエッチングされてソース層を露出させ得る。次にセルピラーは、図２に示されるセルピラートレンチへと堆積され、従ってセルピラートレンチを充填し得る。非限定的な一態様において、セルピラーはポリシリコン材料であり得る。
もたらされるデバイスは、様々な特性の改善を示し得、これは少なくとも部分的に金属層／浮遊ゲート合成材料の存在、または浮遊ゲートと制御ゲートとの間の整合における精度の向上に基づき得る。例えば、金属を追加することにより、浮遊ゲートにおけるポリシリコンを低減し、またはこれが劣化するのを防止し得る。これは、特にポリシリコンの浮遊ゲートが６ｎｍ未満の場合に生じ得る。更に、金属が存在することの利益は、ポリシリコンゲートがより小さくなると、増大する。更に、制御ゲートと浮遊ゲートを整合する精度の向上により、プログラムスロープを約１００ｍＶ〜約２００ｍＶ向上させることができる。
一例において、少なくとも実質的に整合された複数の浮遊ゲートおよび複数の制御ゲートを備えるメモリ構造体は、第１の絶縁体層と第２の絶縁体層との間に配置された制御ゲート材料と、第１の絶縁体層と第２の絶縁体層との間に配置され、少なくとも実質的に制御ゲート材料と整合された浮遊ゲート材料と、ポリ間誘電体（ＩＰＤ）層が制御ゲート材料を浮遊ゲート材料から電気的に絶縁するように、制御ゲート材料と浮遊ゲート材料との間に配置されたＩＰＤ層とを備え得、浮遊ゲート材料は、金属領域を有する。
一例において、金属領域は、浮遊ゲート材料とＩＰＤ層との間に配置される。
一例において、金属領域は、ＩＰＤ層の一部により、第１の絶縁体層および第２の絶縁体層の各々から分離される。
一例において、制御ゲート材料は、ＩＰＤ層と直接接触し、ＩＰＤ層は、金属領域に直接接触し、金属領域は、浮遊ゲート材料と直接接触する。一例において、浮遊ゲート材料は、ＩＰＤ層と直接接触する。
一例において、浮遊ゲート材料は、第１の絶縁体層および第２の絶縁体層の各々と直接接触する。
一例において、浮遊ゲート材料および制御ゲート材料は、第１の絶縁体層および第２の絶縁体層の複数の境界により形成された複数の平面に沿って少なくとも実質的に整合される。
一例において、金属材料は、ＴｉＮ、ＴｉＣＮ、ＴａＮ、ＴｉＳｉＮ、ＷＳｉｘ、ルチン、ＲｕＯｘ、ＴａＳｉＮ、ＴａＣＯＮ、ＴｉＣＯＮ、およびこれらの複数の組み合わせからなる群から選択される材料を含む。一例において、金属材料は、ＴｉＮを含む。一例において、金属材料は、本質的にＴｉＮからなる。一例において、金属領域は、約１ｎｍ〜約６ｎｍの厚さを有する。
一例において、金属領域は、制御ゲート材料の厚さの約１５％〜約３０％の厚さを有し得る。
一例において、少なくとも実質的に整合された複数の浮遊ゲートおよび複数の制御ゲートを備える３次元ＮＡＮＤメモリは、セレクトゲートソース領域上に配置された導体材料および絶縁体材料の複数の交互層を有するセルスタック基板と、複数の交互層に対して実質的に鉛直の向きでセルスタック基板内に配置されたセルピラーと、セルピラーの周囲に３次元構成で配置された、本明細書に列挙される複数のメモリ構造体とを備え得、複数のメモリ構造体は、複数の導体材料層と整合されて、電気的に結合される。
一例において、複数のメモリ構造体は、セルピラーの周囲に列状に配置されている。一例において、複数の浮遊ゲートは、約３ｎｍ〜約１０ｎｍの範囲のサイズである。
一例において、整合された複数の浮遊ゲートおよび複数の制御ゲートを有するメモリ構造体を製造する方法は、第１の絶縁体層と第２の絶縁体層との間に配置された制御ゲート材料を含む基板を提供する段階と、制御ゲート材料の露出面へと浮遊ゲート凹部をエッチングする段階と、制御ゲート材料、ならびに第１の絶縁体層および第２の絶縁体層に沿った浮遊ゲート凹部にポリ間誘電体（ＩＰＤ）層を形成する段階と、浮遊ゲート凹部におけるＩＰＤ層上に金属材料を堆積させる段階と、浮遊ゲート凹部から金属材料の一部をエッチングして、第１の絶縁体層および第２の絶縁体層に沿ってＩＰＤ層の複数の部分を露出させる段階と、第１の絶縁体層および第２の絶縁体層からＩＰＤ層をエッチングして、第１の絶縁体層および第２の絶縁体層を露出させる段階と、浮遊ゲート材料を浮遊ゲート凹部へと堆積させる段階とを備え得、複数の金属材料は、制御ゲートに沿ってＩＰＤ層のエッチングをマスキングする。
一例において、浮遊ゲート凹部におけるＩＰＤ層上に金属材料を堆積させる段階は、金属材料を用いて浮遊ゲート凹部の全てを少なくとも実質的に充填する段階を更に有する。
一例において、金属材料の一部をエッチングする段階は、ＮＨ４ＯＨ／Ｈ２Ｏ２、ＮＨ４ＯＨ／Ｏ３、熱燐酸、ＨＦ／Ｏ３、ＨＦ／Ｈ２Ｏ２、ＨＦ蒸気、ＮＨ３蒸気、Ｈ２ＳＯ４／Ｈ２Ｏ２、またはＨＦ／ＨＮＯ３からなる群から選択されるエッチャントを用いて金属材料をエッチングする段階を更に有する。
一例において、金属材料の一部をエッチングする段階は、ＮＨ４ＯＨ／Ｈ２Ｏ２混合物を含む金属材料をエッチングする段階を更に有する。
一例において、第１の絶縁体層および第２の絶縁体層からＩＰＤ層をエッチングする段階は、フッ化水素、熱燐酸、ＨＦ／Ｏ３、ＨＦ／Ｈ２Ｏ２、ＨＦ蒸気、ＮＨ３蒸気、Ｈ２ＳＯ４／Ｈ２Ｏ２またはＨＦ／ＨＮＯ３からなる群から選択される技術を用いてエッチングする段階を更に有する。
一例において、第１の絶縁体層および第２の絶縁体層からＩＰＤ層をエッチングする段階は、フッ化水素を用いてエッチングする段階を更に有する。
一例において、金属材料は、ＴｉＮ、ＴｉＣＮ、ＴａＮ、ＴｉＳｉＮ、ＷＳｉｘ、ルチン、ＲｕＯｘ、ＴａＳｉＮ、ＴａＣＯＮ、ＴｉＣＯＮ、およびこれらの複数の組み合わせからなる群から選択される材料を含む。一例において、金属材料は、ＴｉＮを含む。
一例において、金属材料は、約１ｎｍ〜約６ｎｍの厚さを有する。一例において、金属材料は、制御ゲート材料の厚さの約１５％〜約３０％の厚さを有し得る。
一例において、整合された複数の浮遊ゲートおよび複数の制御ゲートを有する３次元ＮＡＮＤメモリセルまたはデバイスを製造する方法は、セレクトソースゲート領域上に配置された導電材料と絶縁材料の複数の交互層を有するセルスタック基板へとセルピラートレンチをエッチングする段階と、導電性材料の複数の層と整合されたセルピラートレンチの複数の側壁へと複数の浮遊ゲート凹部をエッチングして、各浮遊ゲート凹部における制御ゲートを露出させる段階と、制御ゲート材料および絶縁材料層に沿って凹む複数の浮遊ゲートにポリ間誘電体（ＩＰＤ）層を形成する段階と、複数の浮遊ゲート凹部におけるＩＰＤ層上に金属材料を堆積させる段階と、複数の浮遊ゲート凹部から金属材料の一部をエッチングして、複数の絶縁材料層に沿ってＩＰＤ層の複数の部分を露出させる段階と、複数の浮遊ゲート凹部からＩＰＤ層をエッチングして、各浮遊ゲート凹部における複数の絶縁材料層を露出させる段階と、複数の浮遊ゲート凹部の各々へと浮遊ゲート材料を堆積させる段階とを備え得、金属材料は、複数の制御ゲートに沿ってＩＰＤ層のエッチングをマスキングする。
一例において、複数の浮遊ゲート凹部におけるＩＰＤ層上に金属材料を堆積させる段階は、複数の浮遊ゲート凹部の各々における金属材料を用いて浮遊ゲート凹部の全てを少なくとも実質的に充填する段階を更に有する。
一例において、金属材料の一部をエッチングする段階は、ＮＨ４ＯＨ／Ｈ２Ｏ２、ＮＨ４ＯＨ／Ｏ３、熱燐酸、ＨＦ／Ｏ３、ＨＦ／Ｈ２Ｏ２、ＨＦ蒸気、ＮＨ３蒸気、Ｈ２ＳＯ４／Ｈ２Ｏ２、またはＨＦ／ＨＮＯ３からなる群から選択されるエッチャントを用いて金属材料をエッチングする段階を更に有する。
一例において、金属材料の一部をエッチングする段階は、ＮＨ４ＯＨ／Ｈ２Ｏ２混合物を含む金属材料をエッチングする段階を更に有する。
一例において、第１の絶縁体層および第２の絶縁体層からＩＰＤ層をエッチングする段階は、フッ化水素、熱燐酸、ＨＦ／Ｏ３、ＨＦ／Ｈ２Ｏ２、ＨＦ蒸気、ＮＨ３蒸気、Ｈ２ＳＯ４／Ｈ２Ｏ２またはＨＦ／ＨＮＯ３からなる群から選択される技術を用いてエッチングする段階を更に有する。
一例において、複数の浮遊ゲート凹部におけるＩＰＤ層を形成する段階は、セルピラートレンチの複数の側壁に沿ってＩＰＤを形成する段階を更に有し、複数の浮遊ゲート凹部におけるＩＰＤ層上に金属材料を堆積させる段階は、セルピラートレンチの複数の側壁に沿って金属材料を堆積させる段階と、金属材料およびＩＰＤ層からエッチングした後、複数の浮遊ゲート凹部に浮遊ゲート材料を堆積させてセルピラートレンチの複数の側壁上に浮遊ゲート材料を堆積させる段階とを更に有する。
一例において、本明細書に列挙される方法は、セルピラートレンチの複数の側壁に沿ってトンネル誘電体層を形成する段階と、セルピラートレンチの複数の側壁に沿ったトンネル誘電体層上にライナ層を形成する段階と、ライナ層およびトンネル誘電体層を貫通してセルピラートレンチの底面側をパンチエッチングして、基板のソース層を露出させる段階と、ポリシリコン材料を用いてセルピラートレンチを充填して、セルピラーを形成する段階とを更に備える。
一例において、金属材料は、ＴｉＮ、ＴｉＣＮ、ＴａＮ、ＴｉＳｉＮ、ＷＳｉｘ、ルチン、ＲｕＯｘ、ＴａＳｉＮ、ＴａＣＯＮ、ＴｉＣＯＮ、およびこれらの複数の組み合わせからなる群から選択される材料を含む。一例において、金属材料は、ＴｉＮを含む。
前述の複数の例は、１または複数の特定の用途における特定の実施形態を例示的するが、本明細書において明瞭に表現される原理およびコンセプトを逸脱することなく、実装の形態、使用、および詳細における多数の修正が行われ得ることが、当業者には明らかであろう。従って、以下に記載される特許請求の範囲による以外に、限定は意図されない。
Claims (33)
- 少なくとも実質的に整合された複数の浮遊ゲートおよび複数の制御ゲートを備えるメモリ構造体であって、
第１の絶縁体層と第２の絶縁体層との間に配置された制御ゲート材料と、
前記第１の絶縁体層と前記第２の絶縁体層との間に配置され、少なくとも実質的に前記制御ゲート材料と整合された浮遊ゲート材料と、
ポリ間誘電体（ＩＰＤ）層が前記制御ゲート材料を前記浮遊ゲート材料から電気的に絶縁するように、前記制御ゲート材料と浮遊ゲート材料との間に配置された前記ＩＰＤ層とを備え、
前記浮遊ゲート材料は、金属領域を有する、メモリ構造体。 - 前記金属領域は、前記浮遊ゲート材料と前記ＩＰＤ層との間に配置される、請求項１に記載のメモリ構造体。
- 前記金属領域は、前記ＩＰＤ層の一部により、前記第１の絶縁体層および前記第２の絶縁体層の各々から分離される、請求項２に記載のメモリ構造体。
- 前記制御ゲート材料は、前記ＩＰＤ層と直接接触し、
前記ＩＰＤ層は、前記金属領域に直接接触し、
前記金属領域は、前記浮遊ゲート材料と直接接触する、請求項２または３に記載のメモリ構造体。 - 前記浮遊ゲート材料は、前記ＩＰＤ層と直接接触する、請求項４に記載のメモリ構造体。
- 前記浮遊ゲート材料は、前記第１の絶縁体層および前記第２の絶縁体層の各々と直接接触する、請求項１〜５のいずれか１項に記載のメモリ構造体。
- 前記浮遊ゲート材料および前記制御ゲート材料は、前記第１の絶縁体層および前記第２の絶縁体層の複数の境界により形成された複数の平面に沿って少なくとも実質的に整合される、請求項１〜６のいずれか１項に記載のメモリ構造体。
- 金属材料は、ＴｉＮ、ＴｉＣＮ、ＴａＮ、ＴｉＳｉＮ、ＷＳｉｘ、ルチン、ＲｕＯｘ、ＴａＳｉＮ、ＴａＣＯＮ、ＴｉＣＯＮ、およびこれらの複数の組み合わせからなる群から選択される材料を含む、請求項１〜７のいずれか１項に記載のメモリ構造体。
- 金属材料は、ＴｉＮを含む、請求項１〜８のいずれか１項に記載のメモリ構造体。
- 前記金属領域は、約１ｎｍ〜約６ｎｍの厚さを有する、請求項１〜９のいずれか１項に記載のメモリ構造体。
- 前記金属領域は、前記制御ゲート材料の厚さの約１５％〜約３０％の厚さを有する、請求項１〜１０のいずれか１項に記載のメモリ構造体。
- 少なくとも実質的に整合された複数の浮遊ゲートおよび複数の制御ゲートを備える３次元ＮＡＮＤメモリ構造体であって、
セレクトゲートソース領域上に配置された導体材料および絶縁体材料の複数の交互層を有するセルスタック基板と、
前記複数の交互層に対して実質的に鉛直の向きで前記セルスタック基板内に配置されたセルピラーと、
セルピラーの周囲に３次元構成で配置された、請求項１に記載の複数のメモリ構造体とを備え、
前記複数のメモリ構造体は、複数の導体材料層と整合されて、電気的に結合される、３次元ＮＡＮＤメモリ構造体。 - 前記複数のメモリ構造体は、前記セルピラーの周囲に列状に配置される、請求項１２に記載の３次元ＮＡＮＤメモリ構造体。
- 前記複数の浮遊ゲートは、約３ｎｍ〜約１０ｎｍの範囲のサイズである、請求項１２または１３に記載の３次元ＮＡＮＤメモリ構造体。
- 整合された複数の浮遊ゲートおよび複数の制御ゲートを有するメモリ構造体を製造する方法であって、
第１の絶縁体層と第２の絶縁体層との間に配置された制御ゲート材料を含む基板を提供する段階と、
前記制御ゲート材料の露出面へと浮遊ゲート凹部をエッチングする段階と、
前記制御ゲート材料、ならびに前記第１の絶縁体層および前記第２の絶縁体層に沿った前記浮遊ゲート凹部にポリ間誘電体（ＩＰＤ）層を形成する段階と、
前記浮遊ゲート凹部における前記ＩＰＤ層上に金属材料を堆積させる段階と、
前記浮遊ゲート凹部から前記金属材料の一部をエッチングして、前記第１の絶縁体層および前記第２の絶縁体層に沿って前記ＩＰＤ層の複数の部分を露出させる段階と、
前記第１の絶縁体層および前記第２の絶縁体層から前記ＩＰＤ層をエッチングして、前記第１の絶縁体層および前記第２の絶縁体層を露出させる段階と、
浮遊ゲート材料を前記浮遊ゲート凹部へと堆積させる段階とを備え、
複数の金属材料は、前記制御ゲートに沿って前記ＩＰＤ層のエッチングをマスキングする、方法。 - 前記浮遊ゲート凹部における前記ＩＰＤ層上に前記金属材料を堆積させる段階は、前記浮遊ゲート凹部の全てを前記金属材料で少なくとも実質的に充填する段階を更に有する、請求項１５に記載の方法。
- 前記金属材料の前記一部をエッチングする段階は、ＮＨ４ＯＨ／Ｈ２Ｏ２、ＮＨ４ＯＨ／Ｏ３、熱燐酸、ＨＦ／Ｏ３、ＨＦ／Ｈ２Ｏ２、ＨＦ蒸気、ＮＨ３蒸気、Ｈ２ＳＯ４／Ｈ２Ｏ２、またはＨＦ／ＨＮＯ３からなる群から選択されるエッチャントを用いて前記金属材料をエッチングする段階を更に有する、請求項１５または１６に記載の方法。
- 前記金属材料の前記一部をエッチングする段階は、ＮＨ４ＯＨ／Ｈ２Ｏ２混合物を用いて前記金属材料をエッチングする段階を更に有する、請求項１５〜１７のいずれか１項に記載の方法。
- 前記第１の絶縁体層および前記第２の絶縁体層から前記ＩＰＤ層をエッチングする段階は、フッ化水素、熱燐酸、ＨＦ／Ｏ３、ＨＦ／Ｈ２Ｏ２、ＨＦ蒸気、ＮＨ３蒸気、Ｈ２ＳＯ４／Ｈ２Ｏ２またはＨＦ／ＨＮＯ３からなる群から選択される技術を用いてエッチングする段階を更に有する、請求項１５〜１８のいずれか１項に記載の方法。
- 前記第１の絶縁体層および前記第２の絶縁体層から前記ＩＰＤ層をエッチングする段階は、フッ化水素を用いてエッチングする段階を更に有する、請求項１５〜１９のいずれか１項に記載の方法。
- 前記金属材料は、ＴｉＮ、ＴｉＣＮ、ＴａＮ、ＴｉＳｉＮ、ＷＳｉｘ、ルチン、ＲｕＯｘ、ＴａＳｉＮ、ＴａＣＯＮ、ＴｉＣＯＮ、およびこれらの複数の組み合わせからなる群から選択される材料を含む、請求項１５〜２０のいずれか１項に記載の方法。
- 前記金属材料は、ＴｉＮを含む、請求項１５〜２１のいずれか１項に記載の方法。
- 前記金属材料は、約１ｎｍ〜約６ｎｍの厚さを有する、請求項１５〜２２のいずれか１項に記載の方法。
- 前記金属材料は、前記制御ゲート材料の厚さの約１５％〜約３０％の厚さを有する、請求項１５〜２３のいずれか１項に記載の方法。
- 整合された複数の浮遊ゲートおよび複数の制御ゲートを有する３次元ＮＡＮＤメモリ構造体を製造する方法であって、
セレクトゲートソース領域上に配置された導電材料と絶縁材料の複数の交互層を有するセルスタック基板へとセルピラートレンチをエッチングする段階と、
導電材料の複数の層と整合された前記セルピラートレンチの複数の側壁へと複数の浮遊ゲート凹部をエッチングして、各浮遊ゲート凹部における制御ゲートを露出させる段階と、
制御ゲート材料および複数の絶縁材料層に沿って凹む前記複数の浮遊ゲートにポリ間誘電体（ＩＰＤ）層を形成する段階と、
前記複数の浮遊ゲート凹部における前記ＩＰＤ層上に金属材料を堆積させる段階と、
前記複数の浮遊ゲート凹部から前記金属材料の一部をエッチングして、前記複数の絶縁材料層に沿って前記ＩＰＤ層の複数の部分を露出させる段階と、
前記複数の浮遊ゲート凹部から前記ＩＰＤ層をエッチングして、各浮遊ゲート凹部における前記複数の絶縁材料層を露出させる段階と、
前記複数の浮遊ゲート凹部の各々へと浮遊ゲート材料を堆積させる段階とを備え、
前記金属材料は、前記複数の制御ゲートに沿って前記ＩＰＤ層のエッチングをマスキングする、方法。 - 複数の浮遊ゲート凹部における前記ＩＰＤ層上に前記金属材料を堆積させる段階は、前記複数の浮遊ゲート凹部の各々における前記金属材料を用いて前記浮遊ゲート凹部の全てを少なくとも実質的に充填する段階を更に有する、請求項２５に記載の方法。
- 前記金属材料の前記一部をエッチングする段階は、ＮＨ４ＯＨ／Ｈ２Ｏ２、ＮＨ４ＯＨ／Ｏ３、熱燐酸、ＨＦ／Ｏ３、ＨＦ／Ｈ２Ｏ２、ＨＦ蒸気、ＮＨ３蒸気、Ｈ２ＳＯ４／Ｈ２Ｏ２、またはＨＦ／ＨＮＯ３からなる群から選択されるエッチャントを用いて前記金属材料をエッチングする段階を更に有する、請求項２５または２６に記載の方法。
- 前記金属材料の前記一部をエッチングする段階は、ＮＨ４ＯＨ／Ｈ２Ｏ２混合物を用いて前記金属材料をエッチングする段階を更に有する、請求項２５〜２７のいずれか１項に記載の方法。
- 第１の絶縁体層および第２の絶縁体層から前記ＩＰＤ層をエッチングする段階は、フッ化水素、熱燐酸、ＨＦ／Ｏ３、ＨＦ／Ｈ２Ｏ２、ＨＦ蒸気、ＮＨ３蒸気、Ｈ２ＳＯ４／Ｈ２Ｏ２またはＨＦ／ＨＮＯ３からなる群から選択される技術を用いてエッチングする段階を更に有する、請求項２５〜２８のいずれか１項に記載の方法。
- 前記複数の浮遊ゲート凹部における前記ＩＰＤ層を形成する段階は、前記セルピラートレンチの前記複数の側壁に沿って前記ＩＰＤを形成する段階を更に有し、
前記複数の浮遊ゲート凹部における前記ＩＰＤ層上に前記金属材料を堆積させる段階は、前記セルピラートレンチの前記複数の側壁に沿って前記金属材料を堆積させる段階と、前記金属材料および前記ＩＰＤ層からエッチングした後、前記複数の浮遊ゲート凹部に前記浮遊ゲート材料を堆積させて前記セルピラートレンチの前記複数の側壁上に前記浮遊ゲート材料を堆積させる段階とを更に有する、請求項２５〜２９のいずれか１項に記載の方法。 - 前記セルピラートレンチの前記複数の側壁に沿ってトンネル誘電体層を形成する段階と、
前記セルピラートレンチの前記複数の側壁に沿った前記トンネル誘電体層上にライナ層を形成する段階と、
前記ライナ層および前記トンネル誘電体層を貫通して前記セルピラートレンチの底面側をパンチエッチングして、前記基板のソース層を露出させる段階と、
ポリシリコン材料を用いて前記セルピラートレンチを充填して、セルピラーを形成する段階とを更に備える、請求項２５〜３０のいずれか１項に記載の方法。 - 前記金属材料は、ＴｉＮ、ＴｉＣＮ、ＴａＮ、ＴｉＳｉＮ、ＷＳｉｘ、ルチン、ＲｕＯｘ、ＴａＳｉＮ、ＴａＣＯＮ、ＴｉＣＯＮ、およびこれらの複数の組み合わせからなる群から選択される材料を含む、請求項２５〜３１のいずれか１項に記載の方法。
- 前記金属材料は、ＴｉＮを含む、請求項２５〜３２のいずれか１項に記載の方法。
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