JP2017199888A - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置 Download PDFInfo
- Publication number
- JP2017199888A JP2017199888A JP2016092184A JP2016092184A JP2017199888A JP 2017199888 A JP2017199888 A JP 2017199888A JP 2016092184 A JP2016092184 A JP 2016092184A JP 2016092184 A JP2016092184 A JP 2016092184A JP 2017199888 A JP2017199888 A JP 2017199888A
- Authority
- JP
- Japan
- Prior art keywords
- lead
- resin
- cutting
- semiconductor device
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 78
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 239000011347 resin Substances 0.000 claims abstract description 53
- 229920005989 resin Polymers 0.000 claims abstract description 53
- 238000005520 cutting process Methods 0.000 claims abstract description 36
- 238000007789 sealing Methods 0.000 claims description 42
- 239000000543 intermediate Substances 0.000 claims description 24
- 238000004080 punching Methods 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 4
- 239000008393 encapsulating agent Substances 0.000 claims description 2
- 238000000465 moulding Methods 0.000 description 4
- 239000000725 suspension Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Punching Or Piercing (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
Description
即ち、樹脂封止の際には、上述したように、離形用シートや封止シートが用いられることから、樹脂成形状態がばらつき、例えば図5のように、僅かな凹部(段差)d等ができ、この樹脂凹部が切断金型の受け部で良好に支持されないことで、樹脂部の欠け6が発生する。この樹脂部の欠け6は、リード切断方向に関わらず発生する。
電気的接続の端子として機能する各リード2間の樹脂部欠け6は、半導体装置の信頼性を低下させる。
請求項2の発明に係る半導体装置の製造方法は、上記集合リードフレームのリード連結部の加工溝は、回転ブレードによって形成し、上記各モールド中間体間のリード連結部の切断は、打ち抜き金型を用いた切断パンチにて行うことを特徴とする。
また、得られた半導体装置としての樹脂封止体には、その端部から端子部(リードの一部から構成された部分)が突出かつ露出し、この端子部の上下面のいずれか一方に段差が形成される。
また、本発明の半導体装置によれば、封止体の側面の底面側から端子部が突出するように構成されているため、突出した端子部が実装基板の変形に追従することによって、高い信頼性を達成することができるという効果がある。
半導体装置の製造では、チップ単位のチップ実装領域が複数、連結・配列された集合リードフレーム1が用いられ、この集合リードフレーム1では、複数のリード7aを規則的に配列したリード連結部7がチップ実装領域間において繋がる状態で配置されている。
また、実施例は、端子部9が封止体(装置)の両側面から突出するショートリードを備えた構成としたが、端子部が突出せず、リード7aからなる端子が封止体側面の例えば下側の底面と側面に露出するリードレス構成とすることもでき、この場合は、加工溝(8)及び段差(9D)が、図2の封止体において端子部を側面から突出させない状態の底面側に設けられる。
3…半導体チップ、 4…ボンディングワイヤ、
5…封止樹脂、 5a…樹脂、
6…樹脂欠け、 7…リード連結部、
8…加工溝、 9…端子部、
9D…段差、 12…打ち抜き金型、
13…切断パンチ。
Claims (3)
- チップ単位のチップ実装領域が複数連結された集合リードフレームを用い、この集合リードフレームの複数の上記チップ実装領域の所定部位に半導体チップを搭載すると共に、これら半導体チップをリードに電気的に接続するチップ実装工程と、
上記半導体チップ及びリードをチップ実装領域毎に封止し、このリードの一部が端部に露出し、それぞれのチップ実装領域との間がリード連結部で連結された複数のモールド中間体を形成する中間体形成工程と、
上記モールド中間体間のリード連結部の切断方向の反対の面に加工溝を形成する溝形成工程と、
上記モールド中間体間のリード連結部を上記加工溝が形成されていない面から切断して個々の半導体装置を切り出す切断工程と、を含んでなる半導体装置の製造方法。 - 上記集合リードフレームのリード連結部の加工溝は、回転ブレードによって形成し、上記各モールド中間体間のリード連結部の切断は、打ち抜き金型を用いた切断パンチにて行うことを特徴とする請求項1記載の半導体装置の製造方法。
- 複数のリードを含むリードフレームと、
このリードフレームに実装された半導体チップと、
上記リードの一部を端子として端部から突出かつ露出させると共に、この端子間を樹脂で埋める状態として、上記半導体チップを樹脂封止してなる樹脂封止体と、
上記端子及びこの端子間の樹脂からなり、上記樹脂封止体の端部から突出かつ露出する突出部であって、その上下面のいずれか一方の端部に上記端子の延出方向に直交する方向に延出する段差が形成された端子部と、を含んでなる半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016092184A JP6663294B2 (ja) | 2016-04-30 | 2016-04-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016092184A JP6663294B2 (ja) | 2016-04-30 | 2016-04-30 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017199888A true JP2017199888A (ja) | 2017-11-02 |
JP6663294B2 JP6663294B2 (ja) | 2020-03-11 |
Family
ID=60238301
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016092184A Active JP6663294B2 (ja) | 2016-04-30 | 2016-04-30 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6663294B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019075174A (ja) * | 2019-02-04 | 2019-05-16 | ヤフー株式会社 | 情報処理装置、情報処理方法および情報処理プログラム |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001077263A (ja) * | 1999-09-01 | 2001-03-23 | Matsushita Electronics Industry Corp | 樹脂封止型半導体装置の製造方法 |
JP2003100980A (ja) * | 2001-09-27 | 2003-04-04 | Hamamatsu Photonics Kk | 半導体装置及びその製造方法 |
JP2014067750A (ja) * | 2012-09-24 | 2014-04-17 | Seiko Instruments Inc | 樹脂封止型半導体装置およびその製造方法 |
-
2016
- 2016-04-30 JP JP2016092184A patent/JP6663294B2/ja active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001077263A (ja) * | 1999-09-01 | 2001-03-23 | Matsushita Electronics Industry Corp | 樹脂封止型半導体装置の製造方法 |
JP2003100980A (ja) * | 2001-09-27 | 2003-04-04 | Hamamatsu Photonics Kk | 半導体装置及びその製造方法 |
JP2014067750A (ja) * | 2012-09-24 | 2014-04-17 | Seiko Instruments Inc | 樹脂封止型半導体装置およびその製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019075174A (ja) * | 2019-02-04 | 2019-05-16 | ヤフー株式会社 | 情報処理装置、情報処理方法および情報処理プログラム |
Also Published As
Publication number | Publication date |
---|---|
JP6663294B2 (ja) | 2020-03-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7960818B1 (en) | Conformal shield on punch QFN semiconductor package | |
US10943885B2 (en) | Method for making semiconductor device with sidewall recess and related devices | |
TWI431738B (zh) | 半導體裝置之製造方法 | |
US20160056097A1 (en) | Semiconductor device with inspectable solder joints | |
CN110289248B (zh) | 通过3d堆叠解决方案的qfn上的smd集成 | |
CN104916618B (zh) | 半导体器件 | |
US20060071307A1 (en) | Lead frame and semiconductor package therefor | |
KR102330402B1 (ko) | 반도체 장치 및 그 제조 방법 | |
US9184118B2 (en) | Micro lead frame structure having reinforcing portions and method | |
US9633933B2 (en) | Lead frame with anchor-shaped lead | |
KR20150109284A (ko) | 반도체 장치 및 그 제조 방법 | |
CN107039368B (zh) | 树脂密封型半导体装置 | |
KR20010037251A (ko) | 리드프레임 및 이를 이용한 반도체패키지 | |
US9673122B2 (en) | Micro lead frame structure having reinforcing portions and method | |
JP2013239740A (ja) | 半導体装置 | |
US11024563B2 (en) | Semiconductor device and manufacturing method thereof | |
US11495523B2 (en) | Lead frame having a die pad with a plurality of grooves on an underside | |
CN109087903B (zh) | 电子装置、用于电子装置的引线框架以及制造电子装置和引线框架的方法 | |
JP2017199888A (ja) | 半導体装置の製造方法及び半導体装置 | |
JP5971531B2 (ja) | 樹脂封止型半導体装置及びその製造方法 | |
JP6856199B2 (ja) | 半導体装置の製造方法 | |
JP2017183417A (ja) | 半導体装置 | |
JP6695166B2 (ja) | リードフレーム、及び半導体パッケージの製造方法 | |
CN216980551U (zh) | 一种封装基材、封装结构 | |
US20150097278A1 (en) | Surface mount semiconductor device with additional bottom face contacts |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20190206 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20191003 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20191112 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20200108 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20200128 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20200214 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6663294 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |