JP2019165132A - 半導体記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】信頼性の高い半導体記憶装置及びその製造方法を提供する。【解決手段】実施形態の半導体記憶装置は、導電層１５と、導電層１５上に積層された複数の導電層１９〜２４と、複数の導電層１９〜２４内を導電層１９〜２４が積層された方向に延伸したメモリピラーＭＰと、導電層１５上の複数の導電層１９〜２４の側面に第１方向に延伸するように設けられ、第１方向に直交する断面が２段形状を有するスリットＳＴとを備える。【選択図】図５

Description

実施形態は、半導体記憶装置及びその製造方法に関するものである。
半導体記憶装置として、メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。
米国特許第９４３１４１９号明細書
信頼性の高い半導体記憶装置及びその製造方法を提供する。
実施形態の半導体記憶装置は、第１導電層と、前記第１導電層上に積層された複数の第２導電層と、前記複数の第２導電層内を前記第２導電層が積層された方向に延伸したメモリピラーと、前記第１導電層上の前記複数の第２導電層の側面に第１方向に延伸するように設けられ、前記第１方向に直交する断面が２段形状を有する第１層とを具備する。
実施形態の半導体記憶装置の構成を示す平面図である。 図１におけるＡ−Ａ’線に沿った断面図である。 図１におけるＢ−Ｂ’線に沿った断面図である。 実施形態におけるメモリピラーのＹ方向に沿った断面図である。 実施形態における主要部の構成を示す断面図である。 実施形態の半導体記憶装置の製造方法を示す断面図である。 実施形態の半導体記憶装置の製造方法を示す断面図である。 実施形態の半導体記憶装置の製造方法を示す断面図である。 実施形態の半導体記憶装置の製造方法を示す断面図である。 実施形態の半導体記憶装置の製造方法を示す断面図である。 実施形態の半導体記憶装置の製造方法を示す断面図である。 実施形態の半導体記憶装置の製造方法を示す断面図である。 実施形態の半導体記憶装置の製造方法を示す断面図である。 実施形態の半導体記憶装置の製造方法を示す断面図である。 実施形態の半導体記憶装置の製造方法を示す断面図である。 実施形態の半導体記憶装置の製造方法を示す断面図である。 実施形態の半導体記憶装置の製造方法を示す断面図である。 実施形態の半導体記憶装置の製造方法を示す断面図である。 実施形態の変形例における主要部の構成を示す断面図である。
以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については同一符号を付す。また、各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものである。
１．実施形態
実施形態の半導体記憶装置について説明する。ここでは、半導体記憶装置として、メモリセルトランジスタ（以下、メモリセルとも記す）が半導体基板の上方に積層された三次元積層型のＮＡＮＤ型フラッシュメモリを例に取る。
１．１ 半導体記憶装置の構成
図１は、実施形態の半導体記憶装置の構成を示す平面図である。図２は、図１におけるＡ−Ａ’線に沿った断面図である。図３は、図１におけるＢ−Ｂ’線に沿った断面図である。図１において、相互に直交し、半導体基板面に平行な２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向（ＸＹ面）に対して直交する方向をＺ方向とする。なお、図１ではビット線を省略している。
図１に示すように、半導体記憶装置は、メモリセルアレイ領域１００、引き出し領域２００、及びコンタクト領域３００を有する。
メモリセルアレイ領域１００は、複数のメモリブロック１０１を含む。複数のメモリブロック１０１は、Ｘ方向にそれぞれ延伸し、Ｙ方向に配列されている。複数のメモリブロック１０１は、各々同様の構成を有する。
メモリブロック１０１は、複数のメモリピラーＭＰを有する。複数のメモリピラーＭＰは、行列状に、すなわちＸ方向及びＹ方向に配列されている。メモリピラーＭＰの数は任意である。メモリピラーＭＰは、図２及び図３に示すように、コンタクトＣＰ１及びビアＶ１を介して導電層４０に接続される。導電層４０はビット線ＢＬとして機能する。
複数のメモリブロック１０１の間には、Ｘ方向に延伸するスリット（分離層）ＳＴが設けられる。スリットＳＴにより、各々のメモリブロック１０１間は分離される。スリットＳＴの数は任意である。
引き出し領域２００は、後述するワード線に接続された複数のコンタクトＣＰ２を有する。コンタクトＣＰ２は、Ｘ方向に配列されている。コンタクトＣＰ２は、図２に示すように、ビアＶ２に接続される。
コンタクト領域３００は、後述する周辺回路に接続された複数の貫通コンタクトＣＰ３を有する。貫通コンタクトＣＰ３は、図２に示すように、コンタクトＣＰ４を介してビアＶ３に接続される。
図２及び図３に示すように、半導体基板、例えばシリコン基板１０上には、周辺回路領域４００及びメモリ回路領域５００が設けられる。周辺回路領域４００は、メモリセルに対するデータの書き込み、読み出し、及び消去を制御する周辺回路を有する。周辺回路は、ｎチャネル型ＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタ）及びｐチャネル型ＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタ）を含むＣＭＯＳ回路１１を有する。メモリ回路領域５００には、前述した複数のメモリピラーＭＰ、複数のワード線ＷＬ０〜ＷＬ３、ソース線ＳＬ、及びビット線ＢＬが設けられる。以降、ワード線ＷＬと記した場合、ワード線ＷＬ０〜ＷＬ３の各々を示すものとする。なおここでは、ワード線の数が４本の場合を示すが、ワード線の数は任意である。
なお、ここでは一例として、周辺回路領域４００上にメモリ回路領域５００が設けられた構成を示すが、これに限られない。メモリ回路領域５００上に周辺回路領域４００を設けた構成でもよく、また周辺回路領域４００とメモリ回路領域５００が水平に並んだ構成としてもよい。
以下に、図２を参照して、半導体記憶装置のＡ−Ａ’線に沿った断面構造を説明する。シリコン基板１０上には、例えばｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを含むＣＭＯＳ回路１１、及びビアＶ４が設けられる。ビアＶ４は、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのソース、ドレイン、あるいはゲートに接続される。
ビアＶ４上には、導電層（例えば、配線あるいはパッド）１２が設けられる。導電層１２上には、ビアＶ５が設けられる。ビアＶ５上には、導電層（例えば、配線あるいはパッド）１３が設けられる。シリコン基板１０上のＣＭＯＳ回路１１、導電層１２，１３、及びビアＶ４，Ｖ５の周囲には、絶縁層１４が設けられる。
絶縁層１４上には、導電層１５が設けられる。導電層１５は、ソース線ＳＬとして機能する。導電層１５上には、絶縁層１６が設けられる。絶縁層１６上には、導電層１７が設けられる。
導電層１７上には、複数の絶縁層１８と、複数の導電層１９〜２４とが交互に積層される。導電層１７，１９〜２４はＸ方向に延伸している。導電層１７，１９は、ソース側選択ゲート線ＳＧＳとして機能する。導電層２０〜２３は、複数のワード線ＷＬ０〜ＷＬ３としてそれぞれ機能する。導電層２４は、ドレイン側選択ゲート線ＳＧＤとして機能する。
導電層２４上には、絶縁層２５が設けられる。複数の絶縁層１６，１８、複数の導電層１７，１９〜２４、及び絶縁層２５には、Ｚ方向に延伸した柱状のメモリピラーＭＰが設けられる。メモリピラーＭＰの一端は導電層１５（ソース線ＳＬ）に接続され、メモリピラーＭＰの他端は絶縁層２５の上面に達する。すなわち、
メモリピラーＭＰは、絶縁層２５の上面から、絶縁層２５、ドレイン側選択ゲート線ＳＧＤ、複数の絶縁層１８、複数のワード線ＷＬ０〜ＷＬ３、ソース側選択ゲート線ＳＧＳ、及び絶縁層１６を通り、ソース線ＳＬに達している。メモリピラーＭＰの詳細については後述する。
メモリピラーＭＰ及び絶縁層２５上には、絶縁層２６，２７，２８が順に設けられる。メモリセルアレイ領域１００において、絶縁層２６〜２８には、Ｚ方向に延伸したコンタクトＣＰ１が設けられる。コンタクトＣＰ１は、絶縁層２８の上面からメモリピラーＭＰに達する。コンタクトＣＰ１はメモリピラーＭＰに接続される。
引き出し領域２００において、絶縁層１８，２５〜２８には、Ｚ方向に延伸した複数のコンタクトＣＰ２が設けられる。コンタクトＣＰ２は、絶縁層２８の上面から導電層１９〜２４にそれぞれ達する。コンタクトＣＰ２は、ソース側選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ３、及びドレイン側選択ゲート線ＳＧＤにそれぞれ接続される。
コンタクト領域３００において、絶縁層１４，１６，１８，２５，２６、導電層１５，１７，１９〜２４には、Ｚ方向に延伸した貫通コンタクトＣＰ３が設けられる。貫通コンタクトＣＰ３は、絶縁層２６の上面から導電層１３に達する。貫通コンタクトＣＰ３は導電層１３に接続される。絶縁層２７，２８には、Ｚ方向に延伸したコンタクトＣＰ４が設けられる。コンタクトＣＰ４は、絶縁層２８の上面から貫通コンタクトＣＰ３に達する。コンタクトＣＰ４は貫通コンタクトＣＰ３に接続される。
さらに、コンタクトＣＰ１，ＣＰ２，ＣＰ４及び絶縁層２８上には、絶縁層２９が設けられる。メモリセルアレイ領域１００において、絶縁層２９には、Ｚ方向に延伸したビアＶ１が設けられる。ビアＶ１は、絶縁層２９の上面からコンタクトＣＰ１に達する。ビアＶ１はコンタクトＣＰ１に接続される。ビアＶ１は、さらに導電層４０（ビット線ＢＬ）に接続される。
引き出し領域２００において、絶縁層２９には、Ｚ方向に延伸したビアＶ２が設けられる。ビアＶ２は、絶縁層２９の上面からコンタクトＣＰ２に達する。ビアＶ２はコンタクトＣＰ２に接続される。
コンタクト領域３００において、絶縁層２９には、Ｚ方向に延伸したビアＶ３が設けられる。ビアＶ３は、絶縁層２９の上面からコンタクトＣＰ４に達する。ビアＶ３はコンタクトＣＰ４に接続される。
次に、図３を参照して、半導体記憶装置のＢ−Ｂ’線に沿った断面構造を説明する。周辺回路領域４００、及びメモリピラーＭＰを含むメモリブロック１０１内の構造は図２に示した構造と同様である。ここでは、異なる構造を説明する。
メモリブロック１０１間には、前述したように、Ｘ方向に延伸するスリットＳＴが設けられる。スリットＳＴは、メモリブロック１０１間を分離する。言い換えると、スリットＳＴは、メモリピラーＭＰを有するメモリセルアレイ、及び導電層１７，１９〜２４を分離する。スリットＳＴは２段形状（あるいは２段構造）を有する。スリットＳＴの詳細については後述する。スリットＳＴは、全体が絶縁層を有する構造でもよいし、外側が絶縁層で、その絶縁層の内側に導電層を有する構造であってもよい。
１．１．１ メモリピラーＭＰの詳細
次に、図４を用いて、実施形態の半導体記憶装置が含むメモリピラーＭＰの詳細な構成について説明する。図４は、メモリピラーのＹ方向に沿った断面図である。ここでは、絶縁層を省略している。
メモリピラーＭＰは、ＮＡＮＤストリングＮＳとして機能する。ＮＡＮＤストリングＮＳは、選択トランジスタＳＴ１、メモリセルトランジスタＭＴ０〜ＭＴ３、及び選択トランジスタＳＴ２を有する。
図４に示すように、導電層１９（ソース側選択ゲート線ＳＧＳ）、導電層２０〜２３（ワード線ＷＬ０〜ＷＬ３）、及び導電層２４（ドレイン側選択ゲート線ＳＧＤ）がＺ方向に配列される。これら導電層１９〜２４を貫くように、メモリピラーＭＰが設けられる。ＮＡＮＤストリングＮＳは、導電層１９〜２４とメモリピラーＭＰとの交差部に形成される。
メモリピラーＭＰは、例えばセル絶縁層３０、半導体層３１、及びコア絶縁層３２を有する。セル絶縁層３０は、ブロック絶縁層３０Ａ、電荷蓄積層３０Ｂ、及びトンネル絶縁層（あるいはゲート絶縁層）３０Ｃを含む。具体的には、メモリピラーＭＰを形成するためのメモリホールの内壁に、ブロック絶縁層３０Ａが設けられる。ブロック絶縁層３０Ａの内壁に、電荷蓄積層３０Ｂが設けられる。電荷蓄積層３０Ｂの内壁に、トンネル絶縁層３０Ｃが設けられる。トンネル絶縁層３０Ｃの内壁に、半導体層３１が設けられる。さらに、半導体層３１の内側に、コア絶縁層３２が設けられる。コア絶縁層３２は、例えばシリコン酸化層を含む。
このようなメモリピラーＭＰの構成において、メモリピラーＭＰと導電層１９（及び導電層１７）とが交差する部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電層２０〜２３とが交差する部分が、それぞれメモリセルトランジスタＭＴ０〜ＭＴ３として機能する。メモリピラーＭＰと導電層２４とが交差する部分が、選択トランジスタＳＴ１として機能する。以降、メモリセルトランジスタＭＴと記した場合、メモリセルトランジスタＭＴ０〜ＭＴ７の各々を示す。
半導体層３１は、メモリセルトランジスタＭＴ、選択トランジスタＳＴ１，ＳＴ２のチャネル層として機能する。半導体層３１は、例えばシリコンを含む層である。
電荷蓄積層３０Ｂは、メモリセルトランジスタＭＴにおいて、半導体層３１から注入される電荷を蓄積する電荷蓄積層として機能する。電荷蓄積層３０Ｂは、例えばシリコン窒化層を含む。
トンネル絶縁層３０Ｃは、半導体層３１から電荷蓄積層３０Ｂに電荷が注入される際、または電荷蓄積層３０Ｂに蓄積された電荷が半導体層３１へ拡散する際に電位障壁として機能する。トンネル絶縁層３０Ｃは、例えばシリコン酸化層を含む。
ブロック絶縁層３０Ａは、電荷蓄積層３０Ｂに蓄積された電荷が導電層（ワード線ＷＬ）２０〜２３へ拡散するのを防止する。ブロック絶縁層３０Ａは、例えばシリコン酸化層及びシリコン窒化層を含む。
１．１．２ 実施形態の主要部の構成
次に、図５を用いて、実施形態の半導体記憶装置における主要部の構成を説明する。図５は、実施形態の主要部の構成を示すＹ方向に沿った断面図である。ここでは、説明のために、スリットＳＴとメモリピラーＭＰを示す。
シリコン基板１０上には、ＣＭＯＳ回路１１及び配線等を有する周辺回路（図示しない）が設けられる。シリコン基板１０及び周辺回路上には絶縁層１４が設けられる。絶縁層１４は、例えばシリコン酸化層を含む。
絶縁層１４上には、導電層１５が設けられる。導電層１５は、ソース線ＳＬとして機能する。導電層１５は、複数の導電層１５１，１５２，１５３，１５４を有する。すなわち、絶縁層１４上に導電層１５１が設けられる。導電層１５１上に導電層１５２が設けられる。導電層１５２上に導電層１５３が設けられる。さらに、導電層１５３上に導電層１５４が設けられる。導電層１５１は、金属を含む層、例えばタングステン（Ｗ）、タングステンシリサイドから成る。導電層１５２，１５３は、例えば不純物が添加された多結晶シリコン層を含む。不純物は、例えばリン（Ｐ）またはヒ素（Ａｓ）である。導電層１５４は、例えば不純物が添加されていない多結晶シリコン層を含む。なお、導電層１５１を設けない構成としてもよい。
導電層１５４上には、絶縁層１６が設けられる。絶縁層１６には導電層１７が設けられる。導電層１７は、ソース側選択ゲート線ＳＧＳのゲート層として機能する。導電層１７は、また製造工程において、複数の積層された絶縁層をエッチングする際のストッパー層として機能する。絶縁層１６は、例えばシリコン酸化層を含む。導電層１７は、例えば不純物が添加された多結晶シリコン層を含む。不純物は、例えばリン（Ｐ）あるいはヒ素（Ａｓ）である。
導電層１７上には、複数の絶縁層１８と、複数の導電層１９〜２４とが交互に積層される。さらに、導電層２４上には、絶縁層２５，２６，２７が設けられる。絶縁層１８，２５〜２７は、例えばシリコン酸化層を含む。複数の導電層１９〜２４は、例えばタングステン（Ｗ）を含む。
導電層１５（ソース線ＳＬ）、複数の絶縁層１６，１８、複数の導電層１７，１９〜２４、及び絶縁層２５内に、メモリピラーＭＰが設けられる。メモリピラーＭＰは、シリコン基板１０面に直交（あるいは交差）するＺ方向に延伸した柱状構造を有する。
図３に示したように、メモリブロック１０１間にスリットＳＴが設けられる。図５を参照して説明すると、導電層１５、絶縁層１６、導電層１７，１９〜２４、及び絶縁層１８，２５内にスリットＳＴが設けられる。スリットＳＴは、Ｘ方向及びＺ方向に延伸した板状構造を有する。
スリットＳＴは、第１形状Ｓ１と、第１形状Ｓ１上に設けられた第２形状Ｓ２とを持つ２段形状を有する。第１形状Ｓ１は、導電層１５３上の導電層１５４、絶縁層１６、及び導電層１７内に設けられる。第１形状Ｓ１は、Ｙ方向に沿った断面において、上面の幅が底面（あるいは下面）の幅より大きい。第２形状Ｓ２は、第１形状Ｓ１上の絶縁層１８、導電層１９〜２４、及び絶縁層２５〜２７内に設けられる。第２形状Ｓ２は、Ｙ方向に沿った断面において、上面の幅が底面の幅より大きい。さらに、第１形状Ｓ１の上面の幅は、第２形状Ｓ２の底面の幅より大きい。
第１形状Ｓ１と第２形状Ｓ２との境界は、導電層１５（ソース線ＳＬ）と導電層１９（ソース側選択ゲート線ＳＧＳ）との間に存在する。詳述すると、第１形状Ｓ１と第２形状Ｓ２との境界は、導電層１７と絶縁層１８との境界（あるいは間）に存在する。
第１形状Ｓ１及び第２形状Ｓ２は、例えばシリコン酸化層等の絶縁層４５を含む。
１．２ 半導体記憶装置の製造方法
次に、図６〜図１８、及び図５を用いて、実施形態に示す半導体記憶装置の製造方法について説明する。図６〜図１８は、半導体記憶装置の製造方法を示す工程の断面図である。
図６に示すように、例えばシリコン基板１０上に、ＣＭＯＳ回路１１及び配線等を有する周辺回路（図示しない）を形成する。さらに、シリコン基板１０及び周辺回路上を覆うように、絶縁層（例えば、シリコン酸化層）１４を形成する。
次に、絶縁層１４上に導電層（例えば、タングステンシリサイド層）１５１を形成する。導電層１５１上に導電層（例えば、多結晶シリコン層）１５２を形成する。
次に、ＣＶＤ（chemical vapor deposition）法により、導電層１５２上に保護層１５３Ａ、犠牲層１５３Ｂ、及び保護層１５３Ｃを順に形成する。さらに、ＣＶＤ法により、保護層１５３Ｃ上に導電層（例えば、多結晶シリコン層）１５４を形成する。保護層１５３Ａ，１５３Ｃは、例えばシリコン酸化層を含む。犠牲層１５３Ｂは、例えば不純物が添加されていない多結晶シリコン層を含む。
次に、ＣＶＤ法により、導電層１５４上に絶縁層（例えば、シリコン酸化層）１６を形成する。絶縁層１６上に、ＣＶＤ法により導電層（例えば、多結晶シリコン層）１７を形成する。
次に、図７に示すように、ＲＩＥ（reactive ion etching）法によりスリット用溝５１を形成する。スリット用溝５１は、導電層１７の上面から保護層１５３Ｃまで空けられる。続いて、スリット用溝５１内に、ＣＶＤ法によりスペーサとしての絶縁層４１を形成する。絶縁層４１は、例えばシリコン窒化層を含む。
次に、図８に示すように、ＲＩＥ法によりスリット用溝５１の底面の絶縁層４１を除去する。さらに、ＲＩＥ法によりスリット用溝５１の底面に存在する保護層１５３Ｃを除去し、犠牲層１５３Ｂを露出する。このとき、絶縁層４１は、スリット用溝５１の側面から絶縁層１６がサイドエッチングされるのを防ぐ。
次に、図９に示すように、ＣＶＤ法によりスリット用溝５１内に、例えば非晶質シリコン層（あるいは、多結晶シリコン層）４２を形成する。続いて、エッチバックを行い、スリット用溝５１上及び導電層１７上の余分な非晶質シリコン層を除去する。
次に、図１０に示すように、導電層１７上及び非晶質シリコン層４２上に、ＣＶＤ法により複数の絶縁層（例えば、シリコン酸化層）１８と、複数の絶縁層４３とを交互に形成する。絶縁層４３は、例えばシリコン窒化層を含む。さらに、最上の絶縁層４３上に、絶縁層（例えば、シリコン酸化層）２５を形成する。
次に、図１１に示すように、導電層１５１上の、導電層１５２、保護層１５３Ａ、犠牲層１５３Ｂ、保護層１５３Ｃ、導電層１５４、絶縁層１６、導電層１７、複数の絶縁層１８、複数の絶縁層４３、及び絶縁層２５内に、メモリピラーＭＰを形成する。メモリピラーＭＰは、これらの層を貫通するように、絶縁層２５の上面から導電層１５２まで達している。
具体的には、ＲＩＥ法により、メモリピラーＭＰを形成するためのメモリホールを空ける。メモリホールは、絶縁層２５の上面から導電層１５２まで空けられる。このとき、導電層（例えば、多結晶シリコン層）１７は、メモリホールをエッチングする際のエッチングストッパとして機能する。すなわち、導電層１７でメモリホールのエッチングを一旦ストップさせ、複数のメモリホール間のエッチングレートのばらつきを吸収する。これにより、メモリホールの底面位置のばらつきが低減される。続いて、メモリホールの内壁に、セル絶縁層３０を形成する。セル絶縁層３０の内壁に、半導体層３１を形成する。さらに、半導体層３１の内側に、コア絶縁層３２を形成する。
次に、図１２に示すように、ＣＶＤ法によりメモリピラーＭＰ上及び絶縁層２５上に絶縁層（例えば、シリコン酸化層）２６，２７を順に形成する。続いて、ＲＩＥ法により絶縁層２５〜２７及び絶縁層１８と絶縁層（例えば、シリコン窒化層）４３の積層をエッチングし、スリット用溝５２を形成する。スリット用溝５２は、絶縁層２７の上面からスリット内の非晶質シリコン層４２まで空けられる。このとき、の非晶質シリコン層４２は、スリット用溝５２をエッチングする際のエッチングストッパとして機能する。すなわち、非晶質シリコン層４２でスリット用溝５２のエッチングを一旦ストップさせ、複数のスリット用溝５２間のエッチングレートのばらつきを吸収する。これにより、スリット用溝５２の底面位置のばらつきが低減される。続いて、ＣＶＤ法によりスリット用溝５２の内壁に、スペーサとしての絶縁層４４を形成する。絶縁層４４は、例えばシリコン窒化層を含む。
次に、図１３に示すように、ＲＩＥ法によりスリット用溝５２の底面の絶縁層４４を除去し、非晶質シリコン層４２を露出させる。さらに、図１４に示すように、スリット用溝５２を介してスリット内の非晶質シリコン層４２と、保護層１５３Ａと１５３Ｃ間の犠牲層（例えば、多結晶シリコン層）１５３Ｂを除去する。例えば、スリット用溝５２を介してホットＴＭＹ（トリメチル−２ヒドロキシエチルアンモニウムハイドロオキサイド）を供給し、非晶質シリコン層４２と犠牲層１５３Ｂをエッチングする。
これにより、図１４に示すように、保護層１５３Ａと１５３Ｃ間に空洞５３が形成される。さらに、保護層１５３Ａと１５３Ｃ間の空洞５３に、メモリピラーＭＰのセル絶縁層３０の一部が露出する。このとき、絶縁層４１は、スリット用溝５２の側面から導電層（例えば、多結晶シリコン層）１７，１５４がサイドエッチングされるのを防ぐ。また、保護層１５３Ａと１５３Ｃは、ホットＴＭＹを用いたシリコンのエッチングから導電層１５２，１５４を保護する。
次に、図１５に示すように、スリット用溝５２を介して、メモリピラーＭＰのセル絶縁層３０の一部と、保護層（例えば、シリコン酸化層）１５３Ａ，１５３Ｃを除去する。すなわち、スリット用溝５２を介して、例えばＣＤＥ（chemical dry etching）法により、セル絶縁層３０の一部と保護層１５３Ａ，１５３Ｃをエッチングする。これにより、導電層１５２と１５４との間の空洞５３は大きくなる。なお、スリット用溝５２の側面にある絶縁層４１，４４は、セル絶縁層３０に含まれる電荷蓄積層と同様にシリコン窒化層である。しかし、絶縁層４１，４４は、電荷蓄積層より厚さが厚いため、スリット用溝５２の内壁に残存する。
次に、図１６に示すように、空洞５３内に導電層１５３を形成する。例えば、スリット用溝５２を介して、シリコンを含むガスを空洞５３内に供給し、導電層１５２の上面、導電層１５４の下面、及び露出した半導体層３１の側面からシリコンをエピタキシャル成長させる。これにより、空洞５３内に、多結晶シリコンを含む導電層１５３を形成する。
次に、図１７に示すように、ウェットエッチングにより、スリット用溝５２の側面に形成された絶縁層４１，４４を除去する。さらに、積層された絶縁層（例えば、シリコン窒化層）４３を除去する。例えば、スリット用溝５２を介して燐酸溶液を供給し、スリット用溝内の絶縁層４１，４４、及び絶縁層４３をエッチングする。これにより、絶縁層４３は除去されるが、絶縁層（例えば、シリコン酸化層）１８，２５は除去されず、残存する。この結果、絶縁層１８間、及び絶縁層１８と２５の間に空洞が形成される。
続いて、図１８に示すように、ＣＶＤ法により絶縁層１８間、及び絶縁層１８と２５の間の空洞に導電材料、例えばタングステンを形成する。これにより、導電層１９（ソース側選択ゲート線ＳＧＳ）、導電層２０〜２３（ワード線ＷＬ０〜ＷＬ３）、及び導電層２４（ドレイン側選択ゲート線ＳＧＤ）が形成される。
続いて、図５に示すように、スリット用溝内に絶縁層４５を形成する。絶縁層４５は、例えばシリコン酸化層を含む。これにより、スリットＳＴが形成される。
その後、絶縁層、コンタクト、ビア、ビット線、及びその他の必要な配線等を形成し、半導体記憶装置が製造される。
１．３ 実施形態の効果
以上説明したように実施形態では、メモリブロック（あるいはワード線）を分離するスリットＳＴの形成において、加工難易度の高い導電層（多結晶シリコン）１７の加工を、複数の絶縁層（シリコン酸化層）１８と絶縁層（シリコン窒化層）４３を積層する前に行う。詳述すると、導電層１５２上に犠牲層１５３Ｂ及び導電層１７を形成した後、導電層１７をエッチングし、犠牲層１５３Ｂまで達するスリット用溝５１を形成して非晶質シリコン層４２で埋める。さらに、導電層１７上に、複数の絶縁層１８と複数の絶縁層４３を交互に積層する。さらに、非晶質シリコン層４２上の絶縁層＜１８＞及び絶縁層４３を除去し、非晶質シリコン層４２に達するスリット用溝５２を形成する。
このような工程により、スリット用溝５２の深さは非晶質シリコン層４２で止めればいため、スリット用溝の形成が容易となる。さらに、スリット用溝５２の下に存在する非晶質シリコン層４２と犠牲層１５３Ｂとが共にシリコンを含む層となり、同様のエッチングガスを用いてこれら非晶質シリコン層４２と犠牲層１５３Ｂのエッチングが可能である。
これにより、スリット用溝の深さ制御及びスリット形状を所望の位置及び形状に維持することが容易となり、スリット形成工程の難易度を下げることができる。この結果、半導体記憶装置における不良発生率を低減することが可能である。さらには、半導体記憶装置の信頼性を高めることも可能となる。
２．変形例
次に、実施形態の変形例の半導体記憶装置について説明する。前述した実施形態では、スリットＳＴの第１形状Ｓ１と第２形状Ｓ２との境界が導電層１７と絶縁層１８との間に位置していたが、変形例では第１形状Ｓ１と第２形状Ｓ２との境界が、導電層１７上の絶縁層１８と導電層１９との間に位置する。ここでは、実施形態と異なる点について主に説明する。
２．１ 実施形態の主要部の構成及び製造方法
図１９を用いて、実施形態の変形例の半導体記憶装置における主要部の構成を説明する。図１９は、変形例の主要部の構成を示すＹ方向に沿った断面図である。ここでは、説明のために、スリットＳＴ、及びメモリピラーＭＰを示す。
図１９に示すように、スリットＳＴは第１形状Ｓ１と第２形状Ｓ２を持つ２段形状を有する。Ｙ方向に沿った断面において、第１形状Ｓ１と第２形状Ｓ２との境界が、導電層１７に接する絶縁層１８と導電層１９との境界（あるいは間）に存在する。その他の構成は、前述した実施形態と同様である。
製造方法としては、実施形態では導電層１７を形成した後、スリット用溝５１を形成したが、変形例では導電層１７上に絶縁層１８を形成した後、スリット用溝を形成する。その他の製造方法は第１実施形態と同様である。
２．２ 変形例の効果
変形例によれば、前述した実施形態と同様に、半導体記憶装置における不良発生率を低減することが可能である。さらには、半導体記憶装置の信頼性を高めることも可能となる。
さらに、変形例では、多結晶シリコン４２，１５３Ｂをエッチングした後、保護層（シリコン酸化層）１５３Ａ，１５３Ｃをエッチングする際、絶縁層（シリコン酸化層）１８等がエッチングガスの影響を受けるのを防ぐことができる。その他の効果は、前述した実施形態と同様である。
３．その他変形例等
前記実施形態において、「接続」は、部材間が直接接続される場合だけではなく、他の部材を介して接続される場合も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…シリコン基板、１１…ＣＭＯＳ回路、１４…絶縁層、１５…導電層、１６…絶縁層、１７…導電層、１８…絶縁層、１９〜２４…導電層、２５…絶縁層、４５…絶縁層、１５１〜１５４…導電層、ＳＬ…ソース線、ＳＧＳ…ソース側選択ゲート線、ＷＬ０〜ＷＬ３…ワード線、ＳＧＤ…ドレイン側選択ゲート線、ＭＰ…メモリピラー、ＳＴ…スリット（分離領域）、Ｓ１…第１形状、Ｓ２…第２形状。

Claims (12)

  1. 第１導電層と、
    前記第１導電層上に積層された複数の第２導電層と、
    前記複数の第２導電層内を前記第２導電層が積層された方向に延伸したメモリピラーと、
    前記第１導電層上の前記複数の第２導電層の側面に第１方向に延伸するように設けられ、前記第１方向に直交する断面が２段形状を有する第１層と、
    を具備する半導体記憶装置。
  2. 前記第１層の前記２段形状は、前記第１導電層上の第１形状と、前記第１形状上に設けられた第２形状とを有する請求項１に記載の半導体記憶装置。
  3. 前記第１形状と前記第２形状との境界は、前記第１導電層と前記第２導電層との間に存在する請求項２に記載の半導体記憶装置。
  4. 前記第１導電層と前記第２導電層との間に設けられ、前記第２導電層の１つの層より厚い第３導電層と、
    前記第３導電層上に設けられた第２絶縁層と、
    をさらに具備し、
    前記第１形状と前記第２形状との境界は、前記第３導電層と前記第２絶縁層との間に存在する請求項２に記載の半導体記憶装置。
  5. 前記第１導電層と前記第２導電層との間に設けられ、前記第２導電層の１つの層より厚い第３導電層と、
    前記第３導電層上に設けられた第２絶縁層と、
    をさらに具備し、
    前記第１形状と前記第２形状との境界は、前記第２絶縁層と、前記第２絶縁層に接する前記第２導電層との間に存在する請求項２に記載の半導体記憶装置。
  6. 前記第１方向に直交する断面において、前記第１形状の上面の幅は、前記第２形状の底面の幅より大きい請求項２乃至請求項５のいずれか一項に記載の半導体記憶装置。
  7. 前記メモリピラーは、ゲート絶縁層、半導体層、及び電荷蓄積層を有し、
    前記第１導電層は前記メモリピラーが有する前記半導体層に電気的に接続される請求項１に記載の半導体記憶装置。
  8. 前記メモリピラーは、ゲート絶縁層、半導体層、及び電荷蓄積層を有し、
    前記第２導電層と、前記ゲート絶縁層、前記半導体層、及び前記電荷蓄積層とがメモリセルを構成する請求項１に記載の半導体記憶装置。
  9. 前記第１層は、前記第１方向と直交する第２方向に延伸した前記第２導電層を分離する請求項１に記載の半導体記憶装置。
  10. 前記第１層は絶縁層を含む請求項１に記載の半導体記憶装置。
  11. 前記第１層は前記絶縁層内に導電層を含む請求項１０に記載の半導体記憶装置。
  12. 基板上に第１導電層を形成する工程と、
    前記第１導電層上に第１犠牲層を形成する工程と、
    前記第１犠牲層上に第２導電層を形成する工程と、
    前記第２導電層の一部を加工し、前記第１犠牲層まで達する第１溝を形成する工程と、
    前記第１溝内に第２犠牲層を形成する工程と、
    前記第２導電層及び前記第２犠牲層上に、複数の第２絶縁層と複数の第３絶縁層を交互に積層する工程と、
    前記第２絶縁層及び前記第３絶縁層の一部を加工し、前記第２犠牲層に達する第２溝を形成する工程と、
    前記第２溝を介して前記第２犠牲層及び前記第１犠牲層を除去し、前記第１導電層上に空洞を形成する工程と、
    前記空洞に第３導電層を形成する工程と、
    を具備する半導体記憶装置の製造方法。
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