JP2017175073A - 半導体集積回路 - Google Patents

Abstract

【課題】位相補償回路などのコンタクトホールの接触不良を、通常のテストにより検出が可能な半導体集積回路を提供する。
【解決手段】主要な配線を、位相補償回路などを構成する素子の電極の独立したコンタクトホールと電極を介して接続されるように構成した。
【選択図】図１

Description

本発明は、半導体集積回路に関し、半導体集積回路内の素子の接続不良を検出するための回路に関する。

図６に、半導体集積回路の例として、ボルテージレギュレータの回路図を示す。
ボルテージレギュレータは、基準電圧回路２０と、エラーアンプ２１と、ＰＭＯＳトランジスタ２２と、分圧抵抗２３と、位相補償回路５４及び５５と、ＶＤＤ端子１１と、ＶＳＳ端子１０と、出力端子１２とを備える。位相補償回路５４は、直列接続された抵抗と容量素子を備えている。位相補償回路５５は、並列接続された抵抗と容量素子を備えている。

このボルテージレギュレータの製造工程のテストとしては、ＶＤＤ端子１１と出力端子１２とＶＳＳ端子１０を用いて、消費電流や出力電圧など、ボルテージレギュレータの様々な電気的特性を測定して、正常な特性値になっているかチェックする。

一般に、テスタによる電圧印加の速度は、数百μ秒から数ｍ秒程度かかる。一方、図６に示したような位相補償回路５４に用いられる抵抗と容量素子の時定数は、数μ秒から数十μ秒である。

すなわち、ＶＤＤ端子１１の電圧を数μ秒で変化させた時、出力端子１２の電圧は一瞬変化するが、数十μ秒程度で安定してしまう。テスタの電圧印加の速度がこれよりも数倍遅いため、出力端子１２の電圧の応答速度は、ボルテージレギュレータ内部の位相補償回路の特性よりも、テスタの電圧印加の性能によって決まるということになる。

このため、一般に、容量素子を含む回路の特性は、テストすることが難しく、試作評価サンプルの特性を基本として、量産品が同等にできていれば特性も同等であるという考え方によることが多い。

特開平５−５５４５９号公報

不良品が発生する要因としては、コンタクトホールの開口不良による接触不良がある。図７は、従来のボルテージレギュレータの不良状態の一例を示す回路図である。
この例では、位相補償回路５４や位相補償回路５５の容量素子が接触不良を起こしている。ボルテージレギュレータは、位相補償回路が接触不良を起こすと、出力電圧の安定性欠くことになる。

しかしながら、このような位相補償回路の接触不良は、製造工程でのテストでは発見されにくい、と言う課題があった。
本発明は、上記課題に鑑みてなされ、コンタクトホールの形成における不良により素子に接触不良が発生した場合に、製造工程でのテストにより容易に検出が可能となるような半導体集積回路を提供する。

従来の課題を解決するために、本発明のボルテージレギュレータは、例えば、位相補償回路などを構成する素子の電極の独立したコンタクトホールと電極を介した経路を、他の回路との配線に含めるような構成とした。

本発明のボルテージレギュレータによれば、素子のコンタクトホールの形成不良が生じても、電気的特性を測定する製造工程でのテストにより容易に検出が可能となり、製造工程のコストを増加させること無く、量産品の品質を高めることができる。

本発明の実施例１のボルテージレギュレータの回路図である。 本発明の素子の電極の一例を示した平面図である。 本発明の実施例１のボルテージレギュレータの他の例を示した回路図である。 本発明の実施例１のボルテージレギュレータの他の例を示した回路図である。 本発明の実施例２のボルテージレギュレータの回路図である。 従来のボルテージレギュレータの回路図である。 従来のボルテージレギュレータの不良状態を示す回路図である。

以下、本発明の半導体集積回路の実施例について、図面を参照して説明する。

図１は、本発明の実施例１のボルテージレギュレータの回路図である。
本実施形態のボルテージレギュレータは、基準電圧回路２０、エラーアンプ２１、ＰＭＯＳトランジスタ２２、分圧抵抗２３、位相補償回路２４、位相補償回路２５、ＶＤＤ端子１１、ＶＳＳ端子１０、出力端子１２を備えている。位相補償回路２４は、抵抗２４Ｒ１及び２４Ｒ２と容量素子２４Ｃで構成され、位相補償回路２５は、容量素子２５Ｃで構成されている。

位相補償回路２４は、エラーアンプ２１の出力端子とＰＭＯＳトランジスタ２２のゲートと出力端子１２の間に接続される。抵抗２４Ｒ１は、一端がエラーアンプ２１の出力端子に接続され、他端が容量素子２４Ｃの一端に接続されている。抵抗２４Ｒ２は、一端ががＰＭＯＳトランジスタ２２のゲートに接続され、他端が容量素子２４Ｃの一端に接続されている。従って、エラーアンプ２１の出力端子とＰＭＯＳトランジスタ２２のゲートは、位相補償回路２４の２つの抵抗２４Ｒ１と２４Ｒ２と容量素子２４Ｃの独立したコンタクトホールを介して接続される。

容量素子２４Ｃの他端は、独立したコンタクトホールによって夫々出力端子１２と位相補償回路２５の容量素子２５Ｃの一端と接続されている。更に、容量素子２５Ｃの一端は、独立したコンタクトホールによって分圧抵抗２３の一端と接続されている。従って、出力端子１２と分圧抵抗２３は、容量素子２４Ｃの独立したコンタクトホールと容量素子２５Ｃの独立したコンタクトホールを介して接続される。

容量素子２５Ｃの他端は、独立したコンタクトホールによって夫々分圧抵抗２３の出力端子とエラーアンプ２１の非反転入力端子に接続される。従って、分圧抵抗２３の出力端子とエラーアンプ２１の非反転入力端子は、容量素子２５Ｃの独立したコンタクトホールを介して接続されている。

即ち、ボルテージレギュレータは、主要な配線が、位相補償回路２４の容量素子２４Ｃの独立したコンタクトホールと位相補償回路２５の容量素子２５Ｃの独立したコンタクトホールを介して接続されている。

図２は、本発明の素子の電極の一例を示した平面図である。
容量素子２４Ｃを例に取って説明する。容量素子２４Ｃは、下部電極３１と上部電極３２とその間に設けた酸化膜により容量素子を構成する。上部電極３２は、コンタクトホール３４ａ及び３４ｂを有し、夫々独立した配線３３ａ及び３３ｂと接続する。ここで、配線３３ａと配線３３ｂは、エラーアンプ２１の出力端子とＰＭＯＳトランジスタ２２のゲート間の配線とする。即ち、エラーアンプ２１の出力端子とＰＭＯＳトランジスタ２２のゲートは、配線３３ａとコンタクトホール３４ａとコンタクトホール３４ｂと上部電極３２と配線３３ｂによって接続される。

従って、容量素子２４Ｃのコンタクトホールに非接続状態の不良があれば、エラーアンプ２１の出力端子とＰＭＯＳトランジスタ２２のゲートが接続されないので、ボルテージレギュレータの電気的特性を測定する製造工程でのテストにより、素子の接触不良を容易に検出することが可能となる。

図１のボルテージレギュレータの動作について説明する。
基準電圧回路２０の出力である基準電圧（Ｖｒｅｆ）と出力端子１２の出力電圧を、抵抗２５Ｒ及び分圧抵抗２３にて分圧した帰還信号（Ｖｆｂ）をエラーアンプ２１に入力する。エラーアンプ２１は入力の誤差を増幅することにより、ＰＭＯＳトランジスタ２２を駆動して出力電圧（Ｖｏｕｔ）が一定となるように制御する。

次に、コンタクトホールに非接続の不良が生じた場合において、テストによってどのように不良が検出されるかについて、不良時の動作を説明も交えて以下に述べる。
位相補償回路２４の容量素子２４Ｃのコンタクトホールのうち、抵抗２４Ｒ２に接続されたものが非接続の不良になった場合、あるいは抵抗２４Ｒ１に接続されたものが非接続の不良になった場合、エラーアンプ２１の出力はＰＭＯＳトランジスタ２２のゲートには接続されていない状態となる。それにより、ＰＭＯＳトランジスタ２２はエラーアンプ２１によって制御されないため、出力電圧（Ｖｏｕｔ）は安定化されない。

仮に、ＰＭＯＳトランジスタ２２のゲートにある電位が残存していたとして、出力電圧（Ｖｏｕｔ）のテスト結果がたまたま所望の値になったとしても、出力端子１２から流れ出る出力電流（Ｉｏｕｔ）を変化させて再度テストすれば、ＰＭＯＳトランジスタ２２のゲート電圧は、先ほどとは異なる電圧にエラーアンプ２１によって調整されるべきである。しかし、非接続状態なら先ほどの残留電位と変わらないはずであり、出力電圧（Ｖｏｕｔ）の再テスト結果は所望の値にはならない。

従って、位相補償回路２４の容量素子２４Ｃのコンタクトホールが、抵抗２４Ｒ１や抵抗２４Ｒ２との接続に不良を生じた場合には、通常の電気的特性を測定することによって、不良を検出することができる。

また、位相補償回路２４の容量素子２４Ｃのコンタクトホールのうち、出力端子１２に接続されたものが非接続の不良になった場合、あるいは位相補償回路２５に接続されたものが非接続の不良になった場合も同様である。

また、位相補償回路２５の容量素子２５Ｃのコンタクトホールのうち、位相補償回路２４に接続されたものが非接続の不良になった場合、あるいは抵抗２５Ｒに接続されたものが非接続の不良になった場合には、出力端子１２が抵抗２５Ｒに接続されていない状態となる。それにより、出力端子１２をＶＳＳ端子１０にプルダウンする素子がなくなるため、出力電圧（Ｖｏｕｔ）は、ＰＭＯＳトランジスタ２２によってＶＤＤ端子１１の電圧レベルまでプルアップされる。即ち、出力電圧（Ｖｏｕｔ）のテスト結果が所望の値にならず、通常の電気的特性を測定することによって不良が検出される。

更に、位相補償回路２５の容量素子２５Ｃにおけるコンタクトホールのうち、抵抗２５Ｒと分圧抵抗２３の接点に接続されたものが非接続の不良になった場合、あるいはエラーアンプ２１の非反転入力端子に接続されたものが非接続の不良になった場合には、出力電圧（Ｖｏｕｔ）を抵抗２５Ｒと分圧抵抗２３によって分圧した電圧が、エラーアンプ２１に入力されない状態となる。それにより、ＰＭＯＳトランジスタ２２はエラーアンプ２１によって正しく制御されなくなるため、出力電圧（Ｖｏｕｔ）は安定化されない。即ち、同様に、出力電圧（Ｖｏｕｔ）のテスト結果が所望の値にならず、通常の電気的特性を測定することによって不良が検出される。

以上説明しように、本発明のボルテージレギュレータは、主要な配線が、位相補償回路２４の容量素子２４Ｃと位相補償回路２５の容量素子２５Ｃのコンタクトホールを介して接続されているので、それらに接続不良が生じた場合に出力電圧などの電気的特性のテスト結果により不良を検出することができる。

図３は、本発明の実施例１のボルテージレギュレータの他の例を示した回路図である。
図１の位相補償回路２４における抵抗２４Ｒ２と２４Ｒ１の両端を、スイッチ５１により短絡することができるようにしたものである。スイッチ５１は、テストモード信号５２によって制御される。テストモード信号５２は、上述したテストする際にはスイッチ５１をオフにし、テスト後にはスイッチ５１をオンにする。

この場合は、スイッチ５１がオンした時に抵抗２４Ｒ１と抵抗２４Ｒ２の並列接続になるので、所望の抵抗値に成るように適宜設計すればよい。このような構成にすれば、位相補償抵抗の抵抗値に、コンタクトホールの影響を排除する事ができる。

図４は、本発明の実施例１のボルテージレギュレータの他の例を示した回路図である。
図１において、ＰＭＯＳトランジスタ２２のゲートノードと、エラーアンプ２１の出力を、それぞれ端子１３、１４に接続したものである。そして、コンタクトホールの不良をテストし終えた後の実装工程において、ＰＭＯＳトランジスタ２２のゲート端子１３と、エラーアンプ２１の出力端子１４を、ボンディングワイヤにより接続する。
これにより、図３のスイッチ５１と同じ効果を果たすことができる。

また、端子１３、１４を用いて、位相補償回路２４の容量素子２４Ｃのコンタクトホールが接続されているかを直接的にテストすることもできる。位相補償回路２５についても同様に設置した端子に接続しておけば、位相補償回路２５の容量素子２５Ｃのコンタクトホールが接続されているかを直接的にテストできるようになる。
なお、位相補償回路２４と位相補償回路２５のどちらに不良があるか区別する必要がない場合は、出力端子１２とＶＳＳ端子１０の間に電流が流れるかテストすることもできる。

図５は、本発明の実施例２のボルテージレギュレータの回路図である。
実施例１において、ＰＭＯＳトランジスタ２２のゲートノードとなる多結晶シリコン膜とメタル配線を接続するコンタクトホールについても、容量素子と同様にコンタクトホールを２個以上設けて、その箇所を配線の途中に介在させたものである。

一方のノードは、ヒューズ１６を介してＰＭＯＳトランジスタのゲート端子１３に接続されている。もう一方のノードは、位相補償回路２４に接続されている。位相補償回路２４が不要な場合は、もう一方のノードはエラーアンプ２１の出力に接続する。また、エラーアンプ２１の出力は、ヒューズ１７を介してエラーアンプの出力端子１４に接続されている。
こうすることにより、容量素子だけでなく、ＰＭＯＳトランジスタ２２のゲートノードにあるコンタクトホールについても、非接続の不良がないかテストすることができる。

ヒューズ１６、１７は、テスト後にカットすることにより、配線容量素子を低減させることができる。ヒューズを介さずに、直接端子に接続してもよい。
また、エラーアンプ２１の出力からＶＳＳ端子１０への電流経路が存在するため、端子１３とＶＳＳ端子１０の間に電流が流れるか確認するというテストを行えばよく、端子１４は必ずしも必要ではない。

以上説明したように、本発明の半導体集積回路は、素子のコンタクトホールの形成不良が生じても、電気的特性を測定する製造工程でのテストにより容易に検出が可能となり、製造工程のコストを増加させること無く、量産品の品質を高めることができる。
なお、本発明の半導体集積回路について、ボルテージレギュレータの位相補償回路を用いて説明したが、これに限定されるものではない。

１６、１７ ヒューズ
２０ 基準電圧回路
２１ エラーアンプ
２４、２５ 位相補償回路

Claims (4)

1. 第一及び第二のコンタクトホールを有する電極を備えた素子を備えた半導体集積回路であって、
   前記第一のコンタクトホールと前記電極と前記第二のコンタクトホールを介する経路が、前記半導体集積回路の主要な配線の一部を構成していることを特徴とする半導体集積回路。
2. 前記素子は、位相補償回路を構成する素子であることを特徴とする請求項１記載の半導体集積回路。
3. 前記位相補償回路を構成する素子は、容量素子または抵抗素子であることを特徴とする請求項２記載の半導体集積回路。
4. 前記半導体集積回路は、前記位相補償回路を備えたボルテージレギュレータであることを特徴とする請求項２または３記載の半導体集積回路。

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