JP2017069240A - 貼り合わせｓｏｉウェーハの製造方法 - Google Patents

貼り合わせｓｏｉウェーハの製造方法 Download PDF

Info

Publication number
JP2017069240A
JP2017069240A JP2015189399A JP2015189399A JP2017069240A JP 2017069240 A JP2017069240 A JP 2017069240A JP 2015189399 A JP2015189399 A JP 2015189399A JP 2015189399 A JP2015189399 A JP 2015189399A JP 2017069240 A JP2017069240 A JP 2017069240A
Authority
JP
Japan
Prior art keywords
wafer
oxide film
base wafer
base
soi
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015189399A
Other languages
English (en)
Other versions
JP2017069240A5 (ja
JP6447439B2 (ja
Inventor
徹 石塚
Toru Ishizuka
徹 石塚
中野　正剛
Masatake Nakano
正剛 中野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Handotai Co Ltd
Original Assignee
Shin Etsu Handotai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2015189399A priority Critical patent/JP6447439B2/ja
Application filed by Shin Etsu Handotai Co Ltd filed Critical Shin Etsu Handotai Co Ltd
Priority to PCT/JP2016/003798 priority patent/WO2017056376A1/ja
Priority to EP16850559.2A priority patent/EP3358600B1/en
Priority to KR1020187006698A priority patent/KR102509310B1/ko
Priority to US15/754,003 priority patent/US11056381B2/en
Priority to CN201680049105.3A priority patent/CN108028170B/zh
Priority to SG11201801408YA priority patent/SG11201801408YA/en
Priority to TW105126977A priority patent/TWI698907B/zh
Publication of JP2017069240A publication Critical patent/JP2017069240A/ja
Publication of JP2017069240A5 publication Critical patent/JP2017069240A5/ja
Application granted granted Critical
Publication of JP6447439B2 publication Critical patent/JP6447439B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02598—Microstructure monocrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3226—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering of silicon on insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B15/00—Single-crystal growth by pulling from a melt, e.g. Czochralski method
    • C30B15/007—Pulling on a substrate
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B15/00—Single-crystal growth by pulling from a melt, e.g. Czochralski method
    • C30B15/20—Controlling or regulating
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Element Separation (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

【課題】ＳＯＩウェーハ製造工程中におけるベースウェーハのスリップ転位の発生を抑制しつつ、抵抗率の変動を抑制するためのドナー消去を効率的に行う。【解決手段】いずれもシリコン単結晶からなるボンドウェーハとベースウェーハとをシリコン酸化膜を介して貼り合わせて貼り合わせＳＯＩウェーハを製造する方法であって、ベースウェーハとして、抵抗率が１００Ω・ｃｍ以上、初期格子間酸素濃度が１０ｐｐｍａ以下であるシリコン単結晶ウェーハを準備する工程と、ベースウェーハに、酸化性雰囲気下、７００℃以上１０００℃以下の温度で５時間以上の熱処理を施すことにより、ベースウェーハ表面にシリコン酸化膜を形成する工程と、シリコン酸化膜を介してベースウェーハとボンドウェーハを貼り合わせる工程と、貼り合わせたボンドウェーハを薄膜化してＳＯＩ層を形成する工程とを有することを特徴とする貼り合わせＳＯＩウェーハの製造方法。【選択図】 図１

Description

本発明は、貼り合わせＳＯＩウェーハの製造方法に関する。
携帯端末、インターネット通信等の発達により、無線による情報のやりとりの情報量や通信速度への要求は、限りなく増大する一方である。近年では、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）スイッチ等の高周波デバイスとして、これまでＳＯＳ（サファイア上シリコン：Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ）やＧａＡｓの基板等により作製していた単一の素子を、Ｓｉ基板上に集積化されたデバイスに置き換えて、小型化・集積化する技術が盛んに採用されるようになった。特に、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ウェーハを使用して高周波デバイスを作製する方法が、市場を大きく伸ばしている。
高周波デバイスの性能として、通信の混線を防止する為に、２次高調波、３次高調波の抑制が主要な要求項目となっている。この為には、基板が絶縁体であることが必要になる。ＳＯＩウェーハにおいては、埋め込み酸化膜（ＢＯＸ層）の厚さを大きくすることが一つの方法と考えられるが、酸化膜は熱伝導率が悪く、高周波デバイスを動作させる際の発熱が除去できないことが問題になる。そこで、ＳＯＩウェーハの支持基板（ベースウェーハ）として、高抵抗率を有するＳｉ基板（高抵抗基板）を使用する方法が考えられた。これにより、ＢＯＸ層より下での電気の伝導を抑制することができて、高周波デバイスの高調波を抑制することができる。
この場合、ベースウェーハである高抵抗基板の高抵抗率を維持する為に酸素ドナーによる抵抗率低下の影響を小さくする為、低酸素基板が使用される。このような高抵抗低酸素基板を使用した場合、Ｓｉ中のボロンや酸素が少なく純度の高いＳｉ結晶になり、かえってスリップ転位が発生しやすくなる。
一方、絶縁性を良くする為に、高周波デバイス用ＳＯＩウェーハには厚い（例えば、５００ｎｍ以上）埋め込み酸化膜が要求される。その場合、通常のボンド酸化（ボンドウェーハ側に酸化膜を形成すること）ではなく、ベース酸化（ベースウェーハ側に酸化膜を形成すること）が用いられる。その理由は、例えば、イオン注入剥離法を用いて貼り合わせＳＯＩウェーハを作製する際、厚い酸化膜を通してボンドウェーハ側に水素を打ち込むには高エネルギーが必要であり、ＳＯＩ膜厚均一性やパーティクルの増加等が問題になるためである。これらが、ベース酸化工程を用いる主な理由である。この際に、酸化膜厚さが厚いために長時間の酸化処理が必要となる。
特許文献１には、デバイス製造工程における熱処理を経た後にも高抵抗率を維持するとともに、ウェーハの機械的強度及びゲッタリング能力が高い高抵抗シリコンウェーハの一つとして窒素ドープウェーハが記載されており、それをＳＯＩウェーハのベースウェーハとして用いることが記載されている。また、特許文献１の（００３２）段落には、窒素ドープウェーハは、酸素・窒素ドナー（ＮＯドナー）の影響で基板抵抗率が減少することが開示されている。
一方、特許文献２の（００３８）段落や図１に、９００℃以上の熱処理を行うことにより、ＮＯドナーが消滅することが記載されている。また、特許文献３の（００３８）段落、（００３９）段落には、９００℃以上、例えば１０００℃、１６時間の熱処理を行うことにより、ＮＯドナーが消滅することが記載されている。
特開２０１２−７６９８２号公報 特開２００５−２０６３９１号公報 特開２０１２−１８８２９３号公報
上記したように、高周波デバイス用ＳＯＩウェーハにおいては、絶縁性を良くする為に厚い酸化膜を形成するので、長時間の酸化処理が必要である。また、抵抗率変動を抑制するため上記のようなドナーを消滅させるための熱処理を行う場合、更に長時間を費やすこととなり、製造効率が悪くなるという問題があった。また上記したように、高抵抗低酸素基板を使用した場合、スリップ転位が発生しやすくなるという問題もあった。
本発明は前述のような問題に鑑みてなされたもので、ＳＯＩウェーハ製造工程中におけるベースウェーハのスリップ転位の発生を抑制しつつ、抵抗率の変動を抑制するためのドナー消去を効率的に行うことができる貼り合わせＳＯＩウェーハの製造方法を提供することを目的とする。
上記目的を達成するために、本発明によれば、いずれもシリコン単結晶からなるボンドウェーハとベースウェーハとをシリコン酸化膜を介して貼り合わせて貼り合わせＳＯＩウェーハを製造する方法であって、
前記ベースウェーハとして、抵抗率が１００Ω・ｃｍ以上、初期格子間酸素濃度が１０ｐｐｍａ以下であるシリコン単結晶ウェーハを準備する工程と、
前記ベースウェーハに、酸化性雰囲気下、７００℃以上１０００℃以下の温度で５時間以上の熱処理を施すことにより、前記ベースウェーハ表面にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜を介して前記ベースウェーハと前記ボンドウェーハを貼り合わせる工程と、
貼り合わせた前記ボンドウェーハを薄膜化してＳＯＩ層を形成する工程とを有することを特徴とする貼り合わせＳＯＩウェーハの製造方法を提供する。
このようにすれば、ベースウェーハ表面にシリコン酸化膜を形成する際の長時間の酸化熱処理と兼ねてドナーを消滅させる熱処理を行うことができるので、ＳＯＩウェーハ製造工程（以下、単にＳＯＩ工程とも言う）中におけるベースウェーハのスリップ転位の発生を抑制しつつ、抵抗率の変動を抑制するためのドナー消去をした貼り合わせＳＯＩウェーハを効率的に製造することができる。
このとき、前記ベースウェーハとして、窒素濃度が１×１０１３〜１×１０１５ａｔｏｍｓ／ｃｍ３である前記シリコン単結晶ウェーハを用いることが好ましい。
このような範囲の濃度となるように窒素がドープされたベースウェーハを用いれば、シリコン単結晶の引き上げ中における有転位化を抑制しつつ、デバイス製造工程におけるスリップ転位の発生をより確実に抑制することができる。
またこのとき、前記シリコン酸化膜を形成する工程において、
前記ベースウェーハ表面に形成する前記シリコン酸化膜の厚さを１μｍ以上とすることが好ましい。
このような、埋め込み酸化膜（ＢＯＸ膜）用に１μｍ以上の厚い酸化膜を形成した場合、従来法ではスリップ転位が発生しやすかったが、本発明では、１μｍ以上の厚さのものを形成する場合においても、より効果的にスリップの発生を抑制することができる。
本発明の貼り合わせＳＯＩウェーハの製造方法であれば、ベースウェーハ表面にシリコン酸化膜を形成する際の長時間の酸化熱処理と兼ねてドナーを消滅させる熱処理を行うことができ、ＳＯＩ工程中におけるベースウェーハのスリップ転位の発生を抑制しつつ、抵抗率の変動を抑制するためのドナー消去をした貼り合わせＳＯＩウェーハを効率的に製造することができる。
本発明の貼り合わせＳＯＩウェーハの製造方法の一例を示す工程図である。 本発明の貼り合わせＳＯＩウェーハの製造方法の工程の一例を示す説明図である。
以下、本発明について実施の形態を説明するが、本発明はこれに限定されるものではない。
上述したように、高抵抗低酸素基板を使用した場合、スリップ転位が発生しやすくなり、また、抵抗率の変動を抑制するためには、ドナーを消滅させる長時間の熱処理を必要とし、製造効率が悪いという問題があった。
そこで、本発明者らはこのような問題を解決すべく鋭意検討を重ねた。その結果、貼り合わせＳＯＩウェーハの製造の際、ベースウェーハ表面にシリコン酸化膜を形成する工程において、酸化性雰囲気下、７００℃以上１０００℃以下の温度で５時間以上の熱処理をベースウェーハに施すことを行うことを見出した。これにより、ベースウェーハ表面にシリコン酸化膜を形成する際の長時間の酸化熱処理と兼ねてドナーを消滅させる熱処理を行うことができ、ＳＯＩ工程中におけるベースウェーハのスリップ転位の発生を抑制しつつ、抵抗率の変動を抑制するためのドナー消去をした貼り合わせＳＯＩウェーハを効率的に製造することができることを発見した。そして、これらを実施するための最良の形態について精査し、本発明を完成させた。
以下、本発明の貼り合わせＳＯＩウェーハの製造方法について、工程の一例を示す図１、２を参照しながら説明する。また、貼り合わせＳＯＩウェーハの製造方法として、イオン注入剥離法を用いた製造方法を例に挙げて説明するが、本発明はこれに限定されるものではない。
まず、図２に示すように、ベースウェーハ１として、抵抗率が１００Ω・ｃｍ以上、初期格子間酸素濃度が１０ｐｐｍａ以下であるシリコン単結晶ウェーハを準備する（図１、２のＳＰ１）。
ベースウェーハ１は、例えば、チョクラルスキー法（Ｃｚｏｃｈｒａｌｓｋｉ ｍｅｔｈｏｄ：ＣＺ法）により育成され、シリコン単結晶インゴットから切り出されたシリコン単結晶ウェーハとすることができる。
ベースウェーハ１の抵抗率は、１００Ω・ｃｍ以上であればよく、より好ましくは１０００Ω・ｃｍ以上のシリコン単結晶ウェーハとすることができる。２次高調波特性の要求により、３０００Ω・ｃｍ以上、あるいは、７５００Ω・ｃｍ以上が指定される場合もある。
また、ベースウェーハ１の酸素濃度の狙い値は、酸素ドナーによる抵抗率の変化を防止するため、ＡＳＴＭ’７９で１０ｐｐｍａ以下とする。１ｐｐｍａより低い酸素濃度のシリコン単結晶をチョクラルスキー法により作製することは困難であるので、酸素濃度は１ｐｐｍａ以上とすることが好ましい。
この際、ベースウェーハ１は、シリコン単結晶引き上げ時に窒素をドープされたものとすることが好ましい。一般的なシリコン単結晶の引き上げにおいても、高抵抗低酸素を狙って引き上げる場合があるが、この際には、通常は窒素ドープを行わない。ベースウェーハ１を窒素ドープされたものとすれば、後述するような、ベース酸化熱処理、結合安定化熱処理、表面粗さ改善熱処理、膜厚調整熱処理において、スリップの発生を抑制することができる。
窒素濃度の狙い値は、１×１０１３〜１×１０１５ａｔｏｍｓ／ｃｍ３の窒素含有量とすることが好ましい。特に、８×１０１３ａｔｏｍｓ／ｃｍ３以上がより好ましい。窒素濃度が１×１０１３ａｔｏｍｓ／ｃｍ３以上であれば、窒素ドープによる耐スリップ特性の向上効果をより確実に得ることができる。ＳＯＩ工程中、更にはデバイス工程中にスリップの発生をより一層抑制可能になる。また、窒素濃度が１×１０１５ａｔｏｍｓ／ｃｍ３以下であれば、シリコン単結晶引き上げ中での析出過多による有転位化などを抑制し、シリコン単結晶の結晶性の劣化をより確実に防止することができる。
また、ボンドウェーハ３として、シリコン単結晶ウェーハを準備する。
次に、ベースウェーハ１に、酸化性雰囲気下、７００℃以上１０００℃以下の温度で５時間以上の熱処理を施すことにより、ベースウェーハ１表面にシリコン酸化膜２を形成する（ＳＰ２）。
このように、ベースウェーハ１表面にシリコン酸化膜２を形成する温度を従来よりも低温化することによって、その後のＳＯＩウェーハ製造工程中の熱処理（例えば、結合安定化熱処理、表面粗さ改善熱処理、膜厚調整熱処理など）が高温であっても、スリップ転位の発生を抑制することができる。また、窒素ドープしたベースウェーハ１を用いる場合であっても、酸化温度の低温化により、酸化時間が長時間化され、窒素ドープに伴うＮＯドナーの発生も、同時に抑制することができる。
例えば、１μｍ以上の厚さのＢＯＸ膜用の酸化膜をベースウェーハ表面に形成する場合、生産性を高めるため、通常は１０００℃を超える温度で酸化を行うことが一般的である。しかしながら、１０００℃を越える温度では、ＳＯＩウェーハ製造工程中の熱処理、さらには、デバイス製造工程中の熱処理によりスリップ転位がより発生しやすくなってしまう。
本発明では、ベース酸化温度を１０００℃以下の低温で行うので、従来法ではそのようなスリップ転位が発生しやすいＢＯＸ膜厚がたとえ１μｍ以上の場合（すなわち、ベースウェーハ表面に形成する酸化膜厚が１μｍ以上の場合）でも、効果的にスリップ転位の発生を抑制することができる。
一方、ベースウェーハ１表面にシリコン酸化膜２を形成する酸化温度が７００℃未満では、高周波デバイス用ＳＯＩウェーハ用に必要な比較的厚い酸化膜厚を得るために、極めて長時間の熱処理が必要となるため効率的でない。
また本発明はベース酸化時間が５時間以上であるので、ドナーの消去を十分に行うことができる。一方で、ベース酸化時間が５時間未満の場合には、ドナーの消去が不十分となり、抵抗率の変化が生じてしまう。従って、本発明であればドナーの影響による抵抗率変動を抑制できる。
一方、貼り合わせるボンドウェーハ３は、イオン注入を行ってイオン注入層４を有するボンドウェーハ３とすることができる。イオン注入のイオン種としては水素イオンやヘリウムイオンがある。ドーズ量や加速電圧といったイオン注入の条件は要求される最終ＳＯＩ層の厚さ、ＳＯＩ製造工程中のＳＯＩ膜厚加工取代厚さ、などによって適宜決定することができる。
次に、シリコン酸化膜２を介してベースウェーハ１とボンドウェーハ３を貼り合わせる（ＳＰ３）。
次に、貼り合わせたボンドウェーハ３を薄膜化してＳＯＩ層５を形成する（ＳＰ４）。
このとき、貼り合わせたウェーハに５００℃程度の熱処理を施すことで、ボンドウェーハ３をイオン注入層４で剥離して、ベースウェーハ１上にシリコン酸化膜２とＳＯＩ層５が形成された貼り合わせＳＯＩウェーハ７を作製することができる。なお、このときに、剥離ウェーハ６が派生する。
また、このようにして作製した貼り合わせＳＯＩウェーハ７に更に、抵抗加熱式の熱処理炉などを用い、９００℃以上で０．５〜２時間程度の結合安定化熱処理、１１００℃以上で１〜４時間程度の表面粗さ改善熱処理、ＳＯＩ膜厚調整の為の９００℃以上で１〜２時間程度の膜厚調整用の犠牲酸化処理を施して、最終的な狙い厚さを持つ貼り合わせＳＯＩウェーハ７とすることができる。
ここで、ベースウェーハ１として窒素ドープしたウェーハを用いた場合、ボンドウェーハ３を剥離した後のＳＯＩ製造工程中のこれらの熱処理のみでもＮＯドナーはある程度低減されるが、ドナー消去に関してこれらのみでは十分ではないため、デバイス製造プロセス中等の低温熱処理を受けるとＮＯドナー起因によるベースウェーハの抵抗率の変化が発生してしまう場合がある。しかし、本発明は、これらの熱処理を行う前に、ベース酸化を兼ねて５時間以上の長時間の熱処理を行う。従って、ＮＯドナーが十分に消去され、そ
の後、デバイス製造工程などで６００℃あるいは４５０℃といったＮＯドナーの形成される低温熱処理を行っても、抵抗率の変化を抑制することができる。このため、安定して初期の高抵抗率を維持することのできる貼り合わせＳＯＩウェーハを得ることができる。
尚、ボンドウェーハを剥離した後のＳＯＩ製造工程中の熱処理については、上記した抵抗加熱式熱処理のほか、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）のような短時間の急速加熱・急速冷却熱処理を行う場合も含む。
高周波デバイス用途としての貼り合わせＳＯＩウェーハはベースウェーハの抵抗率が高いと２次高調波特性が改善する。従来ＧａＡｓなどで実施していたＲＦスイッチなどをＳｉデバイスにすることにより、より小さくより多機能を持った素子を作製することができる。
このように、ドナーを消去する熱処理をベース酸化工程と兼ねることによって、ドナーを消去する熱処理を別工程として追加する必要をなくすことができる。そのため、ＳＯＩ工程中におけるベースウェーハのスリップ転位の発生を抑制しつつ、初期の高い抵抗率を維持して安定したＲＦ向けの貼り合わせＳＯＩウェーハを効率的に製造することができる。
なお、上記ではボンドウェーハ３の薄膜化を、イオン注入層４の形成と、イオン注入層４での剥離により行うことを例示したが、本発明はこれに限定されない。例えば、ボンドウェーハ３の薄膜化を、研削、研磨、エッチング等を組み合わせて行うこともできる。
以下、本発明の実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例１）
ベースウェーハとして、酸素濃度６．８ｐｐｍａ（ＡＳＴＭ’７９）、抵抗率が２０００Ω・ｃｍ、直径３００ｍｍ、ｐ型、結晶方位＜１００＞のＣＺシリコン単結晶ウェーハ（窒素ドープなし）を準備した。
このベースウェーハに対し、酸化温度９５０℃、酸化時間９．５時間のパイロジェニック酸化を行い、ベースウェーハ表面に１μｍのシリコン酸化膜を成長させた。
このベースウェーハに対して、６５０℃で１時間の熱処理を行った後に、抵抗率を測定したところ、２０００Ω・ｃｍからの変化はみられなかった。
上記成長させたベースウェーハ表面のシリコン酸化膜を介してベースウェーハと、加速電圧５０ｋｅＶ、ドーズ量５．０×１０１６ａｔｏｍｓ／ｃｍ２の水素イオンを注入したボンドウェーハ（ｐ型、＜１００＞、１０Ω・ｃｍ）とを貼り合わせた。
そして、貼り合わせたウェーハに５００℃で２０分の熱処理を施すことで、ボンドウェーハをイオン注入層で剥離して、ベースウェーハ上にシリコン酸化膜とＳＯＩ層が形成された貼り合わせＳＯＩウェーハを作製した。
作製した貼り合わせＳＯＩウェーハにさらに、９５０℃の酸化（結合安定化熱処理）、酸化膜除去、１２００℃の不活性ガス（Ａｒ）雰囲気アニール（表面粗さ改善熱処理）、９５０℃の酸化（膜厚調整熱処理）を施し、ＳＯＩ層厚さを１５０ｎｍに調整した。
このＳＯＩウェーハに対して、６５０℃で１時間の熱処理を行った。そして、ＳＯＩウェーハ完成直後のベースウェーハの抵抗率を測定したところ、２０００Ω・ｃｍから変化がみられなかった。また、このＳＯＩウェーハのスリップ転位をＸ線トポグラフで観察したところ、スリップの発生は見られなかった。
表１に、実施例１における実施結果をまとめたもの示す。なお、表１では後述の実施例２、３、比較例１〜３の結果も併せて記した。
Figure 2017069240
（実施例２）
ベースウェーハとして、酸素濃度６．８ｐｐｍａ（ＡＳＴＭ’７９）、抵抗率が２０００Ω・ｃｍ、窒素濃度８．９×１０１３ａｔｏｍｓ／ｃｍ３である直径３００ｍｍ、ｐ型、結晶方位＜１００＞のＣＺシリコン単結晶ウェーハを準備した。
その後、実施例１と同様にして、ベースウェーハに酸化膜を形成した。
このベースウェーハに対して、６５０℃で１時間の熱処理を行った後に、抵抗率を測定したところ、２０００Ω・ｃｍからの変化はみられなかった。
実施例１と同様にして、上記成長させたベースウェーハ表面のシリコン酸化膜を介してベースウェーハと、ボンドウェーハと貼り合わせて剥離後、結合安定化熱処理、酸化膜除去、表面粗さ改善熱処理、膜厚調整熱処理を行い、ＳＯＩ層厚さを１５０ｎｍに調整した。
このＳＯＩウェーハに対して、６５０℃で１時間の熱処理を行った。そして、ＳＯＩウェーハ完成直後のベースウェーハの抵抗率を測定したところ、２０００Ω・ｃｍから変化がみられなかった。また、このＳＯＩウェーハのスリップ転位をＸ線トポグラフで観察したところ、表１に示したようにスリップの発生は見られなかった。
（実施例３）
ベースウェーハとして、酸素濃度６．８ｐｐｍａ（ＡＳＴＭ’７９）、抵抗率が２０００Ω・ｃｍ、窒素濃度１．４×１０１４ａｔｏｍｓ／ｃｍ３である直径３００ｍｍ、ｐ型、結晶方位＜１００＞のＣＺシリコン単結晶ウェーハを準備した。
このウェーハに対し、酸化温度１０００℃、酸化時間５時間のパイロジェニック酸化で１μｍの酸化膜を成長させた。
このベースウェーハに対して、６５０℃で１時間の熱処理を行った後に、抵抗率を測定したところ、２０００Ω・ｃｍからの変化はみられなかった。
実施例１と同様にして、上記成長させたベースウェーハ表面のシリコン酸化膜を介してベースウェーハと、ボンドウェーハと貼り合わせて剥離後、結合安定化熱処理、酸化膜除去、表面粗さ改善熱処理、膜厚調整熱処理を行い、ＳＯＩ層厚さを１５０ｎｍに調整した。
このＳＯＩウェーハに対して、６５０℃で１時間の熱処理を行った。そして、ＳＯＩウェーハ完成直後のベースウェーハの抵抗率を測定したところ、２０００Ω・ｃｍから変化がみられなかった。また、このＳＯＩウェーハのスリップ転位をＸ線トポグラフで観察したところ、表１に示したようにスリップの発生は見られなかった。
実施例２、３で作製したスリップ転位のないＳＯＩウェーハに対し、デバイス製造工程での熱処理を想定した熱処理（最高温度１１００℃）を行った後、再度スリップ転位をＸ線トポグラフで観察したところ、実施例２、３ではスリップ転位の発生は見られなかった。また、このときのベースウェーハの抵抗率を測定したところ、２０００Ω・ｃｍからの変化はみられなかった。
このように、窒素ドープを行ったベースウェーハを用いた実施例２、３では、ＳＯＩ製造工程に加えて、デバイス製造工程におけるスリップ転位の発生及び抵抗率の変化を防止することができた。
（比較例１）
ベースウェーハとして、実施例１と同様のＣＺシリコン単結晶ウェーハを準備した。
このベースウェーハに対し、酸化温度１０５０℃、酸化時間４時間のパイロジェニック酸化で１μｍの酸化膜を成長させた。
このベースウェーハに対して、６５０℃で１時間の熱処理を行った後に、抵抗率を測定したところ、２０００Ω・ｃｍからの変化はみられなかった。
実施例１と同様にして、上記成長させたベースウェーハ表面のシリコン酸化膜を介してベースウェーハと、ボンドウェーハと貼り合わせて剥離後、結合安定化熱処理、酸化膜除去、表面粗さ改善熱処理、膜厚調整熱処理を行い、ＳＯＩ層厚さを１５０ｎｍに調整した。
このＳＯＩウェーハに対して、６５０℃で１時間の熱処理を行った。そして、ＳＯＩウェーハ完成直後のベースウェーハの抵抗率を測定したところ、２０００Ω・ｃｍからの変化はみられなかった。しかしながら、このウェーハのスリップ転位をＸ線トポグラフで観察したところ、スリップの発生が見られた。
（比較例２）
ベースウェーハとして、実施例２と同様のＣＺシリコン単結晶ウェーハを準備した。そして、このベースウェーハに対し、酸化温度１１００℃、酸化時間３時間のパイロジェニック酸化で１μｍの酸化膜を成長させた。
このベースウェーハに対して、６５０℃で１時間の熱処理を行った後に、抵抗率を測定したところ、２０００Ω・ｃｍからの変化はみられなかった。
実施例１と同様にして、上記成長させたベースウェーハ表面のシリコン酸化膜を介してベースウェーハと、ボンドウェーハと貼り合わせて剥離後、結合安定化熱処理、酸化膜除去、表面粗さ改善熱処理、膜厚調整熱処理を行い、ＳＯＩ層厚さを１５０ｎｍに調整した。
このＳＯＩウェーハに対して、６５０℃で１時間の熱処理を行った。そして、ＳＯＩウェーハ完成直後のベースウェーハの抵抗率を測定したところ、２０００Ω・ｃｍからの変化はみられなかった。しかしながら、このウェーハのスリップ転位をＸ線トポグラフで観察したところ、スリップの発生が見られた。
比較例１、２で作製したスリップ転位の発生したＳＯＩウェーハに対し、デバイス製造工程での熱処理を想定した熱処理（最高温度１１００℃）を行った後、再度スリップ転位をＸ線トポグラフで観察したところ、いずれもスリップ転位が大幅に増加していた。また、このときのベースウェーハの抵抗率を測定したところ、２０００Ω・ｃｍからの変化はみられなかった。
このように、比較例１、２では、ベースウェーハ表面にシリコン酸化膜を形成する際の熱処理を実施例よりも高温・短時間で行ったため、スリップ転位が発生したと考えられる。
（比較例３）
ベースウェーハとして、実施例２と同様のＣＺシリコン単結晶ウェーハを準備した。そして、このベースウェーハに対し、酸化温度９５０℃、酸化時間２時間のパイロジェニック酸化で０．４μｍの酸化膜を成長させた。
このベースウェーハに対して、６５０℃で１時間の熱処理を行った後に、抵抗率を測定したところ、抵抗値は４０００Ω・ｃｍと大幅に変化していることがわかった。このように、比較例３では、ベースウェーハ表面にシリコン酸化膜を形成する際の熱処理が低温・短時間であった。そのため、ドナー消去としての熱処理が不十分であり、ＮＯドナーが発生するような熱処理を行うと、ＮＯドナー起因と推定される抵抗率の変化が発生したと考えられる。
一方、実施例１〜３では、ベースウェーハ表面にシリコン酸化膜を形成する際の長時間の酸化熱処理と兼ねてドナーを消滅させる熱処理を充分に行っているので、ベース酸化後において、６５０℃で１時間のような、ドナーが発生するような熱処理を行っても、ドナーは発生せず抵抗率の変化が発生しなかったと考えられる。
また、比較例３のようなベースウェーハを用いて、以降のＳＯＩウェーハ製造工程を行った場合及び、上記のようなデバイス製造熱処理を行った場合、ＮＯドナーが十分に消去されていないため、抵抗率の変化が発生してしまうと考えられる。そのため、比較例３のウェーハは、その後のＳＯＩウェーハ製造工程を行わなかった。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
１…ベースウェーハ、 ２…シリコン酸化膜、 ３…ボンドウェーハ、
４…イオン注入層、 ５…ＳＯＩ層、 ６…剥離ウェーハ、
７…貼り合わせＳＯＩウェーハ。

Claims (3)

  1. いずれもシリコン単結晶からなるボンドウェーハとベースウェーハとをシリコン酸化膜を介して貼り合わせて貼り合わせＳＯＩウェーハを製造する方法であって、
    前記ベースウェーハとして、抵抗率が１００Ω・ｃｍ以上、初期格子間酸素濃度が１０ｐｐｍａ以下であるシリコン単結晶ウェーハを準備する工程と、
    前記ベースウェーハに、酸化性雰囲気下、７００℃以上１０００℃以下の温度で５時間以上の熱処理を施すことにより、前記ベースウェーハ表面にシリコン酸化膜を形成する工程と、
    前記シリコン酸化膜を介して前記ベースウェーハと前記ボンドウェーハを貼り合わせる工程と、
    貼り合わせた前記ボンドウェーハを薄膜化してＳＯＩ層を形成する工程とを有することを特徴とする貼り合わせＳＯＩウェーハの製造方法。
  2. 前記ベースウェーハとして、窒素濃度が１×１０１３〜１×１０１５ａｔｏｍｓ／ｃｍ３である前記シリコン単結晶ウェーハを用いることを特徴とする請求項１に記載の貼り合わせＳＯＩウェーハの製造方法。
  3. 前記シリコン酸化膜を形成する工程において、
    前記ベースウェーハ表面に形成する前記シリコン酸化膜の厚さを１μｍ以上とすることを特徴とする請求項１または請求項２に記載の貼り合わせＳＯＩウェーハの製造方法。
JP2015189399A 2015-09-28 2015-09-28 貼り合わせｓｏｉウェーハの製造方法 Active JP6447439B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2015189399A JP6447439B2 (ja) 2015-09-28 2015-09-28 貼り合わせｓｏｉウェーハの製造方法
EP16850559.2A EP3358600B1 (en) 2015-09-28 2016-08-22 Method for producing bonded soi wafer
KR1020187006698A KR102509310B1 (ko) 2015-09-28 2016-08-22 접합 soi 웨이퍼의 제조방법
US15/754,003 US11056381B2 (en) 2015-09-28 2016-08-22 Method for producing bonded SOI wafer
PCT/JP2016/003798 WO2017056376A1 (ja) 2015-09-28 2016-08-22 貼り合わせｓｏｉウェーハの製造方法
CN201680049105.3A CN108028170B (zh) 2015-09-28 2016-08-22 贴合式soi晶圆的制造方法
SG11201801408YA SG11201801408YA (en) 2015-09-28 2016-08-22 Method for producing bonded soi wafer
TW105126977A TWI698907B (zh) 2015-09-28 2016-08-24 貼合式soi晶圓的製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015189399A JP6447439B2 (ja) 2015-09-28 2015-09-28 貼り合わせｓｏｉウェーハの製造方法

Publications (3)

Publication Number Publication Date
JP2017069240A true JP2017069240A (ja) 2017-04-06
JP2017069240A5 JP2017069240A5 (ja) 2018-03-29
JP6447439B2 JP6447439B2 (ja) 2019-01-09

Family

ID=58422873

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015189399A Active JP6447439B2 (ja) 2015-09-28 2015-09-28 貼り合わせｓｏｉウェーハの製造方法

Country Status (8)

Country Link
US (1) US11056381B2 (ja)
EP (1) EP3358600B1 (ja)
JP (1) JP6447439B2 (ja)
KR (1) KR102509310B1 (ja)
CN (1) CN108028170B (ja)
SG (1) SG11201801408YA (ja)
TW (1) TWI698907B (ja)
WO (1) WO2017056376A1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200030405A (ko) 2018-09-12 2020-03-20 주식회사 이피지 관통형 전극 제조 방법 및 그 방법에 의해 제조되는 관통형 전극
WO2020204143A1 (ja) 2019-04-05 2020-10-08 株式会社トクヤマ 多結晶シリコン原料
WO2020204141A1 (ja) 2019-04-05 2020-10-08 株式会社トクヤマ 多結晶シリコン原料
JP2021531645A (ja) * 2018-07-13 2021-11-18 グローバルウェーハズ カンパニー リミテッドGlobalWafers Co., Ltd. 優れた性能、安定性および製造性を有する無線周波数シリコン・オン・インシュレータ・ウエハ・プラットフォーム
US11244852B2 (en) 2018-11-13 2022-02-08 Shin-Etsu Handotai Co., Ltd. Method for manufacturing bonded SOI wafer
JP2022514572A (ja) * 2018-12-24 2022-02-14 ソイテック デジタル用途及び無線周波数用途のための半導体構造、並びにそのような構造を製造するためのプロセス

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016112139B3 (de) * 2016-07-01 2018-01-04 Infineon Technologies Ag Verfahren zum Reduzieren einer Verunreinigungskonzentration in einem Halbleiterkörper
TWI668739B (zh) * 2018-04-03 2019-08-11 環球晶圓股份有限公司 磊晶基板及其製造方法
JP7242220B2 (ja) * 2018-09-03 2023-03-20 キヤノン株式会社 接合ウェハ及びその製造方法、並びにスルーホール形成方法
FR3110283B1 (fr) * 2020-05-18 2022-04-15 Soitec Silicon On Insulator Procédé de fabrication d’un substrat semi-conducteur sur isolant pour applications radiofréquences
FR3110282B1 (fr) * 2020-05-18 2022-04-15 Soitec Silicon On Insulator Procédé de fabrication d’un substrat semi-conducteur sur isolant pour applications radiofréquences

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003068744A (ja) * 2001-08-30 2003-03-07 Shin Etsu Handotai Co Ltd シリコンウエーハの製造方法及びシリコンウエーハ並びにｓｏｉウエーハ
JP2003224247A (ja) * 2002-01-29 2003-08-08 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハ及びｓｏｉウエーハの製造方法
JP2005206391A (ja) * 2004-01-20 2005-08-04 Shin Etsu Handotai Co Ltd シリコン単結晶基板の抵抗率保証方法及びシリコン単結晶基板の製造方法並びにシリコン単結晶基板
JP2014107357A (ja) * 2012-11-26 2014-06-09 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの製造方法

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09331049A (ja) * 1996-04-08 1997-12-22 Canon Inc 貼り合わせｓｏｉ基板の作製方法及びｓｏｉ基板
JP3697106B2 (ja) * 1998-05-15 2005-09-21 キヤノン株式会社 半導体基板の作製方法及び半導体薄膜の作製方法
WO2000055397A1 (fr) * 1999-03-16 2000-09-21 Shin-Etsu Handotai Co., Ltd. Procede de production d'une tranche de silicium et tranche de silicium ainsi obtenue
US6375738B1 (en) * 1999-03-26 2002-04-23 Canon Kabushiki Kaisha Process of producing semiconductor article
JP4463957B2 (ja) * 2000-09-20 2010-05-19 信越半導体株式会社 シリコンウエーハの製造方法およびシリコンウエーハ
JP2002184960A (ja) * 2000-12-18 2002-06-28 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ
US6743495B2 (en) * 2001-03-30 2004-06-01 Memc Electronic Materials, Inc. Thermal annealing process for producing silicon wafers with improved surface characteristics
US7084046B2 (en) * 2001-11-29 2006-08-01 Shin-Etsu Handotai Co., Ltd. Method of fabricating SOI wafer
JP2006216826A (ja) * 2005-02-04 2006-08-17 Sumco Corp Ｓｏｉウェーハの製造方法
JP2007059704A (ja) * 2005-08-25 2007-03-08 Sumco Corp 貼合せ基板の製造方法及び貼合せ基板
JP4715470B2 (ja) * 2005-11-28 2011-07-06 株式会社Ｓｕｍｃｏ 剥離ウェーハの再生加工方法及びこの方法により再生加工された剥離ウェーハ
JP2007227424A (ja) * 2006-02-21 2007-09-06 Sumco Corp Ｓｉｍｏｘウェーハの製造方法
KR100701314B1 (ko) 2006-12-05 2007-03-29 곽종보 조명용 발전기
JP4820801B2 (ja) * 2006-12-26 2011-11-24 株式会社Ｓｕｍｃｏ 貼り合わせウェーハの製造方法
JP5045095B2 (ja) * 2006-12-26 2012-10-10 信越半導体株式会社 半導体デバイスの製造方法
JP5009124B2 (ja) * 2007-01-04 2012-08-22 コバレントマテリアル株式会社 半導体基板の製造方法
EP2140480A4 (en) * 2007-04-20 2015-04-22 Semiconductor Energy Lab METHOD FOR PRODUCING AN SOI SUBSTRATE AND SEMICONDUCTOR ARRANGEMENT
JP5280015B2 (ja) * 2007-05-07 2013-09-04 信越半導体株式会社 Ｓｏｉ基板の製造方法
JP5245380B2 (ja) * 2007-06-21 2013-07-24 信越半導体株式会社 Ｓｏｉウェーハの製造方法
JP5510256B2 (ja) 2010-10-06 2014-06-04 株式会社Ｓｕｍｃｏ シリコンウェーハの製造方法
JP5993550B2 (ja) 2011-03-08 2016-09-14 信越半導体株式会社 シリコン単結晶ウェーハの製造方法
KR101870476B1 (ko) * 2011-03-16 2018-06-22 썬에디슨, 인크. 핸들 웨이퍼에 고 비저항 영역을 갖는 실리콘-온-인슐레이터 구조체 및 그러한 구조체를 제조하는 방법
WO2012136998A1 (en) * 2011-04-06 2012-10-11 Isis Innovation Limited Heterogeneous integration of group iii-v or ii-vi materials with silicon or germanium
US9634098B2 (en) * 2013-06-11 2017-04-25 SunEdison Semiconductor Ltd. (UEN201334164H) Oxygen precipitation in heavily doped silicon wafers sliced from ingots grown by the Czochralski method
US9209069B2 (en) * 2013-10-15 2015-12-08 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity SOI substrate with reduced interface conductivity
US9768056B2 (en) * 2013-10-31 2017-09-19 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity SOI wafers with charge trapping layers based on terminated Si deposition
JP6118757B2 (ja) * 2014-04-24 2017-04-19 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
EP3221884B1 (en) * 2014-11-18 2022-06-01 GlobalWafers Co., Ltd. High resistivity semiconductor-on-insulator wafers with charge trapping layers and method of manufacturing thereof
JP6726180B2 (ja) * 2014-11-18 2020-07-22 グローバルウェーハズ カンパニー リミテッドＧｌｏｂａｌＷａｆｅｒｓ Ｃｏ．，Ｌｔｄ． 高抵抗率半導体・オン・インシュレータウエハおよび製造方法
JP6179530B2 (ja) * 2015-01-23 2017-08-16 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
EP3367424B1 (en) * 2015-03-03 2022-10-19 GlobalWafers Co., Ltd. Charge trapping polycrystalline silicon films on silicon substrates with controllable film stress
US9881832B2 (en) * 2015-03-17 2018-01-30 Sunedison Semiconductor Limited (Uen201334164H) Handle substrate for use in manufacture of semiconductor-on-insulator structure and method of manufacturing thereof
US10026642B2 (en) * 2016-03-07 2018-07-17 Sunedison Semiconductor Limited (Uen201334164H) Semiconductor on insulator structure comprising a sacrificial layer and method of manufacture thereof
US10269617B2 (en) * 2016-06-22 2019-04-23 Globalwafers Co., Ltd. High resistivity silicon-on-insulator substrate comprising an isolation region
WO2018080772A1 (en) * 2016-10-26 2018-05-03 Sunedison Semiconductor Limited High resistivity silicon-on-insulator substrate having enhanced charge trapping efficiency
KR102587815B1 (ko) * 2016-12-05 2023-10-10 글로벌웨이퍼스 씨오., 엘티디. 높은 저항률 실리콘-온-절연체 구조 및 그의 제조 방법
EP3562978B1 (en) * 2016-12-28 2021-03-10 Sunedison Semiconductor Limited Method of treating silicon wafers to have intrinsic gettering and gate oxide integrity yield

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003068744A (ja) * 2001-08-30 2003-03-07 Shin Etsu Handotai Co Ltd シリコンウエーハの製造方法及びシリコンウエーハ並びにｓｏｉウエーハ
JP2003224247A (ja) * 2002-01-29 2003-08-08 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハ及びｓｏｉウエーハの製造方法
JP2005206391A (ja) * 2004-01-20 2005-08-04 Shin Etsu Handotai Co Ltd シリコン単結晶基板の抵抗率保証方法及びシリコン単結晶基板の製造方法並びにシリコン単結晶基板
JP2014107357A (ja) * 2012-11-26 2014-06-09 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの製造方法

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7248711B2 (ja) 2018-07-13 2023-03-29 グローバルウェーハズ カンパニー リミテッド 優れた性能、安定性および製造性を有する無線周波数シリコン・オン・インシュレータ構造
JP7527425B2 (ja) 2018-07-13 2024-08-02 グローバルウェーハズ カンパニー リミテッド 優れた性能、安定性および製造性を有する無線周波数シリコン・オン・インシュレータ構造
JP2021531645A (ja) * 2018-07-13 2021-11-18 グローバルウェーハズ カンパニー リミテッドGlobalWafers Co., Ltd. 優れた性能、安定性および製造性を有する無線周波数シリコン・オン・インシュレータ・ウエハ・プラットフォーム
JP2021532570A (ja) * 2018-07-13 2021-11-25 グローバルウェーハズ カンパニー リミテッドGlobalWafers Co., Ltd. 優れた性能、安定性および製造性を有する無線周波数シリコン・オン・インシュレータ構造
JP7470233B2 (ja) 2018-07-13 2024-04-17 グローバルウェーハズ カンパニー リミテッド 優れた性能、安定性および製造性を有する無線周波数シリコン・オン・インシュレータ・ウエハ・プラットフォーム
JP7275172B2 (ja) 2018-07-13 2023-05-17 グローバルウェーハズ カンパニー リミテッド 優れた性能、安定性および製造性を有する無線周波数シリコン・オン・インシュレータ・ウエハ・プラットフォーム
KR20200030405A (ko) 2018-09-12 2020-03-20 주식회사 이피지 관통형 전극 제조 방법 및 그 방법에 의해 제조되는 관통형 전극
US11244852B2 (en) 2018-11-13 2022-02-08 Shin-Etsu Handotai Co., Ltd. Method for manufacturing bonded SOI wafer
JP2022514572A (ja) * 2018-12-24 2022-02-14 ソイテック デジタル用途及び無線周波数用途のための半導体構造、並びにそのような構造を製造するためのプロセス
JP7259167B2 (ja) 2018-12-24 2023-04-18 ソイテック デジタル用途及び無線周波数用途のための半導体構造、並びにそのような構造を製造するためのプロセス
KR20210149715A (ko) 2019-04-05 2021-12-09 가부시키가이샤 도쿠야마 다결정 실리콘 원료
WO2020204143A1 (ja) 2019-04-05 2020-10-08 株式会社トクヤマ 多結晶シリコン原料
US11932964B2 (en) 2019-04-05 2024-03-19 Tokuyama Coporation Polycrystalline silicon material
KR20210149714A (ko) 2019-04-05 2021-12-09 가부시키가이샤 도쿠야마 다결정 실리콘 원료
WO2020204141A1 (ja) 2019-04-05 2020-10-08 株式会社トクヤマ 多結晶シリコン原料

Also Published As

Publication number Publication date
EP3358600A1 (en) 2018-08-08
KR102509310B1 (ko) 2023-03-13
EP3358600A4 (en) 2019-05-29
KR20180058713A (ko) 2018-06-01
CN108028170B (zh) 2022-03-15
US20180247860A1 (en) 2018-08-30
JP6447439B2 (ja) 2019-01-09
CN108028170A (zh) 2018-05-11
SG11201801408YA (en) 2018-03-28
TW201721710A (zh) 2017-06-16
EP3358600B1 (en) 2022-08-03
WO2017056376A1 (ja) 2017-04-06
TWI698907B (zh) 2020-07-11
US11056381B2 (en) 2021-07-06

Similar Documents

Publication Publication Date Title
JP6447439B2 (ja) 貼り合わせｓｏｉウェーハの製造方法
JP4427489B2 (ja) 半導体装置の製造方法
JP6100200B2 (ja) 貼り合わせｓｏｉウェーハの製造方法
JP2015228432A (ja) Ｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ
JP5103745B2 (ja) 高周波ダイオードおよびその製造方法
US20080164572A1 (en) Semiconductor substrate and manufacturing method thereof
WO2011151968A1 (ja) 貼り合わせウェーハの製造方法
CN111180317A (zh) 贴合soi晶圆的制造方法
JP2010027959A (ja) 高抵抗ｓｉｍｏｘウェーハの製造方法
WO2016059748A1 (ja) 貼り合わせウェーハの製造方法
TWI549192B (zh) Method of manufacturing wafers
JP2000196047A (ja) Ｓｏｉ基板及びその製造方法
JP2010153637A (ja) 貼り合わせウェーハの製造方法
JP2008166516A (ja) 半導体基板の製造方法
JP2012243957A (ja) 貼り合わせｓｏｉウェーハの製造方法
JP2009289948A (ja) 貼り合わせウェーハの製造方法
JP5565128B2 (ja) 貼り合わせウエーハの製造方法
JP5585319B2 (ja) 貼り合わせｓｏｉウェーハの製造方法
JP2008177530A (ja) 半導体基板およびその製造方法
JP2004288790A (ja) Ｓｏｉ基板の製造方法及びｓｏｉ基板
JP2011124280A (ja) Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ
JP2011228594A (ja) シリコン基板の製造方法
JP2005175390A (ja) Ｓｉｍｏｘ基板及びその製造方法
WO2011118205A1 (ja) Ｓｏｉウェーハの製造方法
JP2011138956A (ja) シリコン半導体基板の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170817

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180216

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180522

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20181106

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181119

R150 Certificate of patent or registration of utility model

Ref document number: 6447439

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250