JP2017045915A - 半導体装置 - Google Patents

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JP
Japan
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wiring
terminal
power supply
semiconductor chip
circuit
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和之 坂田
Kazuyuki Sakata
和之 坂田
隆文 別井
Takafumi Betsui
隆文 別井
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Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
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Abstract

【課題】半導体装置の信頼性を向上させる。【解決手段】半導体装置は、半導体チップ２０の電源電位供給部と電気的に接続される端子Ｔｖｄｔ、電源電位供給部と端子Ｔｖｄｔとを接続する配線ＶＤｔ、半導体チップ２０の基準電位供給部と電気的に接続される端子Ｔｖｓｔ、および基準電位供給部と端子Ｔｖｓｔとを接続する配線ＶＳｔを備える配線基板１０を有する。端子Ｔｖｄｔおよび端子Ｔｖｓｔのそれぞれは、半導体チップ２０よりも配線基板１０の周縁部側に配置され、配線ＶＳｔは、配線ＶＤｔに沿って延びている。【選択図】図６

Description

本発明は、半導体装置に関し、例えば、配線基板に半導体チップが搭載された半導体装置に適用して有効な技術に関する。
特開２００９−７０９６５号公報（特許文献１）や、特開２０１０−１２９７１６号公報（特許文献２）には、マイコンチップ（またはロジック回路が形成された半導体チップ）が搭載されたパッケージ上にメモリチップが搭載されたパッケージを搭載した半導体装置が記載されている。
特許文献１には、下段側のパッケージの配線基板の下面の外側に、マイコンチップとメモリチップとの導通状態を確認するテスト用のパッドを配置する構造が記載されている。
また、特許文献２には、下段側のパッケージの配線基板の下面の外側に、下段側の半導体チップと上段側のパッケージとの接続を確認するバンプ、および下段側の半導体チップを介さずに、上段側のパッケージとの接続を確認するバンプが配置された構造が記載されている。
特開２００９−７０９６５号公報 特開２０１０−１２９７１６号公報
半導体装置の高性能化に伴って、半導体装置の消費電力は大きくなる傾向がある。高性能の半導体装置を安定的に動作させるためには、半導体装置が備える半導体チップに形成された回路での電力消費や、上記回路でのインピーダンス特性を管理する技術が必要になる。また、上記した電力消費、あるいはインピーダンス特性を高精度で管理するためには、上記回路における電力消費の挙動やインピーダンス特性を高精度で測定する技術が必要になる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、第１回路、上記第１回路に電源電位を供給する電源電位供給部、および上記第１回路に基準電位を供給する基準電位供給部を備える、半導体チップを有する。また、半導体装置は、上記半導体チップの上記電源電位供給部と電気的に接続される電源電位用端子、上記電源電位供給部と上記電源電位用端子とを接続する第１配線、上記半導体チップの上記基準電位供給部と電気的に接続される基準電位用端子、および上記基準電位供給部と上記基準電位用端子とを接続する第２配線を備える配線基板を有する。上記電源電位用端子および上記基準電位用端子のそれぞれは、上記半導体チップよりも上記配線基板の周縁部側に配置され、上記第２配線は、上記第１配線に沿って延びるものである。
上記一実施の形態によれば、半導体装置の信頼性を向上させることができる。
一実施の形態の半導体装置の上面図である。 図１に示す半導体装置の下面図である。 図１のＡ−Ａ線に沿った断面図である。 図１および図３に示す半導体チップの表面（複数の電極が配置された面）の平面図である。 図１〜図３に示す半導体装置が備える回路の構成例を示すブロック図である。 図１に示すＢ部において、図３に示す複数の配線層のうちの、最上層の配線層の要部を示す要部拡大平面図である。 図１〜図３に示す半導体装置を実装基板に実装した状態で、半導体チップが備えるコア回路への電力供給経路と、コア回路の電力測定経路の関係を模式的に示す説明図である。 図６のＡ部の拡大平面図である。 図６のＢ部の拡大平面図である。 図１〜図９を用いて説明した半導体装置の製造工程の概要を示す説明図である。 図１０に示す配線基板準備工程で準備する配線基板のチップ搭載面側を示す平面図である。 図３に示すパッド２１とボンディングフィンガ１４とを電気的に接続する部分の拡大断面図である。 図１２に示す半導体チップと配線基板の間に樹脂を配置して半導体チップの電極と配線基板の端子の接続部分を封止した状態を示す拡大断面図である。 図６に示す測定回路の配線レイアウトに対する変形例を示す拡大断面図である。 図７に対する変形例である半導体装置のコア回路への電力供給経路と、コア回路の電力測定経路の関係を模式的に示す説明図である。 図７に対する他の変形例である半導体装置のコア回路への電力供給経路と、コア回路の電力測定経路の関係を模式的に示す説明図である。 図１に対する変形例である半導体装置の上面図である。 図１７のＡ−Ａ線に沿った要部断面図である。 図１に対する他の変形例である半導体装置の上面図である。 図１９のＡ−Ａ線に沿った要部断面図である。 図７に示す電力測定経路とは別の電力測定経路を示す説明図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
＜半導体装置の概要＞
まず、図１〜図３を用いて本実施の形態の半導体装置の概要構成について説明する。図１は本実施の形態の半導体装置の上面図、図２は、図１に示す半導体装置の下面図である。また、図３は、図１のＡ−Ａ線に沿った断面図である。また、図４は、図１および図３に示す半導体チップの表面（複数の電極が配置された面）の平面図である。
本実施の形態の半導体装置ＰＫＧ１は、配線基板（パッケージ基板）１０、配線基板１０上に搭載された半導体チップ２０（図１、図３参照）、半導体チップ２０と配線基板１０とを電気的に接続する複数のバンプ電極（導電性部材）３０（図３参照）、および半導体チップ２０と配線基板１０との複数の接続部分（バンプ電極３０）を封止するアンダフィル樹脂（封止部、樹脂体、封止樹脂）ＵＦを有している。
半導体装置ＰＫＧ１が備える配線基板１０は、半導体装置ＰＫＧ１と図示しない実装基板との間で、電気信号や電位を伝送する伝送経路を備える基板である。図３に示すように、配線基板１０は、半導体チップ２０が搭載されるチップ搭載面側に設けられた上面１０ｔ、および上面１０ｔの反対側に位置する下面１０ｂを有している。
なお、詳細は後述するが、図３に示すように、配線基板１０は複数の配線層を有し、最上層（最も半導体チップ２０に近い側）の配線層ＷＬ１は、絶縁膜１３ｔに覆われ、最下層（最も半導体チップ２０から遠い側）の配線層ＷＬ８は、絶縁膜１３ｂに覆われている。本願では、図３に示す配線層ＷＬ１の上面を配線基板１０の上面１０ｔとして定義する。また、図３に示す配線層ＷＬ８の下面を配線基板１０の下面１０ｂとして定義する。
また、本願において「チップ搭載面」と言う時は、配線基板１０のうち、最も半導体チップ２０に近い側の面（例えば、図３に示す絶縁膜１３ｔの上面）を指す。しかし、図３に示すように、チップ搭載面において、絶縁膜１３ｔには複数の開口部が設けられ、開口部において、上面１０ｔの一部が露出している場合もある。このため、本願では、上面１０ｔをチップ搭載面として説明する場合もある。
同様に、本願において「実装面」と言う時は、配線基板１０のうち、チップ搭載面の反対側の面（例えば、図３に示す絶縁膜１３ｂの下面）を指す。しかし、実装面において、絶縁膜１３ｂには複数の開口部が設けられ、開口部において、下面１０ｂの一部が露出している場合もある（図３に示す例では下面１０ｂは露出していない）。このため、本願では、下面１０ｂを実装面として説明する場合もある。
また、図２に示すように、半導体装置ＰＫＧ１は、配線基板１０の下面１０ｂに配置された複数の半田ボール（外部端子、電極、外部電極）１１を有している。複数の半田ボール１１は、行列状（アレイ状、マトリクス状）に配置されている。
詳しくは、図３に示すように、複数の半田ボール１１のそれぞれは、配線基板１０の下面１０ｂに形成された複数のランド（外部端子）１２のそれぞれに接続されている。また、配線基板１０の下面１０ｂは、絶縁膜（ソルダレジスト膜）１３ｂに覆われている。絶縁膜１３ｂには、複数の開口部が形成され、複数の開口部のそれぞれにおいて、ランド１２の少なくとも一部が絶縁膜１３ｂから露出している。そして、ランド１２のうち、絶縁膜１３ｂから露出する部分に、半田ボール１１が接続されている。
半導体装置ＰＫＧ１のように、実装面側に、複数の外部端子（半田ボール１１、ランド１２）が行列状に配置された半導体装置を、エリアアレイ型の半導体装置と呼ぶ。エリアアレイ型の半導体装置ＰＫＧ１は、配線基板１０の実装面（下面１０ｂ）側を、外部端子の配置スペースとして有効活用することができるので、外部端子数が増大しても半導体装置ＰＫＧ１の実装面積の増大を抑制することが出来る点で好ましい。つまり、高機能化、高集積化に伴って、外部端子数が増大する半導体装置ＰＫＧ１を省スペースで実装することができる。
なお、図３に対する変形例として、ランド１２自身を外部接続端子として機能させる場合もある。この場合、ランド１２に半田ボール１１は接続されず、複数のランド１２のそれぞれは、配線基板１０の下面１０ｂにおいて、絶縁膜１３ｔから露出する。また、図３に対する別の変形例として、ボール形状の半田ボール１１に代えて、薄い半田膜を形成し、この半田膜を外部接続端子として機能させる場合もある。
また、図３に示すように、配線基板１０は、上面１０ｔに形成された複数のボンディングフィンガ（端子、チップ接続用端子、ボンディングリード）１４を有している。複数のボンディングフィンガ１４のそれぞれは、半導体装置ＰＫＧ１の内部インタフェース端子であって、半導体チップ２０が備える回路（詳細は後述する）と電気的に接続されている。図３に示す例では、複数のボンディングフィンガ１４のそれぞれは、半導体チップ２０と厚さ方向に重なる位置に配置され、複数のバンプ電極３０を介して半導体チップ２０の複数のパッド（電極、電極パッド）２１のそれぞれと電気的に接続されている。
また、配線基板１０の上面１０ｔは、絶縁膜（ソルダレジスト膜）１３ｔに覆われている。また、絶縁膜１３ｔには、開口部が形成され、開口部において、ボンディングフィンガ１４の少なくとも一部が絶縁膜１３ｔから露出している。そして、ボンディングフィンガ１４のうち、絶縁膜１３ｔから露出する部分に、バンプ電極３０の一方の端部が接続されている。
また、図３に示すように、配線基板１０は、上面１０ｔ側の複数のボンディングフィンガ１４と下面１０ｂ側の複数のランド１２とを電気的に接続する複数（図３に示す例では８層）の配線層ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６、ＷＬ７、ＷＬ８を有する。複数の配線層のそれぞれは、配線１６などの導体パターンを有し、隣り合う導体パターンは、絶縁層１５により覆われている。ただし、配線基板１０が備える配線層の数は、図３に示す例に限定されず、例えば、８層よりも少なくても良いし、８層よりも多くても良い。
図３に示す例では、配線基板１０は、コア層（コア材、コア絶縁層、絶縁層）１５ｃを基材として、コア層１５ｃの上面１５ｔおよび下面１５ｂにそれぞれ複数の配線層が積層された構造になっている。コア層１５ｃは、配線基板１０の基材となる絶縁層であって、例えば、ガラス繊維などの繊維材にエポキシ樹脂などの樹脂材を含浸させた絶縁材料から成る。また、コア層１５ｃの上面および下面のそれぞれに積層される絶縁層１５は、例えば熱硬化性樹脂などの有機絶縁材料から成る。また、コア層１５ｃの上面１５ｔおよび下面１５ｂに積層される複数の配線層および絶縁層１５は、例えばビルドアップ工法により形成される。ただし、図３に対する変形例として、コア層１５ｃを有していない、所謂、コアレス基板を用いても良い。
また、配線基板１０は、各配線層の間に設けられ、厚さ方向に隣り合う配線層同士を電気的に接続するビア配線１６Ｖを有する。また、図３に示すコア層１５ｃは他の絶縁層よりも厚さが厚いので、ビア配線１６Ｖを形成することが難しい。そこで、コア層１５ｃには、コア層１５ｃの上面１５ｔおよび下面１５ｂのうち、一方から他方までを貫通している複数のスルーホール配線１６Ｔを有している。複数の配線層ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６、ＷＬ７、ＷＬ８のうち、厚さ方向に隣り合う配線層は、ビア配線１６Ｖまたはスルーホール配線１６Ｔを介して電気的に接続されている。つまり、配線基板１０の複数のボンディングフィンガ１４と複数のランド１２とは、複数の配線層ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６、ＷＬ７、ＷＬ８、複数のビア配線１６Ｖ、および複数のスルーホール配線１６Ｔを介してそれぞれ電気的に接続されている。ビア配線１６Ｖやスルーホール配線１６Ｔのように、厚さ方向に隣り合う配線層同士を電気的に接続する導電性部材は、層間導電路と呼ばれる。
なお、配線基板１０が有する複数の配線層のうち、最上層の配線層（最も上面１０ｔ側の配線層ＷＬ１）に設けられた配線１６は、ボンディングフィンガ１４と一体に形成されている。言い換えれば、ボンディングフィンガ１４は配線１６の一部と考えることができる。また、ボンディングフィンガ１４と配線１６を区別して考える場合には、配線基板１０の上面１０ｔにおいて、絶縁膜１３ｔから露出する部分をボンディングフィンガ１４、絶縁膜１３ｔに覆われる部分を配線１６として定義することができる。また、配線基板１０が有する複数の配線層のうち、最下層の配線層（最も下面１０ｂ側の配線層）に設けられた配線１６は、ランド１２と一体に形成されている。言い換えれば、ランド１２は配線１６の一部と考えることができる。また、ランド１２と配線１６を区別して考える場合には、配線基板１０の下面１０ｂにおいて、絶縁膜１３ｂから露出する部分をランド１２、絶縁膜１３ｂに覆われる部分を配線１６として定義することができる。一方、配線基板１０が有する複数の配線層のうち、最下層の配線層（最も下面１０ｂ側の配線層ＷＬ８）に設けられた配線１６は、ランド１２と一体に形成されている。言い換えれば、ランド１２は配線１６の一部と考えることができる。また、ランド１２と配線１６を区別して考える場合には、配線基板１０の下面１０ｂにおいて、絶縁膜１３ｂから露出する部分をランド１２、絶縁膜１３ｂに覆われる部分を配線１６として定義することができる。
また、図１および図３に示すように、配線基板１０の上面１０ｔ上には、半導体チップ２０が搭載されている。半導体チップ２０は、表面（主面、上面）２０ｔ（図３参照）、表面２０ｔとは反対側の裏面（主面、下面）２０ｂ、および、表面２０ｔと裏面２０ｂとの間に位置する側面２０ｓ（図３参照）を有する。また、半導体チップ２０は、図４に示すように平面視において四角形の外形形状を成す。
詳しくは、半導体チップ２０の表面２０ｔ（および図３に示す裏面２０ｂ）は、辺２０ｓ１、辺２０ｓ１と交差する辺２０ｓ２、辺２０ｓ１と交差し、かつ辺２０ｓ２の反対側に位置する辺２０ｓ３、および辺２０ｓ１の反対側に位置し、かつ、辺２０ｓ２および辺２０ｓ３と交差する辺２０ｓ４を備えている。また、半導体チップ２０の表面２０ｔ（および図３に示す裏面２０ｂ）は、辺２０ｓ１と辺２０ｓ２との交点である角部２０ｃ１、辺２０ｓ１と辺２０ｓ３との交点である角部２０ｃ２、辺２０ｓ２と辺２０ｓ４との交点である角部２０ｃ３、および辺２０ｓ３と辺２０ｓ４との交点である角部２０ｃ４を備えている。
また、図４に示すように、半導体チップ２０は、表面２０ｔ側に配置された複数のパッド（電極、チップ電極、電極パッド）２１を備えている。複数のパッド２１は、半導体チップの外部端子であって、半導体チップ２０の表面２０ｔを覆う絶縁膜から露出している。
また、図４に示す例では、複数のパッド２１は、半導体チップ２０の表面２０ｔの各辺に沿って並ぶ（表面２０ｔの周縁部側に配置される）複数の周縁電極（ペリフェラル電極）２１Ｐと、複数の周縁電極よりも内側に配置される複数の中央電極（コア電極）２１Ｃと、を含んでいる。図４に示す例では、複数の周縁電極２１Ｐは、半導体チップ２０の辺２０ｓ１、辺２０ｓ２、辺２０ｓ３、および辺２０ｓ４のそれぞれに沿って、複数列（図４では２列）で並べられている。また、詳細は後述するが、本実施の形態では、周縁電極２１Ｐは、主に信号伝送用の電極、あるいは入出力回路を駆動するための電源電位や基準電位を供給する電極として利用される。一方、中央電極２１Ｃは後述する演算処理回路などのコア回路を駆動する電源電位や基準電位を供給する電極として利用される。
また、図示は省略するが、半導体チップ２０の半導体素子形成面には、それぞれダイオードやトランジスタなどの複数の半導体素子（回路素子）が形成され、半導体素子上に形成された図示しない配線（配線層）を介して、複数のパッド２１とそれぞれ電気的に接続されている。このように半導体チップ２０は、主面に形成された複数の半導体素子とこれら複数の半導体素子を電気的に接続する配線により集積回路を構成している。
なお、半導体チップ２０の半導体素子形成面を持つ基材（半導体基板）は、例えば、シリコン（Ｓｉ）から成る。また、複数のパッド２１のそれぞれは金属からなり、本実施の形態では、例えばアルミニウム（Ａｌ）からなる。
また、図３に示す例では、半導体チップ２０は、表面２０ｔを配線基板１０の上面１０ｔと対向させた状態で、配線基板１０の上面１０ｔ上に搭載されている。このような実装方式は、フェイスダウン実装方式と呼ばれる。
また、図３に示すように、半導体チップ２０は複数のバンプ電極３０を介してそれぞれ配線基板１０と電気的に接続されている。詳しくは、バンプ電極３０の一方の端部は、半導体チップ２０の表面２０ｔにおいて露出するパッド２１に接続されている。また、バンプ電極３０の他方の端部は、配線基板１０のボンディングフィンガ１４に接続されている。バンプ電極３０は、例えば、パッド２１に一方の端部が接合された金（Ａｕ）、あるいは銅（Ｃｕ）などから成る突起電極の先端に半田材などの接合材を接続したものを用いることができる。あるいは、ボール状に形成された半田材をバンプ電極３０として用いても良い。このように、バンプ電極３０を介して半導体チップ２０の複数のパッド２１とボンディングフィンガ１４とを電気的に接続する方法は、フリップチップ接続方式と呼ばれる。
また、図３に示すように半導体チップ２０と配線基板１０の間には、アンダフィル樹脂（絶縁性樹脂）ＵＦが配置される。アンダフィル樹脂ＵＦは、半導体チップ２０の表面２０ｔと配線基板１０の上面１０ｔの間の空間を塞ぐように配置される。また、アンダフィル樹脂ＵＦは、絶縁性（非導電性）の材料（例えば樹脂材料）から成り、半導体チップ２０と配線基板１０の電気的接続部分（複数のバンプ電極３０の接合部）を封止するように配置される。このように、複数のバンプ電極３０の周囲をアンダフィル樹脂ＵＦで覆うことで、半導体チップ２０と配線基板１０の電気的接続部分に生じる応力を緩和させることができる。また、半導体チップ２０の複数のパッド２１と複数のバンプ電極３０との接合部に生じる応力についても緩和させることができる。また、半導体チップ２０の半導体素子（回路素子）が形成された面を保護することができる。
＜回路構成例＞
次に、図１〜図３に示す半導体装置の回路構成例について説明する。図５は、図１〜図３に示す半導体装置が備える回路の構成例を示すブロック図である。
なお、図５に示される信号伝送用の配線経路と、電源電位を供給する配線経路、基準電位を供給する配線経路を識別するため、図５では、これらを互いに異なる線種で示している。信号伝送用の配線経路（信号線ＳＩＧ）は、一点鎖線で示されている。電源電位を供給する配線経路（電源線ＶＤ１、ＶＤ２）は実線で示されている。また、基準電位を供給する配線経路（基準電位線ＶＳ１、ＶＳ２）は、点線で示されている。また、半導体チップ２０が備えている各種回路は、二点鎖線で示している。
また、図５に示す接続部分Ｐｓｇ、Ｐｖｄ１、Ｐｖｓ１、Ｐｖｄ２、Ｐｖｓ２、Ｐｖｄｔ、および接続部分Ｐｖｓｔのそれぞれは、図３に示すパッド２１、バンプ電極３０、およびボンディングフィンガ１４の接続部分の全体を表す。また、図５に示す接続部分Ｌｓｇ、Ｌｖｄ１、Ｌｖｓ１、Ｌｖｄ２、および接続部分Ｌｖｓ２のそれぞれは、図３に示すランド１２および半田ボール１１の接続部分の全体を表す。
図５に示す半導体装置ＰＫＧ１は、半導体チップ２０と外部機器４０との間で信号を伝送することによって動作するシステムを備えている。例えば、外部機器４０は、半導体チップ２０との間で通信するデータを記憶する主記憶回路（記憶回路、メモリ回路）を備えるメモリパッケージである。外部機器４０は、半導体チップ２０との間で信号伝送を行って、主記憶回路へのデータの書き込み、あるいは、主記憶回路からのデータの読み出しを行う。
また、半導体チップ２０が備える演算処理回路ＣＰＵ１、ＣＰＵ２は、例えば、外部機器４０の主記憶回路の動作（書き込み動作や読み出し動作）を制御する制御回路として機能する。また例えば、演算処理回路ＣＰＵ１、ＣＰＵ２は、外部機器４０から入力されたデータ信号に対して数値計算などの演算処理を行う、情報処理回路として機能する。演算処理回路ＣＰＵ１、ＣＰＵ２のように、機器制御や情報処理などを行う回路は、信号の入出力を行う入出力回路（例えばインタフェース回路ＩＦ１）と比較して、回路構造が複雑で消費電力が大きい。このため、半導体チップ２０の性能に対して演算処理回路ＣＰＵ１、ＣＰＵ２が与える影響は、入出力回路が与える影響より相対的に大きい。このため、演算処理回路ＣＰＵ１、ＣＰＵ２のような主要な回路は、コア回路と呼ばれる。
また、半導体チップ２０には、外部機器４０との間で信号の入出力を行うインタフェース回路（入出力回路、外部入出力回路）ＩＦ１が形成されている。インタフェース回路ＩＦ１には、半導体チップ２０と外部機器４０との間で信号を伝送する信号線ＳＩＧが接続される。また、インタフェース回路ＩＦ１は、演算処理回路ＣＰＵ１、ＣＰＵ２と接続されている。インタフェース回路ＩＦ１は、外部機器４０から入力されたデータ信号を演算処理回路ＣＰＵ１、ＣＰＵ２に出力する機能（出力機能、中継機能）を有する。また、インタフェース回路ＩＦ１は、演算処理回路ＣＰＵ１、ＣＰＵ２から出力された制御信号や処理済のデータ信号を外部機器４０に出力する機能（出力機能、中継機能）を有する。
また、半導体チップ２０は、演算処理回路ＣＰＵ１、ＣＰＵ２を駆動するための電力が供給される電源回路ＰＷＲ１を備えている。図５に示す例では、電源回路ＰＷＲ１には、電源電位を供給する電源線（電源電位配線経路）ＶＤ１と、基準電位を供給する基準電位線（基準電位配線経路）ＶＳ１と、が接続されている。また、演算処理回路ＣＰＵ１、ＣＰＵ２を駆動するための電位は、半導体装置ＰＫＧ１の外部に設けられた電源（レギュレータ）５０から電源回路ＰＷＲ１を経由して、演算処理回路ＣＰＵ１、ＣＰＵ２に供給される。
このように、電源回路ＰＷＲ１は、外部から供給された駆動電圧を中継する回路である。例えば、電圧回路ＰＷＲ１が電圧レベルの変換機能を備えている場合、電源５０から供給された電力を、電源回路ＰＷＲ１で変圧して演算処理回路ＣＰＵ１、ＣＰＵ２に供給することができる。また、例えば、電源回路ＰＷＲ１が、予め設定された規定値を超える電流が流れた時に、電流の流れを遮断する機能（保護機能）を備えている場合、演算処理回路ＣＰＵ１、ＣＰＵ２に過電流が流れることを防止できる。
また、半導体チップ２０は、インタフェース回路ＩＦ１を駆動するための電力が供給される電源回路ＰＷＲ２を備えている。図５に示す例では、電源回路ＰＷＲ２には、電源電位を供給する電源線ＶＤ２と、基準電位を供給する基準電位線ＶＳ２とが接続されている。また、インタフェース回路ＩＦ１を駆動するための電位は、半導体装置ＰＫＧ１の外部に設けられた電源（レギュレータ）５０から電源回路ＰＷＲ２を経由して、インタフェース回路ＩＦ１に供給される。
なお、図５に示す例では、演算処理回路ＣＰＵ１、ＣＰＵ２を駆動する電力が供給される電源回路ＰＷＲ１と、インタフェース回路ＩＦ１を駆動する電力が供給される電源回路ＰＷＲ２と、を互いに分離して設けている。ただし、インタフェース回路ＩＦ１に電力を供給する回路の構成には種々の変形例がある。例えば、図５に示す電源線ＶＤ２および基準電位線ＶＳ２を設けず、電源回路ＰＷＲ１で変圧した電力を、電源回路ＰＷＲ２、あるいはインタフェース回路ＩＦ１に供給しても良い。この場合、配線基板１０に設けられた電力供給経路の構造を単純化できる。
また、図５に示す基準電位線ＶＳ１および基準電位線ＶＳ２に供給される電位は、例えば接地電位である。しかし、駆動電圧は、互いに異なる第１の電位と第２の電位との差により規定されるため、基準電位線ＶＳ１および基準電位線ＶＳ２に供給される電位は、接地電位以外の電位であっても良い。
また、図５に示す複数の配線経路のうち、信号線ＳＩＧは、配線経路距離を短くすることが好ましい。信号伝送経路の経路距離を短くすることで、信号伝送の信頼性を向上させることができる。また、図４に示す複数のパッド２１のうち、最外周のパッド２１を利用すれば、図５に示す信号線ＳＩＧの配線経路距離を短くし易い。最外周のパッド２１に接続される配線は、他の配線との接触を回避し易いので、他の配線との接触を避けるための迂回距離（引き回し距離）を低減できる。
そこで、図４に示す複数のパッド２１のうち、表面２０ｔの周縁部に沿って設けられた複数の周縁電極２１Ｐには、図５に示す信号線ＳＩＧの一部を構成する接続部分Ｐｓｇが接続される。
また、上記したように、演算処理回路ＣＰＵ１、ＣＰＵ２と、外部機器４０との信号伝送は、インタフェース回路ＩＦ１を介して行う。このため、インタフェース回路ＩＦ１は、図４に示す表面２０ｔのうち、中央電極２１Ｃより周縁電極２１Ｐの近くに形成されている方が信号伝送距離を短くできる点で好ましい。また、インタフェース回路ＩＦ１が周縁電極２１Ｐの近くに形成されている場合、インタフェース回路ＩＦ１を駆動する電力を供給する電源線ＶＤ２および基準電位線ＶＳ２も周縁電極２１Ｐに接続することが好ましい。電力の供給経路は、電力が消費される回路の近くに設けた方が、電力ロスが小さいからである。
そこで、図４に示す複数のパッド２１のうち、表面２０ｔの周縁部に沿って設けられた複数の周縁電極２１Ｐには、図５に示す電源線ＶＤ２の一部を構成する接続部分Ｐｖｄ２、および基準電位線ＶＳ２の一部を構成する接続部分Ｐｖｓ２が接続される。
このため、図４に示す中央電極２１Ｃに近くには、図５に示す演算処理回路ＣＰＵ１、ＣＰＵ２、および演算処理回路ＣＰＵ１、ＣＰＵ２を駆動する電力が供給される電源回路ＰＷＲ１が設けられている。また、図４に示す複数のパッド２１のうち、複数の周縁電極２１Ｐの内側に設けられた複数の中央電極２１Ｃには、図５に示す電源線ＶＤ１の一部を構成する接続部分Ｐｖｄ１、および基準電位線ＶＳ１の一部を構成する接続部分Ｐｖｓ１が接続される。
なお、図５では、半導体チップ２０が備えている回路の例として、演算処理回路ＣＰＵ１、ＣＰＵ２、インタフェース回路ＩＦ１、電源回路ＰＷＲ１、および電源回路ＰＷＲ２を示している。しかし、半導体チップ２０が備えている回路の種類や数は、図５に示す例の他、種々の変形例がある。例えば、半導体チップ２０が一次的にデータを記憶するキャッシュメモリなど、外部機器４０の主記憶回路よりも記憶容量が小さい補助記憶回路（記憶回路）を備えていても良い。
また、本実施の形態に対する変形例として、図５に示す外部機器４０を配線基板１０に搭載して、半導体装置ＰＫＧ１のパッケージ内で半導体チップ２０と接続しても良い。本実施の形態では、半導体チップ２０が備えるコア回路（演算処理回路ＣＰＵ１、ＣＰＵ２）に対する電力の供給方法を中心に説明するために、外部機器４０が半導体装置ＰＫＧ１の外部に接続された実施態様を取り上げて説明している。
また、図５に示す例では、半導体チップ２０は、互いに独立して動作する複数の演算処理回路を有している。すなわち、半導体チップ２０は、演算処理回路ＣＰＵ１と、演算処理回路ＣＰＵ２とを有している。
上記した「独立して動作する」とは、複数の演算処理回路のそれぞれが、互いに異なる処理動作、あるいは、互いに関連する処理動作を並行して実施することが可能な状態のことを言う。例えば、図５に示す例では、演算処理回路ＣＰＵ１で第１の処理動作を行い、演算処理回路ＣＰＵ２では第１の処理動作とは異なる、あるいは第１の処理動作と関連する処理動作を行い、半導体チップ２０全体としての処理速度の向上を図る場合がある。この場合、演算処理回路ＣＰＵ１と演算処理回路ＣＰＵ２とは、互いに独立して動作している状態である。また、要求される処理の負荷が低い場合、演算処理回路ＣＰＵ１は処理動作を行い、演算処理回路ＣＰＵ２は、処理動作を停止して消費電力の低減を図っても良い。この場合も演算処理回路ＣＰＵ１と演算処理回路ＣＰＵ２とは、互いに独立して動作している状態である。
図５および図７に示す例では、この場合も演算処理回路ＣＰＵ１と演算処理回路ＣＰＵ２とが独立して動作するための方法として、演算処理回路ＣＰＵ１は、スイッチＳＷ１を介して電源回路ＰＷＲ１の電源電位供給部Ｎｖｄに接続されている。また、演算処理回路ＣＰＵ２は、スイッチＳＷ２を介して電源回路ＰＷＲ１の電源電位供給部Ｎｖｄに接続されている。なお、演算処理回路ＣＰＵ１、ＣＰＵ２は、スイッチＳＷ１、ＳＷ２を介して、電源回路ＰＷＲ１の電源電位供給部Ｎｖｄではなく、電源回路ＰＷＲ１の基準電位供給部Ｎｖｓに、それぞれ接続されていてもよい。
また、図５に示す電源電位供給部Ｎｖｄは、演算処理回路ＣＰＵ１および演算処理回路ＣＰＵ２に供給される電源電位を受けるノードである。電源５０から電源電位を供給する電源線ＶＤ１は、ノードである電源電位供給部Ｎｖｄに電源電位を供給する。また、演算処理回路ＣＰＵ１および演算処理回路ＣＰＵ２のそれぞれは、ノードである電源電位供給部Ｎｖｄから電源電位が供給される。また、後述するように、演算処理回路ＣＰＵ１および演算処理回路ＣＰＵ２の消費電力の変動を測定するための端子である端子Ｔｖｄｔは、ノードである電源電位供給部Ｎｖｄに接続されている。
同様に、基準電位供給部Ｎｖｓは、演算処理回路ＣＰＵ１および演算処理回路ＣＰＵ２に供給される基準電位を受けるノードである。電源５０から基準電位を供給する基準電位線ＶＳ１は、ノードである基準電位供給部Ｎｖｓに基準電位を供給する。また、演算処理回路ＣＰＵ１および演算処理回路ＣＰＵ２のそれぞれは、ノードである基準電位供給部Ｎｖｓから基準電位が供給される。また、後述するように、演算処理回路ＣＰＵ１および演算処理回路ＣＰＵ２の消費電力の変動を測定するための端子である端子Ｔｖｓｔは、ノードである基準電位供給部Ｎｖｓに接続されている。
＜電力供給経路の詳細＞
次に、図５に示す演算処理回路ＣＰＵ１および演算処理回路ＣＰＵ２に電力を供給する経路の詳細、および電力の測定方法の詳細について説明する。図６は、図１に示すＢ部において、図３に示す複数の配線層のうちの、最上層の配線層の要部を示す要部拡大平面図である。また、図７は、図１〜図３に示す半導体装置を実装基板に実装した状態で、半導体チップが備えるコア回路への電力供給経路と、コア回路の電力測定経路の関係を模式的に示す説明図である。また、図２１は、図７に示す電力測定経路とは別の電力測定経路を示す説明図である。
上記したように、演算処理回路ＣＰＵ１や演算処理回路ＣＰＵ２などのコア回路は、インタフェース回路ＩＦ１のような入出力回路と比較して消費電力が大きい。このため、処理の負荷変動に応じて、消費される電力量が大きく変化する。特に、図５に示すように、複数のコア回路（演算処理回路ＣＰＵ１、ＣＰＵ２）が独立して動作する半導体装置ＰＫＧ１の場合、コア回路の稼働状況に応じて電力の需要が大きく変動する。このため、例えば、複数のコア回路が同時に高い負荷で稼働した場合、瞬間的な電圧降下が発生し、一部または複数のコア回路の動作が不安定になることが考えられる。
ただし、電力の需要変動は、半導体装置ＰＫＧ１の使用状況（用途や使用環境などの条件）によって変化する。したがって、コア回路への電力供給を最適化して、コア回路の動作を安定化させるためには、半導体装置ＰＫＧ１が実際に使用されている環境下で、コア回路の電力需要の変化（言い換えれば、コア回路の消費電力の変化）を測定する技術が必要である。
しかし、半導体装置ＰＫＧ１が実際に使用されている環境下で、コア回路の消費電力の変化を高精度で把握することは難しい。例えば、半導体装置ＰＫＧ１が実際に使用されている環境下で、コア回路の電力需要の変化を測定する方法として、図２１に示すように、半導体装置ＰＫＧｈが搭載される実装基板ＭＢ上に電圧測定用の端子Ｔｍｂを設け、端子Ｔｍｂと検査装置ＤＥＴとを電気的に接続して電圧を測定する方法が考えられる。
ところが、図２１に示す例の場合、以下の理由により、コア回路での電力需要の変動を正確に把握することは難しい。まず、図２１に示す例の場合、測定対象である演算処理回路ＣＰＵ１および演算処理回路ＣＰＵ２から、電圧測定用の端子Ｔｍｂまでの測定回路の経路距離が長い。このため、測定回路中に様々なノイズ源が介在しやすくなる。このため、演算処理回路ＣＰＵ１および演算処理回路ＣＰＵ２における電力需要の変化の測定精度が低下する。
また、図２１に示す例の場合、コア回路である演算処理回路ＣＰＵ１および演算処理回路ＣＰＵ２と、電源５０との間に、コンデンサ（コンデンサ部品、バイパスコンデンサ）５１が介在している。コンデンサ５１は、一方の電極が電源線ＶＤ１に接続され、他方の端部が基準電位線ＶＳ１に接続されている。言い換えれば、コンデンサ５１は、電源５０とコア回路（演算処理回路ＣＰＵ１および演算処理回路ＣＰＵ２）との間に、並列接続で挿入されている。
このように、電源５０とコア回路との間に、コンデンサ５１が設けられている場合、コア回路において消費電力が急激に増加した時に、コンデンサ５１がバッテリとして機能する。すなわち、急激な需要増加により不足した電流を、コンデンサ５１から供給することで、コア回路における電圧降下を抑制できる。
また、電源５０とコア回路との間に、コンデンサ５１が設けられている場合、電源５０とコンデンサ５１の間で生じるノイズ成分がコア回路に伝達されることを抑制する、ノイズフィルタとして機能する。例えば電源５０とコンデンサ５１の間に設けられた電源線ＶＤ１で電位の変動（ノイズ）が生じた場合、そのノイズは、コンデンサ５１において除去され、コア回路には伝達されない。これにより、コア回路に安定的に電力を供給することができる。このように、コンデンサ５１は、コア回路の動作を安定化させるために設けられる電子部品である。
しかし、図２１に示す例の場合、測定対象である演算処理回路ＣＰＵ１および演算処理回路ＣＰＵ２と、電圧測定用の端子Ｔｍｂまでの間に、コンデンサ（コンデンサ部品、バイパスコンデンサ）５１が介在している。言い換えれば、コンデンサ５１は、検査装置ＤＥＴとコア回路（演算処理回路ＣＰＵ１および演算処理回路ＣＰＵ２）との間に、並列接続で挿入されている。
図２１に示すように、コア回路の消費電力を測定するために設けられた測定経路中に、コンデンサ５１が介在すると、検査装置ＤＥＴで検出されるデータがコンデンサ５１により補正されてしまう。例えば、コア回路において、急激に消費電力が増加して、電流が瞬間的に不足した場合でも、検査装置ＤＥＴでは、コンデンサ５１によって補正されたデータ（例えば電圧データ）が測定される。この結果、コア回路における電力需要の変化を把握することは困難である。
本願発明者は、上記課題を踏まえ、コア回路における電力消費の挙動を高精度で測定する技術について検討した。まず、コア回路における電力消費の挙動の測定精度を向上させるためには、測定対象である回路から、測定用の端子までの測定回路の経路距離を短くすることが好ましい。しかし、半導体チップ２０（図２１参照）に測定用の端子を設けた場合、半導体装置が実際に使用されている環境下で、半導体チップ２０に設けられた測定用の端子に、検査装置ＤＥＴ（図２１参照）を接続することが難しい。
そこで、本実施の形態では、図６および図７に示すように、コア回路（演算処理回路ＣＰＵ１および演算処理回路ＣＰＵ２）に電力を供給する電源回路ＰＷＲ１（図７参照）における電力（例えば電圧）を測定する測定用の端子Ｔｖｄｔおよび端子Ｔｖｓｔは、配線基板１０に設けられている。
詳しくは、図６に示すように、配線基板１０は、上面１０ｔに配置され、半導体チップ２０の電源電位供給部Ｎｖｄ（図５参照）と電気的に接続される端子１４ｄｔ、端子１４ｄｔと電気的に接続される端子Ｔｖｄｔ、および端子１４ｄｔと端子Ｔｖｄｔとを電気的に接続する配線ＶＤｔを備えている。また、配線基板１０は、上面１０ｔに配置され、半導体チップ２０の基準電位供給部Ｎｖｓ（図５参照）と電気的に接続される端子１４ｓｔ、端子１４ｓｔと電気的に接続される端子Ｔｖｓｔ、および端子１４ｓｔと端子Ｔｖｓｔとを電気的に接続する配線ＶＳｔを備えている。
また、端子Ｔｖｄｔは端子１４ｄｔよりも配線基板１０の周縁部側に配置されている。また、端子Ｔｖｓｔは、端子１４ｓｔよりも配線基板１０の周縁部側に配置されている。すなわち、配線ＶＤｔは、配線基板１０の周縁部側に配置された端子Ｔｖｄｔと半導体チップ２０と重なる領域に配置された端子１４ｄｔとを電気的に接続するための引出配線である。また、配線ＶＳｔは、配線基板１０の周縁部側に配置された端子Ｔｖｓｔと半導体チップ２０と重なる領域に配置された端子１４ｓｔとを電気的に接続するための引出配線である。
このように、平面視において、電力測定用の端子Ｔｖｄｔおよび端子Ｔｖｓｔのそれぞれが配線基板１０の上面１０ｔにおいて半導体チップ２０より周縁部側に配置されている場合、コア回路の電力を測定する際に、検査装置ＤＥＴ（図７参照）のテスト端子（例えば針状の端子）を接触させ易い。このため、半導体装置ＰＫＧ１が実装基板ＭＢ（図７参照）に実装された状態でコア回路の消費電力の変化を測定することが可能である。また、本実施の形態のように、電力測定用の端子Ｔｖｄｔおよび端子Ｔｖｓｔのそれぞれが配線基板１０に設けられている場合、図２１に示す例と比較して測定回路の経路距離を短くできる。
また、コア回路における電力消費の挙動の測定精度を向上させるためには、測定対象である回路から、測定用の端子までの測定回路の経路中のノイズの影響を低減することが好ましい。本実施の形態では、上記したように、測定回路の経路距離を短くできるので、測定回路中にノイズ源が影響を与える機会は少なくなっている。
また、本実施の形態では、図６に示すように、配線ＶＳｔは配線ＶＤｔに沿って延びる。ここで、「配線ＶＳｔが配線ＶＤｔに沿って延びる」とは、配線ＶＤｔと配線ＶＳｔとが並んで延びる（あるいは並走するとも言う）状態を言う。このように、配線ＶＳｔが配線ＶＤｔに沿って延びている場合、配線ＶＤｔおよび配線ＶＳｔのうちのいずれか一方がノイズの影響を受けることを防止できる。
端子Ｔｖｄｔおよび端子Ｔｖｓｔの電位差を測定する場合、配線ＶＤｔおよび配線ＶＳｔのうちのいずれか一方がノイズの影響を受けていて、他方がノイズの影響を受けていない場合、ノイズの影響は、測定結果に反映される。しかし、配線ＶＤｔおよび配線ＶＳｔの両方が、同じようにノイズの影響を受けている時には、ノイズの影響は相殺される。
本実施の形態によれば、配線ＶＤｔと配線ＶＳｔとが並んで延びているので、測定回路の近傍にノイズ源があった場合でも、配線ＶＤｔおよび配線ＶＳｔの両方が、同じようにノイズの影響を受ける。このため、ノイズの影響が測定結果に反映され難くなるので、コア回路における電力消費の挙動の測定精度を向上させることができる。
また、図６に示す例では、配線ＶＤｔと配線ＶＳｔとは、端子１４ｄｔまたは端子１４ｓｔに接続される部分から端子Ｔｖｄｔまたは端子Ｔｖｓｔに接続される部分までの全区間において、互いに隣り合って並走している。このため、配線ＶＤｔと配線ＶＳｔの間には、他の導体パターンは形成されていない。配線のレイアウト上の制約によっては、配線ＶＤｔと配線ＶＳｔの間の領域の一部分に他の導体パターンが配置されていても良い。しかし、配線ＶＤｔと配線ＶＳｔとが受けるノイズの影響を相殺させる観点からは、図６に示す例のように、配線ＶＤｔと配線ＶＳｔの間に、他の導体パターンが形成されていないことが好ましい。
また、図６に示す例では、配線ＶＤｔと配線ＶＳｔとは、端子１４ｄｔまたは端子１４ｓｔに接続される部分から端子Ｔｖｄｔまたは端子Ｔｖｓｔに接続される部分までの全区間において、一定の離間距離ＳＰ１で並走している。配線ＶＤｔと配線ＶＳｔとが受けるノイズの影響を相殺させるには、配線ＶＤｔと配線ＶＳｔとの離間距離ＳＰ１は狭いことが好ましい。
なお、配線レイアウトの制約等によっては、端子１４ｄｔまたは端子１４ｓｔに接続される部分から端子Ｔｖｄｔまたは端子Ｔｖｓｔに接続される部分までの区間のうちの一部分において、離間距離ＳＰ１が変化していても良い場合もある。なお、上記した「離間距離ＳＰ１が一定」とは、配線ＶＤｔと配線ＶＳｔとが受けるノイズの影響を相殺させる観点から許容される範囲内で離間距離ＳＰ１がほぼ同じ値であることを意味する。
したがって、例えば、加工精度上の問題に起因して、離間距離が若干異なっている場合は、上記した「離間距離ＳＰ１が一定」に含まれる。また、例えば、配線と端子とを接続する部分では、端子のレイアウトと配線の延在方向の関係によっては、接続部分の周辺で配線を迂回させる場合がある。しかし、この場合、迂回した部分は、上記した端子１４ｄｔまたは端子１４ｓｔに接続される部分、若しくは、端子Ｔｖｄｔまたは端子Ｔｖｓｔに接続される部分に含まれ、上記した全区間の中には含まれない。また、例えば、図６では、配線ＶＤｔおよび配線ＶＳｔは、配線層ＷＬ１のみに形成されているが、変形例としては、配線ＶＤｔおよび配線ＶＳｔの一部分が配線層ＷＬ１以外の配線層に形成されている場合もある。この場合、図３に示すビア配線１６Ｖのような層間導電路に接続する部分では、配線の一部を迂回させる場合がある。しかし、この場合にも、迂回した部分は、上記した全区間の中には含まれない。
＜好ましい態様＞
次に、本実施の形態の詳細な構成に関し、好ましい態様について説明する。
まず、測定回路へのノイズ影響を低減する観点からは、図７に示すように、測定回路を構成する端子Ｔｖｄｔ、端子Ｔｖｓｔ、配線ＶＤｔ、および配線ＶＳｔのそれぞれは、電力供給用の回路を構成する端子や配線と共有しないことが好ましい。言い換えれば、端子１４ｄｔおよび端子１４ｓｔは、電力供給用の回路とは分離された、測定回路専用の端子になっていることが好ましい。
詳しくは、図７に示すように、配線基板１０の上面１０ｔに形成された複数のボンディングフィンガ１４は、半導体チップ２０の電源電位供給部Ｎｖｄに電源電位を供給する電源電位端子１４ｄ１を含んでいる。また、複数のボンディングフィンガ１４は、半導体チップ２０の基準電位供給部Ｎｖｓに基準電位を供給する基準電位端子１４ｓ１を含んでいる。
また、配線基板１０の下面１０ｂに形成された複数のランド１２は、電源線（電源電位配線経路）ＶＤ１を介して電源電位端子１４ｄ１と電気的に接続される電源電位端子１２ｄ１を含んでいる。また、複数のランド１２は、基準電位線（基準電位配線経路）ＶＳ１を介して基準電位端子１４ｓ１と電気的に接続される基準電位端子１２ｓ１を含んでいる。
そして、配線ＶＤｔは電源線ＶＤ１と電気的に分離されている。また、配線ＶＳｔは基準電位線ＶＳ１と電気的に分離されている。言い換えれば、配線ＶＤｔおよび配線ＶＳｔのそれぞれは、電源線ＶＤ１および基準電位線ＶＳ１のそれぞれと電気的に分離されている。さらに言い換えれば、端子１４ｄｔおよび端子１４ｓｔは、電源線ＶＤ１および基準電位線ＶＳ１とは分離された、測定回路専用の端子になっている。このように、配線ＶＤｔおよび配線ＶＳｔのそれぞれを電源線ＶＤ１および基準電位線ＶＳ１のそれぞれから分離することにより、測定回路が電源線ＶＤ１などに起因するノイズの影響を受けることを抑制できる。
なお、配線ＶＤｔは、半導体チップ２０内のノードである電源電位供給部Ｎｖｄを介して電源線ＶＤ１と電気的に接続されている。また、配線ＶＳｔは、半導体チップ２０内のノードである基準電位供給部Ｎｖｓを介して基準電位線ＶＳ１と電気的に接続されている。このため、図７に示す構成を厳密に表現すれば、配線ＶＤｔは、半導体チップ２０の電源電位供給部Ｎｖｄを介して電源線ＶＤ１と電気的に接続される経路を除き、電源線ＶＤ１と電気的に分離されている。また、配線ＶＳｔは、半導体チップ２０の基準電位供給部Ｎｖｓを介して基準電位線ＶＳ１と電気的に接続される経路を除き、基準電位線ＶＳ１と電気的に分離されている。
ただし、本実施の形態の測定回路は、コア回路である演算処理回路ＣＰＵ１および演算処理回路ＣＰＵ２における消費電力の変動を測定するものである。したがって、コア回路に対して電力を供給する半導体チップ２０内のノードの部分（電源回路ＰＷＲ１）における電力の変動（例えば電圧変動）は、コア回路における消費電力の変動と等価と見做すことができる。したがって、電源回路ＰＷＲ１において、測定回路と、電力供給用の回路（電源線ＶＤ１および基準電位線ＶＳ１）とが電気的に接続されていても、コア回路の消費電力の変化を高精度で測定することは可能である。すなわち、図７に示す構成は、コア回路での消費電力の変動を測定する観点からは、「配線ＶＤｔが電源線ＶＤ１と電気的に分離され、配線ＶＳｔが基準電位線ＶＳ１と電気的に分離されている」と見做すことができる。
また、図７に示すように、測定回路と、電力供給回路とが電気的に分離されているという構成は、以下のように表現することもできる。すなわち、端子Ｔｖｄｔおよび端子Ｔｖｓｔのそれぞれは複数のランド１２と電気的に分離されている。なお、上記と同様に、図７に示す構成を厳密に表現すれば、端子Ｔｖｄｔは、半導体チップ２０の電源電位供給部Ｎｖｄを介して電源電位端子１２ｄ１と電気的に接続される経路を除き、複数のランド１２と電気的に分離されている。また、端子Ｔｖｓｔは、半導体チップ２０の基準電位供給部Ｎｖｓを介して基準電位端子１２ｓ１と電気的に接続される経路を除き、複数のランド１２と電気的に分離されている。ただし、上記した通り、図７に示す構成は、コア回路での消費電力の変動を測定する観点からは、「端子Ｔｖｄｔおよび端子Ｔｖｓｔのそれぞれは複数のランド１２と電気的に分離されている」と見做すことができる。
また、演算処理回路ＣＰＵ１や演算処理回路ＣＰＵ２などのコア回路の動作を安定化させる観点からは、電力供給回路である電源線ＶＤ１および基準電位線ＶＳ１の距離を短くすることが好ましい。また、図７に示すように、実装基板ＭＢに、電力供給経路と電気的に接続されるコンデンサ５１が搭載されている場合、コンデンサ５１からコア回路までの経路距離を短くすることが好ましい。
そこで、図７に示すように、複数のランド１２のうち、電源電位端子１２ｄ１および基準電位端子１２ｓ１のそれぞれは、半導体チップ２０と重なる位置に配置されていることが好ましい。なお、図７は、模式図であるため、半導体チップ２０とランド１２との位置関係が判り難いが、例えば図３に示すように、複数のランド１２のうち、半導体チップ２０と重なる位置に設けられたランド１２が、電源電位端子１２ｄ１および基準電位端子１２ｓ１として利用されていることが好ましい。図３に示す例では、電源電位端子１２ｄ１および基準電位端子１２ｓ１は、複数の中央電極２１Ｃと重なる位置に設けられている。
このように、電源電位端子１２ｄ１および基準電位端子１２ｓ１が半導体チップ２０と重なる位置に配置されている場合、電源線ＶＤ１（図７参照）および基準電位線ＶＳ１（図７参照）の経路距離を短くすることができる。これにより、演算処理回路ＣＰＵ１や演算処理回路ＣＰＵ２などのコア回路の動作を安定化させることができる。
また、図７に示すように、電源線ＶＤ１や基準電位線ＶＳ１が主に半導体チップ２０と重なる領域内に配置されていれば、測定回路を構成する配線ＶＤｔおよび配線ＶＳｔと電力供給回路とを電気的に分離し易くなる。
また、上記したように、図６に示す端子Ｔｖｄｔおよび端子Ｔｖｓｔのそれぞれは、コア回路（図５に示す演算処理ＣＰＵ１および演算処理ＣＰＵ２）における電力消費の挙動を測定するための端子である。また、端子Ｔｖｄｔに接続される配線ＶＤｔおよび端子Ｔｖｓｔに接続される配線ＶＳｔのそれぞれも、コア回路における電力消費の挙動を測定するための引出配線である。
このため、端子Ｔｖｄｔおよび端子Ｔｖｓｔや、配線ＶＤｔおよび配線ＶＳｔのそれぞれが、電力を測定していない時に電源回路ＰＷＲ１（図５参照）を介して他の回路に与える影響は小さい程良い。そして、端子Ｔｖｄｔおよび端子Ｔｖｓｔや、配線ＶＤｔおよび配線ＶＳｔのそれぞれが、電力を測定していない時に他の回路に与える影響を低減するためには、非測定時において、配線ＶＤｔおよび配線ＶＳｔに電流が流れ難い構造になっていることが好ましい。
例えば図７に示すように、端子Ｔｖｄｔおよび端子Ｔｖｓｔは、検査装置ＤＥＴを接続するまでは、回路を構成していないことが好ましい。言い換えれば、端子Ｔｖｄｔには、配線ＶＤｔ以外の導体パターンが接続されていないことが好ましい。言い換えると、配線基板１０に設けられ、また、半導体チップ２０内のノードである電源電位供給部Ｎｖｄに繋がり、さらに、端子１４ｄｔ、配線ＶＤｔおよび端子Ｔｖｄｔを有する信号伝送経路は、端子Ｔｖｄｔで終端している。また、端子Ｔｖｓｔには配線ＶＳｔ以外の導体パターンが接続されていないことが好ましい。言い換えると、配線基板１０に設けられ、また、半導体チップ２０内のノードである基準電位供給部Ｎｖｄに繋がり、さらに、端子１４ｓｔ、配線ＶＳｔおよび端子Ｔｖｓｔを有する信号伝送経路は、端子Ｔｖｓｔで終端している。
端子Ｔｖｄｔ、Ｔｖｓｔに配線ＶＤｔ、ＶＳｔ以外の導体パターンが接続されていなければ、配線ＶＤｔや配線ＶＳｔには電流が流れにくい。したがって、端子Ｔｖｄｔおよび端子Ｔｖｓｔや、配線ＶＤｔおよび配線ＶＳｔのそれぞれが、電力を測定していない時に他の回路に与える影響を低減できる。
また、コア回路における消費電力の変化を測定する場合、測定回路に流れる電流は、図５に示す電源線ＶＤ１に流れる電流と比較して小さくて良い。そこで、配線ＶＤｔの配線幅および配線ＶＳｔの配線幅はそれぞれ狭くすることが好ましい。図８は、図６のＡ部の拡大平面図である。また、図９は、図６のＢ部の拡大平面図である。
例えば、図８に示すように、本実施の形態では、配線ＶＤｔの配線幅ＷＤｄｔおよび配線ＶＳｔの配線幅ＷＤｓｔのそれぞれは、積層された配線層の間を電気的に接続するビア配線１６Ｖのうち、少なくとも、基準電位線ＶＳ１の一部を構成する基準電位用のビア配線１６Ｖの幅ＷＤ１６ｖより狭い。なお、本実施の形態では、基準電位線ＶＳ１の一部を構成する基準電位用のビア配線１６Ｖ、電源線ＶＤ１の一部を構成する電源電位用のビア配線１６Ｖ、および信号伝送経路である信号線ＳＩＧ（図９参照）の一部を構成するビア配線１６Ｖ（図９参照）の幅は、それぞれ同じ幅になっている。したがって、配線ＶＤｔの配線幅ＷＤｄｔおよび配線ＶＳｔの配線幅ＷＤｓｔのそれぞれは、積層された配線層の間を電気的に接続する複数のビア配線１６Ｖのそれぞれの幅ＷＤ１６ｖより狭い。
また、図８に示す例では、配線ＶＤｔの配線幅ＷＤｄｔおよび配線ＶＳｔの配線幅ＷＤｓｔのそれぞれは、電源線ＶＤ１の配線部分（ボンディングフィンガ１４とビア配線１６Ｖ上のビアランドを接続する延在部分である配線１６）および基準電位線ＶＳ１の配線部分のそれぞれの幅よりも狭い。
また、図９に示すように、配線ＶＤｔの配線幅ＷＤｄｔおよび配線ＶＳｔの配線幅ＷＤｓｔのそれぞれは、信号線ＳＩＧ一部を構成する配線（信号配線）１６ｓｉｇの配線幅ＷＤｓｉｇ以下である。なお、図９に示す例では、配線ＶＤｔの配線幅ＷＤｄｔ、配線ＶＳｔの配線幅ＷＤｓｔおよび配線１６ｓｉｇの配線幅ＷＤｓｉｇはそれぞれ等しい。これは、信号線ＳＩＧの配置密度を向上させて、単位面積あたりの信号伝送経路の数を増やす観点から、配線幅ＷＤｓｉｇが十分に狭くなっており、配線ＶＤｔの配線幅ＷＤｄｔおよび配線ＶＳｔの配線幅ＷＤｓｔのそれぞれを十分に狭くした結果、これらの値が等しくなっている。仮に、配線ＶＤｔの配線幅ＷＤｄｔおよび配線ＶＳｔの配線幅ＷＤｓｔのそれぞれが配線１６ｓｉｇの配線幅ＷＤｓｉｇより狭くできるのであれば、配線ＶＤｔの配線幅ＷＤｄｔおよび配線ＶＳｔの配線幅ＷＤｓｔのそれぞれが配線１６ｓｉｇの配線幅ＷＤｓｉｇより狭い方が好ましい。
また、上記したように、本実施の形態では、配線ＶＤｔの配線幅ＷＤｄｔは、配線ＶＳｔの配線幅ＷＤｓｔと等しい。この場合、配線ＶＤｔおよび配線ＶＳｔが外部のノイズ源から影響を受けた時に、ノイズが配線経路中に侵入する程度を同程度にすることができる。この結果、配線ＶＤｔおよび配線ＶＳｔの両方が、同じようにノイズの影響を受けるので、ノイズの影響が相殺される。なお、上記した「配線幅が等しい」とは、設計上の配線幅が等しいことを示すもので、例えば、加工精度の影響やレイアウトの影響などによって生じる程度の誤差を有する場合、上記した「配線幅が等しい」の範囲に含まれる。
また、上記したように本実施の形態の半導体チップ２０は、図３に示すように、表面２０ｔと配線基板１０の上面１０ｔとが対向した状態で（フェイスダウン実装方式で）搭載されている。このため、半導体チップ２０の複数のパッド２１のそれぞれと配線基板１０の複数のボンディングフィンガ１４のそれぞれとは、互いに対向している。言い換えれば、図６に示すように、複数のボンディングフィンガ１４、端子１４ｄｔ、および端子１４ｓｔのそれぞれは、平面視において、半導体チップ２０と重なる位置に配置されている。
このように、半導体チップ２０をフェイスダウン実装方式で配線基板１０に搭載する場合、図６に示す端子１４ｄｔや端子１４ｓｔに検査装置ＤＥＴ（図７参照）の端子を接続させるためには、半導体チップ２０と配線基板１０との接続部分を剥離させる必要がある。一方、図６に示すように、半導体チップ２０と重ならない位置に端子Ｔｖｄｔおよび端子Ｔｖｓｔが配置されていれば、図７に示すように半導体チップ２０が配線基板１０と接続された状態で、測定回路に検査装置ＤＥＴを接続できる。
また、本実施の形態では、図６に示す端子１４ｄｔおよび端子１４ｓｔのそれぞれは、図４に示す半導体チップ２０の複数のパッド２１のうち、複数の中央電極２１Ｃのうちの一部と接続されている。この場合、図６に示すように、引出配線である配線ＶＤｔおよび配線ＶＳｔのそれぞれが、ボンディングフィンガ１４に接続される他の配線１６のレイアウトを阻害しないように配置されていることが好ましい。
そこで、本実施の形態では、平面視において、配線ＶＤｔおよび配線ＶＳｔのそれぞれが、半導体チップ２０の角部の近傍を通過するように配置されている。詳しくは、図４に示すように半導体チップ２０の複数の周縁電極２１Ｐは、辺２０ｓ１に沿って並ぶ複数のパッド２１のうち、最も角部２０ｃ１に近いパッド（電極）２１ｅ１と、辺２０ｓ２に沿って並ぶ複数のパッド２１のうち、最も角部２０ｃ１に近いパッド（電極）２１ｅ２と、を含んでいる。また、図６に示すように、平面視において、配線ＶＤｔおよび配線ＶＳｔのそれぞれの一部分は、半導体チップ２０のパッド２１ｅ１とパッド２１ｅ２との間の領域と重なっている。
言い換えれば、図６に示すように、平面視において、配線基板１０の複数のボンディングフィンガ１４は、半導体チップ２０の辺２０ｓ１に沿って並ぶ複数のボンディングフィンガ１４のうち、半導体チップ２０の角部２０ｃ１に最も近いボンディングフィンガ１４ｅ１を含んでいる。また、平面視において、配線基板１０の複数のボンディングフィンガ１４は、半導体チップ２０の辺２０ｓ２に沿って並ぶ複数のボンディングフィンガ１４のうち、半導体チップ２０の角部２０ｃ１に最も近いボンディングフィンガ１４ｅ２を含んでいる。また、平面視において、配線ＶＤｔおよび配線ＶＳｔのそれぞれの一部分は、ボンディングフィンガ１４ｅ１とボンディングフィンガ１４ｅ２との間の領域と重なっている。
図１６に接続される複数の配線１６のそれぞれは、半導体チップ２０の辺２０ｓ１や辺２０ｓ２に対して交差する方向に延在している。このため、図１６に示すように、配線ＶＤｔおよび配線ＶＳｔのそれぞれが、半導体チップ２０の角部２０ｃ１の近傍を通過するように配置されていれば、複数の配線１６のレイアウトが、配線ＶＤｔおよび配線ＶＳｔにより阻害され難い。
また、図６に示す例では、端子Ｔｖｄｔおよび端子Ｔｖｓｔは、配線基板１０の上面１０ｔ側に設けられている。この場合、端子Ｔｖｄｔおよび端子Ｔｖｓｔが配線基板１０の下面１０ｂに設けられている場合と比較して、さらに測定回路の経路距離を短くすることができる。
また、図６に示す例では、配線ＶＤｔおよび配線ＶＳｔのそれぞれは、互いに同じ配線層（図６に示す例では、配線層ＷＬ１）に形成されている。配線経路のノイズ成分を低減するためには、配線経路中に含まれるインピーダンス不連続点を低減させることが好ましい。配線経路中にインピーダンス不連続点が存在すると、信号の一部が反射により減衰するからである。このインピーダンス不連続点は、配線経路の中で、配線構造が変化する部分に発生し易くなる。例えば、複数の配線層を電気的に接続するビア配線１６Ｖ（図３参照）では、配線１６と比較して、インピーダンス不連続点に成り易い。また、図３に示すスルーホール配線１６Ｔは、ビア配線１６Ｖよりもさらに段差が大きいインピーダンス不連続点に成り易い。
このため、配線ＶＤｔおよび配線ＶＳｔのそれぞれが、互いに同じ配線層に形成されている場合、電源電位の測定経路中および基準電位の測定経路中に含まれるビア配線１６Ｖの数およびスルーホール配線の数を同じにすることができる。この場合、電源電位の測定経路と基準電位の測定経路のノイズ源を同様にできるので、インピーダンス不連続点によるノイズ影響を相殺することができる。
また、図６に示すように配線ＶＤｔおよび配線ＶＳｔを最上層の配線層（端子Ｔｖｄｔ、Ｔｖｓｔおよび端子１４ｄｔ、１４ｓｔが形成されている配線層）ＷＬ１に形成し、他の配線層には形成しない場合、図３に示すビア配線１６Ｖやスルーホール配線１６Ｔが測定回路中に介在しないので、インピーダンス不連続点によるノイズ影響自体を低減できる。
また、図１に示すように、前記配線基板の上面１０ｔは、絶縁膜１３ｔにより覆われている。また、端子Ｔｖｄｔおよび端子Ｔｖｓｔは、絶縁膜１３ｔに形成された開口部において絶縁膜１３ｔから露出している。なお絶縁膜１３ｔは、所謂ソルダレジト膜と呼ばれる有機絶縁膜なので、上記した電力の変動を測定する観点からは、端子Ｔｖｄｔおよび端子Ｔｖｓｔは、絶縁膜１３ｔに覆われていても良い。
しかし、端子Ｔｖｄｔおよび端子Ｔｖｓｔを絶縁膜１３ｔから露出させることで、端子Ｔｖｄｔおよび端子Ｔｖｓｔは、半導体装置ＰＫＧ１の向きを識別するためのインデックスマークとして機能する。なお、インデックスマークは、平面視において、四角形を成す半導体装置ＰＫＧ１の四つの角のうち、一つの角に他の三つの角とは異なるマークが形成されていれば良い。したがって、端子Ｔｖｄｔおよび端子Ｔｖｓｔのうち、少なくともいずれか一方が絶縁膜１３ｔから露出していれば良い。
またインデックスマークとして、端子Ｔｖｄｔまたは端子Ｔｖｓｔを利用する場合、端子Ｔｖｄｔまたは端子Ｔｖｓｔの露出面積は、配線基板１０の上面１０ｔにおいて、絶縁膜１３ｔから露出する導体パターンの露出面積のうちで、最も大きいことが好ましい。これによりインデックスマークとしての視認性を向上させることができる。
＜半導体装置の製造方法＞
次に、図１〜図９を用いて説明した半導体装置ＰＫＧ１の製造工程について説明する。以下の説明では、製造工程の流れを示すフロー図と、図１〜図８を必要に応じて参照しながら説明する。図１０は、図１〜図９を用いて説明した半導体装置の製造工程の概要を示す説明図である。なお、本実施の形態では、説明を単純化するために、図３に示す配線基板１０に半導体チップ２０を搭載する実施態様について説明する。しかし、変形例としては、配線基板１０に相当する複数の製品形成領域を備える、所謂多数個取り基板を準備して、複数の半導体装置を一括して組立てた後、製品形成領域毎に個片化する方法もある。この場合、組立工程を効率化することができる。
＜配線基板準備＞
まず、配線基板準備工程では、図３に示す配線基板１０を準備する。図１１は、図１０に示す配線基板準備工程で準備する配線基板のチップ搭載面側を示す平面図である。本工程で準備する配線基板１０には、上面１０ｔ側にチップ搭載領域ＤＢＲ（図３に示す半導体チップ２０が搭載される予定領域）が設けられ、チップ搭載領域ＤＢＲの内側には、開口部１３ｏｐにおいて絶縁膜１３ｔから露出する複数のボンディングフィンガ１４が形成されている。
また、図３に示すように、配線基板１０の上面１０ｔとは反対側の下面（裏面、実装面）１０ｂ（図３参照）には、複数のランド（端子、外部端子）１２が形成されている。本工程で準備する配線基板１０には、複数のランド１２には、図３に示す半田ボール１１は接続されず、複数のランド１２のそれぞれが開口部において、絶縁膜（ソルダレジスト膜）１３ｂから露出している。
また、本工程で準備する配線基板１０は、端子Ｔｖｄｔおよび端子Ｔｖｓｔが形成されている。端子Ｔｖｄｔおよび端子Ｔｖｓｔの詳細は、既に説明した通りなので、重複する説明は省略する。
＜チップ搭載＞
次に、チップ搭載工程では、図３に示すように配線基板１０のチップ搭載領域ＤＢＲ（図１１参照）に半導体チップ２０を搭載する。図１２は、図３に示すパッド２１とボンディングフィンガ１４とを電気的に接続する部分の拡大断面図である。
チップ搭載工程では、図３に示すように配線基板１０の上面１０ｔ上に半導体チップ２０を搭載する。本工程では、半導体チップ２０の表面２０ｔと配線基板１０の上面１０ｔ（詳しくは、絶縁膜１３ｔの上面）とがそれぞれ対向するように、半導体チップ２０を搭載する。
また、本工程では、図１２に示すように、半導体チップ２０の複数のパッド２１と配線基板１０の複数のボンディングフィンガ１４とは、複数のバンプ電極（導電性部材）３０を介してそれぞれ電気的に接続される。
図１２に示す例では、バンプ電極３０は、例えば、パッド２１に一方の端部が接合された銅（Ｃｕ）から成る導体柱（導電性部材、突起電極）３１の他方の端部に、半田材３２が接続されて構成されている。ただし、バンプ電極３０には種々の変形例があり、例えば、導体柱の形状は図１２に示す例には限定されない。また、例えば、導体柱３１を設けず、半田材３２をパッド２１およびボンディングフィンガ１４の双方に接続させても良い。また、バンプ電極３０を構成する金属材料も、銅（Ｃｕ）の他、例えば金（Ａｕ）などを用いても良い。
＜接続部封止＞
次に、接続部封止工程では、複数のバンプ電極３０の周囲を、例えば樹脂などの絶縁材料で封止する。図１３は、図１２に示す半導体チップと配線基板の間に樹脂を配置して半導体チップの電極と配線基板の端子の接続部分を封止した状態を示す拡大断面図である。
図１３に示す例では、半導体チップ２０と配線基板１０の間にアンダフィル樹脂ＵＦを供給して、複数のバンプ電極３０の周囲を覆う（図１０に示す封止樹脂充填工程）。その後、接続部封止工程において、アンダフィル樹脂ＵＦを硬化させることにより、複数のバンプ電極３０が封止される。複数のバンプ電極３０の周囲を覆うようにアンダフィル樹脂ＵＦを配置した後に硬化させることで、バンプ電極３０による接続部分を保護することができる。
なお、上記では、チップ搭載工程の後で、封止用の樹脂を充填する方法について説明したが、接続部分の封止方法には種々の変形例がある。例えば、図１０に示すチップ搭載工程の前に、フィルム状に成形された樹脂膜（封止膜）を図１１に示すチップ搭載領域ＤＢＲ上に配置して（図１０に示す封止膜配置工程）、その後でチップ搭載工程を行っても良い。また例えば、図１０に示すチップ搭載工程の前に、ペースト状の樹脂膜（封止膜）を図１１に示すチップ搭載領域ＤＢＲ上に塗布して（図１０に示す封止膜配置工程）、その後でチップ搭載工程を行っても良い。
＜ボールマウント＞
次に、ボールマウント工程では、図３に示すように、配線基板１０の下面１０ｂに形成された複数のランド１２に、外部端子になる複数の半田ボール１１を接合する。
本工程では、配線基板１０の下面１０ｂが上方を向くようにした後、配線基板１０の下面１０ｂにおいて露出する複数のランド１２のそれぞれの上に半田ボール１１を配置する。その後、複数の半田ボール１１を加熱することで複数の半田ボール１１とランド１２を接合する。本工程により、複数の半田ボール１１は、配線基板１０を介して半導体チップ２０と電気的に接続される。
ただし、本実施の形態で説明する技術は、アレイ状に半田ボール１１を接合した、所謂ＢＧＡ（Ball Grid Array）型の半導体装置に限って適用させるものではない。例えば、本実施の形態に対する変形例としては、半田ボール１１を形成せず、ランド１２を露出させた状態、あるいはランド１２に半田ボール１１よりも薄く半田ペーストを塗布した状態で出荷する、所謂ＬＧＡ（Land Grid Array）型の半導体装置に適用することができる。ＬＧＡ型の半導体装置の場合には、ボールマウント工程は省略することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
＜変形例１＞
例えば、上記実施の形態では、半導体チップ２０が複数のコア回路（演算処理回路ＣＰＵ１および演算処理回路ＣＰＵ２）を有する場合の実施態様について説明した。しかし、コア回路の数は、上記実施の形態で説明した態様の他、種々の変形例がある。例えば、コア回路の数が三つ以上になれば、電力消費の変動はさらに大きくなる。また例えば、コア回路の数が一つの場合であっても、コア回路の動作が不安定になる可能性はある。この時、半導体装置に上記実施の形態で説明した技術を適用されていれば、半導体装置が実際に使用されている環境下で、コア回路の電力需要の変化を測定することが可能になる。
また、演算処理回路ＣＰＵ１と電源回路ＰＷＲ１との間にスイッチＳＷ１が介在し、演算処理回路ＣＰＵ２と電源回路ＰＷＲ１との間にスイッチＳＷ２が介在する例を用いて、複数のコア回路が独立して動作する実施態様について説明した。しかし、複数の演算処理回路ＣＰＵ１、ＣＰＵ２のそれぞれが、互いに異なる処理動作、あるいは、互いに関連する処理動作を並行して実施可能な状態にする方法には種々の変形例がある。
例えば、演算処理回路ＣＰＵ１と電源回路ＰＷＲ１との間にスイッチＳＷ１が介在していない場合でも、演算処理回路ＣＰＵ２と電源回路ＰＷＲ１との間にスイッチＳＷ２が介在していれば、演算処理回路ＣＰＵ２のオン−オフ動作は可能である。この場合、半導体装置ＰＫＧ１の稼働時には、演算処理回路ＣＰＵ１は常にオン状態であり、演算処理回路ＣＰＵ１の負荷状況に応じて、演算処理回路ＣＰＵ２のオン−オフを制御することができる。
＜変形例２＞
上記実施の形態では、図６に示すように、測定回路を構成する配線ＶＤｔおよび配線ＶＳｔが接続される端子１４ｄｔおよび１４ｓｔのそれぞれは、図４に示す複数のパッド２１のうちの中央電極２１Ｃに接続される例について説明した。
しかし、変形例として、測定回路を構成する配線ＶＤｔおよび配線ＶＳｔが接続される端子１４ｄｔおよび１４ｓｔのそれぞれが、図４に示す複数のパッド２１のうちの周縁電極２１Ｐに接続されていても良い。
例えば、コア回路の位置が中央電極２１Ｃより周縁電極２１Ｐに近い位置に形成されている場合、コア回路に電力を供給する回路も、周縁電極２１Ｐを経由させる方が電力供給経路の経路距離を短くできる。また、この場合、図７に示す端子１４ｄｔおよび１４ｓｔのそれぞれが、図４に示す複数のパッド２１のうちの周縁電極２１Ｐに接続されている方が測定回路の経路距離を短くできる。
上記変形例のように、端子１４ｄｔおよび１４ｓｔのそれぞれが、図４に示す複数のパッド２１のうちの周縁電極２１Ｐに接続されている場合、図７に示す配線ＶＤｔおよび配線ＶＳｔは、図６に示すボンディングフィンガ１４ｅ１とボンディングフィンガ１４ｅ２との間の領域を通過させなくても良い。
＜変形例３＞
また、図６に示す例では、配線ＶＤｔおよび配線ＶＳｔのそれぞれが同じ配線層ＷＬ１で引き回される実施態様について説明した。しかし、配線ＶＳｔが配線ＶＤｔに沿って延びるように配置する配線レイアウト（言い換えれば、配線ＶＤｔと配線ＶＳｔとが並走する配線レイアウト）には種々の変形例がある。図１４は、図６に示す測定回路の配線レイアウトに対する変形例を示す拡大断面図である。
例えば、図１４に示す半導体装置ＰＫＧ２は、図７に示す測定回路を構成する配線ＶＤｔと配線ＶＳｔとが互いに異なる配線層に形成されている点で、図６に示す半導体装置ＰＫＧ１と相違する。
詳しくは、半導体装置ＰＫＧ２の場合、配線ＶＤｔは、配線基板１０が備える複数の配線層のうちの、配線層ＷＬ２に形成されている。また、配線ＶＳｔは、配線層ＷＬ２と隣り合うように積層された配線層ＷＬ１に形成されている。また、配線ＶＤｔは配線ＶＳｔと重なっている。
本変形例の場合でも、配線ＶＳｔは配線ＶＤｔに沿って延びている。言い換えれば、配線ＶＤｔと配線ＶＳｔとが並走している。
本変形例のような配線レイアウトは、各配線層ＷＬ１、ＷＬ２のそれぞれに、一本分ずつの配線配置スペースを確保すれば良い。このため、例えば、配線密度が高い配線基板において、配線ＶＤｔおよび配線ＶＳｔの二本分の配線を配置するスペースを確保することが困難な場合に有効である。
ただし、図１４に示すように配線ＶＤｔを含む電源電位の測定経路は、配線ＶＳｔを含む基準電位の測定経路と比較して、ビア配線１６Ｖの数が２個分多い。したがって、配線ＶＤｔと配線ＶＳｔとのインピーダンス不連続点の数を同じにする観点からは、図６に示すように、配線ＶＤｔおよび配線ＶＳｔを同じ配線層に形成することが好ましい。
なお、本変形例に対する更なる変形例として、配線ＶＤｔおよび配線ＶＳｔを配線層ＷＬ１や配線層ＷＬ２以外の配線層に形成しても良い。ただし、測定回路に含まれるビア配線１６Ｖの数を減らす観点から、出来る限り半導体チップ２０に配線層に配線ＶＤｔおよび配線ＶＳｔを形成することが好ましい。
また、上記実施の形態で説明したように、電源電位の測定経路に対するノイズ影響と、基準電位の測定経路に対するノイズの影響を相殺する観点からは、配線ＶＤｔと配線ＶＳｔとの間に他の導体パターンが設けられていないことが好ましい。したがって、配線ＶＤｔと配線ＶＳｔとを異なる配線層に形成する場合には、図１４に示すように、互いに隣り合うように積層された配線層に形成することが好ましい。
＜変形例４＞
また、図５および図７では、コア回路での消費電力の変化を測定する測定経路と、コア回路に電力を供給する電力供給経路を分離した実施態様について説明した。この場合、測定回路には、電力供給回路とは電気的に分離された専用の端子１４ｄｔ、１４ｓｔおよびパッド２１が必要になる。上記実施の形態で説明したように、測定回路と電力供給回路とを分離した方が、測定回路における測定精度を向上させることができる点で好ましい。
ただし、半導体チップ２０のパッド２１の数の制約、あるいは、配線基板１０のボンディングフィンガ１４の数の制約から、電力供給回路とは電気的に分離された専用の端子１４ｄｔ、１４ｓｔおよびパッド２１を確保することが困難な場合も考えられる。
その場合には、図１５に示す変形例のように、電力供給用のボンディングフィンガ１４と測定回路用の端子１４ｄｔ、１４ｓｔとを兼用させても良い。図１５は、図７に対する変形例である半導体装置のコア回路への電力供給経路と、コア回路の電力測定経路の関係を模式的に示す説明図である。
図１５に示す半導体装置ＰＫＧ３は、以下の点で図７に示す半導体装置ＰＫＧ１と相違する。すなわち、配線ＶＤｔに接続される端子１４ｄｔは、配線基板１０内において、コア回路（演算処理回路ＣＰＵ１および演算処理回路ＣＰＵ２）に電源電位を供給する電源線ＶＤ１と電気的に接続されている。また、配線ＶＳｔに接続される端子１４ｓｔは、配線基板１０内において、コア回路に基準電位を供給する基準電位線ＶＳ１と電気的に接続されている。
詳しくは、配線ＶＤｔに接続される端子１４ｄｔは電源電位端子１４ｄ１と兼用化されている。また、上記兼用化された端子１４ｄｔ（電源電位端子１４ｄ１）に接続された電源電位用の配線経路は、配線基板１０に設けられた分岐点ＢＰｖｄにおいて、電源電位端子１２ｄ１に接続される電源線ＶＤ１と、端子Ｔｖｄｔに接続される配線ＶＤｔとに分岐されている。同様に、配線ＶＳｔに接続される端子１４ｓｔは基準電位端子１４ｓ１と兼用化されている。また、上記兼用化された端子１４ｓｔ（基準電位端子１４ｓ１）に接続された基準電位用の配線経路は、配線基板１０に設けられた分岐点ＢＰｖｓにおいて、基準電位端子１２ｓ１に接続される基準電位線ＶＳ１と、端子Ｔｖｓｔに接続される配線ＶＳｔとに分岐されている。
本変形例のように、電力供給用の配線経路と電力測定用の配線経路とを配線基板１０の内部で分岐させる場合、半導体チップ２０のパッド２１（図４参照）の数、および配線基板１０のボンディングフィンガ１４の数を節約できる。
ただし、測定回路と電力供給回路とを配線基板１０内で接続した場合、電力供給回路におけるノイズが、測定回路に侵入する懸念がある。
そこで、測定回路と電力供給回路とを配線基板１０内で接続する場合には、以下の構成が好ましい。
すなわち、図１５に示すように、半導体装置ＰＫＧ３の配線ＶＤｔは、半導体チップ２０と重ならない領域では、電源線ＶＤ１と電気的に分離されている。言い換えれば、半導体装置ＰＫＧ３の配線ＶＤｔと電源線ＶＤ１とを接続する分岐点ＢＰｖｄは、半導体チップ２０と重なる位置に配置されており、分岐点ＢＰｖｄと端子Ｔｖｄｔとの間に設けられた配線ＶＤｔには、電源線ＶＤ１が接続されていない。
また、半導体装置ＰＫＧ３の配線ＶＳｔは、半導体チップ２０と重ならない領域では、基準電位線ＶＳ１と電気的に分離されている。言い換えれば、半導体装置ＰＫＧ３の配線ＶＳｔと基準電位線ＶＳ１とを接続する分岐点ＢＰｖｓは、半導体チップ２０と重なる位置に配置されており、分岐点ＢＰｖｓと端子Ｔｖｓｔとの間に設けられた配線ＶＳｔには、基準電位線ＶＳ１が接続されていない。
上記の構成の場合、分岐点ＢＰｖｄや分岐点ＢＰｖｓが、半導体チップ２０と重ならない位置、言い換えれば、端子Ｔｖｄｔや端子Ｔｖｓｔの近傍に配置されている場合と比較して、測定回路へのノイズ影響を低減できる。
＜変形例５＞
また、図６や図７に示す例では、測定回路の一部を構成する端子Ｔｖｄｔおよび端子Ｔｖｓｔが配線基板１０の上面１０ｔに形成された例について説明した。しかし、図７に示す検査装置ＤＥＴのテスト端子を接触させることができれば、端子Ｔｖｄｔおよび端子Ｔｖｓｔが配線基板１０の下面１０ｂに形成されていても良い。
本変形例は、上面１０ｔの配線密度が高く、端子Ｔｖｄｔおよび端子Ｔｖｓｔの配置スペースを確保することが困難な場合に有効である。図示は省略するが、例えば配線基板１０の上面１０ｔ上に複数の半導体チップが搭載され、複数の半導体チップ同士が配線基板１０を介して電気的に接続されている場合、上面１０ｔ側の配線密度が高くなるが、下面１０ｂ側の配線密度はそれ程上昇しない。
ただし、上記したように、端子Ｔｖｄｔおよび端子Ｔｖｓｔを下面１０ｂ側に設けた場合、測定回路中に図３に示す複数のビア配線１６Ｖおよびスルーホール配線１６Ｔが介在するように構成される。したがって、測定回路中のインピーダンス不連続点を削減し、測定精度を向上させる観点からは、図６や図７に示すように、配線基板１０の上面１０ｔに端子Ｔｖｄｔおよび端子Ｔｖｓｔを配置することが好ましい。
＜変形例６＞
また、図７に示す例では、実装基板ＭＢにコンデンサ５１が搭載され、配線基板１０にはコンデンサ５１が搭載されていない実施態様について説明した。しかし、図１６に示す半導体装置ＰＫＧ４のように、半導体装置ＰＫＧ４の内部（詳しくは配線基板１０上）にコンデンサ５１を搭載しても良い。図１６は、図７に対する他の変形例である半導体装置のコア回路への電力供給経路と、コア回路の電力測定経路の関係を模式的に示す説明図である。
図１６に示すように、半導体装置ＰＫＧ４が有する配線基板１０は、上面１０ｔに配置され、電源電位端子１４ｄ１に接続される端子（コンデンサ接続用電源端子）１７ｖｄと、上面１０ｔに配置され、基準電位端子１４ｓ１に接続される端子（コンデンサ接続用基準電位端子）１７ｖｓと、を備えている。
また、配線基板１０の上面１０ｔ上には、端子１７ｖｄと電気的に接続される電極５２ｖｄ、および端子１７ｖｓと電気的に接続される電極５２ｖｓを備えるコンデンサ５１が搭載されている。
つまり、コンデンサ５１は、一方の電極が電源線ＶＤ１に接続され、他方の端部が基準電位線ＶＳ１に接続されている。言い換えれば、コンデンサ５１は、電源５０とコア回路（演算処理回路ＣＰＵ１および演算処理回路ＣＰＵ２）との間に、並列接続で挿入されている。
上記したように、電源５０とコア回路との間に、コンデンサ５１が設けられている場合、コア回路において消費電力が急激に増加した時に、コンデンサ５１がバッテリとして機能する。すなわち、急激な需要増加により不足した電流を、コンデンサ５１から供給することで、コア回路における電圧降下を抑制できる。
また、電源５０とコア回路との間に、コンデンサ５１が設けられている場合、電源５０とコンデンサ５１の間で生じるノイズ成分がコア回路に伝達されることを抑制する、ノイズフィルタとして機能する。
ただし、図２１を用いて説明した例のように、測定対象である演算処理回路ＣＰＵ１および演算処理回路ＣＰＵ２と、測定回路との間に、コンデンサ５１が介在している場合、検査装置ＤＥＴで検出されるデータがコンデンサ５１により補正されてしまう。
そこで、本変形例の場合、コア回路と測定回路との間に、コンデンサ５１が介在しないようにすることが好ましい。
すなわち、図１６に示す半導体装置ＰＫＧ４が備える測定回路を構成する配線ＶＤｔは、端子１７ｖｄ（および端子１７ｖｓ）と電気的に分離されている。また、図１６に示す半導体装置ＰＫＧ４が備える測定回路を構成する配線ＶＳｔは、端子１７ｖｓ（および端子１７ｖｄ）と電気的に分離されている。これにより、コンデンサ５１を配線基板１０に搭載しても、コア回路における消費電力の変動を高精度で測定することができる。
なお、図１６に示すように、配線ＶＤｔは、半導体チップ２０内のノードである電源電位供給部Ｎｖｄを介して電源線ＶＤ１と電気的に接続されている。また、配線ＶＳｔは、半導体チップ２０内のノードである基準電位供給部Ｎｖｓを介して基準電位線ＶＳ１と電気的に接続されている。このため、図１６に示す構成を厳密に表現すれば、配線ＶＤｔは、半導体チップ２０の電源電位供給部Ｎｖｄおよび電源線ＶＤ１端子１７ｖｄと電気的に接続される経路を除き、端子１７ｖｄと電気的に分離されている。また、配線ＶＳｔは、半導体チップ２０の基準電位供給部Ｎｖｓおよび基準電位線ＶＳ１を介して端子１７ｖｓと電気的に接続される経路を除き、端子１７ｖｓと電気的に分離されている。
ただし、本実施の形態の測定回路は、コア回路である演算処理回路ＣＰＵ１および演算処理回路ＣＰＵ２における消費電力の変動を測定するものである。したがって、コア回路に対して電力を供給する半導体チップ２０内のノードの部分（電源回路ＰＷＲ１）における電力の変動（例えば電圧変動）は、コア回路における消費電力の変動と等価と見做すことができる。したがって、電源回路ＰＷＲ１において、測定回路と、電力供給用の回路（端子１７ｖｄおよび端子１７ｖｓ）とが電気的に接続されていても、コア回路の消費電力の変化を高精度で測定することは可能である。すなわち、図１６に示す構成は、コア回路での消費電力の変動を測定する観点からは、「配線ＶＤｔが端子１７ｖｄと電気的に分離され、配線ＶＳｔが端子１７ｖｓと電気的に分離されている」と見做すことができる。
＜変形例７＞
上記実施の形態では、図７に示すように、端子Ｔｖｄｔおよび端子Ｔｖｓｔに検査装置ＤＥＴを接続して、例えば電圧を測定し、コア回路の消費電力の変動を把握する実施態様について説明した。しかし上記した技術を用いて測定する測定対象には、種々の変形例がある。
例えば、半導体装置の性能を示す指標として、半導体チップの電源入力インピーダンス（周波数軸）や、半導体装置が実装された実装基板を含む電子装置の、半導体チップの電源から見込んだ入力インピーダンス等を評価する場合がある。
この場合、上記実施の形態で説明した演算処理回路（またはコア回路）の部分を通信回路（または入出力回路）に置き換えて適用しても良い。
＜変形例８＞
また、図１および図３では、半導体チップ２０の裏面２０ｂが他の部材に覆われていない実施態様について説明した。しかし、図１７および図１８に示す半導体装置ＰＫＧ５のように、半導体チップ２０の裏面２０ｂが他の部材で覆われていても良い。図１７は図１に対する変形例である半導体装置の上面図である。また、図１８は図１７のＡ−Ａ線に沿った要部断面図である。なお、図１７では、半導体チップ２０と部材５３との平面的な位置関係を示すため、半導体チップ２０の裏面２０ｂの輪郭を点線で示している。また、図１８は断面図であるが、見易さのため、ハッチングは省略している。また、図１７および図１８では、図１に示すアンダフィル樹脂ＵＦは図示を省略している。
図１７および図１８に示す半導体装置ＰＫＧ５は、半導体チップ２０の裏面の全体を覆うように、部材５３が貼り付けられている点で図１および図３に示す半導体装置ＰＫＧ１と相違する。
図１７および図１８に示す部材５３は、半導体チップ２０に蓄積された熱を外部に放出する放熱部材（放熱フィン）であって、接着層５４を介して半導体チップ２０の裏面２０ｂに貼り付けられている。半導体チップ２０の放熱効率は、放熱フィンの面積が大きい程高いので、図１７に示す例では、部材５３は、半導体チップ２０の裏面２０ｂの全体を覆い、かつ平面視において、部材５３の面積は半導体チップ２０の裏面２０ｂの面積よりも大きい。
このように、半導体チップ２０の裏面２０ｂが大面積の部材５３で覆われている場合、部材５３と端子Ｔｖｄｔ、Ｔｖｓｔとの位置関係によっては、検査装置ＤＥＴ（図１８参照）が難しくなる。
そこで、本実施の形態では、図１７に示すように、平面視において、端子Ｔｖｄｔおよび端子Ｔｖｓｔのそれぞれは、部材５３と重ならない位置に配置されている。これにより、図１８に示すように検査装置ＤＥＴを端子Ｔｖｄｔおよび端子Ｔｖｓｔに容易に接続することができる。
＜変形例９＞
また、上記実施の形態および複数の変形例では、半導体装置の例として、所謂フェイスダウン実装方式で配線基板１０上に搭載された半導体パッケージについて説明した。しかし、図１９および図２０に示す半導体装置ＰＫＧ６のように、半導体チップ２０と配線基板１０とが、ワイヤ（導電性部材）３３を介して電気的に接続されていても良い。図１９は図１に対する他の変形例である半導体装置の上面図である。また、図２０は図１９のＡ−Ａ線に沿った要部断面図である。なお、図１９に示す半導体チップ２０および複数のワイヤ３３のそれぞれは、封止体（樹脂体）５５により封止されている。しかし、図１９では、半導体チップ２０、ボンディングフィンガ（ボンディングリード）１４およびワイヤ３３の平面的な位置関係を示すため、これらを実線で示している。また、図２０は断面図であるが、見易さのため、ハッチングは省略している。
図１９および図２０に示す半導体装置ＰＫＧ６は、半導体チップ２０の裏面２０ｂと配線基板１０の上面１０ｔとが対向した状態で半導体チップ２０が配線基板１０に搭載されている点で、図１に示す半導体装置ＰＫＧ１と相違する。また、半導体装置ＰＫＧ６の半導体チップ２０が備える複数のパッド２１と配線基板１０の複数のボンディングフィンガ１４とは、複数のワイヤ３３を介してそれぞれ電気的に接続されている点で、図１に示す半導体装置ＰＫＧ１と相違する。
半導体装置ＰＫＧ６のように、ワイヤ３３を介して半導体チップ２０と配線基板１０とを電気的に接続する場合、複数のボンディングフィンガ１４、端子１４ｄｔ、および端子１４ｓｔのそれぞれは、半導体チップ２０と重ならない位置に配置される。しかし、複数のワイヤ３３を保護する観点から、ワイヤ３３の接続部分を含む複数のボンディングフィンガ１４のそれぞれは封止体５５により覆われる。
このため本変形では、図１９に示すように、平面視において、端子Ｔｖｄｔおよび端子Ｔｖｓｔのそれぞれは、封止体５５と重ならない位置に配置されている。これにより、図１９に示すように検査装置ＤＥＴを端子Ｔｖｄｔおよび端子Ｔｖｓｔに容易に接続することができる。
＜変形例１０＞
また、例えば、上記の通り種々の変形例について説明したが、上記で説明した各変形例同士を組み合わせて適用することができる。
その他、上記実施の形態に記載された内容の一部を以下に記載する。
〔付記１〕
第１主面、前記第１主面に配置された複数の電極、前記複数の電極のうちの一部と電気的に接続される第１演算処理回路、前記複数の電極のうちの他の一部と電気的に接続される第２演算処理回路、前記第１演算処理回路および前記第２演算処理回路に電源電位を供給する電源電位供給部、前記第１演算処理回路および前記第２演算処理回路に基準電位を供給する基準電位供給部、を備える、半導体チップと、
前記半導体チップが搭載される第１面、前記第１面に配置された複数の第１端子、前記第１面とは反対側の第２面、前記第２面に配置された複数の第２端子、前記複数の第１端子と前記複数の第２端子とのそれぞれを電気的に接続する複数の配線、前記第１面に配置され、前記半導体チップの前記電源電位供給部と電気的に接続される第３端子、前記第３端子と電気的に接続される第４端子、前記第３端子と前記第４端子とを電気的に接続する第１配線、前記第１面に配置され、前記半導体チップの前記基準電位供給部と電気的に接続される第５端子、前記第５端子と電気的に接続される第６端子、および前記第５端子と前記第６端子とを電気的に接続する第２配線、を備える配線基板と、
前記複数の第１端子、前記第３端子、および前記第５端子のそれぞれと、前記複数の電極とを接続する複数の導電性部材と、
を有し、
前記第２演算処理回路は、第２スイッチを介して前記電源電位供給部および前記基準電位供給部のうちの一方または両方に接続され、
前記第４端子は、前記第３端子よりも前記配線基板の周縁部側に配置され、
前記第６端子は、前記第５端子よりも前記配線基板の周縁部側に配置され、
前記第２配線は、前記第１配線に沿って延びる、半導体装置。
１０ 配線基板（パッケージ基板）
１０ｂ 下面（裏面、実装面）
１０ｔ 上面
１１ 半田ボール（外部端子、電極、外部電極）
１２ ランド（外部端子）
１２ｄ１ 電源電位端子
１２ｓ１ 基準電位端子
１３ｂ、１３ｔ 絶縁膜
１３ｏｐ 開口部
１４、１４ｅ１、１４ｅ２ ボンディングフィンガ（端子、チップ接続用端子、ボンディングリード）
１４ｄ１ 電源電位端子
１４ｄｔ、１４ｓｔ 端子
１４ｓ１ 基準電位端子
１５ 絶縁層
１５ｂ 下面
１５ｃ コア層（コア材、コア絶縁層、絶縁層）
１５ｔ 上面
１６ 配線
１６ｓｉｇ 配線（信号配線）
１６Ｔ スルーホール配線
１６Ｖ ビア配線
１７ｖｄ 端子（コンデンサ接続用電源端子）
１７ｖｓ 端子（コンデンサ接続用基準電位端子）
２０ 半導体チップ
２０ｂ 裏面（主面、下面）
２０ｃ１、２０ｃ２、２０ｃ３、２０ｃ４ 角部
２０ｓ 側面
２０ｓ１、２０ｓ２、２０ｓ３、２０ｓ４ 辺
２０ｔ 表面（主面、上面）
２１、２１ｅ１、２１ｅ２ パッド（電極、チップ電極、電極パッド）
２１Ｃ 中央電極（コア電極）
２１Ｐ 周縁電極（ペリフェラル電極）
３０ バンプ電極（導電性部材）
３１ 導体柱（導電性部材、突起電極）
３２ 半田材
３３ ワイヤ（導電性部材）
４０ 外部機器
５０ 電源（レギュレータ）
５１ コンデンサ（コンデンサ部品、バイパスコンデンサ）
５２ｖｄ、５２ｖｓ 電極
５３ 部材
５４ 接着層
５５ 封止体（樹脂体）
ＢＰｖｄ、ＢＰｖｓ 分岐点
ＣＰＵ１、ＣＰＵ２ 演算処理回路
ＤＢＲ チップ搭載領域
ＤＥＴ 検査装置
ＩＦ１ インタフェース回路（入出力回路、外部入出力回路）
Ｌｓｇ、Ｌｖｄ１、Ｌｖｓ１、Ｌｖｄ２、Ｌｖｓ２ 接続部分
ＭＢ 実装基板
Ｎｖｄ 電源電位供給部
Ｎｖｓ 基準電位供給部
ＰＫＧ１、ＰＫＧ２、ＰＫＧ３、ＰＫＧ４、ＰＫＧ５、ＰＫＧ６、ＰＫＧｈ 半導体装置
Ｐｓｇ、Ｐｖｄ１、Ｐｖｓ１、Ｐｖｄ２、Ｐｖｓ２、Ｐｖｄｔ 接続部分
ＰＷＲ１、ＰＷＲ２ 電源回路
ＳＩＧ 信号線
ＳＰ１ 離間距離
ＳＷ１、ＳＷ２ スイッチ
Ｔｍｂ、Ｔｖｄｔ、Ｔｖｓｔ 端子
ＵＦ アンダフィル樹脂（封止部、樹脂体、封止樹脂）
ＶＤ１、ＶＤ２ 電源線（電源電位配線経路）
ＶＤｔ、ＶＳｔ 配線
ＶＳ１、ＶＳ２ 基準電位線（基準電位配線経路）
ＶＳｔ 配線
ＷＤ１６ｖ 幅
ＷＤｄｔ、ＷＤｓｉｇ、ＷＤｓｔ 配線幅
ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６、ＷＬ７、ＷＬ８ 配線層

Claims (18)

  1. 第１主面、前記第１主面に配置された複数の電極、前記複数の電極のうちの一部と電気的に接続される第１回路、前記第１回路に電源電位を供給する電源電位供給部、および前記第１回路に基準電位を供給する基準電位供給部を備える、半導体チップと、
    前記半導体チップが搭載される第１面、前記第１面に配置された複数の第１端子、前記第１面とは反対側の第２面、前記第２面側に配置された複数の第２端子、前記複数の第１端子と前記複数の第２端子とのそれぞれを電気的に接続する複数の配線、前記第１面に配置され、前記半導体チップの前記電源電位供給部と電気的に接続される第３端子、前記第３端子と電気的に接続される第４端子、前記第３端子と前記第４端子とを電気的に接続する第１配線、前記第１面に配置され、前記半導体チップの前記基準電位供給部と電気的に接続される第５端子、前記第５端子と電気的に接続される第６端子、および前記第５端子と前記第６端子とを電気的に接続する第２配線、を備える配線基板と、
    前記複数の第１端子、前記第３端子、および前記第５端子のそれぞれと、前記複数の電極とを接続する複数の導電性部材と、
    を有し、
    前記第４端子は、前記第３端子よりも前記配線基板の周縁部側に配置され、
    前記第６端子は、前記第５端子よりも前記配線基板の周縁部側に配置され、
    前記第２配線は、前記第１配線に沿って延びる、半導体装置。
  2. 請求項１において、
    前記配線基板の前記複数の第１端子は、
    前記半導体チップの前記電源電位供給部に前記電源電位を供給する第１電源電位端子と、
    前記半導体チップの前記基準電位供給部に前記基準電位を供給する第１基準電位端子と、
    を含み、
    前記配線基板の前記複数の第２端子は、
    第１電源電位配線経路を介して前記第１電源電位端子と電気的に接続される第２電源電位端子と、
    第１基準電位配線経路を介して前記第１基準電位端子と電気的に接続される第２基準電位端子と、
    を含み、
    前記第１配線の配線幅および前記第２配線の配線幅は、前記第１基準電位配線経路の一部を構成する基準電位用ビア配線の幅より狭い、半導体装置。
  3. 請求項１において、
    前記配線基板の前記複数の第１端子は、
    前記半導体チップの前記電源電位供給部に前記電源電位を供給する第１電源電位端子と、
    前記半導体チップの前記基準電位供給部に前記基準電位を供給する第１基準電位端子と、
    を含み、
    前記配線基板の前記複数の第２端子は、
    第１電源電位配線経路を介して前記第１電源電位端子と電気的に接続される第２電源電位端子と、
    第１基準電位配線経路を介して前記第１基準電位端子と電気的に接続される第２基準電位端子と、
    を含み、
    前記第１配線は、前記第１電源電位配線経路と電気的に分離され、
    前記第２配線は、前記第１基準電位配線経路と電気的に分離されている、半導体装置。
  4. 請求項２において、
    前記複数の第１端子、前記第３端子、および前記第５端子のそれぞれは、前記半導体チップと重なる位置に配置され、
    前記第４端子および前記第５端子のそれぞれは、前記半導体チップと重ならない位置に設けられている、半導体装置。
  5. 請求項４において、
    前記半導体チップの前記第１主面は、第１辺、前記第１辺と交差する第２辺、および前記第１辺と前記第２辺の交点である第１角部を備え、
    前記半導体チップの前記複数の電極は、前記第１主面の周縁部に沿って並ぶ複数の周縁電極、および前記複数の周縁電極よりも内側に設けられる複数の中央電極を含み、
    前記複数の周縁電極は、
    前記第１主面の前記第１辺に沿って並ぶ電極のうち、最も前記第１角部に近い第１電極と、
    前記第１主面の前記第２辺に沿って並ぶ電極のうち、最も前記第１角部に近い第２電極と、
    を含み、
    前記第３端子および前記第５端子のそれぞれは、前記複数の中央電極のうちの一部と接続され、
    平面視において、前記第１配線および前記第２配線のそれぞれの一部分は、前記半導体チップの前記第１電極と前記第２電極との間の領域と重なっている、半導体装置。
  6. 請求項４において、
    前記第２電源電位端子および前記第２基準電位端子のそれぞれは、前記半導体チップと重なる位置に配置されている、半導体装置。
  7. 請求項４において、
    前記第１配線は、前記半導体チップと重ならない領域では、前記第１電源電位配線経路と電気的に分離され、
    前記第２配線は、前記半導体チップと重ならない領域では、前記第１基準電位配線経路と電気的に分離されている、半導体装置。
  8. 請求項４において、
    前記半導体チップは、前記第１主面の反対側に位置する第２主面を備え、
    前記第２主面には、前記第２主面の全体を覆うように第１部材が貼り付けられ、
    平面視において、前記第４端子および前記第６端子のそれぞれは、前記第１部材と重ならない位置に配置されている、半導体装置。
  9. 請求項２において、
    前記第４端子および前記第６端子のそれぞれは、前記配線基板の前記第１面に配置され、かつ、前記複数の第２端子と電気的に分離されている、半導体装置。
  10. 請求項２において、
    前記配線基板は、
    前記配線基板の前記第１面に配置され、前記第１電源電位端子に接続される第７端子と、
    前記配線基板の前記第１面に配置され、前記第１基準電位端子に接続される第８端子と、
    を備え、
    前記配線基板の前記第１面上には、前記第７端子と電気的に接続される第３電極、および前記第８端子と電気的に接続される第４電極を備える第１コンデンサ部品が搭載され、
    前記第１配線は、前記第７端子と電気的に分離され、
    前記第２配線は、前記第８端子と電気的に分離されている、半導体装置。
  11. 請求項１において、
    前記半導体チップは、前記第１回路とは独立して動作する第２回路を備え、
    前記第１回路および前記第２回路のそれぞれは、前記電源電位供給部から前記電源電位が供給され、かつ、前記基準電位供給部から前記基準電位が供給される演算処理回路である、半導体装置。
  12. 請求項１において、
    前記配線基板の前記複数の配線は、電気信号が伝送される第１信号配線を含み、
    前記第１配線の配線幅および前記第２配線の配線幅は、前記第１信号配線の配線幅以下である、半導体装置。
  13. 請求項１において、
    前記第４端子および前記第６端子のそれぞれは、前記配線基板の前記第１面に配置されている、半導体装置。
  14. 請求項１３において、
    前記第１配線および前記第２配線のそれぞれは、互いに同じ配線層に形成されている、半導体装置。
  15. 請求項１３において、
    前記第１配線は、前記配線基板が備える複数の配線層のうちの第１配線層に形成され、
    前記第２配線は、前記第１配線層と隣り合うように積層された第２配線層に形成されている、半導体装置。
  16. 請求項１において
    前記配線基板の前記第１面は、第１絶縁膜により覆われ、
    前記第４端子または前記第５端子は、前記第１絶縁膜に形成された第１開口部において前記第１絶縁膜から露出し、
    前記第４端子または前記第５端子の露出面積は、前記配線基板の前記第１面において、前記第１絶縁膜から露出する導体パターンの露出面積のうちで、最も大きい、半導体装置。
  17. 請求項１において、
    前記第１配線の配線幅は、前記第２配線の配線幅と等しい、半導体装置。
  18. 請求項１において、
    前記半導体チップは、前記第１回路とは別の第２回路を備え、
    前記第１回路および前記第２回路のそれぞれは、前記電源電位供給部から前記電源電位が供給され、かつ、前記基準電位供給部から前記基準電位が供給される演算処理回路であって、
    前記第２回路は、スイッチを介して前記電源電位供給部および前記基準電位供給部のうちの一方または両方に接続されている、半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210280354A1 (en) * 2018-10-09 2021-09-09 Delta Electronics, Inc. Power module and method for delivering power to electronic device

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017122449A1 (ja) * 2016-01-15 2017-07-20 ソニー株式会社 半導体装置および撮像装置
KR102494655B1 (ko) * 2017-06-19 2023-02-03 삼성전자주식회사 반도체 패키지
JP2019114675A (ja) * 2017-12-25 2019-07-11 ルネサスエレクトロニクス株式会社 半導体装置
JP7001530B2 (ja) * 2018-04-16 2022-01-19 ルネサスエレクトロニクス株式会社 半導体装置
CN110689910A (zh) * 2018-07-05 2020-01-14 森富科技股份有限公司 内存配置结构
JP7134077B2 (ja) * 2018-11-26 2022-09-09 ルネサスエレクトロニクス株式会社 半導体装置および電子装置
JP7362380B2 (ja) 2019-09-12 2023-10-17 キヤノン株式会社 配線基板及び半導体装置
JP7426702B2 (ja) * 2020-02-13 2024-02-02 ザインエレクトロニクス株式会社 半導体装置
US10937753B1 (en) * 2020-02-18 2021-03-02 Renesas Electronics Corporation Semiconductor device
CN111863759A (zh) * 2020-03-26 2020-10-30 北京小米移动软件有限公司 芯片、电路板、电路板组件及电子设备

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000100814A (ja) * 1998-09-18 2000-04-07 Hitachi Ltd 半導体装置
JP5222509B2 (ja) 2007-09-12 2013-06-26 ルネサスエレクトロニクス株式会社 半導体装置
JP4535136B2 (ja) * 2008-01-17 2010-09-01 ソニー株式会社 半導体集積回路、および、スイッチの配置配線方法
JP5352146B2 (ja) * 2008-07-23 2013-11-27 ルネサスエレクトロニクス株式会社 半導体装置
JP4594419B2 (ja) 2008-11-27 2010-12-08 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の接続確認方法
US9721868B2 (en) * 2009-07-30 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional integrated circuit (3DIC) having a thermally enhanced heat spreader embedded in a substrate
JP5890251B2 (ja) * 2011-06-08 2016-03-22 株式会社半導体エネルギー研究所 通信方法
JP6076874B2 (ja) * 2013-09-26 2017-02-08 ルネサスエレクトロニクス株式会社 電子装置、テストボードおよび半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210280354A1 (en) * 2018-10-09 2021-09-09 Delta Electronics, Inc. Power module and method for delivering power to electronic device
US11605495B2 (en) 2018-10-09 2023-03-14 Delta Electronics, Inc. Electronic device
US11626237B2 (en) * 2018-10-09 2023-04-11 Delta Electronics, Inc. Power module and method for delivering power to electronic device
US11942260B2 (en) 2018-10-09 2024-03-26 Delta Electronics, Inc. Power module

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