CN111863759A - 芯片、电路板、电路板组件及电子设备 - Google Patents
芯片、电路板、电路板组件及电子设备 Download PDFInfo
- Publication number
- CN111863759A CN111863759A CN202010653932.1A CN202010653932A CN111863759A CN 111863759 A CN111863759 A CN 111863759A CN 202010653932 A CN202010653932 A CN 202010653932A CN 111863759 A CN111863759 A CN 111863759A
- Authority
- CN
- China
- Prior art keywords
- edge
- pad
- chip
- region
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/562—Protection against mechanical damage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/0501—Shape
- H01L2224/05012—Shape in top view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05553—Shape in top view being rectangular
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05555—Shape in top view being circular or elliptic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05647—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0605—Shape
- H01L2224/06051—Bonding areas having different shapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
- H01L2224/0613—Square or rectangular array
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
- H01L2224/0613—Square or rectangular array
- H01L2224/06131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
- H01L2224/0613—Square or rectangular array
- H01L2224/06132—Square or rectangular array being non uniform, i.e. having a non uniform pitch across the array
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
- H01L2224/0613—Square or rectangular array
- H01L2224/06133—Square or rectangular array with a staggered arrangement, e.g. depopulated array
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
- H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
- H01L2224/06152—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry being non uniform, i.e. having a non uniform pitch across the array
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
- H01L2224/0616—Random array, i.e. array with no symmetry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
- H01L2224/06177—Combinations of arrays with different layouts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
- H01L2224/06179—Corner adaptations, i.e. disposition of the bonding areas at the corners of the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
- H01L2224/0905—Shape
- H01L2224/09051—Bonding areas having different shapes
- H01L2224/09055—Bonding areas having different shapes of their bonding interfaces
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
- H01L2224/091—Disposition
- H01L2224/0912—Layout
- H01L2224/0913—Square or rectangular array
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/13111—Tin [Sn] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/165—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0105—Tin [Sn]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3512—Cracking
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Geometry (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Structure Of Printed Boards (AREA)
Abstract
本公开是关于芯片、电路板、电路板组件及电子设备。芯片的基板分为中心区域和边缘区域,并将多个焊盘分为设置在基板边缘区域的第一焊盘和设置在基板中心区域的第二焊盘,使第一焊盘的直线边沿能够分摊来自基板***边沿处的应力。通过上述结构设置加强了位于基板不同区域的各个焊盘对抗应力的能力,增加了焊盘本身的结构强度以及焊盘与锡球的焊接强度,防止焊盘及锡球在测试和使用中因撞击、跌落等情况导致的断裂,提升了芯片、电路板、电路板组件及电子设备的使用寿命。
Description
技术领域
本公开涉及电子技术领域,尤其涉及芯片、电路板、电路板组件及电子设备。
背景技术
在相关技术中,例如手机等电子设备内部的通常包含用于实现各种功能的芯片,芯片上的电子元器件和控制线路通过焊盘及焊接在焊盘上的锡球实现封装。
然而,随着市场对芯片功能以及电子设备的整体轻薄性的要求增加,单位尺寸内芯片封装线路的越来越复杂,芯片的焊盘尺寸及焊盘间距逐渐缩小以适应封装线路,导致焊盘本身结构强度及焊盘与锡球的焊接强度降低,在测试和使用过程总容易造成焊点断裂及电子设备损坏的问题。
发明内容
本公开提供一种芯片、电路板、电路板组件及电子设备,以增加焊盘与锡球的焊接可靠性,提升芯片、电路板组件及电子设备的使用寿命。
根据本公开的第一方面提出一种芯片,所述芯片包括基板和设置在所述基板上的多个焊盘,每个所述焊盘上焊接有锡球;
多个所述焊盘包括第一焊盘和第二焊盘;所述基板包括中心区域和围绕所述中心区域的边缘区域,所述第一焊盘设置在所述边缘区域,所述第二焊盘设置在所述中心区域;
所述第一焊盘包括多边形焊区和与所述多边形焊区相连的弓形焊区,所述多边形焊区设置在所述弓形焊区和所述基板边沿之间。
可选的,所述边缘区域包括直线边缘子区域和连接相邻两个所述直线边缘子区域的拐角边缘子区域,所述直线边缘子区域和所述拐角边缘子区域分别设有所述第一焊盘。
可选的,多个所述第一焊盘阵列设置于所述拐角边缘子区域,设置在所述拐角边缘子区域的所述第一焊盘的阵列方向包括第一横向和第一竖向。
可选的,所述第一焊盘在所述第一竖向上的排数大于或等于两排。
可选的,所述拐角边缘子区域包括相邻的两条所述基板边沿以及由两条所述基板边沿形成的夹角,所述第一竖向平行于所述夹角的中线。
可选的,设置在所述拐角边缘子区域的所述第一焊盘包括第一直线边和第二直线边,所述第一直线边平行于所述第一横向,所述第二直线边平行于所述第一竖向。
可选的,多个所述第一焊盘阵列设置于所述直线边缘子区域,设置在所述直线边缘子区域的所述第一焊盘的阵列方向包括第二横向和第二竖向;
设置在所述直线边缘子区域的所述第一焊盘包括第三直线边和第四直线边,所述第三直线边平行于所述第二横向,所述第四直线边平行于所述第二竖向。
可选的,所述第二焊盘包括圆形焊区。
可选的,所述第一焊盘和所述第二焊盘的面积相等。
根据本公开的第二方面提出一种电路板组件,所述电路板组件包括主板和所述芯片,所述芯片组装于所述主板;
所述主板上设有第三焊盘和第四焊盘,所述第三焊盘与所述第一焊盘一一对应的导电连接,且对应配合的所述第一焊盘和所述第三焊盘结构相同;所述第四焊盘与所述第二焊盘一一对应的导电连接,且对应配合的所述第二焊盘和所述第四焊盘结构相同。
可选的,所述电路板组件还包括填充胶层,所述填充胶层设置在所述主板与所述芯片之间;所述填充胶层分别与所述第一焊盘和所述第三焊盘粘接配合,所述填充胶层分别与所述第二焊盘和所述第四焊盘粘接配合。
根据本公开的第三方面提出一种电子设备,所述电子设备包括:
所述芯片;
或,所述电路板组件。
根据本公开的第四方面提出一种芯片,所述芯片包括芯片基板和设置在所述芯片基板上的多个焊盘;
多个所述焊盘包括第一焊盘和第二焊盘;所述芯片基板包括中心区域和围绕所述中心区域的边缘区域,所述第一焊盘设置在所述边缘区域,所述第二焊盘设置在所述中心区域;
所述第一焊盘包括至少一个邻近所述芯片基板边沿的直线边沿。
可选的,至少一个直线边沿平行于所述芯片基板边沿。
可选的,平行于同一所述芯片基板边沿的所述直线边沿共线。
可选的,所述第一焊盘和所述第二焊盘的面积相同。
可选的,所述边缘区域包括直线边缘子区域和连接相邻两个所述直线边缘子区域的拐角边缘子区域,至少一个所述第一焊盘阵列设置于所述拐角边缘子区域,设置于所述拐角边缘子区域的所述第一焊盘的至少一个直线边沿与所述芯片基板边沿呈45°角。
可选的,所述边缘区域包括靠近所述芯片基板边沿的***区域,以及分别与所述***区域和所述中心区域相连的过渡区域。
可选的,所述第一焊盘包括矩形焊区和与所述矩形焊区相连的弓形焊区;
和/或,所述第一焊盘包括多边形焊区;
和/或,所述第一焊盘包括五边形焊区和与所述五边形焊区相连的弓形焊区;
和/或,所述第一焊盘包括三角形焊区和与所述三角形焊区相连的弓形焊区。
可选的,所述第二焊盘包括圆形焊区和/或多边形焊区。
根据本公开的第五方面提出一种电路板,所述电路板包括电路板基板和设置在所述电路板基板上的多个焊盘;
多个所述焊盘包括第五焊盘和第六焊盘;所述电路板基板包括中心区域和围绕所述中心区域的边缘区域,所述第五焊盘设置在所述边缘区域,所述第六焊盘设置在所述中心区域;
所述第五焊盘包括至少一个邻近所述电路板基板边沿的直线边沿。
可选的,至少一个直线边沿平行于所述电路板基板边沿。
可选的,平行于同一所述电路板基板边沿的所述直线边沿共线。
可选的,所述第五焊盘和所述第六焊盘的面积相同。
可选的,所述边缘区域包括直线边缘子区域和连接相邻两个所述直线边缘子区域的拐角边缘子区域,至少一个所述第五焊盘阵列设置于所述拐角边缘子区域,设置于所述拐角边缘子区域的所述第五焊盘的至少一个直线边沿与所述电路板基板边沿呈45°角。
可选的,所述边缘区域包括靠近所述电路板基板边沿的***区域,以及分别与所述***区域和所述中心区域相连的过渡区域。
可选的,所述第五焊盘包括矩形焊区和与所述矩形焊区相连的弓形焊区;
和/或,所述第五焊盘包括多边形焊区;
和/或,所述第五焊盘包括五边形焊区和与所述五边形焊区相连的弓形焊区;
和/或,所述第五焊盘包括三角形焊区和与所述三角形焊区相连的弓形焊区。
可选的,所述第六焊盘包括圆形焊区和/或多边形焊区。
根据本公开的第六方面提出一种电子设备,所述电子设备包括:所述芯片和所述电路板。
本公开的实施例提供的技术方案可以包括以下有益效果:
本公开将芯片的基板划分为中心区域和边缘区域,并将多个焊盘分为设置在基板边缘区域的第一焊盘和设置在基板中心区域的第二焊盘,使第一焊盘的直线边沿能够分摊来自基板***边沿处的应力。通过上述结构设置加强了位于基板不同区域的各个焊盘对抗应力的能力,增加了焊盘本身的结构强度以及焊盘与锡球的焊接强度,防止焊盘及锡球在测试和使用中因撞击、跌落等情况导致的断裂,提升了芯片、电路板、电路板组件及电子设备的使用寿命。
应当理解的是,以上的一般描述和后文的细节描述仅是示例性和解释性的,并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分,示出了符合本公开的实施例,并与说明书一起用于解释本公开的原理。
图1是本公开一示例性实施例中一种芯片在焊接锡球前的俯视结构示意图之一;
图2是本公开一示例性实施例中一种芯片在焊接锡球后的截面结构示意图;
图3是本公开一示例性实施例中一种芯片在焊接锡球前的俯视结构示意图之二;
图4是本公开一示例性实施例中一种拐角边缘子区域的局部放大结构示意图;
图5是本公开一示例性实施例中一种直线边缘子区域的局部放大结构示意图;
图6是本公开一示例性实施例中一种芯片在焊接锡球前的俯视结构示意图之三;
图7是本公开另一示例性实施例中一种电路板组件的截面结构示意图;
图8是本公开一示例性实施例中一种电子设备的截面结构示意图;
图9是本公开一示例性实施例中一种芯片在焊接锡球前的俯视结构示意图之四;
图10是本公开一示例性实施例中一种芯片在焊接锡球前的俯视结构示意图之五;
图11是本公开一示例性实施例中一种芯片在焊接锡球前的俯视结构示意图之六;
图12是本公开一示例性实施例中一种芯片在焊接锡球前的俯视结构示意图之七;
图13是本公开一示例性实施例中一种芯片在焊接锡球前的俯视结构示意图之八;
图14是本公开一示例性实施例中一种电路板在焊接锡球前的俯视结构示意图之一;
图15是本公开一示例性实施例中一种电路板在焊接锡球前的俯视结构示意图之二;
图16是本公开一示例性实施例中一种电路板在焊接锡球前的俯视结构示意图之三;
图17是本公开一示例性实施例中一种电路板在焊接锡球前的俯视结构示意图之四;
图18是本公开一示例性实施例中一种电路板在焊接锡球前的俯视结构示意图之五;
图19是本公开另一示例性实施例中一种电子设备的截面结构示意图。
具体实施方式
这里将详细地对示例性实施例进行说明,其示例表示在附图中。下面的描述涉及附图时,除非另有表示,不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施例并不代表与本公开相一致的所有实施例。相反,它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置和方法的例子。
在相关技术中,例如手机等电子设备内部的通常包含用于实现各种功能的芯片,芯片上的电子元器件和控制线路通过焊盘及焊接在焊盘上的锡球实现封装。
然而,随着市场对芯片功能以及电子设备的整体轻薄性的要求增加,单位尺寸内芯片封装线路的越来越复杂,芯片的焊盘尺寸及焊盘间距逐渐缩小以适应封装线路,导致焊盘本身结构强度及焊盘与锡球的焊接强度降低,在测试和使用过程总容易造成焊点断裂及电子设备损坏的问题。
图1是本公开一示例性实施例中一种芯片在焊接锡球前的俯视结构示意图之一;图2是本公开一示例性实施例中一种芯片在焊接锡球后的截面结构示意图。如图1、图2所示,所述芯片1包括基板11和设置在基板11上的多个焊盘12,每个焊盘12上焊接有锡球13。多个焊盘12包括第一焊盘121和第二焊盘122,基板11包括中心区域112和围绕中心区域112的边缘区域111,第一焊盘121设置在边缘区域111,第二焊盘122设置在中心区域112。第一焊盘121包括多边形焊区1211和与多边形焊区1211相连的弓形焊区1212,多边形焊区1211设置在弓形焊区1212和基板11边沿之间。
在上述实施例中,多边形焊区1211与弓形焊区1212相交处的交线x以图1中虚线表示,交线x上的点及上述交线x与各个直线边形成的多边形区域形成多边形焊区1211,多边形焊区1211设置在弓形焊区1212和基板11边沿之间可以指:第一焊盘121位于靠近基板11的任一条边沿处,上述第一焊盘121的多边形焊区1211上任一点到基板11该边沿的距离小于同一第一焊盘121的弓形焊区1212上任一点到基板11该边沿的距离。例如图1所示,在靠近基板11的一条边沿113处设有多个第一焊盘121,第一焊盘121的多边形焊区1211上任一点到边沿113的距离d1小于同一第一焊盘121的弓形焊区1212上任一点到该边沿113的距离d2。
将芯片1上的多个焊盘12划分为设置在基板11边缘区域111的第一焊盘121和设置在基板11中心区域112的第二焊盘122,并将第一焊盘121的多边形焊区1211设置在弓形焊区1212和基板11边沿之间,以使多边形焊区1211的各个直线边能够分摊来自基板11***边沿处的应力,而弓形焊区1212的弧形边能够分解来自基板11内部的应力。通过上述结构设置加强了位于基板11不同区域的各个焊盘12对抗应力的能力,增加了焊盘12本身的结构强度以及焊盘12与锡球13的焊接强度,防止焊盘12及锡球13在测试和使用中因撞击、跌落等情况因边缘区域111应力集中而导致的断裂,使得芯片1能够在撞击测试次数不断增加的情况下获得较好的测试效果,提升了芯片1、电路板组件2及电子设备3的使用寿命。
根据格里菲斯断裂判据:静态条件下发生脆性断裂的必要条件是断裂区释放的能量等于形成裂纹面积所需要的能量。即,如外界施加应变力产生的能量要产生裂纹,外界应变力产生的能力必须大于形成裂纹面积所需要的能量。而形成裂纹面积以一个长方形来近似计算时发现:裂纹深度相同时裂纹越长裂纹面积越大;产生裂纹面的宽度越宽,裂纹长度越短,裂纹深度相同时产生的裂纹面积越小。即可能产生裂纹的面的宽度增加能够有效分解作用于该面的应力,本公开第一焊盘121的多边形焊区1211的各个直线边延长了可能产生裂纹面的宽度,因而分摊了来自基板11***边沿处的应力,增加了焊盘12本身的结构强度以及焊盘12与锡球13的焊接强度。
而第一焊盘121朝向中心区域112的一侧面对的是来自各个方向的其他焊盘12及基板11内部对该第一焊盘121产生的应力,弓形焊区1212的弧形边能够分解来自基板11内部的应力,缓解来自各个方向的应力,因而具有较好的应力缓冲效果。
在上述实施例中,焊盘12可以是设置于基板11的铜片,焊盘12与芯片1的控制线路或电子元器件电连接。第一焊盘121的多边形焊区1211可以是四边形焊区、五边形焊区或六边形焊区等包含多个直边的多边形焊区1211,第一焊盘121的弓形焊区1212可以是由弧形线条与多边形焊区1211任一条边配合形成的弓形。第一焊盘121可以由一个多边形焊区1211和一个弓形焊区1212组合形成,或者,第一焊盘121也可以包括多个多边形焊区1211和多个弓形焊区1212,本公开并不对此进行限制。
第二焊盘122可以是圆形焊区、椭圆形焊区等由弧形线条围成的焊区,或者,第二焊盘122是一条或多条曲线围成的不规则形状的焊区,以通过第二焊盘122边沿的一段或多段弧形结构实现对芯片1内部应力的缓冲。
需要说明的是,相邻基板11边沿夹角为直角或其他角度,基板11可以是矩形、多边形、不规则图形等结构,本公开也不对此进行限制。
下面以基板11为矩形,第二焊盘122形成圆形焊区,第一焊盘121包括一个矩形焊区和一个配合于矩形焊区一条边弓形焊区1212为例,对第一焊盘121和第二焊盘122的设置方式进行示例性说明。
在一些实施例中,基板11的边缘区域111可以包括直线边缘子区域1112和连接相邻两个直线边缘子区域1112的拐角边缘子区域1111,直线边缘子区域1112和拐角边缘子区域1111分别设有第一焊盘121。通过将基板11的边缘区域111划分为直线边缘子区域1112和拐角边缘子区域1111,实现了对基板11边缘不同位置处的应力水平的区分。在直线边缘子区域1112和拐角边缘子区域1111分别设置第一焊盘121,能够使设置于直线边缘子区域1112和拐角边缘子区域1111的第一焊盘121获得与其位置匹配的应力缓冲效果。
在一实施例中,如图3所示,设置于直线边缘子区域1112和拐角边缘子区域1111的第一焊盘121呈不规则分布,但第一焊盘121的矩形焊区仍然设置在基板11边沿和弓形焊区1212之间。不限定第一焊盘121在直线边缘子区域1112和拐角边缘子区域1111的设置方式,能够增加第一焊盘121对基板11空间的利用率,提升第一焊盘121的设置灵活性。而设置在基板11边沿和弓形焊区1212之间的矩形焊区能够利用其朝向基板11边沿的直边分摊来自基板11***边沿处的应力,弓形焊区1212朝向基板11中心区域112的弧形边能够分解来自基板11内部的应力,因而加强了位于基板11不同区域的各个焊盘12对抗应力的能力。
例如,第二焊盘122的圆形焊区不规则的分布在基板11的中心区域112,第一焊盘121不规则的分布在直线边缘子区域1112和拐角边缘子区域1111。其中,设置在直线边缘子区域1112的第一焊盘121的矩形焊区的边可以与基板11边沿平行或垂直,弓形焊区1212的弧形边可以与平行于基板11边沿的矩形焊区的第一边1211a配合。设置在拐角边缘子区域1111的第一焊盘121的矩形焊区的两组对边可以分别与基板11对应的两个边沿呈45°角,弓形焊区1212的弧形边可以与矩形焊区朝向中心区域112的第二边1211b配合。或者,设置在拐角边缘子区域1111的第一焊盘121的矩形焊区的两组对边还可以与基板11对应的两个边沿呈其他倾角,可以依据基板11边沿可能产生应力的方向进行设置,本公开并不对此进行限制。通过上述结构设置能够提升第一焊盘121对各个方向应力的缓冲效果,加强位于基板11不同区域的各个焊盘12对抗应力的能力。
在另一实施例中,如图4所示,其中,点划线箭头n代表第一横向,点划线箭头m代表第一竖向。多个第一焊盘121阵列设置于拐角边缘子区域1111,设置在拐角边缘子区域1111的第一焊盘121的阵列方向包括第一横向n和第一竖向m。第一焊盘121的矩形焊区的边可以平行或垂直于第一竖向m,通过阵列设置于拐角边缘子区域1111的第一焊盘121增加第一焊盘121对应力的缓冲能力,使得阵列于拐角边缘子区域1111的各个第一焊盘121能够针对来自基板11拐角边缘子区域1111处的应力,每个第一焊盘121均能够以最大效率实现对边沿应力的缓冲。其中,来自基板11拐角边缘子区域1111处的应力方向可以与第一竖向m相同,或者与第一竖向m之间呈预设角度。
进一步的,第一焊盘121在第一竖向m上的排数可以大于或等于两排,以通过扩大第一焊盘121的阵列面积实现对边沿应力的缓冲效果,避免边沿应力范围过大造成超出第一焊盘121的覆盖区域的问题。
进一步的,拐角边缘子区域1111包括相邻的两条基板11边沿以及由两条基板11边沿形成的夹角,第一竖向m平行于夹角的中线,第一横向n可以和第一竖向m垂直。通过将第一竖向m的方向限定为夹角的中线方向,设置在拐角边缘子区域1111的第一焊盘121的矩形焊区的边可以平行或垂直于第一竖向m,以使第一焊盘121能够以最大效率实现对边沿应力的缓冲。
在其他实施例中,第一竖向m还可以与上述夹角的中线呈其他角度,以实现第一焊盘121对边沿应力的最佳缓冲效果为准,本公开并不对此进行限制。
在又一实施例中,如图5所示,其中,点划线箭头r代表第二横向,点划线箭头o代表第二竖向。多个第一焊盘121阵列设置于直线边缘子区域1112,设置在直线边缘子区域1112的第一焊盘121的阵列方向包括第二横向r和第二竖向o。第一焊盘121的矩形焊区的边可以平行或垂直于第二竖向o,通过阵列设置于直线边缘子区域1112的第一焊盘121增加第一焊盘121对应力的缓冲能力,使得阵列于直线边缘子区域1112的各个第一焊盘121能够针对来自基板11边沿处的应力,每个第一焊盘121均能够以最大效率实现对边沿应力的缓冲。其中,来自基板11直线边缘子区域1112处的应力方向可以与第二竖向o相同,或者与第二竖向o之间呈预设角度。
进一步的,第二竖向o可以垂直于直线边缘子区域1112的基板11边沿,第二横向r可以和第二竖向o垂直。第一焊盘121在第二竖向o上的排数可以大于或等于一排,以通过第一焊盘121的阵列面积实现对边沿应力的缓冲效果。
在再一实施例中,如图6所示,多个第一焊盘121阵列设置于拐角边缘子区域1111,设置在拐角边缘子区域1111的第一焊盘121的阵列方向包括第一横向n和第一竖向m。多个第一焊盘121阵列设置于直线边缘子区域1112,设置在直线边缘子区域1112的第一焊盘121的阵列方向包括第二横向r和第二竖向o。其中,拐角边缘子区域1111包括相邻的两条基板11边沿以及由两条基板11边沿形成的夹角,第一竖向m平行于夹角的中线,第二竖向o可以垂直于直线边缘子区域1112的基板11边沿,第一横向n可以和第一竖向m垂直,第二横向r可以和第二竖向o垂直。设置在拐角边缘子区域1111的第一焊盘121的矩形焊区的边可以平行或垂直于第一竖向m,设置在直线边缘子区域1112的第一焊盘121的矩形焊区的边可以平行或垂直于第二竖向o,以使第一焊盘121能够以最大效率实现对边沿应力的缓冲。其中,来自基板11拐角边缘子区域1111处的应力方向可以与第一竖向m相同,或者与第一竖向m之间呈预设角度,来自基板11直线边缘子区域1112处的应力方向可以与第二竖向o相同,或者与第二竖向o之间呈预设角度。
需要说明的是,第一横向n和第一竖向m可以相互垂直,也可以根据基板11形状或应力方向等参数呈预设倾角,本公开并不对此进行限制。同样的,第二横向r和第二竖向o可以相互垂直,也可以根据基板11形状或应力方向等参数呈预设倾角,本公开也不对此进行限制。
在一些实施例中,多个第一焊盘121阵列设置于拐角边缘子区域1111,设置在拐角边缘子区域1111的第一焊盘121的阵列方向包括第一横向n和第一竖向m。设置在拐角边缘子区域1111的第一焊盘121包括第一直线边1213和第二直线边1214,第一直线边1213平行于第一横向n,第二直线边1214平行于第一竖向m。即,在拐角边缘子区域1111,根据第一焊盘121的阵列的第一横向n和第一竖向m,使第一直线边1213平行于第一横向n,第二直线边1214平行于第一竖向m,使得每个第一焊盘121能够在阵列方向上获得缓冲应力的直线边,因而提升了阵列设置的第一焊盘121的应力缓冲效果和结构强度。
进一步的,阵列设置的第一焊盘121在第一横向n形成横行,位于同一横行的第一焊盘121的第一直线边1213可以在同一直线上,使得该横行的第一焊盘121的第一直线边1213具备相同的应力缓冲效果。阵列设置的第一焊盘121在第一竖向m形成竖列,位于同一竖列的第二直线边1214可以在同一直线上,使得该竖列的第一焊盘121的第二直线边1214具备相同的应力缓冲效果。
在另一实施例中,多个第一焊盘121阵列设置于直线边缘子区域1112,设置在所述直线边缘子区域1112的所述第一焊盘121的阵列方向包括第二横向r和第二竖向o。设置在直线边缘子区域1112的第一焊盘121包括第三直线边1215和第四直线边1216,第三直线边1215平行于第二横向r,第四直线边1216平行于第二竖向o。即,在直线边缘子区域1112,根据第一焊盘121的阵列的第二横向r和第二竖向o,使第三直线边1215平行于第二横向r,第四直线边1216平行于第二竖向o,使得每个第一焊盘121能够在阵列方向上获得缓冲应力的直线边,因而提升了阵列设置的第一焊盘121的应力缓冲效果和结构强度。
进一步的,阵列设置的第一焊盘121在第二横向r形成横行,位于同一横行的第一焊盘121的第三直线边1215在同一直线上,使得该横行的第一焊盘121的第三直线边1215具备相同的应力缓冲效果。阵列设置的第一焊盘121在第二竖向o形成竖列,位于同一竖列的第四直线边1216在同一直线上,使得该竖列的第一焊盘121的第四直线边1216具备相同的应力缓冲效果。
此外,第二焊盘122可以是圆形焊区、椭圆形焊区等由弧形线条围成的焊区,或者,第二焊盘122是一条或多条曲线围成的不规则形状的焊区,以通过第二焊盘122边沿的一段或多段弧形结构实现对芯片1内部应力的缓冲。以第二焊盘122为圆形焊区,圆形焊区的直径为0.23毫米为例,多个第二焊盘122可以阵列分布在基板11的中心区域112。或者,多个第二焊盘122也可以根据基板11结构及电子元器件的设置方式不规则的分布在基板11的中心区域112。
在上述实施例中,第一焊盘121与第二焊盘122的面积相等,以保证焊接在锡球13量相同,避免第一焊盘121和/或第二焊盘122的结构、形状改进对焊接工艺造成的干扰和影响。
需要说明的是,相邻两个焊盘12之间的间距可以是0.35毫米、0.4毫米、0.5毫米、0.8毫米等,其中,相邻两个焊盘12之间的间距可以指相邻两个焊盘12中心之间的距离。
本公开进一步提出一种电路板组件2,如图7所示,电路板组件2包括主板21和上述芯片1,芯片1组装于主板21。主板21上设有第三焊盘22和第四焊盘23,第三焊盘22与第一焊盘121一一对应的导电连接,且对应配合的第一焊盘121和第三焊盘22结构相同,第四焊盘23与第二焊盘122一一对应的导电连接,且对应配合的第二焊盘122和第四焊盘23结构相同。
将芯片1上的多个焊盘12划分为设置在基板11边缘区域111的第一焊盘121和设置在基板11中心区域112的第二焊盘122,并将第一焊盘121的多边形焊区1211设置在弓形焊区1212和基板11边沿之间,以使多边形焊区1211的各个直线边能够分摊来自基板11***边沿处的应力,而弓形焊区1212的弧形边能够配合第二焊盘122的圆形焊区分解来自基板11内部的应力。通过上述结构设置加强了位于基板11不同区域的各个焊盘12对抗应力的能力,增加了焊盘12本身的结构强度以及焊盘12与锡球13的焊接强度,防止焊盘12及锡球13在测试和使用中因撞击、跌落等情况导致的断裂,提升了芯片1及电路板组件2的使用寿命。
进一步的,电路板组件2还包括填充胶层24,填充胶层24设置在主板21与芯片1之间;填充胶层24分别与第一焊盘121和第三焊盘22粘接配合,填充胶层24分别与第二焊盘122和第四焊盘23粘接配合。
本公开进一步提出一种电子设备3,电子设备3包括:上述芯片1或上述电路板组件2。如图8所示,以电子设备3包括上述电路板组件2为例,电路板组件2包括主板21和上述芯片1,芯片1组装于主板21。
将芯片1上的多个焊盘12划分为设置在基板11边缘区域111的第一焊盘121和设置在基板11中心区域112的第二焊盘122,并将第一焊盘121的多边形焊区1211设置在弓形焊区1212和基板11边沿之间,以使多边形焊区1211的各个直线边能够分摊来自基板11***边沿处的应力,而弓形焊区1212的弧形边能够配合第二焊盘122的圆形焊区分解来自基板11内部的应力。通过上述结构设置加强了位于基板11不同区域的各个焊盘12对抗应力的能力,增加了焊盘12本身的结构强度以及焊盘12与锡球13的焊接强度,防止焊盘12及锡球13在测试和使用中因撞击、跌落等情况导致的断裂,提升了芯片1、电路板组件2及电子设备3的使用寿命。此外,基于上述芯片1及电路板组件2的焊盘12强度和焊盘12与锡球13的焊接强度增加,有助于实现芯片1上焊盘12尺寸和焊盘12间距的减小,减小芯片1尺寸,提升电子设备3整体轻薄性。
需要说明的是,上述电子设备3可以是手机、平板电脑、车载终端或医疗终端等,本公开并不对此进行限制。
本公开进一步提出一种芯片,芯片4包括芯片基板41和设置在芯片基板41上的多个焊盘42。如图9-图12所示,多个焊盘42包括第一焊盘421和第二焊盘422,芯片基板41包括中心区域411和围绕中心区域411的边缘区域412,第一焊盘421设置在边缘区域412,第二焊盘422设置在中心区域411。第一焊盘421包括至少一个邻近芯片基板边沿413的直线边沿。
在上述实施例中,第一焊盘421的直线边沿能够分摊来自芯片基板41***边沿处的应力。通过上述结构设置加强了位于芯片基板41不同区域的各个焊盘42对抗应力的能力,增加了焊盘42本身的结构强度。每个焊盘42上可以焊接有锡球,因而上述结构设置还能够加强焊盘42与锡球的焊接强度,防止焊盘42及锡球在测试和使用中因撞击、跌落等情况导致的断裂,提升了芯片4的使用寿命。
在一些实施例中,至少一个直线边沿平行于芯片基板边沿413,以通过平行于芯片基板边沿413的直线边沿提升第一焊盘421抵抗应力的能力。进一步的,平行于同一芯片基板边沿413的直线边沿共线,通过上述共线的直线边沿共同分担了来自芯片基板边沿413方向的应力,提升了芯片4在受到撞击、磕碰等状况时焊盘42的强度,以及焊盘42与锡球的焊接强度。
在一些实施例中,第一焊盘421和第二焊盘422的面积相同。第一焊盘421和第二焊盘422的面积相同,以保证焊接在焊盘42上的锡球量相同,避免第一焊盘421和/或第二焊盘422的结构、形状改进对焊接工艺造成的干扰和影响,提升焊接的稳固性。例如,上述结构设置能够减少空焊或锡量不均造成的焊接不稳固等问题。
在一些实施例中,第一焊盘421包括矩形焊区4211和与矩形焊区4211相连的弓形焊区,上述弓形焊区可以是半圆形焊区,也可以是除半圆外的其他弓形,本公开并不对此进行限制。如图9所示,第一焊盘421包括矩形焊区4211和与矩形焊区4211相连的半圆形焊区4212。矩形焊区4211的第三边4211a与半圆形焊区4212的直径形成的边对接,形成半圆半方的焊区形状,矩形焊区4211的第三边4211a及第三边4211a的对边第四边4211b平行于芯片4的一个芯片基板边沿413,且第四边4211b与芯片基板边沿413相邻,以分担作用于该侧芯片基板边沿413处的应力。其中,上述应力可以垂直于该侧芯片基板边沿413,也可以与该侧芯片基板边沿413呈预设倾角。矩形焊区4211还可以包括垂直于第三边4211a的第五边4211c和第六边4211d,其中,第五边4211c和第六边4211d平行于芯片4的另一个芯片基板边沿413,以分担作用于该侧芯片基板边沿413处的应力。其中,上述应力可以垂直于该侧芯片基板边沿413,也可以与该侧芯片基板边沿413呈预设倾角。
上述半圆半方的第一焊盘421可以设置在芯片基板41边缘区域412的一周,即,与芯片4每个芯片基板边沿413邻近的边缘区域412均设有一排或多排半圆半方的第一焊盘421,以分担来自该侧边沿处的应力,并从芯片基板41的四周形成***的强度提升。此外,本实施例中第一焊盘421的结构相同,因此便于加工和排布。
在另一实施例中,如图10所示,第一焊盘421包括矩形焊区4211和与矩形焊区4211相连的半圆形焊区4212,矩形焊区4211的第三边4211a与半圆形焊区4212的直径形成的边对接,形成半圆半方的焊区形状。第一焊盘421还包括三角形焊区4213和与三角形焊区4213相连的弓形焊区4214,三角形焊区4213的一边与弓形焊区4214的弦对接形成扇形的焊区形状。边缘区域412包括直线边缘子区域4121和连接相邻两个直线边缘子区域4121的拐角边缘子区域4122。
半圆半方的第一焊区设置在直线边沿子区域,半圆半方的第一焊区的矩形焊区4211的第三边4211a及第三边4211a的对边第四边4211b平行于芯片4的一个芯片基板边沿413,且第四边4211b与芯片基板边沿413相邻,以分担作用于该侧芯片基板边沿413处的应力。其中,上述应力可以垂直于该侧芯片基板边沿413,也可以与该侧芯片基板边沿413呈预设倾角。矩形焊区4211还可以包括垂直于第三边4211a的第五边4211c和第六边4211d,其中,第五边4211c和第六边4211d平行于芯片4的另一个芯片基板边沿413,以分担作用于该侧芯片基板边沿413处的应力。其中,上述应力可以垂直于该侧芯片基板边沿413,也可以与该侧芯片基板边沿413呈预设倾角。
扇形的第一焊区设置在拐角边缘子区域4122,三角形焊区4213可以为直角三角形焊区4213,直角三角形焊区4213的两条直角边分别平行于相邻的两条芯片基板边沿413,以分担作用于该拐角边缘子区域4122的应力。其中,上述应力可以垂直于上述相邻两条芯片基板边沿413中的任一条,也可以与相邻两条芯片基板边沿413中的任一条呈预设倾角。
在一些实施例中,边缘区域412包括直线边缘子区域4121和连接相邻两个直线边缘子区域4121的拐角边缘子区域4122。至少一个第一焊盘421阵列设置于直线边缘子区域4121,设置于直线边缘子区域4121的第一焊盘421的至少一个直线边沿与芯片基板边沿413平行。至少一个第一焊盘421阵列设置于拐角边缘子区域4122,设置于拐角边缘子区域4122的第一焊盘421的至少一个直线边沿与芯片基板边沿413呈45°角。平行于芯片基板边沿413的直线边沿能够分担垂直于芯片基板边沿413方向的应力,与芯片基板边沿413呈45°角的直线边沿能够分担拐角边缘子区域4122受到的应力,因而提升了芯片4在受到撞击、磕碰等状况时焊盘42的强度,以及焊盘42与锡球的焊接强度。
在一实施例中,第一焊盘421包括矩形焊区4211和与矩形焊区4211相连的半圆形焊区4212,矩形焊区4211的第三边4211a与半圆形焊区4212的直径形成的边对接,形成半圆半方的焊区形状。第一焊盘421还包括五边形焊区4215和与五边形焊区4215相连的弓形焊区4216,五边形焊区4215的第七边4215a与弓形焊区4216的弦对接,五边形焊区4215的两条边分别与相邻芯片基板边沿413呈45°角,五边形焊区4215的另外两条边可以分别平行于相邻芯片基板边沿413
在一些实施例中,如图11所示,上述包含五边形焊区4215的第一焊盘421可以分布在拐角边缘子区域4122,以通过五边形焊区4215的各条边的倾角缓冲作用于拐角边缘子区域4122的各个方向上的应力,具有较好的应力分摊效果,有助于加强第一焊盘421的整体强度。上述包含五边形焊区4215的第一焊盘421可以沿与相邻芯片基板边沿413呈45°角的方向阵列一排,一排中可以包含2个、3个或多个第一焊盘421。半圆半方的第一焊区可以分布在直线边缘子区域4121,以通过矩形焊区4211的直线边缓冲作用于直线边缘子区域4121的应力。
在另一些实施例中,边缘区域412可以包括靠近芯片基板边沿413的***区域4123,以及分别与***区域4123和中心区域411相连的过渡区域4124。如图12所示,以边缘区域412的拐角边缘子区域4122为例,拐角边缘子区域4122包括靠近芯片基板边沿413的***区域4123,以及分别与***区域4123和中心区域411相连的过渡区域4124。上述包含五边形焊区4215的第一焊盘421以及半圆半方的第一焊盘421可以分布在拐角边缘子区域4122的***区域4123和过渡区域4124,第一焊盘421可以沿与相邻芯片基板边沿413呈45°角的方向阵列两排、三排或多排,每排中可以包含2个、3个或多个第一焊盘421。其中,如图12所示,第一焊盘421沿与相邻芯片基板边沿413呈45°角的方向阵列三排,包含五边形焊区4215的第一焊盘421可以设置在每排的两端位置,半圆半方的第一焊盘421可以设置在每排的中间位置,以通过第一焊盘421直线边沿的排布提升对作用于拐角边沿子区域的应力的缓冲效果。半圆半方的第一焊盘421可以分布在直线边缘子区域4121,以通过矩形焊区4211的直线边缓冲作用于直线边缘子区域4121的应力。
在又一些实施例中,第一焊盘421包括多边形焊区。如图13所示,第一焊盘421包括矩形焊区4217,矩形焊区4217的一条直线边平行于芯片4的一个芯片基板边沿413,以分担作用于该侧芯片基板边沿413处的应力。其中,上述应力可以垂直于该侧芯片基板边沿413,也可以与该侧芯片基板边沿413呈预设倾角。
上述矩形焊盘4217可以设置在芯片基板41边缘区域412的一周,即,与芯片4每个芯片基板边沿413邻近的边缘区域412均设有一排或多排矩形焊盘4217,以分担来自该侧边沿处的应力,并从芯片基板41的四周形成***的强度提升。此外,本实施例中第一焊盘421的结构相同,因此便于加工和排布。
在上述实施例中,第二焊盘422可以是圆形焊区、椭圆形焊区等由弧形线条围成的焊区,或者,第二焊盘422是一条或多条曲线围成的不规则形状的焊区,以通过第二焊盘422边沿的一段或多段弧形结构实现对芯片4内部应力的缓冲。以第二焊盘422为圆形焊区,圆形焊区的直径为0.23毫米为例,多个第二焊盘422可以阵列分布在芯片基板41的中心区域411。或者,多个第二焊盘422也可以根据芯片基板41结构及电子元器件的设置方式不规则的分布在芯片基板41的中心区域411。
在其他实施例中,第二焊盘422还可以是多边形焊区,例如第二焊盘422为如图13所示的矩形焊区。或者,第二焊盘422是由多边形焊区和圆形焊区围成的焊区,或者,第二焊盘422是由多边形焊区和弧形线条围成的焊区,本公开并不对此进行限制。
需要说明的是,相邻两个焊盘42之间的间距可以是0.35毫米、0.4毫米、0.5毫米、0.8毫米等,其中,相邻两个焊盘42之间的间距可以指相邻两个焊盘42中心之间的距离。
本公开进一步提出一种电路板5,电路板5包括电路板基板51和设置在所述电路板基板51上的多个焊盘52。多个焊盘52包括第五焊盘521和第六焊盘522,电路板基板51包括中心区域511和围绕中心区域511的边缘区域512,第五焊盘521设置在边缘区域512,第六焊盘522设置在中心区域511。第五焊盘521包括至少一个邻近电路板基板边沿513的直线边沿。
在上述实施例中,第五焊盘521的直线边沿能够分摊来自电路板基板51***边沿处的应力。通过上述结构设置加强了位于电路板基板51不同区域的各个焊盘52对抗应力的能力,增加了焊盘52本身的结构强度。每个焊盘52上可以焊接有锡球,因而上述结构设置还能够加强焊盘52与锡球的焊接强度,防止焊盘52及锡球在测试和使用中因撞击、跌落等情况导致的断裂,提升了电路板5的使用寿命。
在一些实施例中,至少一个直线边沿平行于电路板基板边沿513,以通过平行于电路板基板边沿513的直线边沿提升第五焊盘521抵抗应力的能力。进一步的,平行于电路板基板边沿513的直线边沿共线,通过上述共线的直线边沿共同分担了来自电路板基板边沿513方向的应力,提升了电路板5在受到撞击、磕碰等状况时焊盘52的强度,以及焊盘52与锡球的焊接强度。
在一些实施例中,第五焊盘521和第六焊盘522的面积相同。第五焊盘521和第六焊盘522的面积相同,以保证焊接在焊盘52上的锡球量相同,避免第五焊盘521和/或第六焊盘522的结构、形状改进对焊接工艺造成的干扰和影响,提升焊接的稳固性。例如,上述结构设置能够减少空焊或锡量不均造成的焊接不稳固等问题。
在一实施例中,第五焊盘521包括矩形焊区5211和与矩形焊区5211相连的弓形焊区,上述弓形焊区可以是半圆形焊区,也可以是除半圆外的其他弓形,本公开并不对此进行限制。如图14所示,第五焊盘521包括矩形焊区5211和与矩形焊区5211相连的半圆形焊区5212。矩形焊区5211的第三边5211a与半圆形焊区5212的直径形成的边对接,形成半圆半方的焊区形状,矩形焊区5211的第三边5211a及第三边5211a的对边第四边5211b平行于芯片的一个电路板基板边沿513,且第四边5211b与电路板基板边沿513相邻,以分担作用于该侧电路板基板边沿513处的应力。其中,上述应力可以垂直于该侧电路板基板边沿513,也可以与该侧电路板基板边沿513呈预设倾角。矩形焊区5211还可以包括垂直于第三边5211a的第五边5211c和第六边5211d,其中,第五边5211c和第六边5211d平行于芯片的另一个电路板基板边沿513,以分担作用于该侧电路板基板边沿513处的应力。其中,上述应力可以垂直于该侧电路板基板边沿513,也可以与该侧电路板基板边沿513呈预设倾角。
上述半圆半方的第五焊盘521可以设置在芯片电路板基板51边缘区域512的一周,即,与芯片每个电路板基板边沿513邻近的边缘区域512均设有一排或多排半圆半方的第五焊盘521,以分担来自该侧边沿处的应力,并从电路板基板51的四周形成***的强度提升。此外,本实施例中第五焊盘521的结构相同,因此便于加工和排布。
在另一实施例中,如图15所示,第五焊盘521包括矩形焊区5211和与矩形焊区5211相连的半圆形焊区5212,矩形焊区5211的第三边5211a与半圆形焊区5212的直径形成的边对接,形成半圆半方的焊区形状。第五焊盘521还包括三角形焊区5213和与三角形焊区5213相连的弓形焊区5214,三角形焊区5213的一边与弓形焊区5214的弦对接形成扇形焊区形状。边缘区域512包括直线边缘子区域5121和连接相邻两个直线边缘子区域5121的拐角边缘子区域5122。
半圆半方的第一焊区设置在直线边沿子区域,半圆半方的第一焊区的矩形焊区5211的第三边5211a及第三边5211a的对边第四边5211b平行于芯片的一个电路板基板边沿513,且第四边5211b与电路板基板边沿513相邻,以分担作用于该侧电路板基板边沿513处的应力。其中,上述应力可以垂直于该侧电路板基板边沿513,也可以与该侧电路板基板边沿513呈预设倾角。矩形焊区5211还可以包括垂直于第三边5211a的第五边5211c和第六边5211d,其中,第五边5211c和第六边5211d平行于芯片的另一个电路板基板边沿513,以分担作用于该侧电路板基板边沿513处的应力。其中,上述应力可以垂直于该侧电路板基板边沿513,也可以与该侧电路板基板边沿513呈预设倾角。
扇形的第一焊区设置在拐角边缘子区域5122,三角形焊区5213可以为直角三角形焊区5213,直角三角形焊区5213的两条直角边分别平行于相邻的两条电路板基板边沿513,以分担作用于该拐角边缘子区域5122的应力。其中,上述应力可以垂直于上述相邻两条电路板基板边沿513中的任一条,也可以与相邻两条电路板基板边沿513中的任一条呈预设倾角。
在一些实施例中,边缘区域512包括直线边缘子区域5121和连接相邻两个直线边缘子区域5121的拐角边缘子区域5122。至少一个第五焊盘521阵列设置于直线边缘子区域5121,设置于直线边缘子区域5121的第五焊盘521的至少一个直线边沿与电路板基板边沿513平行。至少一个第五焊盘521阵列设置于拐角边缘子区域5122,设置于拐角边缘子区域5122的第五焊盘521的至少一个直线边沿与电路板基板边沿513呈45°角。平行于电路板基板边沿513的直线边沿能够分担垂直于电路板基板边沿513方向的应力,与电路板基板边沿513呈45°角的直线边沿能够分担拐角边缘子区域5122受到的应力,因而提升了芯片在受到撞击、磕碰等状况时焊盘52的强度,以及焊盘52与锡球的焊接强度。
在一实施例中,第五焊盘521包括矩形焊区5211和与矩形焊区5211相连的半圆形焊区5212,矩形焊区5211的第三边5211a与半圆形焊区5212的直径形成的边对接,形成半圆半方的焊区形状。第五焊盘521还包括五边形焊区5215和与五边形焊区5215相连的弓形焊区5216,五边形焊区5215的第七边5215a与弓形焊区5216的弦对接,五边形焊区5215的两条边分别与相邻电路板基板边沿513呈45°角,五边形焊区5215的另外两条边可以分别平行于相邻电路板基板边沿513
在一些实施例中,如图16所示,上述包含五边形焊区5215的第五焊盘521可以分布在拐角边缘子区域5122,以通过五边形焊区5215的各条边的倾角缓冲作用于拐角边缘子区域5122的各个方向上的应力,具有较好的应力分摊效果,有助于加强第五焊盘521的整体强度。上述包含五边形焊区5215的第五焊盘521可以沿与相邻电路板基板边沿513呈45°角的方向阵列一排,一排中可以包含2个、3个或多个第五焊盘521。半圆半方的第一焊区可以分布在直线边缘子区域5121,以通过矩形焊区5211的直线边缓冲作用于直线边缘子区域5121的应力。
在另一些实施例中,边缘区域512可以包括靠近电路板基板边沿513的***区域5123,以及分别与***区域5123和中心区域511相连的过渡区域5124。如图12所示,以边缘区域512的拐角边缘子区域5122为例,拐角边缘子区域5122包括靠近电路板基板边沿513的***区域5123,以及分别与***区域5123和中心区域511相连的过渡区域5124。如图17所示,上述包含五边形焊区5215的第五焊盘521以及半圆半方的第五焊盘521可以分布在拐角边缘子区域5122的***区域5123和过渡区域5124,第五焊盘521可以沿与相邻电路板基板边沿513呈45°角的方向阵列两排、三排或多排,每排中可以包含2个、3个或多个第五焊盘521。其中,包含五边形焊区5215的第五焊盘521可以设置在每排的两端位置,半圆半方的第五焊盘521可以设置在每排的中间位置,以通过第五焊盘521直线边沿的排布提升对作用于拐角边沿子区域的应力的缓冲效果。半圆半方的第五焊盘521可以分布在直线边缘子区域5121,以通过矩形焊区5211的直线边缓冲作用于直线边缘子区域5121的应力。
在又一些实施例中,第五焊盘521包括多边形焊区。如图18所示,第五焊盘521包括矩形焊区5217,矩形焊区5217的一条直线边平行于电路板4的一个电路板基板边沿513,以分担作用于该侧电路板基板边沿513处的应力。其中,上述应力可以垂直于该侧电路板基板边沿513,也可以与该侧电路板基板边沿513呈预设倾角。
上述矩形焊区5217可以设置在电路板基板51边缘区域512的一周,即,与电路板5每个电路板基板边沿513邻近的边缘区域512均设有一排或多排矩形焊区5217,以分担来自该侧边沿处的应力,并从电路板基板51的四周形成***的强度提升。此外,本实施例中第五焊盘521的结构相同,因此便于加工和排布。
在上述实施例中,第六焊盘522可以是圆形焊区、椭圆形焊区等由弧形线条围成的焊区,或者,第六焊盘522是一条或多条曲线围成的不规则形状的焊区,以通过第六焊盘522边沿的一段或多段弧形结构实现对芯片内部应力的缓冲。以第六焊盘522为圆形焊区,圆形焊区的直径为0.23毫米为例,多个第六焊盘522可以阵列分布在电路板基板51的中心区域511。或者,多个第六焊盘522也可以根据电路板基板51结构及电子元器件的设置方式不规则的分布在电路板基板51的中心区域511。
在其他实施例中,第六焊盘522还可以是多边形焊区,例如第六焊盘为图18所示的矩形焊区。或者,第六焊盘522是由多边形焊区和圆形焊区围成的焊区,或者,第六焊盘522是由多边形焊区和弧形线条围成的焊区,本公开并不对此进行限制。
需要说明的是,相邻两个焊盘52之间的间距可以是0.35毫米、0.4毫米、0.5毫米、0.8毫米等,其中,相邻两个焊盘52之间的间距可以指相邻两个焊盘52中心之间的距离。
本公开进一步提出一种电子设备6,如图19所示,电子设备6包括:上述芯片4和上述电路板5,芯片4组装于电路板5。电路板5上设有第五焊盘521和第六焊盘522,第五焊盘521与第一焊盘421一一对应的导电连接,第六焊盘522与第二焊盘422一一对应的导电连接。
将芯片4的芯片基板41划分为中心区域411和边缘区域412,并将多个焊盘42分为设置在芯片4基板边缘区域412的第一焊盘421和设置在芯片4基板中心区域411的第二焊盘422,使第一焊盘421的直线边沿能够分摊来自芯片基板41***边沿处的应力。同样的,电路板5的电路板基板51也可以划分为中心区域511和边缘区域512,并将多个焊盘52分为设置在电路板基板51边缘区域512的第五焊盘521和设置在电路板基板51中心区域511的第六焊盘522,使第五焊盘521的直线边沿能够分摊来自电路板基板51***边沿处的应力。通过上述结构设置加强了位于芯片4和电路板5的基板不同区域的各个焊盘42、52对抗应力的能力,增加了焊盘42、52本身的结构强度以及焊盘42、52与锡球的焊接强度,防止焊盘及锡球在测试和使用中因撞击、跌落等情况导致的断裂,提升了芯片4、电路板5及电子设备的使用寿命。此外,基于上述芯片4及电路板5的焊盘强度和焊盘与锡球的焊接强度增加,有助于实现芯片4及电路板5上焊盘尺寸和焊盘间距的减小,减小芯片4尺寸,提升电子设备6整体轻薄性。
需要说明的是,上述电子设备6可以是手机、平板电脑、车载终端或医疗终端等,本公开并不对此进行限制。
本领域技术人员在考虑说明书及实践这里公开的技术方案后,将容易想到本公开的其它实施方案。本公开旨在涵盖本公开的任何变型、用途或者适应性变化,这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的,本公开的真正范围和精神由下面的权利要求指出。
应当理解的是,本公开并不局限于上面已经描述并在附图中示出的精确结构,并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限制。
Claims (29)
1.一种芯片,其特征在于,所述芯片包括基板和设置在所述基板上的多个焊盘,每个所述焊盘上焊接有锡球;
多个所述焊盘包括第一焊盘和第二焊盘;所述基板包括中心区域和围绕所述中心区域的边缘区域,所述第一焊盘设置在所述边缘区域,所述第二焊盘设置在所述中心区域;
所述第一焊盘包括多边形焊区和与所述多边形焊区相连的弓形焊区,所述多边形焊区设置在所述弓形焊区和所述基板边沿之间。
2.根据权利要求1所述的芯片,其特征在于,所述边缘区域包括直线边缘子区域和连接相邻两个所述直线边缘子区域的拐角边缘子区域,所述直线边缘子区域和所述拐角边缘子区域分别设有所述第一焊盘。
3.根据权利要求2所述的芯片,其特征在于,多个所述第一焊盘阵列设置于所述拐角边缘子区域,设置在所述拐角边缘子区域的所述第一焊盘的阵列方向包括第一横向和第一竖向。
4.根据权利要求3所述的芯片,其特征在于,所述第一焊盘在所述第一竖向上的排数大于或等于两排。
5.根据权利要求3所述的芯片,其特征在于,所述拐角边缘子区域包括相邻的两条所述基板边沿以及由两条所述基板边沿形成的夹角,所述第一竖向平行于所述夹角的中线。
6.根据权利要求3所述的芯片,其特征在于,设置在所述拐角边缘子区域的所述第一焊盘包括第一直线边和第二直线边,所述第一直线边平行于所述第一横向,所述第二直线边平行于所述第一竖向。
7.根据权利要求2所述的芯片,其特征在于,多个所述第一焊盘阵列设置于所述直线边缘子区域,设置在所述直线边缘子区域的所述第一焊盘的阵列方向包括第二横向和第二竖向;
设置在所述直线边缘子区域的所述第一焊盘包括第三直线边和第四直线边,所述第三直线边平行于所述第二横向,所述第四直线边平行于所述第二竖向。
8.根据权利要求1所述的芯片,其特征在于,所述第二焊盘包括圆形焊区。
9.根据权利要求1所述的芯片,其特征在于,所述第一焊盘和所述第二焊盘的面积相等。
10.一种电路板组件,其特征在于,包括主板和如权利要求1-9任一项所述的芯片,所述芯片组装于所述主板;
所述主板上设有第三焊盘和第四焊盘,所述第三焊盘与所述第一焊盘一一对应的导电连接,且对应配合的所述第一焊盘和所述第三焊盘结构相同;所述第四焊盘与所述第二焊盘一一对应的导电连接,且对应配合的所述第二焊盘和所述第四焊盘结构相同。
11.根据权利要求10所述的电路板组件,其特征在于,还包括填充胶层,所述填充胶层设置在所述主板与所述芯片之间;所述填充胶层分别与所述第一焊盘和所述第三焊盘粘接配合,所述填充胶层分别与所述第二焊盘和所述第四焊盘粘接配合。
12.一种电子设备,其特征在于,包括:
如权利要求1-9任一项所述的芯片;
或,如权利要求10或权利要求11所述的电路板组件。
13.一种芯片,其特征在于,所述芯片包括芯片基板和设置在所述芯片基板上的多个焊盘;
多个所述焊盘包括第一焊盘和第二焊盘;所述芯片基板包括中心区域和围绕所述中心区域的边缘区域,所述第一焊盘设置在所述边缘区域,所述第二焊盘设置在所述中心区域;
所述第一焊盘包括至少一个邻近所述芯片基板边沿的直线边沿。
14.根据权利要求13所述的芯片,其特征在于,至少一个直线边沿平行于所述芯片基板边沿。
15.根据权利要求14所述的芯片,其特征在于,平行于同一所述芯片基板边沿的所述直线边沿共线。
16.根据权利要求13所述的芯片,其特征在于,所述第一焊盘和所述第二焊盘的面积相同。
17.根据权利要求13所述的芯片,其特征在于,所述边缘区域包括直线边缘子区域和连接相邻两个所述直线边缘子区域的拐角边缘子区域,至少一个所述第一焊盘阵列设置于所述拐角边缘子区域,设置于所述拐角边缘子区域的所述第一焊盘的至少一个直线边沿与所述芯片基板边沿呈45°角。
18.根据权利要求13所述的芯片,其特征在于,所述边缘区域包括靠近所述芯片基板边沿的***区域,以及分别与所述***区域和所述中心区域相连的过渡区域。
19.根据权利要求13所述的芯片,其特征在于,所述第一焊盘包括矩形焊区和与所述矩形焊区相连的弓形焊区;
和/或,所述第一焊盘包括多边形焊区;
和/或,所述第一焊盘包括五边形焊区和与所述五边形焊区相连的弓形焊区;
和/或,所述第一焊盘包括三角形焊区和与所述三角形焊区相连的弓形焊区。
20.根据权利要求19所述的芯片,其特征在于,所述第二焊盘包括圆形焊区和/或多边形焊区。
21.一种电路板,其特征在于,所述电路板包括电路板基板和设置在所述电路板基板上的多个焊盘;
多个所述焊盘包括第五焊盘和第六焊盘;所述电路板基板包括中心区域和围绕所述中心区域的边缘区域,所述第五焊盘设置在所述边缘区域,所述第六焊盘设置在所述中心区域;
所述第五焊盘包括至少一个邻近所述电路板基板边沿的直线边沿。
22.根据权利要求21所述的电路板,其特征在于,至少一个直线边沿平行于所述电路板基板边沿。
23.根据权利要求22所述的电路板,其特征在于,平行于同一所述电路板基板边沿的所述直线边沿共线。
24.根据权利要求21所述的电路板,其特征在于,所述第五焊盘和所述第六焊盘的面积相同。
25.根据权利要求21所述的电路板,其特征在于,所述边缘区域包括直线边缘子区域和连接相邻两个所述直线边缘子区域的拐角边缘子区域,至少一个所述第五焊盘阵列设置于所述拐角边缘子区域,设置于所述拐角边缘子区域的所述第五焊盘的至少一个直线边沿与所述电路板基板边沿呈45°角。
26.根据权利要求21所述的电路板,其特征在于,所述边缘区域包括靠近所述电路板基板边沿的***区域,以及分别与所述***区域和所述中心区域相连的过渡区域。
27.根据权利要求21所述的电路板,其特征在于,所述第五焊盘包括矩形焊区和与所述矩形焊区相连的弓形焊区;
和/或,所述第五焊盘包括多边形焊区;
和/或,所述第五焊盘包括五边形焊区和与所述五边形焊区相连的弓形焊区;
和/或,所述第五焊盘包括三角形焊区和与所述三角形焊区相连的弓形焊区。
28.根据权利要求27所述的电路板,其特征在于,所述第六焊盘包括圆形焊区和/或多边形焊区。
29.一种电子设备,其特征在于,包括:
如权利要求13-20任一项所述的芯片;
如权利要求21-28任一项所述的电路板。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020210035301A KR102599444B1 (ko) | 2020-03-26 | 2021-03-18 | 칩, 회로 기판, 회로 기판 어셈블리 및 전자 기기 |
JP2021044597A JP7282821B2 (ja) | 2020-03-26 | 2021-03-18 | チップ、回路基板、回路基板アセンブリ及び電子機器 |
US17/208,383 US11600584B2 (en) | 2020-03-26 | 2021-03-22 | Chip, circuit board and electronic device |
EP21164238.4A EP3890004A1 (en) | 2020-03-26 | 2021-03-23 | Chip, circuit board and electronic device |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202020412004 | 2020-03-26 | ||
CN2020204120041 | 2020-03-26 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN111863759A true CN111863759A (zh) | 2020-10-30 |
Family
ID=73152561
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202010653932.1A Pending CN111863759A (zh) | 2020-03-26 | 2020-07-08 | 芯片、电路板、电路板组件及电子设备 |
CN202021331740.0U Active CN212303653U (zh) | 2020-03-26 | 2020-07-08 | 芯片、电路板、电路板组件及电子设备 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202021331740.0U Active CN212303653U (zh) | 2020-03-26 | 2020-07-08 | 芯片、电路板、电路板组件及电子设备 |
Country Status (5)
Country | Link |
---|---|
US (1) | US11600584B2 (zh) |
EP (1) | EP3890004A1 (zh) |
JP (1) | JP7282821B2 (zh) |
KR (1) | KR102599444B1 (zh) |
CN (2) | CN111863759A (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114531772A (zh) * | 2022-01-25 | 2022-05-24 | 日月光半导体制造股份有限公司 | 电子***以及电子***的跌落测试方法 |
US11450635B2 (en) * | 2018-08-31 | 2022-09-20 | Changxin Memory Technologies, Inc. | Arrangement of bond pads on an integrated circuit chip |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111863759A (zh) | 2020-03-26 | 2020-10-30 | 北京小米移动软件有限公司 | 芯片、电路板、电路板组件及电子设备 |
CN113921491A (zh) * | 2020-07-08 | 2022-01-11 | 北京小米移动软件有限公司 | 芯片、电路板及电子设备 |
KR20220127671A (ko) * | 2021-03-11 | 2022-09-20 | 삼성전자주식회사 | 반도체 패키지 |
CN116779584B (zh) * | 2023-08-21 | 2023-11-03 | 湖南大学 | 一种低芯片温度梯度的功率半导体模块封装结构及方法 |
Family Cites Families (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0993764A (ja) * | 1995-09-21 | 1997-04-04 | Toyota Motor Corp | ワイヤーハーネスの取り付け装置 |
JP3758289B2 (ja) | 1997-04-11 | 2006-03-22 | 株式会社デンソー | 表面実装素子の電極構造 |
JPH10335796A (ja) | 1997-05-29 | 1998-12-18 | Canon Inc | 回路基板と電子回路装置、及びその製造方法、及びその接合部の検査方法 |
JP2000031631A (ja) | 1998-07-13 | 2000-01-28 | Nec Corp | プリント配線板 |
GB2344550A (en) | 1998-12-09 | 2000-06-14 | Ibm | Pad design for electronic package |
JP2000269271A (ja) | 1999-03-16 | 2000-09-29 | Toshiba Corp | 半導体回路装置およびその製造方法 |
JP3334798B2 (ja) | 1999-11-01 | 2002-10-15 | 日本電気株式会社 | Bga型半導体装置 |
US6429390B1 (en) | 2001-03-12 | 2002-08-06 | International Business Machines Corporation | Structure and method for forming the same of a printed wiring board having built-in inspection aids |
US20030054589A1 (en) | 2001-09-17 | 2003-03-20 | Sony Corporation | Method of improving mount assembly in a multilayer PCB's |
JP2005026312A (ja) | 2003-06-30 | 2005-01-27 | Hitachi Metals Ltd | 高周波電子部品およびその実装方法 |
JP2006210851A (ja) * | 2005-01-31 | 2006-08-10 | Toshiba Corp | 回路基板 |
DE102006041464A1 (de) * | 2006-09-02 | 2008-03-06 | Lanxess Deutschland Gmbh | Vulkanisierbare Zusammensetzung auf Basis von Ethylen-Vinylacetat Copolymeren, deren Herstellung und Verwendung zur Herstellung von Artikeln mit gummielastomeren Eigenschaften |
JP5043563B2 (ja) | 2007-08-29 | 2012-10-10 | 新光電気工業株式会社 | 配線基板及びその製造方法 |
TW200921868A (en) | 2007-11-07 | 2009-05-16 | Advanced Semiconductor Eng | Substrate structure |
JP2009218233A (ja) | 2008-03-06 | 2009-09-24 | Nec Corp | 半導体装置及びその製造方法 |
US7979813B2 (en) | 2009-01-15 | 2011-07-12 | Micrel, Inc. | Chip-scale package conversion technique for dies |
US8716868B2 (en) | 2009-05-20 | 2014-05-06 | Panasonic Corporation | Semiconductor module for stacking and stacked semiconductor module |
JP5340047B2 (ja) | 2009-06-12 | 2013-11-13 | パナソニック株式会社 | 半導体集積回路装置 |
US8084871B2 (en) * | 2009-11-10 | 2011-12-27 | Maxim Integrated Products, Inc. | Redistribution layer enhancement to improve reliability of wafer level packaging |
WO2012107978A1 (ja) | 2011-02-09 | 2012-08-16 | パナソニック株式会社 | 半導体装置 |
US8680681B2 (en) | 2011-08-26 | 2014-03-25 | Globalfoundries Inc. | Bond pad configurations for controlling semiconductor chip package interactions |
US8598691B2 (en) | 2011-09-09 | 2013-12-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor devices and methods of manufacturing and packaging thereof |
JP2017045915A (ja) * | 2015-08-28 | 2017-03-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
KR102354030B1 (ko) | 2015-10-23 | 2022-01-20 | 동우 화인켐 주식회사 | 전극 접속 패드 및 이를 포함하는 전자 소자 |
JP6432629B2 (ja) * | 2017-03-21 | 2018-12-05 | 株式会社村田製作所 | 電子部品の実装構造 |
JP6955954B2 (ja) | 2017-10-10 | 2021-10-27 | 日立Astemo株式会社 | 電子制御装置 |
KR102523281B1 (ko) | 2018-03-09 | 2023-04-18 | 삼성전자주식회사 | 3차원 이미지 센서 |
CN111863759A (zh) | 2020-03-26 | 2020-10-30 | 北京小米移动软件有限公司 | 芯片、电路板、电路板组件及电子设备 |
-
2020
- 2020-07-08 CN CN202010653932.1A patent/CN111863759A/zh active Pending
- 2020-07-08 CN CN202021331740.0U patent/CN212303653U/zh active Active
-
2021
- 2021-03-18 JP JP2021044597A patent/JP7282821B2/ja active Active
- 2021-03-18 KR KR1020210035301A patent/KR102599444B1/ko active IP Right Grant
- 2021-03-22 US US17/208,383 patent/US11600584B2/en active Active
- 2021-03-23 EP EP21164238.4A patent/EP3890004A1/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11450635B2 (en) * | 2018-08-31 | 2022-09-20 | Changxin Memory Technologies, Inc. | Arrangement of bond pads on an integrated circuit chip |
CN114531772A (zh) * | 2022-01-25 | 2022-05-24 | 日月光半导体制造股份有限公司 | 电子***以及电子***的跌落测试方法 |
Also Published As
Publication number | Publication date |
---|---|
US20210305184A1 (en) | 2021-09-30 |
CN212303653U (zh) | 2021-01-05 |
KR102599444B1 (ko) | 2023-11-08 |
JP2021158354A (ja) | 2021-10-07 |
JP7282821B2 (ja) | 2023-05-29 |
EP3890004A1 (en) | 2021-10-06 |
KR20210120855A (ko) | 2021-10-07 |
US11600584B2 (en) | 2023-03-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN212303653U (zh) | 芯片、电路板、电路板组件及电子设备 | |
KR20170106548A (ko) | 반도체 디바이스 | |
US7495929B2 (en) | Reference layer openings | |
US6330166B1 (en) | Electronic-component mounting structure | |
CN103000591A (zh) | 芯片封装件的环结构 | |
CN115623813A (zh) | 一种显示面板、显示装置及封装方法 | |
CN101420817A (zh) | 具有改良焊盘的电路板 | |
CN212677451U (zh) | 一种装配印刷电路板及电子设备 | |
CN212303654U (zh) | 芯片、电路板及电子设备 | |
CN210899808U (zh) | 一种差分对布线结构以及具有该结构的电路板 | |
CN107979914A (zh) | 一种电路板及终端 | |
JP2021150311A (ja) | 半導体装置 | |
US20220013484A1 (en) | Chip, circuit board and electronic device | |
JP2006114777A (ja) | プリント配線基板及びこの基板を搭載する情報処理装置 | |
CN210778579U (zh) | 一种防静电基板结构 | |
CN1747157A (zh) | 高密度布线的覆晶封装基板 | |
CN216565733U (zh) | 一种焊盘、主板结构以及电子产品 | |
TWI825804B (zh) | 電子裝置、其電路板及電子裝置之製造方法 | |
US11004778B1 (en) | Polygonal BGA semiconductor package | |
CN217936081U (zh) | 封装结构和电子设备 | |
CN115497901B (zh) | 改善凸点开裂失效的高密度封装装置和方法 | |
CN117336947A (zh) | 电子装置、其电路板及电子装置的制造方法 | |
JP2012069772A (ja) | 半導体装置およびその製造方法 | |
CN1946263B (zh) | 减轻电路板上的压力的***和方法、以及移动处理设备 | |
CN219513089U (zh) | 芯片封装 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |