JP2017041549A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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Abstract

【課題】 信頼性の向上を図った半導体装置を提供すること。【解決手段】 半導体素子３１と、主面１１を有し、かつ半導体素子３１を搭載する、半導体材料からなる基板１と、基板１に形成された導電層２０と、半導体素子３１を覆う封止樹脂４と、を備え、基板１には、底面１５１と、基板１の厚さ方向Ｚに対して直角である第１方向Ｘに離間した一対の傾斜面１５２と、を有し、かつ主面１１から窪む凹部１５が形成され、一対の傾斜面１５２はそれぞれ、主面１１および底面１５１につながり、導電層２０は、一対の傾斜面１５２に形成された複数の第１導電経路２１を含み、一方の傾斜面１５２における第１導電経路２１が形成された領域と、基板１の厚さ方向Ｚおよび第１方向Ｘのいずれに対して直角である第２方向Ｙに平行な軸Ｎに関して線対称である他方の傾斜面１５２における領域に、第１導電経路２１が形成されていない。【選択図】 図２

Description

本発明は、微細加工されたシリコン基板上に各種半導体素子を搭載した半導体装置およびその製造方法に関する。
近年、ＬＳＩ製造技術を応用することで、シリコン基板を微細加工し、該シリコン基板に各種半導体素子を搭載した、いわゆるマイクロマシン（ＭＥＭＳ：Micro Electro Mechanical Systems）が普及しつつある。マイクロマシン製造にあたって、シリコン基板の微細加工手法として異方性エッチングが用いられている。異方性エッチングにより、シリコン基板に微細な凹部を精度良く形成することができ、該凹部内に各種半導体素子が搭載される。
たとえば特許文献１に、前記マイクロマシンの製造技術に基づくＬＥＤパッケージが開示されている。該ＬＥＤパッケージは、異方性エッチングによりシリコン基板に凹部を形成し、該凹部の底面にＬＥＤチップが搭載されたものである。前記凹部は、（１００）面から異方性エッチングにより形成されているため、（１１１）面からなる傾斜面を有する。前記傾斜面は、前記ＬＥＤチップが搭載されている前記底面につながっている。前記底面および前記傾斜面には、前記ＬＥＤチップおよび各種回路基板と導通するための導電層（電極）が形成されている。前記導電層は、あらかじめスパッタリング法などにより前記底面および前記傾斜面に成膜されたＣｕ層に、フォトリソグラフィによるパターニングを行うことで形成される。
前記パターニングは、前記Ｃｕ層の上に塗布されたレジスト層にフォトマスクを介して露光することで行われる。前記傾斜面に形成されたレジスト層に光が照射されたとき、露光にあたっての光源の波長およびレジスト層の材料によっては該光がレジスト層を透過してその下に成膜された前記Ｃｕ層に反射し、反射光が前記底面に照射される場合がある。そして、前記反射光によって前記底面に二次露光領域（前記反射光によって二次露光されたレジスト層の範囲）が形成される。前記傾斜面が一対であるとき、前記反射光は一方の前記傾斜面と他方の前記傾斜面からそれぞれ前記底面に向けて発せられるため、平面視において前記二次露光領域が重複する部分が前記底面に形成される場合がある。該部分が形成されると、ポジ型のレジスト層であれば該部分にあたるレジスト層が現像時に除去される。この状態でパターニングを完了した後、たとえば電解めっきなどによる成膜によって前記導電層を形成する場合、該部分に意図しない導電層が形成される。このような意図しない導電層の配置形態によっては、ショートを引き起こすといった不具合が装置に発生するおそれがある。
特開２００５−２７７３８０号公報
本発明は上記事情に鑑み、信頼性の向上を図った半導体装置を提供することをその課題とする。
本発明の第１の側面によって提供される半導体装置は、半導体素子と、主面を有し、かつ前記半導体素子を搭載する、半導体材料からなる基板と、前記基板に形成された導電層と、前記半導体素子を覆う封止樹脂と、を備える半導体装置であって、前記基板には、底面と、前記基板の厚さ方向に対して直角である第１方向に離間した一対の傾斜面と、を有し、かつ前記主面から窪む凹部が形成され、前記一対の傾斜面はそれぞれ、前記主面および前記底面につながり、前記導電層は、前記一対の傾斜面に形成された複数の第１導電経路と、前記底面に形成された複数の第２導電経路と、を含み、前記複数の第１導電経路および前記複数の第２導電経路は互いに導通し、一方の前記傾斜面における前記第１導電経路が形成された領域と、前記基板の厚さ方向および前記第１方向のいずれに対して直角である第２方向に平行な軸に関して線対称である他方の前記傾斜面における領域に、前記第１導電経路が形成されていないことを特徴としている。
本発明の実施の形態において好ましくは、前記複数の第１導電経路は、いずれも前記第１方向に平行となるように形成されている。
本発明の実施の形態において好ましくは、前記複数の第２導電経路は、いずれも前記第２方向に平行となる部分が形成されている。
本発明の実施の形態において好ましくは、前記複数の第２導電経路は、いずれも前記底面と前記傾斜面との交線に接して形成されている。
本発明の実施の形態において好ましくは、前記導電層は、前記底面に形成された複数のパッドをさらに含み、前記パッドは前記第２導電経路と導通し、前記複数のパッドに前記半導体素子が搭載されている。
本発明の実施の形態において好ましくは、前記導電層は、前記主面に形成された複数の端子をさらに含み、前記端子は前記第１導電経路と導通している。
本発明の実施の形態において好ましくは、前記導電層は、互いに積層されたシード層およびめっき層を有し、前記シード層は、前記基板と前記めっき層との間に介在している。
本発明の実施の形態において好ましくは、前記めっき層の厚さは、前記シード層の厚さよりも厚い。
本発明の実施の形態において好ましくは、前記シード層および前記めっき層は、いずれもＣｕからなる。
本発明の実施の形態において好ましくは、前記一対の傾斜面の前記底面に対する傾斜角は、ともに同一である。
本発明の実施の形態において好ましくは、前記底面は、前記基板の厚さ方向に対して直交している。
本発明の実施の形態において好ましくは、前記基板は、前記第１方向に離間した一対の第１側面と、前記第２方向に離間した一対の第２側面と、を有し、前記一対の第１側面および前記一対の第２側面は、いずれも前記主面に対して直交している。
本発明の実施の形態において好ましくは、前記凹部は、前記一対の第２側面においてそれぞれ開口した一対の開口領域を有する。
本発明の実施の形態において好ましくは、前記凹部の断面形状は、前記第２方向において一様である。
本発明の実施の形態において好ましくは、前記半導体材料は、単結晶材料である。
本発明の実施の形態において好ましくは、前記半導体材料は、Ｓｉである。
本発明の実施の形態において好ましくは、前記主面は、（１００）面である。
本発明の実施の形態において好ましくは、前記主面、前記底面および前記一対の傾斜面に形成された絶縁層をさらに備え、前記導電層は前記絶縁層に接している。
本発明の実施の形態において好ましくは、前記絶縁層は、ＳｉＯ2からなる。
本発明の実施の形態において好ましくは、前記導電層は、バリア層をさらに有し、前記バリア層は前記絶縁層に接している。
本発明の実施の形態において好ましくは、前記バリア層は、Ｔｉからなる。
本発明の実施の形態において好ましくは、前記半導体素子は、ホール素子である。
本発明の第２の側面によって提供される半導体装置の製造方法は、主面を有した半導体材料からなる基板に、底面と、前記基板の厚さ方向に直角である第１方向に離間した一対の傾斜面とを有し、かつ前記基板の厚さ方向および前記第１方向のいずれに対して直角である第２方向に延出した溝部を、前記主面が窪むように前記基板に複数形成する工程と、複数の前記溝部を含む前記基板に導電層を形成する工程と、前記溝部に収容されるように、複数の半導体素子を互いに離間した状態で前記底面に搭載する工程と、前記複数の半導体素子を覆う封止樹脂を形成する工程と、前記基板を、前記第１方向および前記第２方向に沿ってそれぞれ切断することで、前記半導体素子ごとの個片に分割する工程と、を備える半導体装置の製造方法であって、前記導電層を形成する工程では、複数の前記溝部を含む前記基板に、フォトリソグラフィによって前記導電層を形成するためのパターニングを行う工程を含み、かつ前記フォトリソグラフィによって一方の前記傾斜面に形成された露光領域と、前記第２方向に平行な軸に関して線対称である他方の前記傾斜面の領域には、露光領域が形成されないことを特徴としている。
本発明の実施の形態において好ましくは、前記パターニングを行う工程では、前記一対の傾斜面には、前記第１方向に平行である露光領域が形成される。
本発明の実施の形態において好ましくは、前記パターニングを行う工程では、前記底面には、前記第２方向に平行である部分を有した露光領域が形成され、該露光領域は、前記一対の傾斜面に形成された露光領域につながっている。
本発明の実施の形態において好ましくは、前記部分は、前記底面と前記傾斜面との交線に接している。
本発明の実施の形態において好ましくは、前記導電層を形成する工程では、前記パターニングを行う工程の前に、複数の前記溝部を含む前記基板にシード層を形成する工程を含む。
本発明の実施の形態において好ましくは、前記シード層を形成する工程では、スパッタリング法により前記シード層が形成される。
本発明の実施の形態において好ましくは、前記パターニングを行う工程において前記基板に形成されるレジスト層は、露光された部分が現像液によって除去される。
本発明の実施の形態において好ましくは、前記導電層を形成する工程では、前記パターニングを行う工程の後に、前記シード層が露出した部分にめっき層を形成する工程を含む。
本発明の実施の形態において好ましくは、前記めっき層を形成する工程では、電解めっきにより前記めっき層が形成される。
本発明の実施の形態において好ましくは、前記導電層を形成する工程では、前記めっき層を形成する工程の後に、前記めっき層に覆われていない前記シード層を除去する工程を含む。
本発明の実施の形態において好ましくは、前記シード層を除去する工程では、複数の前記溝部を含む前記基板に形成された前記レジスト層を除去した後に、エッチングにより前記シード層が除去される。
本発明の実施の形態において好ましくは、前記導電層を形成する工程の前に、複数の前記溝部を含む前記基板に絶縁層を形成する工程をさらに備える。
本発明の実施の形態において好ましくは、前記絶縁層を形成する工程では、熱酸化法により前記絶縁層が形成される。
本発明の実施の形態において好ましくは、前記導電層を形成する工程では、前記シード層を形成する工程の前に、前記絶縁層に接するバリア層を形成する工程を含む。
本発明の実施の形態において好ましくは、前記バリア層を形成する工程では、スパッタリング法により前記バリア層が形成される。
本発明の実施の形態において好ましくは、前記半導体材料は、単結晶材料である。
本発明の実施の形態において好ましくは、前記半導体材料は、Ｓｉである。
本発明の実施の形態において好ましくは、前記主面は、（１００）面である。
本発明の実施の形態において好ましくは、前記基板に前記溝部を複数形成する工程では、異方性エッチングにより複数の前記溝部が形成される。
本発明の実施の形態において好ましくは、前記複数の半導体素子は、いずれもホール素子である。
本発明によれば、一方の前記傾斜面における前記第１導電経路が形成された領域と、前記第２方向に平行な軸に関して線対称である他方の前記傾斜面における領域に前記第１導電経路が形成されていない。このような構成をとることで、前記半導体装置の製造過程において、仮に前記一対の傾斜面に形成されたシード層（Ｃｕ層）が光を反射し、該反射光によって前記底面に先述した二次露光領域が形成されても、平面視において前記二次露光領域が重複する部分が形成されない。よって、該部分を起因とした意図しない前記導電層の形成が防止される。したがって、前記半導体装置の不具合発生の懸念が払拭され、前記半導体装置の信頼性の向上を図ることが可能となる。
本発明のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
本発明の第１実施形態にかかる半導体装置を示す要部斜視図である（絶縁層、半導体素子、接合層および封止樹脂を省略）。 図１の半導体装置を示す要部平面図である（絶縁層、半導体素子、接合層および封止樹脂を省略）。 図２のＩＩＩ−ＩＩＩ線に沿う断面図である。 図２のＩＶ−ＩＶ線に沿う断面図である。 図３の部分拡大図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図９に示す工程を経たときの基板の状態を示す斜視図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１４に示す工程のうち露光時の基板の状態を示す平面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す平面図である。 図１５に示す基板の状態に対して、仮に二次露光領域が形成された場合の基板の状態を示した平面図である。 図２３のＸＸＩＶ−ＸＸＩＶ線に沿う部分拡大断面図である。 本発明の第２実施形態にかかる半導体装置を示す要部斜視図である（絶縁層、半導体素子、接合層および封止樹脂を省略）。 図２５の半導体装置を示す要部平面図である（絶縁層、半導体素子、接合層および封止樹脂を省略）。 図２６のＸＸＶＩＩ−ＸＸＶＩＩ線に沿う断面図である。 図２６のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う断面図である。
本発明の実施の形態について、添付図面に基づいて説明する。
〔第１実施形態〕
図１〜図５に基づき、本発明の第１実施形態にかかる半導体装置Ａ１０について説明する。説明の便宜上、平面図の左右方向を第１方向Ｘと、第１方向Ｘに対して直角である平面図の上下方向を第２方向Ｙとそれぞれ定義する。第１方向Ｘおよび第２方向Ｙは、ともに半導体装置Ａ１０（または後述する基板１）の厚さ方向Ｚに対して直角である。
これらの図に示す半導体装置Ａ１０は、基板１、絶縁層１６、導電層２０、半導体素子３１、接合層３２および封止樹脂４を備えている。半導体装置Ａ１０は、各種電子機器の回路基板に表面実装される形式のものである。本実施形態においては、半導体装置Ａ１０は平面視矩形状である。
図１は、半導体装置Ａ１０を示す要部斜視図である。図２は、半導体装置Ａ１０を示す要部平面図である。図３は、図２のＩＩＩ−ＩＩＩ線（一点鎖線）に沿う断面図である。図４は、図２のＩＶ−ＩＶ線に沿う断面図である。図５は、図３の部分拡大図である。図１および図２は、理解の便宜上、絶縁層１６、半導体素子３１、接合層３２および封止樹脂４を省略し、これらのうち半導体素子３１および封止樹脂４を想像線（二点鎖線）で示している。また、図１は、導電層２０の厚さを無視している。
基板１は、半導体素子３１を搭載し、半導体装置Ａ１０の基礎となる部材である。基板１は、単結晶材料である半導体材料からなり、本実施形態においては、Ｓｉの単結晶である。また、本実施形態においては、基板１の厚さは３００〜７５０μｍである。図２に示すように、基板１は、平面視において第１方向Ｘを長辺とする矩形状である。基板１は、主面１１、裏面１２、一対の第１側面１３、一対の第２側面１４および凹部１５を有する。
主面１１は、図１に示す基板１の上面である。主面１１上に後述する導電層２０の複数の端子２４が形成されているため、主面１１は半導体装置Ａ１０を各種電子機器の回路基板に実装する際に利用される面である。裏面１２は、図１に示す基板１の下面である。半導体装置Ａ１０が実装された際、裏面１２は上方を向く。図１に示すように、主面１１よび裏面１２は、いずれも基板１の厚さ方向Ｚに対して直交している。主面１１および裏面１２は、基板１の厚さ方向Ｚにおいて互いに反対側を向いている。主面１１および裏面１２は、ともに平たんである。本実施形態においては、主面１１は（１００）面である。また、本実施形態においては、基板１には、主面１１から窪む凹部１５が形成されている。凹部１５が形成されていることにより、主面１１は第１方向Ｘに離間した２つの平面視矩形状の部位から構成される。
図１および図２に示すように、一対の第１側面１３は第１方向Ｘに離間した面である。また、一対の第２側面１４は第２方向Ｙに離間した面である。一対の第１側面１３および一対の第２側面１４は、いずれも主面１１および裏面１２に対して直交している。また、一対の第１側面１３および一対の第２側面１４は、いずれも半導体装置Ａ１０の外側を向いている。
図１および図２に示すように、凹部１５は主面１１から窪んで形成されている。凹部１５は、基板１の厚さ方向Ｚにおいて基板１を貫通していない。本実施形態においては、凹部１５は、底面１５１、一対の傾斜面１５２および一対の開口領域１５３を有する。また、本実施形態においては、凹部１５は平面視矩形状である。底面１５１は、半導体素子３１が搭載される面である。底面１５１は、基板１の厚さ方向Ｚに対して直交している。底面１５１は平たんである。
図１および図２に示すように、一対の傾斜面１５２は、第１方向Ｘに離間した面である。一対の傾斜面１５２の下端はそれぞれ、第１方向Ｘにおける底面１５１の両端につながっている。また、一対の傾斜面１５２の上端はそれぞれ、主面１１につながっている。後述のとおり、凹部１５は主面１１から異方性エッチングによって形成される。本実施形態においては、主面１１を（１００）面としているため、一対の傾斜面１５２は（１１１）面からなる。したがって、一対の傾斜面１５２の底面１５１に対する傾斜角は、ともに５４．７４°で同一である。
図１に示すように、一対の開口領域１５３は、一対の第２側面１４においてそれぞれ開口した領域である。開口領域１５３の形状は、底面１５１および一対の傾斜面１５２との交線がなす、上底が下底（底面１５１の第２方向Ｙに離間した辺）よりも長い台形状である。本実施形態においては、開口領域１５３から封止樹脂４が露出している。
以上の構成をとることで、本実施形態においては、凹部１５の断面形状は第２方向Ｙにおいて一様であり、該断面形状は開口領域１５３の形状に等しい。
絶縁層１６は、図３〜図５に示すように、主面１１、底面１５１および一対の傾斜面１５２に形成された、電気絶縁性を有する被膜である。本実施形態においては、絶縁層１６はＳｉＯ2からなる。また、本実施形態においては、絶縁層１６の厚さは１〜２μｍである。基板１は半導体材料であり、図１および図２に示すように導電層２０は基板１に形成されることから、基板１において導電層２０が形成される部位は電気絶縁性を確保する必要がある。
導電層２０は、半導体装置Ａ１０と各種電子装置の回路基板との導電経路を構成する部材である。図１および図２に示すように、導電層２０は、基板１の主面１１、底面１５１および一対の傾斜面１５２に形成されている。導電層２０は、絶縁層１６に接するとともに、バリア層２０１、シード層２０２およびめっき層２０３を有する。図５に示すように、バリア層２０１は、絶縁層１６に接して形成されている。本実施形態においては、バリア層２０１はＴｉからなる。シード層２０２は、バリア層２０１に接して形成されている。めっき層２０３は、シード層２０２に接して形成されている。本実施形態においては、シード層２０２およびめっき層２０３はＣｕからなる。バリア層２０１、シード層２０２およびめっき層２０３は互いに積層され、シード層２０２はバリア層２０１とめっき層２０３との間に介在している。シード層２０２およびめっき層２０３がＣｕであることから、バリア層２０１は絶縁層１６へのＣｕ拡散防止のために形成される。バリア層２０１の厚さは１０〜３０ｎｍである。シード層２０２は、めっき層２０３の円滑な形成を図る目的で形成される。シード層２０２の厚さは５０〜３００ｎｍである。また、めっき層２０３の厚さは２〜１０μｍであり、シード層２０２の厚さよりも厚い。
導電層２０は、複数の第１導電経路２１、複数の第２導電経路２２、複数のパッド２３および複数の端子２４を含む。
図１および図２に示すように、複数の第１導電経路２１は、一対の傾斜面１５２に形成された平面視帯状の部位である。本実施形態においては、複数の第１導電経路２１は、いずれも第１方向Ｘに平行となるように形成されている。また、複数の第２導電経路２２は、底面１５１に形成された平面視帯状の部位である。本実施形態においては、第２導電経路２２は、いずれも第２方向Ｙと平行となるように、かつ底面１５１と傾斜面１５２との構成に接して形成されている。複数の第１導電経路２１および複数の第２導電経路２２は、互いに導通している。
図２に示すように、一方の傾斜面１５２（図２の左側に位置する傾斜面１５２）における第１導電経路２１が形成された領域と、第２方向Ｙに平行な軸Ｎに関して線対称である他方の傾斜面１５２（図２の右側に位置する傾斜面１５２）における領域を、線対称領域２８と定義する。線対称領域２８を想像線（二点鎖線）で示す。本実施形態においては、他方の傾斜面１５２の線対称領域２８には、第１導電経路２１が形成されていない。
図１〜図４に示すように、複数のパッド２３は、底面１５１に形成された平面視矩形状の部位である。複数のパッド２３に半導体素子３１が搭載されている。本実施形態においては、複数のパッド２３は、いずれも第２導電経路２２から基板１の中央に向かって第１方向Ｘに延出している。パッド２３は第２導電経路２２と導通している。また、図２に示すように、複数のパッド２３は、いずれも第２方向Ｙにおいて第１導電経路２１と互いに異なる位置に、かつ第１導電経路２１と重複する部分が生じないように形成されている。
図１および図２に示すように、複数の端子２４は、主面１１に形成された平面視矩形状の部位である。複数の端子２４は、半導体装置Ａ１０を各種電子機器の回路基板に実装するために用いられる。本実施形態においては、複数の端子２４は、第１方向Ｘに離間した主面１１の２つの部位にそれぞれ形成されている。また、複数の端子２４はそれぞれ、その一辺が傾斜面１５２の上端に接するとともに、第１導電経路２１と導通している。図３に示すように、端子２４は、めっき層２０３の上に形成されたバンプ層２０４をさらに有する。バンプ層２０４は、基板１の厚さ方向Ｚのうち、主面１１が向く方向に膨出した形状である。本実施形態においては、バンプ層２０４は、たとえば互いに積層されたＮｉ、ＰｄおよびＡｕからなる。
半導体素子３１は、図３〜図５に示すように、底面１５１に形成されたパッド２３に接合層３２を介して搭載されている。本実施形態においては、半導体素子３１はホール素子であり、半導体装置Ａ１０は磁気センサである。また、本実施形態においては、半導体素子３１はＧａＡｓ型ホール素子である。前記ＧａＡｓ型ホール素子は、磁束の変化に対するホール電圧の直線性に優れるとともに、温度変化の影響を受けにくいという利点を有する。
接合層３２は、図３〜図５に示すように、半導体素子３１を複数のパッド２３に固着によって搭載し、かつ半導体素子３１および複数のパッド２３との導通を確保するためのものである。接合層３２は、図５に示す半導体素子３１の下面に配置された素子端子（図示略）を覆って形成されたはんだバンプからなり、半導体素子３１はＦＣＢ（Flip Chip Bonding）により、複数のパッド２３に搭載されている。
封止樹脂４は、たとえば電気絶縁性を有する黒色のエポキシ樹脂からなる。図１〜図４に示すように、封止樹脂４は凹部１５内に充填され、底面１５１および一対の傾斜面１５２と、複数の第１導電経路２１と、複数の第２導電経路２２と、複数のパッド２３と、半導体素子３１とを覆っている。なお、主面１１および複数の端子２４は、封止樹脂４に覆われず露出している。本実施形態においては、封止樹脂４は樹脂主面４１および一対の樹脂側面４４を有する。樹脂主面４１および一対の樹脂側面４４は、半導体装置Ａ１０においてともに露出した面である。
図１および図３に示すように、樹脂主面４１は主面１１と同方向を向く面である。樹脂主面４１は平たんである。図１に示すように、一対の樹脂側面４４は、第２方向Ｙに離間して形成されている。一対の樹脂側面４４は、第２方向Ｙにおいて互いに反対側を向くとともに、それぞれ第２側面１４と面一である。
次に、図６〜図２２に基づき、半導体装置Ａ１０の製造方法の一例について説明する。図６〜図９、図１１〜図１４および図１６〜図２１は、半導体装置Ａ１０の製造方法にかかる工程を示す断面図である。該断面は、図３に示す断面を部分拡大したものである。図１０は、図９に示す工程を経たときの後述する基板８１の状態を示す斜視図である。図１５は、図１４に示す工程のうち露光時の基板８１の状態を示す平面図である。図２２は、半導体装置Ａ１０の製造方法にかかる工程を示す平面図である。
最初に、図６に示すように基板８１を用意する。基板８１は、半導体装置Ａ１０の基板１の集合体である。基板８１は、単結晶材料である半導体材料からなり、本実施形態においては、Ｓｉの単結晶である。また、本実施形態においては基板８１の厚さは３００〜７５０μｍである。基板８１は、主面８１１および裏面８１２を有する。主面８１１は、図６の上方を向く面である。裏面８１２は、図６の下方を向く面である。主面８１１および裏面８１２は、基板８１の厚さ方向Ｚにおいて互いに反対側を向いている。主面８１１および裏面８１２は、ともに平たんである。本実施形態においては、主面８１１は（１００）面である。主面８１１には、たとえばＳｉ3Ｎ4からなるマスク層８８１が形成されている。マスク層８８１は、プラズマＣＶＤ法により形成される。
次いで、図７に示すように、マスク層８８１に対してフォトリソグラフィによりパターニングを行った後、ドライエッチングの代表例である反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）により、マスク層８８１を部分的に除去する。このとき、マスク層８８１がＳｉ3Ｎ4からなる層であれば、たとえばＣＦ4をエッチングガスとする。これにより、マスク層８８１には、各々が第２方向Ｙに延出し、第１方向Ｘに離間した複数の開口部が形成される。なお、図７は、ある一つの前記開口部の断面を示している。
次いで、図８に示すように、主面８１１が窪むように基板８１に溝部８１５を複数形成する。複数の溝部８１５は、いずれも第２方向Ｙに延出している。本実施形態においては、溝部８１５は、底面８１５ａおよび一対の傾斜面８１５ｂを有する。一対の傾斜面８１５ｂは第１方向Ｘに離間した面で、その下端は底面８１５ａの第１方向Ｘにおける両端につながっている。また、一対の傾斜面８１５ｂの上端はそれぞれ、主面８１１につながっている。溝部８１５は、アルカリ溶液を用いた異方性エッチングにより形成される。前記アルカリ溶液は、たとえばＫＯＨ（水酸化カリウム）溶液、またはＴＭＡＨ（水酸化テトラメチルアンモニウム）溶液である。本実施形態においては、主面８１１を（１００）面としているため、一対の傾斜面８１５ｂは（１１１）面からなる。該工程により、マスク層８８１に形成された前記複数の開口部のそれぞれにおいて、溝部８１５が形成される。
次いで、図９に示すように、マスク層８８１がＳｉ3Ｎ4からなる層であれば、たとえばＣＦ4をエッチングガスとした反応性イオンエッチング、または加熱リン酸溶液を用いたウェットエッチングにより、主面８１１に形成されたマスク層８８１を全て除去する。図１０は、マスク層８８１を全て除去したときの基板８１の状態を斜視図として示したものである。図１０に示すように、第１方向Ｘに離間し、かつ第２方向Ｙに延出した複数の溝部８１５が、基板８１の主面８１１が窪むように形成される。
次いで、図１１に示すように、複数の溝部８１５を含む基板８１に絶縁層８１６を形成する。絶縁層８１６が、半導体装置Ａ１０の絶縁層１６に相当する。本実施形態においては、絶縁層８１６はＳｉＯ2からなり、その厚さは１〜２μｍである。絶縁層８１６は、主面８１１に加え、溝部８１５を構成する底面８１５ａおよび一対の傾斜面８１５ｂを熱酸化法により酸化させることで形成される。
次いで、複数の溝部８１５を含む基板８１に導電層８２を形成する。導電層８２が、半導体装置Ａ１０の導電層２０に相当する。導電層８２を形成する工程では、絶縁層８１６に接するバリア層８２１を形成する工程と、シード層８２２を形成する工程と、フォトリソグラフィによって導電層８２を形成するためのパターニングを行う工程と、シード層８２２が露出した部分にめっき層８２３を形成する工程と、めっき層８２３に覆われていないシード層８２２を除去する工程とを含む。
まず、図１２に示すように、複数の溝部８１５を含む基板８１にバリア層８２１およびシード層８２２を形成する。バリア層８２１およびシード層８２２の形成範囲は、絶縁層８１６の形成範囲と同一である。先に、絶縁層８１６に接するバリア層８２１を形成し、その後、バリア層８２１に接するシード層８２２を形成する。バリア層８２１およびシード層８２２は、ともにスパッタリング法により形成される。本実施形態においては、バリア層８２１はＴｉからなり、その厚さは１０〜３０ｎｍである。また、本実施形態においては、シード層８２２はＣｕからなり、その厚さは５０〜３００ｎｍである。
次いで、複数の溝部８１５を含む基板８１に、フォトリソグラフィによって導電層８２を形成するためのパターニングを行う。図１３に示すように、溝部８１５を含む基板８１に、レジスト層８８２を形成する。レジスト層８８２の形成範囲は、絶縁層８１６の形成範囲と同一である。レジスト層８８２は、レジストをたとえばスプレー塗布することにより形成される。本実施形態においては、前記レジストはポジ型レジストである。
次いで、図１４に示すように、レジスト層８８２に対して露光・現像を行う。レジスト層８８２はポジ型レジストからなるため、露光されたレジスト層８８２の部分が現像に用いられる現像液によって除去される。該工程により、複数の溝部８１５を含む基板８１へのパターニングが完了する。
図１５は、レジスト層８８２に対して露光時の基板８１の状態を平面図として示したものである。図１５において、フォトリソグラフィによって基板８１に形成された露光領域８８２ａを斜線部で示す。ここで、露光領域８８２ａとは、露光されたレジスト層８８２の範囲を示したものである。また、図１５において、想像線（二点鎖線）によって囲まれた区画は、半導体装置Ａ１０の基板１に相当する部分を示している。
図１５に示すように、一対の傾斜面８１５ｂには、第１方向Ｘに平行である露光領域８８２ａが形成される。また、底面８１５ａには、第２方向Ｙに平行である部分を有し、かつ該部分が底面８１５ａと傾斜面８１５ｂとの交線に接した露光領域８８２ａが形成される。底面８１５ａに形成された露光領域８８２ａは、一対の傾斜面８１５ｂに形成された露光領域８８２ａにつながっている。なお、形成された露光領域８８２ａを現像することで、露光領域８８２ａからシード層８２２が露出する。
図１５に示すように、フォトリソグラフィによって一方の傾斜面８１５ｂ（図１５の左側に位置する傾斜面８１５ｂ）に形成された露光領域８８２ａと、第２方向Ｙに平行な軸Ｎに関して線対称である他方の傾斜面８１５ｂ（図１５の右側に位置する傾斜面８１５ｂ）における領域を、線対称領域８８２ｂと定義する。線対称領域８８２ｂを想像線（二点鎖線）で示す。本実施形態においては、他方の傾斜面８１５ｂの線対称領域８８２ｂには、露光領域８８２ａが形成されない。
次いで、図１６に示すように、複数の溝部８１５を含む基板８１にめっき層８２３を形成する。めっき層８２３は、シード層８２２が露出した部分、すなわち露光領域８８２ａに形成される。めっき層８２３は、電解めっきにより形成される。本実施形態においては、めっき層８２３はＣｕからなり、その厚さは２〜１０μｍである。
次いで、図１７に示すように、複数の溝部８１５を含む基板８１に形成されたレジスト層８８２を全て除去する。
次いで、図１８に示すように、めっき層８２３に覆われていないシード層８２２をエッチングにより全て除去する。シード層８２２は、たとえばウェットエッチングにより除去される。シード層８２２に加えて、シード層８２２に覆われたバリア層８２１も除去される。バリア層８２１およびシード層８２２が除去された部分から絶縁層８１６が露出する。このとき、めっき層８２３についても、バリア層８２１およびシード層８２２の層厚に相当する厚さの分だけエッチングにより除去される。該工程により、複数の溝部８１５を含む基板８１に導電層８２が形成される。
次いで、図１９に示すように、底面８１５ａに形成された導電層８２に半導体素子８３１を複数搭載する。半導体素子８３１が、半導体装置Ａ１０の半導体素子３１に相当する。本実施形態においては、複数の半導体素子８３１は、いずれもホール素子である。半導体素子８３１の搭載にあたっては、図２３に示す半導体素子８３１の下面に配置された素子端子（図示略）を覆って形成された複数のはんだバンプ（図示略）に、フラックス（図示略）を塗布する。そして、リフローを併用したＦＣＢにより、半導体素子８３１が底面８１５ａに形成された導電層８２に固着されることで搭載を行う。複数の半導体素子８３１は、溝部８１５に収容されるように、第２方向Ｙにおいて互いに離間した状態で搭載される。このとき、前記複数のはんだバンプは、溶融・固化を経て導電性を有する接合層８３２となる。接合層８３２が、半導体装置Ａ１０の接合層３２に相当する。
次いで、図２０に示すように、複数の溝部８１５を含む基板８１に封止樹脂８４を形成する。封止樹脂８４が、半導体装置Ａ１０の封止樹脂４に相当する。複数の溝部８１５は、封止樹脂８４により充填される。封止樹脂８４は、絶縁層８１６の一部と、底面８１５ａおよび一対の傾斜面８１５ｂに形成された導電層８２と、複数の半導体素子８３１とを覆う。本実施形態においては、封止樹脂８４は、たとえば電気絶縁性を有する黒色のエポキシ樹脂からなる。封止樹脂８４の形成にあたっては、主面８１１および主面８１１に形成された導電層８２が、ともに露出されるようにする。
次いで、図２１に示すように、主面８１１に形成された導電層８２にバンプ層８２４を形成する。バンプ層８２４は、たとえばＮｉ、ＰｄおよびＡｕを無電解めっきによってそれぞれ析出させて積層することで形成される。バンプ層８２４は、基板８１の厚さ方向Ｚのうち、主面８１１が向く方向に膨出するように形成される。
次いで、図２２に示すように、基板８１を第１方向Ｘおよび第２方向Ｙに配置された切断線ＣＬに沿って切断（ダイシング）することで、半導体素子８３１ごとの個片に分割する。切断にあたっては、たとえばプラズマダイシングにより行う。前記個片が半導体装置Ａ１０となる。以上の工程を経ることにより、半導体装置Ａ１０が製造される。
次に、半導体装置Ａ１０の作用効果について説明する。
本実施形態によれば、図２に示すように、一方の傾斜面１５２（図２の左側に位置する傾斜面１５２）における第１導電経路２１が形成された領域と、第２方向Ｙに平行な軸Ｎに関して線対称である他方の傾斜面１５２（図２の右側に位置する傾斜面１５２）における領域に第１導電経路２１が形成されていない。このような構成をとることで、半導体装置Ａ１０の製造過程（導電層８２を形成するためのパターニング）において、仮に一対の傾斜面８１５ｂに形成されたシード層８２２がそれぞれ光を反射し、該反射光によって底面８１５ａに先述した二次露光領域が形成されても、平面視において前記二次露光領域が重複する部分が形成されない。よって、該部分を起因とした意図しない導電層８２の形成が防止される。したがって、半導体装置Ａ１０の不具合発生の懸念が払拭され、半導体装置Ａ１０の信頼性の向上を図ることが可能となる。
図２３は、図１５に示す基板８１の状態に対して、仮に二次露光領域８８２ｃが形成された場合の基板８１の状態を示した平面図である。図２３において、想像線（二点鎖線）によって囲まれた区画は、半導体装置Ａ１０の基板１に相当する部分を示している。また、図２３において、仮に形成された二次露光領域８８２ｃを斜線部で示す。図２４は、図２３のＸＸＩＶ−ＸＸＩＶ線に沿う部分拡大断面図である。図２４において、フォトリソグラフィの露光において基板８１に入射する光の経路を想像線（二点鎖線）で示す。
図２３および図２４に示すように、露光による光が仮に一対の傾斜面８１５ｂに形成されたレジスト層８８２を透過して、その下に形成されたシード層８２２に反射した場合、該反射光により底面８１５ａに二次露光領域８８２ｃが形成される。ただし、平面視において二次露光領域８８２ｃが重複する部分が形成されないことから、意図しない導電層８２の形成が防止されることがいえる。万一、半導体装置Ａ１０の製造に用いられるレジストの感光性によっては、二次露光領域８８２ｃが形成された範囲全体に、意図しない導電層８２が形成されることが想定される。このような場合が仮に生じても、図２に示すように、複数のパッド２３はいずれも第２方向Ｙにおいて第１導電経路２１と互いに異なる位置に、かつ第１導電経路２１と重複する部分が生じないように形成されていることから、意図しない導電層８２が形成されても半導体装置Ａ１０の不具合発生を回避することができる。
図２３に示すように、半導体装置Ａ１０の製造過程において、一対の傾斜面８１５ｂに第１方向Ｘに平行である露光領域８８２ａ（半導体装置Ａ１０の複数の第１導電経路２１が形成される領域）が形成される。このような構成をとることで、底面８１５ａに形成される二次露光領域８８２ｃの第２方向Ｙにおける分布範囲を最小とすることができる。このことは、二次露光領域８８２ｃを起因とした意図しない導電層８２が仮に形成されても、半導体装置Ａ１０の不具合発生を確実に回避する上で好ましい。
図２３に示すように、半導体装置Ａ１０の製造過程において、底面８１５ａに第２方向Ｙに平行である部分を有し、かつ前記部分は底面８１５ａと傾斜面８１５ｂとの交線に接した露光領域８８２ａ（半導体装置Ａ１０の複数の第２導電経路２２が形成される領域）が形成される。このような構成をとることで、底面８１５ａに形成される露光領域８８２ａと二次露光領域８８２ｃとの平面視におけるマージン（余裕代）をより大きく確保することができる。このことは、二次露光領域８８２ｃを起因とした意図しない導電層８２が仮に形成されても、半導体装置Ａ１０の不具合発生を確実に回避する上で好ましい。
〔第２実施形態〕
図２５〜図２８に基づき、本発明の第２実施形態にかかる半導体装置Ａ２０について説明する。なお、これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略することとする。
図２５は、半導体装置Ａ２０を示す要部斜視図である。図２６は、半導体装置Ａ２０を示す要部平面図である。図２７は、図２６のＸＸＶＩＩ−ＸＸＶＩＩ線（一点鎖線）に沿う断面図である。図２８は、図２６のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図である。図２５および図２６は、理解の便宜上、絶縁層１６、半導体素子３１、接合層３２および封止樹脂４を省略し、これらのうち半導体素子３１を想像線（二点鎖線）で示している。また、図２５は、導電層２０の厚さを無視している。本実施形態においては、半導体装置Ａ２０は平面視矩形状である。
本実施形態の半導体装置Ａ２０は、基板１および封止樹脂４の構成が、先述した半導体装置Ａ１０と異なる。図２５および図２６に示すように、本実施形態においては、一対の第２側面１４には開口領域１５３がそれぞれ形成されていない。また、本実施形態においては、凹部１５は、底面１５１、一対の第１傾斜面１５２ａおよび一対の第２傾斜面１５２ｂを有する。
図２５および図２６に示すように、凹部１５は主面１１から窪んで形成されている。凹部１５は、基板１の厚さ方向Ｚにおいて基板１を貫通していない。本実施形態においては、凹部１５は平面視矩形状である。底面１５１は半導体装置Ａ１０と同一につき、その説明は省略する。また、凹部１５は、半導体装置Ａ１０と同じく主面１１から異方性エッチングによって形成される。なお、本実施形態においては、主面１１は半導体装置Ａ１０と同じく（１００）面である。
図２５および図２６に示すように、一対の第１傾斜面１５２ａは、第１方向Ｘに離間した面である。一対の第１傾斜面１５２ａの下端はそれぞれ、第１方向Ｘにおける底面１５１の両端につながっている。また、一対の第１傾斜面１５２ａの上端はそれぞれ、主面１１につながっている。本実施形態においては、主面１１を（１００）面としているため、一対の第１傾斜面１５２ａは（１１１）面からなる。したがって、一対の第１傾斜面１５２ａの底面１５１に対する傾斜角は、ともに５４．７４°で同一である。なお、本実施形態においては、一対の第１傾斜面１５２ａに複数の第１導電経路２１が形成されている。
図２５および図２６に示すように、一対の第２傾斜面１５２ｂは、第２方向Ｙに離間した面である。一対の第２傾斜面１５２ｂの下端はそれぞれ、第２方向Ｙにおける底面１５１の両端につながっている。また、一対の第２傾斜面１５２ｂの上端はそれぞれ、主面１１につながっている。本実施形態においては、主面１１を（１００）面としているため、一対の第２傾斜面１５２ｂは（１１１）面からなる。したがって、一対の第２傾斜面１５２ｂの傾斜角は、ともに第１傾斜面１５２ａの傾斜角と同一である。なお、本実施形態においては、一対の第２傾斜面１５２ｂに導電層２０が形成されていない。
図２５および図２６に示すように、一対の第１傾斜面１５２ａおよび一対の第２傾斜面１５２ｂは、基板１の厚さ方向Ｚにおいて相互につながっている。したがって、凹部１５は、上底の面積が下底（底面１５１）の面積よりも大である角錘台を形成している。以上の構成をとることで、平面視において主面１１は凹部１５を囲む枠状となっている。
図２５〜図２８に示すように、封止樹脂４は凹部１５内に充填され、底面１５１、一対の第１傾斜面１５２ａおよび一対の第２傾斜面１５２ｂと、複数の第１導電経路２１と、複数の第２導電経路２２と、複数のパッド２３と、半導体素子３１とを覆っている。なお、主面１１および複数の端子２４は、封止樹脂４に覆われずに露出している。本実施形態においては、封止樹脂４は樹脂主面４１を有する。樹脂主面４１は主面１１と同方向を向く面である。樹脂主面４１は、半導体装置Ａ２０において露出した面であり、かつ平たんである。
本実施形態においても、半導体装置Ａ２０の製造過程において、意図しない導電層８２の形成に起因した半導体装置Ａ２０の不具合発生の懸念が払拭されるため、半導体装置Ａ２０の信頼性の向上を図ることが可能となる。
本発明は、先述した実施の形態に限定されるものではない。本発明の各部の具体的な構成は、種々に設計変更自在である。
Ａ１０，Ａ２０：半導体装置
１：基板
１１：主面
１２：裏面
１３：第１側面
１４：第２側面
１５：凹部
１５１：底面
１５２：傾斜面
１５２ａ：第１傾斜面
１５２ｂ：第２傾斜面
１５３：開口領域
１６：絶縁層
２０：導電層
２０１：バリア層
２０２：シード層
２０３：めっき層
２０４：バンプ層
２１：第１導電経路
２２：第２導電経路
２３：パッド
２４：端子
２８：線対称領域
３１：半導体素子
３２：接合層
４：封止樹脂
４１：樹脂主面
４４：樹脂側面
８１：基板
８１１：主面
８１２：裏面
８１５：溝部
８１５ａ：底面
８１５ｂ：傾斜面
８１６：絶縁層
８２：導電層
８２１：バリア層
８２２：シード層
８２３：めっき層
８２４：バンプ層
８３１：半導体素子
８３２：接合層
８４：封止樹脂
８８１：マスク層
８８２：レジスト層
８８２ａ：露光領域
８８２ｂ：線対称領域
８８２ｃ：二次露光領域
Ｘ：第１方向
Ｙ：第２方向
Ｚ：厚さ方向
Ｎ：軸
ＣＬ：切断線

Claims (42)

  1. 半導体素子と、
    主面を有し、かつ前記半導体素子を搭載する、半導体材料からなる基板と、
    前記基板に形成された導電層と、
    前記半導体素子を覆う封止樹脂と、を備える半導体装置であって、
    前記基板には、底面と、前記基板の厚さ方向に対して直角である第１方向に離間した一対の傾斜面と、を有し、かつ前記主面から窪む凹部が形成され、
    前記一対の傾斜面はそれぞれ、前記主面および前記底面につながり、
    前記導電層は、前記一対の傾斜面に形成された複数の第１導電経路と、前記底面に形成された複数の第２導電経路と、を含み、
    前記複数の第１導電経路および前記複数の第２導電経路は互いに導通し、
    一方の前記傾斜面における前記第１導電経路が形成された領域と、前記基板の厚さ方向および前記第１方向のいずれに対して直角である第２方向に平行な軸に関して線対称である他方の前記傾斜面における領域に、前記第１導電経路が形成されていないことを特徴とする、半導体装置。
  2. 前記複数の第１導電経路は、いずれも前記第１方向に平行となるように形成されている、請求項１に記載の半導体装置。
  3. 前記複数の第２導電経路は、いずれも前記第２方向に平行となる部分が形成されている、請求項２に記載の半導体装置。
  4. 前記複数の第２導電経路は、いずれも前記底面と前記傾斜面との交線に接して形成されている、請求項３に記載の半導体装置。
  5. 前記導電層は、前記底面に形成された複数のパッドをさらに含み、前記パッドは前記第２導電経路と導通し、前記複数のパッドに前記半導体素子が搭載されている、請求項１ないし４のいずれかに記載の半導体装置。
  6. 前記導電層は、前記主面に形成された複数の端子をさらに含み、前記端子は前記第１導電経路と導通している、請求項１ないし５のいずれかに記載の半導体装置。
  7. 前記導電層は、互いに積層されたシード層およびめっき層を有し、前記シード層は、前記基板と前記めっき層との間に介在している、請求項１ないし６のいずれかに記載の半導体装置。
  8. 前記めっき層の厚さは、前記シード層の厚さよりも厚い、請求項７に記載の半導体装置。
  9. 前記シード層および前記めっき層は、いずれもＣｕからなる、請求項８に記載の半導体装置。
  10. 前記一対の傾斜面の前記底面に対する傾斜角は、ともに同一である、請求項１ないし９のいずれかに記載の半導体装置。
  11. 前記底面は、前記基板の厚さ方向に対して直交している、請求項１ないし１０のいずれかに記載の半導体装置。
  12. 前記基板は、前記第１方向に離間した一対の第１側面と、前記第２方向に離間した一対の第２側面と、を有し、前記一対の第１側面および前記一対の第２側面は、いずれも前記主面に対して直交している、請求項１ないし１１のいずれかに記載の半導体装置。
  13. 前記凹部は、前記一対の第２側面においてそれぞれ開口した一対の開口領域を有する、請求項１２に記載の半導体装置。
  14. 前記凹部の断面形状は、前記第２方向において一様である、請求項１３に記載の半導体装置。
  15. 前記半導体材料は、単結晶材料である、請求項１ないし１４のいずれかに記載の半導体装置。
  16. 前記半導体材料は、Ｓｉである、請求項１５に記載の半導体装置。
  17. 前記主面は、（１００）面である、請求項１６に記載の半導体装置。
  18. 前記主面、前記底面および前記一対の傾斜面に形成された絶縁層をさらに備え、前記導電層は前記絶縁層に接している、請求項１ないし１７のいずれかに記載の半導体装置。
  19. 前記絶縁層は、ＳｉＯ2からなる、請求項１８に記載の半導体装置。
  20. 前記導電層は、バリア層をさらに有し、前記バリア層は前記絶縁層に接している、請求項１８または１９に記載の半導体装置。
  21. 前記バリア層は、Ｔｉからなる、請求項２０に記載の半導体装置。
  22. 前記半導体素子は、ホール素子である、請求項１ないし２１のいずれかに記載の半導体装置。
  23. 主面を有した半導体材料からなる基板に、底面と、前記基板の厚さ方向に直角である第１方向に離間した一対の傾斜面とを有し、かつ前記基板の厚さ方向および前記第１方向のいずれに対して直角である第２方向に延出した溝部を、前記主面が窪むように前記基板に複数形成する工程と、
    複数の前記溝部を含む前記基板に導電層を形成する工程と、
    前記溝部に収容されるように、複数の半導体素子を互いに離間した状態で前記底面に搭載する工程と、
    前記複数の半導体素子を覆う封止樹脂を形成する工程と、
    前記基板を、前記第１方向および前記第２方向に沿ってそれぞれ切断することで、前記半導体素子ごとの個片に分割する工程と、を備える半導体装置の製造方法であって、
    前記導電層を形成する工程では、複数の前記溝部を含む前記基板に、フォトリソグラフィによって前記導電層を形成するためのパターニングを行う工程を含み、かつ前記フォトリソグラフィによって一方の前記傾斜面に形成された露光領域と、前記第２方向に平行な軸に関して線対称である他方の前記傾斜面の領域には、露光領域が形成されないことを特徴とする、半導体装置の製造方法。
  24. 前記パターニングを行う工程では、前記一対の傾斜面には、前記第１方向に平行である露光領域が形成される、請求項２３に記載の半導体装置の製造方法。
  25. 前記パターニングを行う工程では、前記底面には、前記第２方向に平行である部分を有した露光領域が形成され、該露光領域は、前記一対の傾斜面に形成された露光領域につながっている、請求項２４に記載の半導体装置の製造方法。
  26. 前記部分は、前記底面と前記傾斜面との交線に接している、請求項２５に記載の半導体装置の製造方法。
  27. 前記導電層を形成する工程では、前記パターニングを行う工程の前に、複数の前記溝部を含む前記基板にシード層を形成する工程を含む、請求項２３ないし２６のいずれかに記載の半導体装置の製造方法。
  28. 前記シード層を形成する工程では、スパッタリング法により前記シード層が形成される、請求項２７に記載の半導体装置の製造方法。
  29. 前記パターニングを行う工程において前記基板に形成されるレジスト層は、露光された部分が現像液によって除去される、請求項２７または２８に記載の半導体装置の製造方法。
  30. 前記導電層を形成する工程では、前記パターニングを行う工程の後に、前記シード層が露出した部分にめっき層を形成する工程を含む、請求項２９に記載の半導体装置の製造方法。
  31. 前記めっき層を形成する工程では、電解めっきにより前記めっき層が形成される、請求項３０に記載の半導体装置の製造方法。
  32. 前記導電層を形成する工程では、前記めっき層を形成する工程の後に、前記めっき層に覆われていない前記シード層を除去する工程を含む、請求項３０または３１に記載の半導体装置の製造方法。
  33. 前記シード層を除去する工程では、複数の前記溝部を含む前記基板に形成された前記レジスト層を除去した後に、エッチングにより前記シード層が除去される、請求項３２に記載の半導体装置の製造方法。
  34. 前記導電層を形成する工程の前に、複数の前記溝部を含む前記基板に絶縁層を形成する工程をさらに備える、請求項２７ないし３３のいずれかに記載の半導体装置の製造方法。
  35. 前記絶縁層を形成する工程では、熱酸化法により前記絶縁層が形成される、請求項３４に記載の半導体装置の製造方法。
  36. 前記導電層を形成する工程では、前記シード層を形成する工程の前に、前記絶縁層に接するバリア層を形成する工程を含む、請求項３４または３５に記載の半導体装置の製造方法。
  37. 前記バリア層を形成する工程では、スパッタリング法により前記バリア層が形成される、請求項３６に記載の半導体装置の製造方法。
  38. 前記半導体材料は、単結晶材料である、請求項２３ないし３７のいずれかに記載の半導体装置の製造方法。
  39. 前記半導体材料は、Ｓｉである、請求項３８に記載の半導体装置の製造方法。
  40. 前記主面は、（１００）面である、請求項３９に記載の半導体装置の製造方法。
  41. 前記基板に前記溝部を複数形成する工程では、異方性エッチングにより複数の前記溝部が形成される、請求項４０に記載の半導体装置の製造方法。
  42. 前記複数の半導体素子は、いずれもホール素子である、請求項２３ないし４１のいずれかに記載の半導体装置の製造方法。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10141500B2 (en) * 2016-07-05 2018-11-27 Rohm Co., Ltd. Magnetoelectric converting element and module utilizing the same
US10128434B2 (en) * 2016-12-09 2018-11-13 Rohm Co., Ltd. Hall element module
US10347806B2 (en) * 2017-04-12 2019-07-09 Luminus, Inc. Packaged UV-LED device with anodic bonded silica lens and no UV-degradable adhesive
CN109979884A (zh) * 2017-12-28 2019-07-05 黄斐琪 功率晶片覆晶封装结构及其封装方法
WO2019163987A1 (ja) * 2018-02-26 2019-08-29 京セラ株式会社 電子部品搭載用パッケージ、電子装置および電子モジュール
EP3944304A1 (en) * 2020-07-20 2022-01-26 Nexperia B.V. A semiconductor device and a method of manufacture

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002033410A (ja) * 2000-05-11 2002-01-31 Mitsutoyo Corp 機能デバイスユニット及びその製造方法
US20060171081A1 (en) * 2005-01-21 2006-08-03 Marcus Brcuer Magnetic sensor with tilted magnetoresistive structures
JP2008053718A (ja) * 2006-08-24 2008-03-06 Lg Innotek Co Ltd 発光装置及びその製造方法、ライトユニット
JP2014209091A (ja) * 2013-03-25 2014-11-06 ローム株式会社 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10122705B4 (de) * 2000-05-11 2012-07-26 Mitutoyo Corp. Einrichtung mit funktionalem Bauelement und Verfahren zu seiner Herstellung
JP4572312B2 (ja) * 2004-02-23 2010-11-04 スタンレー電気株式会社 Ｌｅｄ及びその製造方法
EP2485284B1 (en) * 2009-10-01 2017-04-12 Nichia Corporation Light emitting device
JP5406800B2 (ja) * 2010-07-30 2014-02-05 日東電工株式会社 配線回路基板およびその製造方法
US9627361B2 (en) * 2010-10-07 2017-04-18 Cree, Inc. Multiple configuration light emitting devices and methods
JP2012142410A (ja) * 2010-12-28 2012-07-26 Rohm Co Ltd 発光素子ユニットおよびその製造方法、発光素子パッケージならびに照明装置
US9583681B2 (en) * 2011-02-07 2017-02-28 Cree, Inc. Light emitter device packages, modules and methods
KR20130042937A (ko) * 2011-10-19 2013-04-29 에스케이하이닉스 주식회사 반도체 패키지 기판 및 이를 이용한 반도체 패키지
CN103137825B (zh) * 2011-11-30 2016-06-01 光宝电子(广州)有限公司 发光二极管基板结构、发光二极管单元及其光源模块
US9316663B2 (en) * 2012-10-17 2016-04-19 Infineon Technologies Ag Intelligent field shaping for magnetic speed sensors

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002033410A (ja) * 2000-05-11 2002-01-31 Mitsutoyo Corp 機能デバイスユニット及びその製造方法
US20060171081A1 (en) * 2005-01-21 2006-08-03 Marcus Brcuer Magnetic sensor with tilted magnetoresistive structures
JP2008053718A (ja) * 2006-08-24 2008-03-06 Lg Innotek Co Ltd 発光装置及びその製造方法、ライトユニット
JP2014209091A (ja) * 2013-03-25 2014-11-06 ローム株式会社 半導体装置

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