以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するMISFET(Metal Insulator Semiconductor Field Effect Transistor)をMISと略し、nチャネル型のMISFETをnMISと略す。また、以下の実施の形態において、ウエハと言うときは、SOI(Silicon On Insulator)ウエハを主とするが、その形は円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
(実施の形態1)
本実施の形態1によるSOI基板に形成された高耐圧半導体素子の構造を図1および図2に示す。図1はSOI基板に形成された高耐圧半導体素子を示す要部断面図、図2は素子分離を拡大して示す要部断面図である。ここでは、高耐圧半導体素子として、nチャネル型のMISFET(以下、高耐圧nMISという)を例示する。
図1に示すように、高耐圧nMISは、SOI基板に形成されている。SOI基板は、支持基板1と、支持基板1の主面に形成されたBOX(Buried Oxide)層(埋め込み絶縁膜、絶縁体)2と、BOX層2の上面に形成された活性層(半導体層)3とから構成されている。支持基板1は単結晶シリコンからなり、その厚さは、例えば760μm程度である。また、BOX層2は酸化シリコンからなり、その厚さは、例えば1.5μm程度である。また、活性層3は、例えばエピタキシャル法により形成されたp型の単結晶シリコンからなり、その厚さは、例えば5μm程度である。
活性層3の上面には、平面視において所定の領域(素子領域)を囲むLOCOS絶縁膜6が形成されている。このLOCOS絶縁膜6の幅は、例えば1.2μm以上であり、最も厚い箇所の厚さは、例えば0.6μm程度である。さらに、LOCOS絶縁膜6の一部およびその下の活性層3に連続して、BOX層2に到達するディープトレンチ(溝、分離溝、U溝、トレンチ)4が形成されている。ディープトレンチ4の内部には、例えば酸化シリコンからなる絶縁膜5が埋め込まれている。LOCOS絶縁膜6とディープトレンチ4の内部に埋め込まれた絶縁膜5の一部とは繋がっており、素子分離として一体構造を成している。
従って、BOX層2と、BOX層2に繋がるディープトレンチ4の内部に埋め込まれた絶縁膜5と、ディープトレンチ4の内部に埋め込まれた絶縁膜5の一部に繋がり、活性層3の上面に形成されたLOCOS絶縁膜6とによって囲まれた島状の活性層3が、高耐圧nMISが形成される素子領域となる。すなわち、本実施の形態1による素子分離では、SOI分離とトレンチ分離とLOCOS分離とが組み合わされた誘電体分離方式を採用している。
ディープトレンチ4の形状およびトレンチ幅は、部位によって異なる。例えば、LOCOS絶縁膜6の一部に形成されたディープトレンチ4の上部は、ほぼ真っ直ぐに加工されているが、そのトレンチ幅は、他の部位のトレンチ幅よりも狭く形成されている。また、ディープトレンチ4の上部に連続して、その下の活性層3に形成されたディープトレンチ4の中部のトレンチ幅は、ディープトレンチ4の上部のトレンチ幅よりも、例えば0.1μm程度広く形成されている。また、ディープトレンチ4の下部は、裾広がりの形状をしており、BOX層2に接する部分のトレンチ幅は、ディープトレンチ4の上部のトレンチ幅の2倍程度となる。これは、ディープトレンチ4の形成に異方性ドライエッチングを用いているため、エッチンングイオンがBOX層2で跳ね返り散乱することにより、活性層3をエッチングしたためと考えられる。
例えば、図2に示すように、ディープトレンチ4の上部(LOCOS絶縁膜6の一部に形成された部分)のトレンチ幅(第1の幅L1)は、例えば0.7〜0.8μm程度、ディープトレンチ4の中部(ディープトレンチ4の上部と裾引き形状部分との間に形成された部分)のトレンチ幅(第2の幅L2)は、例えば0.8〜0.9μm程度、ディープトレンチ4の下部(BOX層2に接する部分およびその近傍の裾引き形状部分)のBOX層2に接する部分のトレンチ幅(第3の幅L3)は、例えば1.6〜1.8μm程度である。
また、ディープトレンチ4の内部には、例えば酸化シリコンからなる絶縁膜5が埋め込まれているが、ディープトレンチ4の内部は絶縁膜5が完全に充填されず、中空(す、シーム、エアギャップ、空隙)7が形成されている。ディープトレンチ4の下部および中部では、0.3μm程度の幅の中空7が形成されている部分もある。しかし、ディープトレンチ4の上部に形成された中空7の幅は、ディープトレンチ4の下部および中部に形成された中空7の幅よりも狭くなっており、中空7の先端はLOCOS絶縁膜6の上面近傍に位置している。すなわち、絶縁膜5によってディープトレンチ4の上面は閉じられており、絶縁膜5の上面には中空7は現れていない。
本発明者らが検討したところ、ディープトレンチ4のトレンチ幅が1.2μmよりも狭くなると、LOCOS絶縁膜6の上面近傍に中空7の先端が位置し、中空7がLOCOS絶縁膜6の上面よりも上に堆積された絶縁膜5に形成され難いという結果が得られた。本実施の形態1では、ディープトレンチ4の上部のトレンチ幅を、例えば0.7〜0.8μm程度、中部7のトレンチ幅を、例えば0.8〜0.9μm程度としていることから、LOCOS絶縁膜6の上面近傍に中空7の先端が位置し、ディープトレンチ4の上面を絶縁膜5によって閉じることができるので、絶縁膜5の上面には中空7は現れていない。
一方で、ディープトレンチ4のトレンチ幅が0.7μmよりも狭くなると、互いに隣接する素子領域間の耐圧の低下が懸念される。しかし、トレンチ幅が、例えば0.7〜0.8μm程度のディープトレンチ4の上部には1.2μm以上の幅の広いLOCOS絶縁膜6が形成されているので、このLOCOS絶縁膜6によって上記耐圧の低下を防ぐことができる。
なお、活性層3の素子領域の主面の一部には、ディープトレンチ4の絶縁膜5と繋がらないLOCOS絶縁膜6aも形成されている。このLOCOS絶縁膜6aは、例えば素子領域に形成されるウェル(後述のp型ウェル8)の給電領域を規定するため(囲むため)に設けられている。
活性層3の素子領域には、リン(P)またはヒ素(As)などのn型不純物が導入されており、その不純物濃度は、例えば1×1015cm−3程度である。さらに、活性層3の素子領域には、ボロン(B)などのp型不純物が導入されて、p型ウェル8が形成されている。p型ウェル8は高耐圧nMISのチャネル領域になる部分でもある。
高耐圧nMISは、活性層3の素子分離(SOI分離とトレンチ分離とLOCOS分離)に囲まれた素子領域のp型ウェル8内に形成されている。活性層3(p型ウェル8)の上面には、例えば酸化シリコンからなるゲート絶縁膜9が形成されており、さらにその上には、例えば多結晶シリコンからなるゲート電極10が形成されている。
ゲート電極10の両側の活性層3(p型ウェル8)には、低濃度のn型不純物が導入されて、一対のn型半導体領域11がゲート電極10に対して自己整合的に形成されている。また、ゲート電極10の側壁にはサイドウォール12が形成され、サイドウォール12の両側の活性層3(p型ウェル8)には、高濃度のn型不純物が導入されて、一対のn型半導体領域13がサイドウォール12に対して自己整合的に形成されている。一方のn型半導体領域11,13は、高耐圧nMISのソース領域を構成し、他方のn型半導体領域11,13は、高耐圧nMISのドレイン領域を構成する。従って、高耐圧nMISは、LDD(Lightly Doped Drain)構造のソース領域およびドレイン領域を有している。
LOCOS絶縁膜6,6bで囲まれたp型ウェル8の給電領域には、高濃度のp型不純物が導入されて、p型半導体領域14が形成されている。
さらに、高耐圧nMIS上を覆うように、活性層3の上面上には、前述したディープトレンチ4の内部に埋め込まれた絶縁膜5と同じ絶縁膜5が形成されている。すなわち、絶縁膜5は、ディープトレンチ4の内部の埋め込みとしての機能と層間絶縁膜としての機能とを兼ねている。
絶縁膜5には、高耐圧nMISのゲート電極10、高耐圧nMISのn型半導体領域13、およびp型ウェル8の給電領域に形成されたp型半導体領域14にそれぞれ達するコンタクトホール16が形成されている。
コンタクトホール16の内部には導電性物質、例えばタングステン(W)などの金属からなるプラグ17が埋め込まれている。絶縁膜5上には、例えばアルミニウム(Al)を主導体とする複数の配線18が形成されており、これら配線18は、それぞれプラグ17を介して高耐圧nMISのゲート電極10、高耐圧nMISのn型半導体領域13、およびp型ウェル8の給電領域に形成されたp型半導体領域14に電気的に接続されている。
次に、本実施の形態1によるSOI基板に形成された高耐圧半導体素子の製造方法の一例を図3〜図11を用いて工程順に説明する。図3〜図11はSOI基板に形成される高耐圧nMISを示す要部断面図である。
まず、図3に示すように、SOI基板を用意する。この段階のSOI基板は、ウエハと称する平面略円形状の部材からなり、支持基板1と、支持基板1の主面に形成されたBOX層2と、BOX層2の上面に形成された活性層3とから構成されている。支持基板1は単結晶シリコンからなり、その厚さは、例えば760μm程度、その抵抗率は、例えば3〜6mΩcn程度である。また、BOX層2は酸化シリコンからなり、その厚さは、例えば1.5μm程度である。また、活性層3は、例えばエピタキシャル法により形成されたp型の単結晶シリコンからなり、その厚さは、例えば5μm程度、その抵抗率は、例えば18〜23Ωcm程度である。
次に、図4に示すように、活性層3の上面の所定の領域に、活性層3を選択的に熱酸化させるLOCOS法により、酸化シリコンからなるLOCOS絶縁膜6,6aを形成する。LOCOS絶縁膜6の幅は、例えば1.2μm以上であり、最も厚い箇所の厚さは、例えば0.6μm程度である。
次に、図5に示すように、例えばボロン(B)などのp型不純物を活性層3に選択的に導入することにより、p型ウェル8を形成する。続いて、SOI基板に対して洗浄処理を施した後、活性層3(p型ウェル8)の上面に、例えば酸化シリコンからなるゲート絶縁膜9を形成する。続いて、ゲート絶縁膜9上に、例えば多結晶シリコンからなる導体膜を形成した後、レジストパターンをマスクとしたドライエッチングによりこの導体膜を加工して、ゲート電極10を形成する。
次に、例えばリン(P)またはヒ素(As)などのn型不純物をゲート電極10の両側の活性層3(p型ウェル8)にイオン注入して、一対のn型半導体領域11をゲート電極10に対して自己整合的に形成する。続いて、活性層3の上面上に絶縁膜を堆積し、この絶縁膜をRIE(Reactive Ion Etching)法により加工して、ゲート電極10の側壁にサイドウォール12を形成する。その後、リン(P)またはヒ素(As)などのn型不純物をサイドウォール12の両側の活性層3(p型ウェル8)にイオン注入して、一対のn型半導体領域13をサイドウォール12に対して自己整合的に形成する。これにより、ゲート電極10の一方片側の活性層3(p型ウェル8)にn型半導体領域11,13からなるLDD構造のソース領域が形成され、およびゲート電極10の他方片側の活性層3(p型ウェル8)にn型半導体領域11,13からなるLDD構造のドレイン領域が形成される。
次に、例えばボロン(B)などのp型不純物を活性層3のp型ウェル8の給電領域にイオン注入して、p型半導体領域14を形成する。
次に、図6に示すように、活性層3の上面上に絶縁膜(ハードマスク)15を堆積する。絶縁膜15は、例えばTEOSとオゾン(O3)とをソースガスに用いたプラズマCVD法により形成されたTEOS膜である。
次に、図7に示すように、ディープトレンチ4を形成する領域以外を覆うレジストパターン19を形成する。続いて、レジストパターン19をマスクとした異方性ドライエッチングにより絶縁膜15を加工して、ディープトレンチ4が形成される領域の絶縁膜15を除去する。このドライエッチングには、例えばフロロカーボン系ガス(例えばCF4ガス)を用いる。
次に、図8に示すように、レジストパターン19を除去した後、絶縁膜15をマスクとした異方性ドライエッチングにより、LOCOS絶縁膜6および活性層3にBOX層2に到達するディープトレンチ4を形成する。ここでのディープトレンチ4のトレンチ幅は、例えば0.7〜0.8μm程度である。LOCOS絶縁膜6のドライエッチングには、例えばフロロカーボン系ガス(例えばCF4ガス)を用い、活性層3のドライエッチングには、例えばSF6ガスを用いる。これにより、レジストパターン19のマスク寸法とほぼ同じトレンチ幅を有するディープトレンチ4が形成される。
なお、活性層3にディープトレンチ4を形成する異方性ドライエッチングにおいては、エッチンングイオンがBOX層2で跳ね返り散乱することにより、活性層3がエッチングされるため、ディープトレンチ4の下部は裾広がりの形状を成している。
次に、図9に示すように、等方性ドライエッチングにより、活性層3に形成されたディープトレンチ4の側面をエッチングして、活性層3に形成されたディープトレンチ4のトレンチ幅を、例えば0.1μm程度広げる。ディープトレンチ4のトレンチ幅が0.7μmよりも狭くなると、互いに隣接する素子領域間(トレンチ分離)の耐圧が低下するため、等方性ドライエッチングにより、活性層3に形成されたディープトレンチ4のトレンチ幅を広げておく。
ディープトレンチ4の上部にはLOCOS絶縁膜6が形成されているが、LOCOS絶縁膜6と活性層3とは互いの構成材料が異なるので、上記等方性ドライエッチングにおいては、LOCOS絶縁膜6と活性層3との間で良好な選択性を保ったエッチング処理を行うことができて、容易に活性層3に形成されたディープトレンチ4のトレンチ幅を広げることができる。なお、ここでは、等方性ドライエッチングを採用したが、等方性のエッチングであればドライエッチングでもウエットエッチングでもよい。
前述の図8および図9を用いて説明した工程により、ディープトレンチ4が形成されるが、そのトレンチ幅は部位によって異なる。LOCOS絶縁膜6の一部に形成されたディープトレンチ4の上部のトレンチ幅(前述の図2の第1の幅L1)は、例えば0.7〜0.8μm程度、活性層3に形成されたディープトレンチ4の中部のトレンチ幅(前述の図2の第2の幅L2)は、例えば0.8〜0.9μm程度、ディープトレンチ4のBOX層2に接する部分のトレンチ幅(前述の図2の第3の幅L3)は、例えば1.6〜1.8μm程度である。ディープトレンチ4の上部のトレンチ幅は、例えば0.7〜0.8μm程度であるが、この部分には、例えば1.2μm以上の広い幅を有するLOCOS絶縁膜6が形成されているので、互いに隣接する素子領域間(トレンチ分離)の耐圧の低下は回避することができる。
次に、図10に示すように、絶縁膜15上に絶縁膜5を堆積する。絶縁膜5は、例えば熱CVD法により形成されるBPSG(Boron Phospho Silicate Glass)膜であり、堆積後、例えば780℃の温度でリフロー処理を行う。
この絶縁膜5はディープトレンチ4の内部にも堆積して、ディープトレンチ4の内部を埋め込む。ここで、絶縁膜5がディープトレンチ4の内部に完全に充填できずに、ディープトレンチ4の内部に中空7が形成される。しかし、ディープトレンチ4の上部のトレンチ幅が1.2μmよりも狭いことから、この部位における中空7の幅は狭くなり、中空7の先端はLOCOS絶縁膜6の上面近傍に位置する。従って、絶縁膜5によってディープトレンチ4の上面が閉じられるので、絶縁膜5の上面には中空7は現れない。また、絶縁膜5の上面のディープトレンチ4に対向する位置にも深い窪み(例えば前述の図23(b)に示すような深い窪み54)は形成されない。
次に、図11に示すように、絶縁膜5の上面を、例えばCMP法により研磨する。このとき、絶縁膜5の上面の窪みが浅いことから、絶縁膜5の上面を厚く研磨することなく絶縁膜5の上面の窪みを除去することができる。また、ディープトレンチ4の内部に形成される中空7の先端はLOCOS絶縁膜6の上面近傍に位置しているので、絶縁膜5の上面に中空7が現れることなく、絶縁膜5の上面を平坦に加工することができる。
次に、レジストパターンをマスクとしたドライエッチングにより、高耐圧nMISのゲート電極10、高耐圧nMISのn型半導体領域13、およびp型ウェル8の給電領域に形成されたp型半導体領域14にそれぞれ達するコンタクトホール16を絶縁膜5,15に形成する。続いて、コンタクトホール16の内部を埋め込んで、絶縁膜5上に導電性物質、例えばタングステン(W)などからなる金属膜を堆積した後、例えばCMP法によりこの金属膜を研磨して、コンタクトホール16の内部にのみ金属膜を残す。これにより、コンタクトホール16の内部にプラグ17を形成する。続いて、絶縁膜5上に、例えばアルミニウム(Al)を主導体とする金属膜を堆積した後、レジストパターンをマスクとしたドライエッチングによりこの金属膜を加工して、プラグ17の上面に接続する複数の配線18を形成する。以上の工程により、本実施の形態1による高耐圧nMISが略完成する。
なお、本実施の形態1では、互いに隣接する素子領域間の耐圧の低下が生じるとして、ディープトレンチ4のトレンチ幅は0.7μm以上必要としたが、使用する高耐圧nMISにより、耐圧の低下を防ぐことのできるトレンチ幅は異なるので、0.7μm以上に限定されるものではない。
また、本実施の形態1では、ディープトレンチ4の中部のトレンチ幅を、ディープトレンチ4の上部のトレンチ幅よりも等方性エッチングによって、例えば0.1μm程度広げたが、さらに広げても良い。これにより、互いに隣接する素子領域間の耐圧を向上することができる。
このように、本実施の形態1では、素子分離を、SOI分離とトレンチ分離とLOCOS分離とが組み合わされた構成とする。そして、トレンチ分離を構成するディープトレンチ4のトレンチ幅を、BOX層2に接する部分およびその近傍の裾引き形状部分の下部を除いて、1.2μmよりも狭くする。例えばディープトレンチ4の上部のトレンチ幅を0.7〜0.8μm程度、上部と下部との間の中部のトレンチ幅を0.8〜0.9μm程度とする。これにより、ディープトレンチ4の内部を絶縁膜5で埋め込んだ場合、絶縁膜5の上面のディープトレンチ4に対向する位置に深い窪みが形成されず、また、ディープトレンチ4の内部の中空7は形成されるが、その先端はLOCOS絶縁膜6の上面近傍に位置し、絶縁膜5によってディープトレンチ4の上面を閉じることができる。従って、絶縁膜5の上面に中空7が現れることなく、絶縁膜5の上面を窪みのない平坦に加工することができるができる。
一方で、ディープトレンチ4のトレンチ幅が0.7μmよりも狭くなると、互いに隣接する素子領域間の耐圧の低下が生じるが、トレンチ幅が、例えば0.7〜0.8μm程度のディープトレンチ4の上部には、例えば1.2μm以上の幅の広いLOCOS絶縁膜6が形成されているので、このLOCOS絶縁膜6によって上記耐圧の低下を防ぐことができる。
従って、絶縁膜5の上面に窪みが無くなり、中空7も現れないことから、例えばプラグ17を構成する金属膜または配線18を構成する金属膜を絶縁膜5上に堆積しても、これら金属膜が絶縁膜5の上面に残存せず、また、中空7に入り込むことがない。さらに、素子分離の幅を、互いに隣接する素子領域間の耐圧の低下を防ぐことのできる幅に設定することができる。これらにより、素子分離に起因する半導体装置の信頼度の低下を防ぐことができる。
(実施の形態2)
本実施の形態2によるSOI基板に形成された高耐圧半導体素子の構造を図12に示す。図12はSOI基板に形成された高耐圧半導体素子を示す要部断面図であり、高耐圧半導体素子として、高耐圧nMISを例示する。
図12に示すように、前述した実施の形態1と同様に、高耐圧nMISは、SOI基板に形成されている。さらに、BOX層2と、BOX層2に繋がるディープトレンチ4の内部に埋め込まれた絶縁膜5と、ディープトレンチ4の内部に埋め込まれた絶縁膜5の一部と繋がるLOCOS絶縁膜6とによって囲まれた島状の活性層3が、高耐圧nMISが形成される素子領域となる。すなわち、本実施の形態2による素子分離でも、SOI分離とトレンチ分離とLOCOS分離とが組み合わされた誘電体分離方式を採用している。
しかし、前述した実施の形態1と相違する点は、ディープトレンチ4の内部の埋め込みとしての機能と層間絶縁膜としての機能とを兼ねて形成されている絶縁膜5上に、キャップ膜20が形成されていることである。キャップ膜20は絶縁膜であり、例えばプラズマCVD法により形成されるTEOS膜である。その厚さは、例えば0.12μm程度である。
すなわち、前述した実施の形態1では、ディープトレンチ4の内部に絶縁膜5を埋め込み、その上面をCMP法で研磨した際に、絶縁膜5の上面のディープトレンチ4に対向する位置に窪みが残り、また、ディープトレンチ4の内部に形成される中空7が絶縁膜5の上面に現れるのを防ぐため、ディープトレンチ4のトレンチ幅を1.2μmよりも狭くした(BOX層2に接する部分およびその近傍の裾引き形状部分の下部を除く)。しかしながら、本実施の形態2では、絶縁膜5の上面に窪みが残り、またはディープトレンチ4の内部に形成される中空7が絶縁膜5の上面に現れたとしても、絶縁膜5の上面をキャップ膜20で覆い、窪みまたは中空7に蓋をすることによって、窪みまたは中空7に金属膜が入り込むことを防止する。
互いに隣接する素子領域間の耐圧を向上させるために、例えばディープトレンチ4のトレンチ幅を1.2μm以上とした場合、絶縁膜5の上面のディープトレンチ4に対向する位置に深い窪みが形成される(例えば前述の図23(b)参照)。そのため、絶縁膜5の上面を、例えばCMP法により研磨しても、窪みが絶縁膜5の上面に残ってしまう。この窪みを除去するために、さらに絶縁膜5の上面を研磨すると、絶縁膜5の上面に中空7が現れてしまう。しかし、その後、絶縁膜5の上面をキャップ膜20で覆うことにより、窪みまたは中空7に蓋をすることができる。仮に、窪みまたは中空7にキャップ膜20が入り込んでも、キャップ膜20は絶縁膜であるため、素子分離に不具合は生じない。
次に、本実施の形態2によるSOI基板に形成された高耐圧半導体素子の製造方法の一例を図13〜図17を用いて工程順に説明する。図13〜図17はSOI基板に形成される高耐圧nMISを示す要部断面図である。なお、SOI基板の素子領域に高耐圧nMISを形成し、絶縁膜15を形成するまでの製造過程(前述した実施の形態1において図3〜図7を用いて説明した工程)は、前述した実施の形態1と同様であるためその説明を省略する。
前述した実施の形態1において図7を用いて説明した工程に続いて、図13に示すように、絶縁膜15をマスクとした異方性ドライエッチングにより、LOCOS絶縁膜6および活性層3にBOX層2に到達するディープトレンチ4を形成する。ここでのディープトレンチ4のトレンチ幅は、例えば1.3μm程度である。LOCOS絶縁膜6のドライエッチングには、例えばフロロカーボン系ガス(例えばCF4ガス)を用い、活性層3のドライエッチングには、例えばSF6ガスを用いる。
なお、前述した実施の形態1と同様に、活性層3にディープトレンチ4を形成する異方性ドライエッチングにおいては、エッチンングイオンがBOX層2で跳ね返り散乱することにより、活性層3がエッチングされるため、ディープトレンチ4の下部は裾広がりの形状を成している。
次に、図14に示すように、絶縁膜15上に絶縁膜5を堆積する。絶縁膜5は、例えば熱CVD法により形成されるBPSG膜であり、堆積後、例えば780℃の温度でリフロー処理を行う。
この絶縁膜5はディープトレンチ4の内部にも堆積して、ディープトレンチ4の内部を埋め込む。ここで、絶縁膜5がディープトレンチ4の内部に完全に充填できずに、ディープトレンチ4の内部に中空7が形成される。ディープトレンチ4の上部のトレンチ幅が、例えば1.3μm程度と広いことから、中空7はLOCOS絶縁膜6の上面よりもさらに上方にも形成される。
次に、図15に示すように、絶縁膜5の上面を、例えばCMP法により研磨して平坦に加工する。しかし、絶縁膜5の上面を研磨しても、絶縁膜5の上面に窪みが残ってしまう。この窪みを除去するために、さらに、絶縁膜5の上面を研磨すると、絶縁膜5の上面に中空7が現れてしまう。
次に、図16に示すように、絶縁膜5上にキャップ膜20を堆積する。キャップ膜20は、例えばプラズマCVD法により形成されるTEOS膜であり、その厚さは、例えば0.12μm程度である。絶縁膜5の上面をキャップ膜20で覆うことにより、絶縁膜5の上面の窪みまたは中空7に蓋をすることができる。
その後は、図17に示すように、前述した実施の形態1と同様にして、コンタクトホール16、プラグ17、および配線18等を形成することにより、本実施の形態2による高耐圧nMISが略完成する。
なお、本実施の形態2では、ディープトレンチ4のトレンチ幅を、例えば1.3μm程度としたが、これに限定されるものではなく、互いに隣接する素子領域間の耐圧の低下を防ぐことのできる任意のトレンチ幅に設定することができる。
また、本実施の形態2では、ディープトレンチ4の上部(LOCOS絶縁膜6の一部に形成された上部)のトレンチ幅と、ディープトレンチ4の中部(LOCOS絶縁膜6の一部に形成された上部と、BOX層2に接する部分およびその近傍の裾引き形状部分の下部との間)のトレンチ幅とを同じとしたが、前述した実施の形態1と同様に、ディープトレンチ4の上部を、ディープトレンチ4の中部のトレンチ幅よりも狭くすることができる。
このように、本実施の形態2によれば、絶縁膜5の上面を平坦に加工する際に、絶絶縁膜5の上面に窪みが残っても、またはディープトレンチ4の内部に形成された中空7が現れても、窪みまたは中空7をキャップ膜20により蓋をすることにより、例えばプラグ17を構成する金属膜または配線18を構成する金属膜が窪みまたは中空7に入り込むことがない。さらに、素子分離の幅を、互いに隣接する素子領域間の耐圧の低下を防ぐことのできる幅に設定することができる。これにより、素子分離に起因する半導体装置の信頼度の低下を防ぐことができる。
(実施の形態3)
本実施の形態3による素子分離は、互いに隣接する2以上の素子領域を環状に囲むディープトレンチが繋がった構造を有している。
まず、本実施の形態3による素子分離の構造がより明確となると思われるため、本発明に先駆けて、本発明者らによって検討された、本発明が適用される前の互いに隣接する2以上の素子領域をそれぞれ環状に囲むディープトレンチが繋がった素子分離について簡単に説明する。
図18は、本発明者らによって検討された、互いに隣接する2つの素子領域をそれぞれ環状に囲むディープトレンチが繋がった素子分離を示す上面図である。ここの説明で用いる第1方向とは図18に示すx方向であり、第2方向とは図18に示す第1方向と直交するy方向である。
図18に示すように、第2方向(y方向)に沿って互いに隣接する第1素子領域21と第2素子領域22とがディープトレンチ23により囲まれている。従って、ディープトレンチ23は、第1方向(x方向)に沿って形成された3つのディープトレンチ23xと、第2方向(y方向)に沿って形成された2つのディープトレンチ23yとが繋がった8の字形状をしている。
ここで、第1素子領域21と第2素子領域22との間のディープトレンチ23xの端部は、ディープトレンチ23yに繋がり、この繋がった部分はT字形状を成している。ディープトレンチ23のこのT字部分では、第1方向(x方向)に沿って形成されたディープトレンチ23xまたは第2方向(y方向)に沿って形成されたディープトレンチ23yよりも、トレンチ幅が広くなる箇所がある。すなわち、図18のT字部分に矢印で示す、対角方向のトレンチ幅Lrは、第1方向(x方向)に沿って形成されたディープトレンチ23xまたは第2方向(y方向)に沿って形成されたディープトレンチ23yの約1.4倍となる。そのため、第1方向(x方向)に沿って形成されたディープトレンチ23xまたは第2方向(y方向)に沿って形成されたディープトレンチ23yのトレンチ幅を、例えば0.8μmとしても、T字部分の対角方向のトレンチ幅は1.2〜1.3μmとなる。ディープトレンチ23のトレンチ幅が1.2μm以上になると、ディープトレンチ23の内部に絶縁膜を埋め込んだ際に、その絶縁膜の上面のディープトレンチ23に対向する位置に深い窪みが形成されやすく、また、絶縁膜の上面近くにまで中空が形成されやすい。そのため、その絶縁膜の上面をCMP法などで研磨しても絶縁膜の上面の窪みが残り、この窪みを除去するために、さらに絶縁膜の上面を研磨すると中空が現れてしまう。
そこで、本実施の形態3では、ディープトレンチ23のT字部分におけるトレンチ幅を、第1方向(x方向)に沿って形成されたディープトレンチ23xまたは第2方向(y方向)に沿って形成されたディープトレンチ23yのトレンチ幅と同じか、またはそれよりも狭くすることにより、ディープトレンチ23のT字部分における上記窪みの残存または上記中空の露出を防止する。
本実施の形態3による素子分離の構造を、図19を用いて説明する。図19は、互いに隣接する2つの素子領域をそれぞれ環状に囲むディープトレンチが繋がった素子分離を示す上面図である。なお、図19は、ディープトレンチを形成するために用いられるマスクパターンを示しており、ここでの寸法は、いわゆるマスク寸法を示している。また、図19は、ディープトレンチの形状のみを示しているが、前述した実施の形態1または2と同様に、実際の素子分離は、SOI分離とトレンチ分離とLOCOS分離とが組み合わされた誘電体分離方式を採用している。
図19に示すように、第2方向(図19に示すy方向)に沿って互いに隣接する第1素子領域24と第2素子領域25とがディープトレンチ26により囲まれている。従って、ディープトレンチ26は、第2方向と直交する第1方向(図19に示すx方向)に沿って形成された3つのディープトレンチ26xと、第2方向(y方向)に沿って形成された2つのディープトレンチ26yとが繋がった8の字形状をしており、第1素子領域24と第2素子領域25との間のディープトレンチ26xの端部とディープトレンチ26yとが繋がる部分は、T字形状をしている。
ここで、第1素子領域24に接するディープトレンチ26xの側面を第1x側面T1x、第1素子領域24に接するディープトレンチ26yの側面を第1y側面T1y、第2素子領域25に接するディープトレンチ26xの側面を第2x側面T2x、第2素子領域25に接するディープトレンチ26yの側面を第2y側面T2y、外枠のディープトレンチ26xの第1x側面T1xと反対側の側面および第2x側面T2xと反対側の側面を第3x側面T3x、外枠のディープトレンチ26yの第1y側面T1yと反対側の側面および第2y側面T2yと反対側の側面を第3y側面T3yとする。
T字部分において、第1x側面T1xと第1y側面T1yとの交差部および第2x側面T2xと第2y側面T2yとの交差部は、平面視において90°を成している。また、T字部分において、第3y側面T3yは、平面視において、第1素子領域24と第2素子領域25との間のディープトレンチ26xに向かって楔状に窪んでいる。この楔状の窪みの第2方向(y方向)に沿った寸法(Ly)は、第1素子領域24と第2素子領域25との間のディープトレンチ26xのトレンチ幅と同じであり、この楔状の窪みの第1方向(x方向)に沿った寸法(Lx)は、ディープトレンチ26yのトレンチ幅の半分であることが望ましい。
図20は、前述の図19のT字部分において、第1素子領域24に接するディープトレンチ26xの第1x側面T1xとディープトレンチ26yの第1y側面T1yとの交差部から楔状の窪みの頂点までのマスク寸法(図19に示す寸法Ltであり、以下、対角マスク寸法という。)と、ディープトレンチ26yの第3y側面T3yから楔状の窪みの頂点までのマスク寸法(図19に示す寸法Lxであり、以下、窪みマスク寸法という)との関係を説明するグラフ図である。ディープトレンチ26x,26yのトレンチ幅(マスク寸法)は0.8μmである。
図20に示すように、窪みマスク寸法(Lx)がトレンチ幅の半分である0.4μmのときに、対角マスク寸法(Lt)がトレンチ幅の0.8μmとほぼ同じになる。窪みマスク寸法(Lx)が0.4μmよりも大きくなると、さらに対角マスク寸法(Lt)が小さくなり、T字部分において前述した絶縁膜の上面の深い窪みまたは絶縁膜の上面近くにまで中空が形成されにくくなる。しかし、ディープトレンチ26のトレンチ幅が狭くなりすぎると、T字部分において素子領域間の耐圧の低下が生じる。
局所的な耐圧低下を防ぐためには、ディープトレンチ26のトレンチ幅は均一であることが望ましい。よって、本実施の形態3では、窪みマスク寸法(Lx)を0.4μmとすることで、ディープトレンチ26のトレンチ幅をほぼ均一(約0.8μm)とした。
図21に、本実施の形態3による素子分離の構造の他の例を示す。図21は、互いに隣接する2つの素子領域をそれぞれ環状に囲むディープトレンチが繋がった8の字形状をした2つの素子分離が、互いに隣接して配置された場合のディープトレンチの上面図である。
T字部分では、楔状の窪みが形成されているので、ディープトレンチ26の第3y側面T3yの延長線Li(図21に点線で示した線)よりも外側には、ディープトレンチ26は形成されていない。従って、互いに隣接する2つの素子分離を、最小の設計寸法で配置することができるので、半導体装置の高集積化にも都合がよい。
図22に、本実施の形態3による素子分離の構造の他の例を示す。図22は、互いに隣接する4つの素子領域をそれぞれ環状に囲むディープトレンチが繋がった田の字形状をした素子分離の上面図である。なお、ここでは、ディープトレンチの形状のみを示しているが、前述した実施の形態1または2と同様に、素子分離は、SOI分離とトレンチ分離とLOCOS分離とが組み合わされた誘電体分離方式を採用している。
図22に示すように、互いに隣接する4つの素子領域(第1素子領域27、第2素子領域28、第3素子領域29、および第4素子領域30)がディープトレンチ31により囲まれている。従って、ディープトレンチ31は、素子分離の外枠を構成する第1方向(図22に示すx方向)に沿って形成された2つのディープトレンチ31xoおよび第1方向に直交する第2方向(図22に示すy方向)に沿って形成された2つのディープトレンチ31yo、ならびに素子分離の内枠を構成する第1方向(x方向)に沿って形成された2つのディープトレンチ31xi1,31xi2および第2方向(y方向)に沿って形成された2つのディープトレンチ31yi1,31yi2が繋がった田の字形状をしている。
素子分離の外枠に形成されるT字部分では、前述の図18に示した素子分離と同様に、ディープトレンチ31xoおよびディープトレンチ31yoに楔状の窪みが形成されている。
さらに、素子分離の内枠に形成されるT字部分にも、ディープトレンチ31yi1,31yi2に楔状の窪みが形成されている。すなわち、素子分離の内枠を構成する第2方向(y方向)に沿って形成された2つのディープトレンチ31yi1,31yi2は同一線上に形成されているが、素子分離の内枠を構成する第1方向(x方向)に沿って形成された2つのディープトレンチ31xi1,31xi2は同一線上に形成されていない。このため、第1素子領域27と第2素子領域28との間のディープトレンチ31xi1の端部とディープトレンチ31yi1とが繋がる部分、および第3素子領域29と第4素子領域30との間のディープトレンチ31xi2の端部とディープトレンチ31yi2とが繋がる部分は、T字形状となる。
ここで、第1素子領域27に接するディープトレンチ31xo,31xi1の側面を第1x側面T1x、第1素子領域27に接するディープトレンチ31yo,31yi1の側面を第1y側面T1y、第2素子領域28に接するディープトレンチ31xo,31xi1の側面を第2x側面T2x、第2素子領域28に接するディープトレンチ31yo,31yi1,31yi2の側面を第2y側面T2y、第3素子領域29に接するディープトレンチ31xo,31xi2の側面を第3x側面T3x、第1素子領域29に接するディープトレンチ31yo,31yi1の側面を第3y側面T3y、第4素子領域30に接するディープトレンチ31xo,31xi2の側面を第4x側面T4x、第4素子領域30に接するディープトレンチ31yo,31yi2の側面を第4y側面T4yとする。また、外枠のディープトレンチ31xoの第1x側面T1xと反対側の側面、第2x側面T2xと反対側の側面、第3x側面T3xと反対側の側面、および第4x側面T4xと反対側の側面を第5x側面T5x、外枠のディープトレンチ31yoの第1y側面T1yと反対側の側面、第2y側面T2yと反対側の側面、第3y側面T3yと反対側の側面、および第4y側面T4yと反対側の側面を第5y側面T5yとする。
素子分離の内枠に形成された1つのT字部分では、第3素子領域29の第3y側面T3yが、平面視において、第1素子領域27と第2素子領域28との間のディープトレンチ31xi1に向かって楔状に窪んでいる。この楔状の窪みの第2方向(y方向)に沿った寸法は、第1素子領域27と第2素子領域28との間のディープトレンチ31xi1のトレンチ幅と同じであり、この楔状の窪みの第1方向(x方向)に沿った寸法は、ディープトレンチ31yi1のトレンチ幅の半分であることが望ましい。また、もう1つのT字部分では、第2素子領域の第2y側面T2yが、平面視において、第3素子領域29と第4素子領域30との間のディープトレンチ31xi2に向かって楔状に窪んでいる。この楔状の窪みの第2方向(y方向)に沿った寸法は、第3素子領域29と第4素子領域30との間のディープトレンチ31xi2のトレンチ幅と同じであり、この楔状の窪みの第1方向(x方向)に沿った寸法は、ディープトレンチ31yi2のトレンチ幅の半分であることが望ましい。
このように、本実施の形態3によれば、第2方向(y方向)に沿って互いに隣接して配置された第1素子領域と第2素子領域との間に第1方向(x方向)に沿って形成されたディープトレンチの端部が、第2方向(y方向)に沿って形成されたディープトレンチと繋がるT字部分において、第2方向(y方向)に沿って形成されたディープトレンチの第1素子領域および第2素子領域と反対側の側面を、平面視において、第1素子領域と第2素子領域との間のディープトレンチに向かって楔状に窪ませて、T字部分の対角方向のトレンチ幅を、第1方向(x方向)に沿って形成されたディープトレンチまたは第2方向(y方向)に沿って形成されたディープトレンチのトレンチ幅と同じか、またはそれよりも狭くする。これにより、ディープトレンチのT字部分におけるディープトレンチの内部に絶縁膜を埋め込んだ際に、その絶縁膜の上面のディープトレンチに対向する位置に形成される窪みが浅くなり、その絶縁膜の上面を深く研磨しなくても平坦に加工することができる。また、ディープトレンチの内部に形成される中空も絶縁膜の上面近くにまで形成されないので、中空の露出も防止することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。